JP3853478B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法 Download PDFInfo
- Publication number
- JP3853478B2 JP3853478B2 JP24506997A JP24506997A JP3853478B2 JP 3853478 B2 JP3853478 B2 JP 3853478B2 JP 24506997 A JP24506997 A JP 24506997A JP 24506997 A JP24506997 A JP 24506997A JP 3853478 B2 JP3853478 B2 JP 3853478B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- type semiconductor
- region
- resistance element
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 88
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 239000000758 substrate Substances 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 35
- 230000015572 biosynthetic process Effects 0.000 claims description 22
- 230000005669 field effect Effects 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229910021332 silicide Inorganic materials 0.000 claims description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000011229 interlayer Substances 0.000 description 41
- 239000000463 material Substances 0.000 description 23
- 239000003990 capacitor Substances 0.000 description 20
- 239000010410 layer Substances 0.000 description 18
- 238000010586 diagram Methods 0.000 description 13
- 238000003860 storage Methods 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 239000010936 titanium Substances 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000007772 electrode material Substances 0.000 description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 4
- 229910001936 tantalum oxide Inorganic materials 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000005260 alpha ray Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- VJPLIHZPOJDHLB-UHFFFAOYSA-N lead titanium Chemical compound [Ti].[Pb] VJPLIHZPOJDHLB-UHFFFAOYSA-N 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、同一基板に、機能の異なる回路を少なくとも二つ以上混在したシステムＩＣ(Ｉntegrated Ｃircuit)に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置として、同一の半導体基板にＤＲＡＭ（Ｄynamic ＲandumＡccess Ｍemory）及びＣＰＵ（Ｃentral Ｐrocessing Ｕnit）等の論理回路を混在したシステムＩＣが開発されている。このシステムＩＣは、同一基板にＤＲＡＭ及び論理回路を搭載しているので、ＤＲＡＭと論理回路との間におけるデータ転送速度が速い。この種のシステムＩＣについては、例えば、シー・アイ・シー・シー１９９６〔“Ｐerformance Ｅvaluation of a Ｍicroprocessor with Ｏn−chip ＤＲＡＭ and Ｈigh Ｂandwidth Ｉnternal Ｂus”,Ｓ.Ｉwata et．al.,ＣＩＣＣ‘９６ １３．１ ｐ２６９〜２７２〕に記載されている。また、特開平７−２３５６１６には、ＤＲＡＭとアナログ回路を含む半導体素子においてＤＲＡＭ部の容量形成時にアナログ部の容量およびポリシリコン抵抗を同時に形成する開示がある。また、特開平９−７４１４４，特開平１０−１２８３８，特開平７−１０６５１８には、ＤＲＡＭの容量形成時に論理回路のデカップリング容量を形成する開示がある。
【０００３】
【発明が解決しようとする課題】
本発明者は、前述のＤＲＡＭ及び論理回路を有するシステムＩＣについて検討した結果、以下の問題点を見出した。
【０００４】
前記ＤＲＡＭは、１ビットの情報(“１”又は“０”)を記憶するメモリセルをＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor)と容量素子との直列回路で構成している。この容量素子は、下部電極、誘電体膜、上部電極の夫々を順次積層した積層構造で構成されている。下部電極、上部電極の夫々は、例えば、抵抗値を低減する不純物が導入された多結晶珪素膜で形成されている。誘電体膜は、例えば、酸化珪素膜又は窒化珪素膜からなる単層膜、若しくは酸化珪素膜及び窒化珪素膜からなる多層膜で形成されている。
【０００５】
前記論理回路は、切り換えノイズによる電源電位の揺らぎを防止するため、電源配線間にデカップリング用の容量素子を挿入している。この容量素子は、ゲート電極を上部電極とし、ゲート絶縁膜を誘電体膜とし、ゲート絶縁膜下において半導体基板の主面に形成された半導体領域を下部電極とするＭＩＳ（Ｍetal Ｉnsulator Ｓemiconductor）構造で構成されている。即ち、システムＩＣはＤＲＡＭの容量素子と論理回路の容量素子を別々の工程で形成しているので、これに相当する分、システムＩＣの製造工程数が増加する。
【０００６】
本発明の目的は、半導体集積回路装置の製造工程数を低減することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
同一基板に少なくともＤＲＡＭ及び論理回路を有する半導体集積回路装置の製造方法であって、前記ＤＲＡＭのメモリセルの容量素子を形成する工程において前記論理回路の容量素子を形成する。前記容量素子の形成は、前記基板の表面の素子形成領域にトランジスタ素子を形成し、前記トランジスタ素子の上層に層間絶縁膜を形成した後に行う。前記容量素子の形成は、前記層間絶縁膜上に下部電極を形成する工程と、前記下部電極上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程を具備する。
【０００８】
上述した手段によれば、論理回路の容量素子はＤＲＡＭのメモリセルの容量素子と同一工程で形成されるので、論理回路の容量素子の工程に相当する分、半導体集積回路装置の製造工程数を低減できる。
【０００９】
また、論理回路の容量素子は、層間絶縁膜上において、下部電極、誘電体膜、上部電極の夫々を順次積層した積層構造となるので、ＭＩＳ構造の容量素子に比べて占有面積が縮小される。この結果、論理回路の占有面積を縮小できるので、半導体集積回路装置の小型化を図ることができる。
【００１０】
【発明の実施の形態】
以下、本発明の構成について、システムＩＣに本発明を適用した実施の形態とともに説明する。なお、実施の形態を説明するための図面において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１１】
図１は本発明の一実施形態であるシステムＩＣのブロック図である。
図１に示すように、本実施形態のシステムＩＣは、ＤＲＡＭユニット５１、ＳＲＡＭ(Ｓtatic Ｒandom Ａccess Ｍemory）ユニット５２、論理回路ユニット５３、アナログ回路ユニット５４の夫々を同一基板に混在した構成になっている。これらの各ユニット間は、入出力データバス(Ｉ／Ｏ−ＢＵＳ)を介在して相互に接続されている。
【００１２】
前記ＤＲＡＭユニット５１には、図２(要部回路図)に示すように、１ビットの情報(“１”又は“０”)を記憶するメモリセルＭＤが配置され、更に、周辺回路としてセンスアンプ回路ＤＳＡが配置されている。メモリセルＭＤは、メモリセル選択用素子であるｎチャネルＭＩＳＦＥＴＱｓと情報蓄積用素子である容量素子Ｃ１との直列回路で構成され、ワード線ＷＬとビット線ＢＬとが交差する領域に配置されている。このメモリセルＭＤは、メモリセルアレイ領域において、行列状に複数個配置されている。センスアンプ回路ＤＳＡは、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐ及び負荷用素子である抵抗素子Ｒで構成されている。
【００１３】
前記ＳＲＡＭユニット５２には、図３(要部回路図)に示すように、１ビットの情報(“１”又は“０”)を記憶するメモリセルＭＳが配置され、更に、周辺回路としてセンスアンプ回路ＳＳＡが配置されている。
【００１４】
前記メモリセルＭＳは、２つのインバータ回路からなるフリップフロップ回路、転送用素子である２つのｎチャネルＭＩＳＦＥＴＱｔ及びα線ソフトエラー対策用素子である容量素子Ｃ２で構成されている。２つのインバータ回路の夫々は、負荷用素子であるｐチャネルＭＩＳＦＥＴＱｆ及び駆動用素子であるｎチャネルＭＩＳＦＥＴＱｄで構成されている。一方のインバータ回路のｐチャネルＭＩＳＦＥＴＱｆ、ｎチャネルＭＩＳＦＥＴＱｄの夫々のドレイン領域はフリップフロップ回路の記憶ノード部(情報蓄積ノード部)Ａとして構成され、他方のインバータ回路のｐチャネルＭＩＳＦＥＴＱｆ、ｎチャネルＭＩＳＦＥＴＱｄの夫々のドレイン領域はフリップフロップ回路の記憶ノード部(情報蓄積ノード部)Ｂとして構成されている。
【００１５】
前記一方のｎチャネルＭＩＳＦＥＴＱｔは、フリップフロップ回路の記憶ノード部Ａとビット線ＢＬ１との間に挿入され、他方のｎチャネルＭＩＳＦＥＴＱｔは、フリップフロップ回路の記憶ノード部Ｂとビット線ＢＬ２との間に挿入されている。この２つのｎチャネルＭＩＳＦＥＴＱｔは、ワード線ＷＬによって動作が制御される。
【００１６】
前記容量素子Ｃ２の一方の電極はフリップフロップ回路の記憶ノード部Ａに接続され、その他方の電極はフリップフロップ回路の記憶ノード部Ｂに接続されている。即ち、容量素子Ｃ２は、フリップフロップ回路の記憶ノード部に付加されている。
【００１７】
前記センスアンプ回路ＳＳＡは、前述のセンスアンプ回路ＤＳＡと同様に、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐ及び負荷用素子である抵抗素子Ｒで構成されている。
【００１８】
前記論理回路ユニット５３には、ＮＯＴゲート回路、ＮＯＲゲート回路、ＮＡＮＤゲート回路、ＯＲゲート回路、ＡＮＤゲート回路等の論理回路が配置されている。この論理回路は、図示していないが、ｐチャネルＭＩＳＦＥＴ及びｎチャネルＭＩＳＦＥＴで構成されている。また、論理回路ユニット５３には、図４(要部回路図）に示すように、容量素子Ｃ３が配置されている。この容量素子Ｃ３は、切り換えノイズによる電源電位の揺らぎを防止するため、第１基準電源配線Ｖccと第２基準電源配線Ｖssとの間にデカップリング用として挿入されている。第１基準電源配線Ｖccと第２基準電源配線Ｖssとの間には、ｐチャネルＭＩＳＦＥＴＱｐ及びｎチャネルＭＩＳＦＥＴＱｎが挿入されている。
【００１９】
前記論理回路ユニット５３には、図６(要部回路図)に示すように、抵抗素子Ｒが配置されている。抵抗素子Ｒは、フリップフロップ回路ＦＦ１とフリップフロップ回路ＦＦ２とを結ぶ信号伝送パス経路に一端側が接続され、フリップフロップ回路ＦＦ３に他端側が接続された診断パス経路に挿入されている。なお、図６において、符号ＧＴは論理回路であり、符号ＢＡはバッファ回路である。
【００２０】
前記アナログ回路ユニットには、図５(要部回路図)に示すように、オペアンプ回路ＯＰ、ｎチャネルＭＩＳＦＥＴＱｎ及び容量素子Ｃ４からなるスイッチドキャパシタ回路が配置され、更に、図７(要部回路図)に示すように、エンコーダ回路ＥＤ、オペアンプ回路ＯＰ及び抵抗素子ＲからなるＡ／Ｄ変換器が配置されている。オペアンプ回路ＯＰ及びエンコーダ回路ＥＤは、ｐチャネルＭＩＳＦＥＴ及びｎチャネルＭＩＳＦＥＴで構成されている。
【００２１】
なお、前記ＳＲＡＭユニット５２の容量素子Ｃ２、論理回路ユニット５３の容量素子Ｃ３及びアナログ回路ユニット５４の容量素子Ｃ４は、ＤＲＡＭユニット５１の容量素子Ｃ１を形成する工程において形成される。
【００２２】
また、前記ＤＲＡＭユニット５１の抵抗素子Ｒ、ＳＲＡＭユニット５２の抵抗素子Ｒ、論理回路ユニット５３の抵抗素子Ｒは、アナログ回路ユニット５４の抵抗素子Ｒを形成する工程において形成される。
【００２３】
また、前記各ユニットのｎチャネルＭＩＳＦＥＴ及びｐチャネルＭＩＳＦＥＴは同一工程で形成される。
【００２４】
次に、前記システムＩＣの具体的な構造について、図８(要部断面図)及び図９(要断面図)を用いて説明する。図８には、論理回路ユニット５３を構成する各素子(ｎチャネルＭＩＳＦＥＴ、ｐチャネルＭＩＳＦＥＴ、容量素子、抵抗素子)を示している。図９には、ＤＲＡＭユニット５１のメモリセルＭＤ及びＳＲＡＭユニット５２のメモリセルＭＳを示している。
【００２５】
なお、ＤＲＡＭユニット５１のセンスアンプ回路を構成する各素子、ＳＲＡＭユニット５２のセンスアンプ回路を構成する各素子及びアナログ回路ユニット５４を構成する各素子は、論理回路ユニット５３を構成する各素子とほぼ同一構造となるので、これらの各素子の図示は省略する。
【００２６】
また、図８及び図９において、図を見易くするため、後述する配線２２の上層は図示を省略し、更に、断面を表わすハッチング(平行斜線)は一部省略している。
【００２７】
図８及び図９に示すように、システムＩＣは、例えば単結晶珪素からなるｐ型半導体基板１を主体に構成されている。このｐ型半導体基板１の表面のｐチャネル電界効果トランジスタ形成領域にはｎ型ウエル領域３が形成されている。
【００２８】
前記ＤＲＡＭユニット５１のメモリセルＭＤのメモリセル選択用素子であるｎチャネルＭＩＳＦＥＴＱｓは、図９に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域に構成されている。このｎチャネルＭＩＳＦＥＴＱｓは、主に、チャネル形成領域であるｐ型半導体基板１、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域６及び一対のｎ型半導体領域９で構成されている。一対のｎ型半導体領域６はゲート電極５Ａに対して自己整合で形成され、一対のｎ型半導体領域９はゲート電極５Ａの側面に形成された側壁絶縁膜(サイドウォールスペーサ)に対して自己整合で形成されている。この一対のｎ型半導体領域９はｎ型半導体領域６に比べて高不純物濃度に設定されている。即ち、ｎチャネルＭＩＳＦＥＴＱｓはＬＤＤ（Ｌightly Ｄoped Ｄrain）構造で構成されている。
【００２９】
前記ＤＲＡＭユニット５１のメモリセルＭＤの情報蓄積素子である容量素子Ｃ１は、層間絶縁膜１５の表面上に構成されている。容量素子Ｃ１は、層間絶縁膜１５の表面から、下部電極１７、誘電体膜１８、上部電極１９の夫々を順次積層した積層構造で構成されている。下部電極１７、上部電極１９の夫々は、例えばチタンナイトライド(ＴｉＮ)膜で形成されている。誘電体膜１８は、例えばタンタルオキサイド(ＴａＯｘ)膜又はチタンジルコン酸鉛(Ｐｂ(Ｚｒ，Ｔｉ)Ｏ3)膜で形成されている。
【００３０】
前記容量素子Ｃ１の下部電極１７は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介してｎチャネルＭＩＳＦＥＴＱｓの一方のｎ型半導体領域９に電気的に接続されている。ｎチャネルＭＩＳＦＥＴＱｓの他方のｎ型半導体領域９は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１２を介してビット線ＢＬに電気的に接続されている。導電性埋込材１２は、例えば抵抗値を低減する不純物が導入された多結晶珪素膜で形成されている。
【００３１】
前記ｎチャネルＭＩＳＦＥＴＱｓはビット線ＢＬの下層に配置され、容量素子Ｃ１はビット線ＢＬの上層に配置されている。即ち、メモリセルＭＤは、ビット線ＢＬの上層に情報蓄積用素子である容量素子Ｃ１を配置したＣＯＢ（Ｃapacitor Ｏver Ｂitline)構造で構成されている。このように、メモリセルＭＤの容量素子Ｃ１をビット線ＢＬの上層に配置することにより、容量素子Ｃ１の平面方向のサイズを最大限大きくすることができるので、メモリセルＭＤの占有面積が縮小されても、１［bit］の情報を記憶するのに必要な電荷量を確保することができる。
【００３２】
前記ＳＲＡＭユニット５２のメモリセルＭＳの駆動用素子であるｎチャネルＭＩＳＦＥＴＱｄは、図９に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域に構成されている。このｎチャネルＭＩＳＦＥＴＱｄは、主に、チャネル形成領域であるｐ型半導体基板１、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域６及び一対のｎ型半導体領域９で構成されている。即ち、ｎチャネルＭＩＳＦＥＴＱｄは、前述のｎチャネルＭＩＳＦＥＴＱｓと同様のＬＤＤ構造で構成されている。
【００３３】
前記ｎチャネルＭＩＳＦＥＴＱｄのゲート電極５Ａの表面及びｎ型半導体領域９の表面にはシリサイド層１４が形成されている。シリサイド層１４は、例えばチタンシリサイド(ＴｉＳｉｘ)膜で形成されている。
【００３４】
前記ＳＲＡＭユニット５２のメモリセルＭＳの負荷用素子であるｐチャネルＭＩＳＦＥＴＱｆは、図９に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｎ型ウエル領域３の表面に構成されている。このｐチャネルＭＩＳＦＥＴＱｆは、主に、チャネル形成領域であるｎ型ウエル領域３、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域７及び一対のｎ型半導体領域１０で構成されている。一対のｎ型半導体領域７はゲート電極５Ａに対して自己整合で形成され、一対のｎ型半導体領域１０はゲート電極５Ａの側面に形成された側壁絶縁膜(サイドウォールスペーサ)に対して自己整合で形成されている。この一対のｎ型半導体領域１０はｎ型半導体領域７に比べて高不純物濃度に設定されている。即ち、ｐチャネルＭＩＳＦＥＴＱｆはＬＤＤ構造で構成されている。
【００３５】
前記ｐチャネルＭＩＳＦＥＴＱｆのゲート電極５Ａの表面及びｐ型半導体領域１０の表面にはシリサイド層１４が形成されている。
【００３６】
前記ＳＲＡＭユニット５２のメモリセルＭＳのα線ソフトエラー対策用素子である容量素子Ｃ２は、図９に示すように、層間絶縁膜１５の表面上に構成されている。容量素子Ｃ２は、層間絶縁膜１５の表面から、下部電極１７、誘電体膜１８、上部電極１９の夫々を順次積層した積層構造で構成されている。この容量素子Ｃ２は、前述の容量素子Ｃ１を形成する工程において形成される。
【００３７】
前記容量素子Ｃ２の下部電極１７は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介して一方のｎチャネルＭＩＳＦＥＴＱｄの一方のｎ型半導体領域９に電気的に接続され、更に、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介して一方のチャネルＭＩＳＦＥＴＱｆの一方のｎ型半導体領域１０に電気的に接続されている。
【００３８】
前記容量素子Ｃ２の上部電極１９は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介して他方のｎチャネルＭＩＳＦＥＴＱｄの一方のｎ型半導体領域９に電気的に接続され、更に、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介して他方のチャネルＭＩＳＦＥＴＱｆの一方のｎ型半導体領域１０に電気的に接続されている。
【００３９】
前記他方のｎチャネルＭＩＳＦＥＴＱｄの他方のｎ型半導体領域９は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して、層間絶縁膜２０の表面上に形成された配線２２に電気的に接続されている。また、他方のｐチャネルＭＩＳＦＥＴＱｆの他方のｎ型半導体領域１０は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して、層間絶縁膜２０の表面上に形成された配線２２に電気的に接続されている。導電性埋込材１６、２１の夫々は、例えばタングステン(Ｗ)膜で形成されている。配線２２は、例えばチタンナイトライド膜、銅(Ｃｕ)が添加されたアルミニウム(Ａｌ)合金膜、チタンナイトライド膜の夫々を順次積層した積層構造で構成されている。
【００４０】
なお、ＳＲＡＭユニット５２のメモリセルＭＳの転送用素子であるｎチャネルＭＩＳＦＥＴＱｔは、図示していないが、ｎチャネルＭＩＳＦＥＴＱｄと同様の構造で構成されている。
【００４１】
前記論理回路ユニット５３のｎチャネルＭＩＳＦＥＴＱｎは、図８に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域に構成されている。このｎチャネルＭＩＳＦＥＴＱｎは、主に、チャネル形成領域であるｐ型半導体基板１、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域６及び一対のｎ型半導体領域９で構成されている。即ち、ｎチャネルＭＩＳＦＥＴＱｎは、前述のｎチャネルＭＩＳＦＥＴＱｓと同様のＬＤＤ構造で構成されている。
【００４２】
前記ｎチャネルＭＩＳＦＥＴＱｎのゲート電極５Ａの表面及びｎ型半導体領域９の表面にはシリサイド層１４が形成されている。このｎチャネルＭＩＳＦＥＴＱｎの一対のｎ型半導体領域９の夫々は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して配線２２に電気的に接続されている。
【００４３】
前記論理回路ユニット５３のｐチャネルＭＩＳＦＥＴＱｐは、図８に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｎ型ウエル領域３の表面に構成されている。このｐチャネルＭＩＳＦＥＴＱｐは、主に、チャネル形成領域であるｎ型ウエル領域３、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域７及び一対のｎ型半導体領域１０で構成されている。即ち、ｐチャネルＭＩＳＦＥＴＱｐは、前述のｐチャネルＭＩＳＦＥＴＱｆと同様にＬＤＤ構造で構成されている。
【００４４】
前記ｐチャネルＭＩＳＦＥＴＱｐのゲート電極５Ａの表面及びｐ型半導体領域１０の表面にはシリサイド層１４が形成されている。このｐチャネルＭＩＳＦＥＴＱｐの一対のｎ型半導体領域１０の夫々は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して配線２２に電気的に接続されている。
【００４５】
前記論理回路ユニット５３の容量素子Ｃ３は、図８に示すように、層間絶縁膜１５の表面上に構成されている。容量素子Ｃ３は、層間絶縁膜１５の表面から、下部電極１７、誘電体膜１８、上部電極１９の夫々を順次積層した積層構造で構成されている。この容量素子Ｃ３は、前述の容量素子Ｃ１を形成する工程において形成される。
【００４６】
前記論理回路ユニット５３の抵抗素子Ｒは、図８に示すように、フィールド絶縁膜２の表面上に形成された多結晶珪素膜５Ｂで構成されている。多結晶珪素膜５Ｂの一端側のコンタクト領域及び他端側のコンタクト領域は、これらのコンタクト領域で挾まれた中間領域の不純物濃度に比べて高不純物濃度に設定されている。多結晶珪素膜５Ｂの一端側のコンタクト領域の表面及び他端側のコンタクト領域の表面にはシリサイド層１４が形成されている。この抵抗素子Ｒの一端側、他端側の夫々は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して配線２２に電気的に接続されている。
【００４７】
前記アナログ回路ユニット５４の容量素子Ｃ４は、図８及び図９に図示していないが、前述の容量素子Ｃ１と同様に構成され、容量素子Ｃ１を形成する工程において形成される。
【００４８】
前記ＤＲＡＭユニット５１の抵抗素子Ｒ、前記ＳＲＡＭユニット５２の抵抗素子Ｒ、前記アナログ回路ユニット５４の抵抗素子Ｒは、図８及び図９に図示していないが、前述の論理回路ユニット５３の抵抗素子Ｒと同様に構成されている。これらの抵抗素子Ｒは、アナログ回路ユニット５４の抵抗素子Ｒを形成する工程において形成される。
【００４９】
次に、前記システムＩＣの製造方法について、図１０乃至図２５（製造方法を説明するための要部断面図）を用いて説明する。なお、図１０乃至図２５において、図を見易くするため、断面を表わすハッチング(平行斜線)は一部省略している。
【００５０】
まず、単結晶珪素からなるｐ型半導体基板１を用意する。
次に、前記ｐ型半導体基板１の表面の素子間分離領域にフィールド絶縁膜２を形成する。フィールド絶縁膜２は、ｐ型半導体基板１の表面の素子間分離領域に溝を形成し、その後、前記溝内を含む基板１の表面上の全面に例えばＣＶＤ(Ｃhemical Ｖapor Ｄeposition)法で酸化珪素膜を形成し、その後、前記酸化珪素膜にＣＭＰ(Ｃhemical Ｍechanical Ｐolishing)処理を施して形成する。
【００５１】
次に、前記基板１の表面のｐチャネル電界効果トランジスタ形成領域にｎ型ウエル領域３を選択的に形成する。ここまでの工程を図１０及び図１１に示す。
【００５２】
次に、前記ｐ型半導体基板１の表面のｐチャネル電界効果トランジスタ形成領域上及びｎチャネル電界効果トランジスタ形成領域上にゲート絶縁膜４を形成する。ゲート絶縁膜４は熱酸化珪素膜で形成する。
【００５３】
次に、前記基板１の表面上の全面に、不純物が導入されていない多結晶珪素膜５をＣＶＤ法で形成する。
【００５４】
次に、前記多結晶珪素膜５の表面上にマスク３０を形成する。マスク３０はフォトリソグラフィ技術で形成する。マスク３０は、基板１のｐチャネル電界効果トランジスタ形成領域上に開口を有し、抵抗素子のコンタクト領域となる多結晶珪素膜５の領域上に開口を有する。
【００５５】
次に、前記マスク３０を不純物導入用マスクとして使用し、マスク３０から露出された多結晶珪素膜５にｐ型不純物として硼素(Ｂ)をイオン打込み法で導入する。ここまでの工程を図１２及び図１３に示す。
【００５６】
次に、前記マスク３０を除去し、その後、前記多結晶珪素膜５の表面上にマスク３１を形成する。マスク３１はフォトリソグラフィ技術で形成する。マスク３１は、基板１のｎチャネル電界効果トランジスタ形成領域上に開口を有する。
【００５７】
次に、前記マスク３１を不純物導入用マスクとして使用し、マスク３１から露出された多結晶珪素膜５にｎ型不純物として燐(Ｐ)をイオン打込み法で導入する。ここまでの工程を図１４及び図１５に示す。
【００５８】
次に、前記マスク３１を除去した後、前記多結晶珪素膜５にパターンニングを施し、ゲート電極５Ａ及び抵抗素子Ｒを形成すると共に、図示していなが、ワード線ＷＬを形成する。
【００５９】
次に、前記ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域にｎ型不純物として砒素(Ａｓ)をイオン打込み法で選択的に導入し、一対のｎ型半導体領域６を形成する。この工程において、抵抗素子Ｒはマスクで被覆しておく。
【００６０】
次に、前記ｐ型半導体基板１の表面のｐチャネル電界効果トランジスタ形成領域にｐ型不純物として硼素(Ｂ)をイオン打込み法で選択的に導入し、一対のｐ型半導体領域７を形成する。この工程において、抵抗素子Ｒにも硼素を導入する。
【００６１】
次に、前記ゲート電極５Ａの側面に側壁絶縁膜８を形成する。側壁絶縁膜８は、ｐ型半導体基板１の表面上の全面に例えば酸化珪素膜をＣＶＤ法で形成し、その後、前記酸化珪素膜にＲＩＥ(Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施して形成する。この工程において、抵抗素子Ｒの側面にも側壁絶縁膜８が形成される。
【００６２】
次に、前記ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域にｎ型不純物として砒素(Ａｓ)をイオン打込み法で選択的に導入し、一対のｎ型半導体領域９を形成する。この工程において、抵抗素子Ｒはマスクで被覆しておく。この工程により、ｎチャネルＭＩＳＦＥＴＱｎ、ｎチャネルＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｄの夫々が形成されると共に、図示していないがｎチャネルＭＩＳＦＥＴＱｔが形成される。
【００６３】
次に、前記ｐ型半導体基板１の表面のｐチャネル電界効果トランジスタ形成領域にｐ型不純物として硼素(Ｂ)をイオン打込み法で選択的に導入し、一対のｐ型半導体領域１０を形成する。この工程において、抵抗素子Ｒの中間領域は、マスクで被覆しておく。この工程により、ｐチャネルＭＩＳＦＥＴＱｐ、ｐチャネルＭＩＳＦＥＴＱｆの夫々が形成される。ここまでの工程を図１６及び図１７に示す。
【００６４】
次に、前記ｐ型半導体基板１の表面上の全面に例えば酸化珪素膜からなる絶縁膜１１をＣＶＤ法で形成する。
【００６５】
次に、前記絶縁膜１１に接続孔を形成し、その後、前記接続孔内に導電性埋込材１２を形成する。
【００６６】
次に、前記絶縁膜１１の表面上の全面に例えばタングステン(Ｗ)膜からなる配線材をスパッタ法で形成し、その後、前記配線材にパターンニングを施してビット線ＢＬを形成すると共に、図示していないが、ビット線ＢＬ１及びＢＬ２を形成する。ここまでの工程を図１８及び図１９に示す。
【００６７】
次に、前記絶縁膜１１の表面上の全面に例えば酸化珪素膜からなる絶縁膜１３をＣＶＤ法で形成する。その後、前記絶縁膜１３、絶縁膜１１の夫々にＲＩＥ等の異性エッチングを選択的に施し、ｎチャネルＭＩＳＦＥＴＱｓの領域上及び抵抗素子Ｒの中間領域上に絶縁膜１１及び絶縁膜１３を残存させ、これ以外の領域における絶縁膜１３及び絶縁膜１１を除去する。
【００６８】
次に、前記ゲート電極５Ａの表面上、ｎ型半導体領域９の表面上及びｐ型半導体領域１０の表面上にシリサイド層１４を形成すると共に、抵抗素子Ｒのコンタクト領域上にシリサイド層１４を形成する。シリサイド層１４は、基板１の表面上の全面に例えばチタン(Ｔｉ)膜を形成し、その後、熱処理を施して、ゲート電極５Ａ、ｎ型半導体領域９、ｐ型半導体領域１０、抵抗素子ＲのＳｉとチタン膜のＴｉとを反応させ、その後、Ｓｉと反応していない未反応のチタン膜を例えばウエットエッチング法で選択的に除去して形成する。この工程において、ｎチャネルＭＩＳＦＥＴＱｓ及び抵抗素子Ｒの中間領域は絶縁膜１１で被覆されているので、ｎチャネルＭＩＳＦＥＴＱｓのｎ型半導体領域７の表面及び抵抗素子Ｒの中間領域の表面にはシリサイド層１４は形成されない。ここまでの工程を図２０及び図２１に示す。
【００６９】
次に、前記基板１の表面上の全面に例えば酸化珪素膜からなる絶縁膜をＣＶＤ法で堆積して層間絶縁膜１５を形成し、その後、前記層間絶縁膜１５に接続孔を形成し、その後、前記接続孔内に導電性埋込材１６を形成する。ここまでの工程を図２２及び図２３に示す。
【００７０】
次に、前記層間絶縁膜１５の表面上にＤＲＡＭユニット５１のメモリセルＭＤの容量素子Ｃ１を形成すると共に、ＳＲＡＭユニット５２のメモリセルＭＳの容量素子Ｃ２及び論理回路ユニット５３の容量素子Ｃ３を形成する。この工程において、図示していないが、アナログ回路ユニット５４の容量素子も同時に形成する。これらの容量素子は、層間絶縁膜１５の表面上に例えばチタンナイトライド(ＴｉＮ)膜からなる第１電極材を形成し、その後、前記第１電極材にパターンニングを施して下部電極１７を形成し、その後、前記下部電極１７上を含む層間絶縁膜１５上の全面に例えばタンタルオキサイド(ＴａＯｘ)膜又はチタンジルコン酸鉛(Ｐｂ(Ｚｒ，Ｔｉ)Ｏ3)膜からなる誘電体膜１８を形成し、その後、前記誘電体膜１８にパターンニングを施し、その後、前記誘電体膜１８上を含む層間絶縁膜１５上の全面に例えばチタンナイトライド(ＴｉＮ)膜からなる第２電極材を形成し、その後、前記第２電極材にパターンニングを施して上部電極１９を形成することにより形成される。ここまでの工程を図２４及び図２５に示す。
【００７１】
次に、前記上部電極１９の表面上を含む基板１上の全面に層間絶縁膜２０を形成し、その後、前記層間絶縁膜２０に接続孔を形成し、その後、前記接続孔内に導電性埋込材２１を形成し、その後、前記層間絶縁膜２０の表面上に配線２２を形成することにより、図８及び図９に示す状態となる。この後、層間絶縁膜、第２層目の配線、層間絶縁膜、第３層目の配線及び最終保護膜を形成することにより、本実施形態のシステムＩＣがほぼ完成する。
【００７２】
以上説明したように、本実施形態によれば以下の効果が得られる。
（１）ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１を形成する工程において、論理回路の容量素子Ｃ３を形成することにより、論理回路の容量素子Ｃ３はＤＲＡＭのメモリセルＭＤの容量素子Ｃ１と同一工程で形成されるので、論理回路の容量素子Ｃ３の工程に相当する分、システムＩＣの製造工程数を低減できる。
【００７３】
また、論理回路の容量素子Ｃ３は、層間絶縁膜１５上において、下部電極１７、誘電体膜１８、上部電極１９の夫々を順次積層した積層構造となるので、ＭＩＳ構造の容量素子に比べて占有面積が縮小される。この結果、論理回路の占有面積を縮小できるので、システムＩＣの小型化を図ることができる。
【００７４】
（２）ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１を形成する工程において、ＳＲＡＭのメモリセルＭＳの記憶ノード部に付加される容量素子Ｃ２を形成することにより、ＳＲＡＭのメモリセルＭＳの容量素子Ｃ２は、ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１と同一工程で形成されるので、メモリセルＭＳの容量素子Ｃ２の工程に相当する分、システムＩＣの製造工程数を低減できる。
【００７５】
（３）ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１を形成する工程において、アナログ回路の容量素子Ｃ４を形成することにより、アナログ回路の容量素子Ｃ４は、ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１と同一工程で形成されるので、アナログ回路の容量素子Ｃ４の工程に相当する分、システムＩＣの製造工程数を低減できる。
【００７６】
（４）アナログ回路の抵抗素子Ｒを形成する工程において、ＤＲＡＭのセンスアンプ回路ＤＳＡの抵抗素子Ｒを形成することにより、センスアンプ回路ＤＳＡの抵抗素子Ｒはアナログ回路の抵抗素子Ｒと同一工程で形成されるので、センスアンプ回路ＤＳＡの抵抗素子Ｒに相当する分、システムＩＣの製造工程数を低減できる。
【００７７】
（５）アナログ回路の抵抗素子Ｒを形成する工程において、ＳＲＡＭのセンスアンプ回路ＳＳＡの抵抗素子Ｒを形成することにより、センスアンプ回路ＳＳＡの抵抗素子Ｒはアナログ回路の抵抗素子Ｒと同一工程で形成されるので、センスアンプ回路ＳＳＡの抵抗素子Ｒに相当する分、システムＩＣの製造工程数を低減できる。
【００７８】
（６）アナログ回路の抵抗素子Ｒを形成する工程において、論理回路の抵抗素子Ｒを形成することにより、論理回路の抵抗素子Ｒはアナログ回路の抵抗素子Ｒと同一工程で形成されるので、論理回路の抵抗素子Ｒに相当する分、システムＩＣの製造工程数を低減できる。
【００７９】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００８０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、半導体集積回路装置の製造工程数を低減できる。
また、本発明によれば、半導体集積回路装置の小型化が図れる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるシステムＩＣのブロック図である。
【図２】前記システムＩＣの要部回路図である。
【図３】前記システムＩＣの要部回路図である。
【図４】前記システムＩＣの要部回路図である。
【図５】前記システムＩＣの要部回路図である。
【図６】前記システムＩＣの要部回路図である。
【図７】前記システムＩＣの要部回路図である。
【図８】前記システムＩＣの要部断面図である。
【図９】前記システムＩＣの要部断面図である。
【図１０】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１１】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１２】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１３】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１４】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１５】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１６】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１７】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１８】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１９】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２０】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２１】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２２】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２３】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２４】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２５】前記システムＩＣの製造方法を説明するための要部断面図である。
【符号の説明】
１…ｐ型半導体基板、２…フィールド絶縁膜、３…ｎ型ウエル領域、４…ゲート絶縁膜、５Ａ…ゲート電極、６…ｎ型半導体領域、７…ｐ型半導体領域、９…ｎ型半導体領域、１０…ｐ型半導体領域、１２…導電性埋込材、１４…シリサイド層、１５…層間絶縁膜、１６…導電性埋込材、１７…下部電極、１８…誘電体膜、１９…上部電極、２０…層間絶縁膜、２１…導電性埋込材、２２…配線、Ｃ１，Ｃ２，Ｃ３，Ｃ４…容量素子、Ｒ…抵抗素子、ＭＤ，ＭＳ…メモリセル、ＤＳＡ，ＳＳＡ…センスアンプ回路、ＷＬ…ワード線、ＢＬ，ＢＬ１，ＢＬ２…ビット線、Ｑｎ，Ｑｓ，Ｑｔ，Ｑｄ…ｎチャネルＭＩＳＦＥＴ、Ｑｐ，Ｑｆ…ｐチャネルＭＩＳＦＥＴ、５１…ＤＲＡＭユニット、５２…ＳＲＡＭユニット、５３…論理回路ユニット、５４…アナログ回路ユニット。
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、同一基板に、機能の異なる回路を少なくとも二つ以上混在したシステムＩＣ(Ｉntegrated Ｃircuit)に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置として、同一の半導体基板にＤＲＡＭ（Ｄynamic ＲandumＡccess Ｍemory）及びＣＰＵ（Ｃentral Ｐrocessing Ｕnit）等の論理回路を混在したシステムＩＣが開発されている。このシステムＩＣは、同一基板にＤＲＡＭ及び論理回路を搭載しているので、ＤＲＡＭと論理回路との間におけるデータ転送速度が速い。この種のシステムＩＣについては、例えば、シー・アイ・シー・シー１９９６〔“Ｐerformance Ｅvaluation of a Ｍicroprocessor with Ｏn−chip ＤＲＡＭ and Ｈigh Ｂandwidth Ｉnternal Ｂus”,Ｓ.Ｉwata et．al.,ＣＩＣＣ‘９６ １３．１ ｐ２６９〜２７２〕に記載されている。また、特開平７−２３５６１６には、ＤＲＡＭとアナログ回路を含む半導体素子においてＤＲＡＭ部の容量形成時にアナログ部の容量およびポリシリコン抵抗を同時に形成する開示がある。また、特開平９−７４１４４，特開平１０−１２８３８，特開平７−１０６５１８には、ＤＲＡＭの容量形成時に論理回路のデカップリング容量を形成する開示がある。
【０００３】
【発明が解決しようとする課題】
本発明者は、前述のＤＲＡＭ及び論理回路を有するシステムＩＣについて検討した結果、以下の問題点を見出した。
【０００４】
前記ＤＲＡＭは、１ビットの情報(“１”又は“０”)を記憶するメモリセルをＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor)と容量素子との直列回路で構成している。この容量素子は、下部電極、誘電体膜、上部電極の夫々を順次積層した積層構造で構成されている。下部電極、上部電極の夫々は、例えば、抵抗値を低減する不純物が導入された多結晶珪素膜で形成されている。誘電体膜は、例えば、酸化珪素膜又は窒化珪素膜からなる単層膜、若しくは酸化珪素膜及び窒化珪素膜からなる多層膜で形成されている。
【０００５】
前記論理回路は、切り換えノイズによる電源電位の揺らぎを防止するため、電源配線間にデカップリング用の容量素子を挿入している。この容量素子は、ゲート電極を上部電極とし、ゲート絶縁膜を誘電体膜とし、ゲート絶縁膜下において半導体基板の主面に形成された半導体領域を下部電極とするＭＩＳ（Ｍetal Ｉnsulator Ｓemiconductor）構造で構成されている。即ち、システムＩＣはＤＲＡＭの容量素子と論理回路の容量素子を別々の工程で形成しているので、これに相当する分、システムＩＣの製造工程数が増加する。
【０００６】
本発明の目的は、半導体集積回路装置の製造工程数を低減することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
同一基板に少なくともＤＲＡＭ及び論理回路を有する半導体集積回路装置の製造方法であって、前記ＤＲＡＭのメモリセルの容量素子を形成する工程において前記論理回路の容量素子を形成する。前記容量素子の形成は、前記基板の表面の素子形成領域にトランジスタ素子を形成し、前記トランジスタ素子の上層に層間絶縁膜を形成した後に行う。前記容量素子の形成は、前記層間絶縁膜上に下部電極を形成する工程と、前記下部電極上に誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程を具備する。
【０００８】
上述した手段によれば、論理回路の容量素子はＤＲＡＭのメモリセルの容量素子と同一工程で形成されるので、論理回路の容量素子の工程に相当する分、半導体集積回路装置の製造工程数を低減できる。
【０００９】
また、論理回路の容量素子は、層間絶縁膜上において、下部電極、誘電体膜、上部電極の夫々を順次積層した積層構造となるので、ＭＩＳ構造の容量素子に比べて占有面積が縮小される。この結果、論理回路の占有面積を縮小できるので、半導体集積回路装置の小型化を図ることができる。
【００１０】
【発明の実施の形態】
以下、本発明の構成について、システムＩＣに本発明を適用した実施の形態とともに説明する。なお、実施の形態を説明するための図面において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１１】
図１は本発明の一実施形態であるシステムＩＣのブロック図である。
図１に示すように、本実施形態のシステムＩＣは、ＤＲＡＭユニット５１、ＳＲＡＭ(Ｓtatic Ｒandom Ａccess Ｍemory）ユニット５２、論理回路ユニット５３、アナログ回路ユニット５４の夫々を同一基板に混在した構成になっている。これらの各ユニット間は、入出力データバス(Ｉ／Ｏ−ＢＵＳ)を介在して相互に接続されている。
【００１２】
前記ＤＲＡＭユニット５１には、図２(要部回路図)に示すように、１ビットの情報(“１”又は“０”)を記憶するメモリセルＭＤが配置され、更に、周辺回路としてセンスアンプ回路ＤＳＡが配置されている。メモリセルＭＤは、メモリセル選択用素子であるｎチャネルＭＩＳＦＥＴＱｓと情報蓄積用素子である容量素子Ｃ１との直列回路で構成され、ワード線ＷＬとビット線ＢＬとが交差する領域に配置されている。このメモリセルＭＤは、メモリセルアレイ領域において、行列状に複数個配置されている。センスアンプ回路ＤＳＡは、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐ及び負荷用素子である抵抗素子Ｒで構成されている。
【００１３】
前記ＳＲＡＭユニット５２には、図３(要部回路図)に示すように、１ビットの情報(“１”又は“０”)を記憶するメモリセルＭＳが配置され、更に、周辺回路としてセンスアンプ回路ＳＳＡが配置されている。
【００１４】
前記メモリセルＭＳは、２つのインバータ回路からなるフリップフロップ回路、転送用素子である２つのｎチャネルＭＩＳＦＥＴＱｔ及びα線ソフトエラー対策用素子である容量素子Ｃ２で構成されている。２つのインバータ回路の夫々は、負荷用素子であるｐチャネルＭＩＳＦＥＴＱｆ及び駆動用素子であるｎチャネルＭＩＳＦＥＴＱｄで構成されている。一方のインバータ回路のｐチャネルＭＩＳＦＥＴＱｆ、ｎチャネルＭＩＳＦＥＴＱｄの夫々のドレイン領域はフリップフロップ回路の記憶ノード部(情報蓄積ノード部)Ａとして構成され、他方のインバータ回路のｐチャネルＭＩＳＦＥＴＱｆ、ｎチャネルＭＩＳＦＥＴＱｄの夫々のドレイン領域はフリップフロップ回路の記憶ノード部(情報蓄積ノード部)Ｂとして構成されている。
【００１５】
前記一方のｎチャネルＭＩＳＦＥＴＱｔは、フリップフロップ回路の記憶ノード部Ａとビット線ＢＬ１との間に挿入され、他方のｎチャネルＭＩＳＦＥＴＱｔは、フリップフロップ回路の記憶ノード部Ｂとビット線ＢＬ２との間に挿入されている。この２つのｎチャネルＭＩＳＦＥＴＱｔは、ワード線ＷＬによって動作が制御される。
【００１６】
前記容量素子Ｃ２の一方の電極はフリップフロップ回路の記憶ノード部Ａに接続され、その他方の電極はフリップフロップ回路の記憶ノード部Ｂに接続されている。即ち、容量素子Ｃ２は、フリップフロップ回路の記憶ノード部に付加されている。
【００１７】
前記センスアンプ回路ＳＳＡは、前述のセンスアンプ回路ＤＳＡと同様に、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐ及び負荷用素子である抵抗素子Ｒで構成されている。
【００１８】
前記論理回路ユニット５３には、ＮＯＴゲート回路、ＮＯＲゲート回路、ＮＡＮＤゲート回路、ＯＲゲート回路、ＡＮＤゲート回路等の論理回路が配置されている。この論理回路は、図示していないが、ｐチャネルＭＩＳＦＥＴ及びｎチャネルＭＩＳＦＥＴで構成されている。また、論理回路ユニット５３には、図４(要部回路図）に示すように、容量素子Ｃ３が配置されている。この容量素子Ｃ３は、切り換えノイズによる電源電位の揺らぎを防止するため、第１基準電源配線Ｖccと第２基準電源配線Ｖssとの間にデカップリング用として挿入されている。第１基準電源配線Ｖccと第２基準電源配線Ｖssとの間には、ｐチャネルＭＩＳＦＥＴＱｐ及びｎチャネルＭＩＳＦＥＴＱｎが挿入されている。
【００１９】
前記論理回路ユニット５３には、図６(要部回路図)に示すように、抵抗素子Ｒが配置されている。抵抗素子Ｒは、フリップフロップ回路ＦＦ１とフリップフロップ回路ＦＦ２とを結ぶ信号伝送パス経路に一端側が接続され、フリップフロップ回路ＦＦ３に他端側が接続された診断パス経路に挿入されている。なお、図６において、符号ＧＴは論理回路であり、符号ＢＡはバッファ回路である。
【００２０】
前記アナログ回路ユニットには、図５(要部回路図)に示すように、オペアンプ回路ＯＰ、ｎチャネルＭＩＳＦＥＴＱｎ及び容量素子Ｃ４からなるスイッチドキャパシタ回路が配置され、更に、図７(要部回路図)に示すように、エンコーダ回路ＥＤ、オペアンプ回路ＯＰ及び抵抗素子ＲからなるＡ／Ｄ変換器が配置されている。オペアンプ回路ＯＰ及びエンコーダ回路ＥＤは、ｐチャネルＭＩＳＦＥＴ及びｎチャネルＭＩＳＦＥＴで構成されている。
【００２１】
なお、前記ＳＲＡＭユニット５２の容量素子Ｃ２、論理回路ユニット５３の容量素子Ｃ３及びアナログ回路ユニット５４の容量素子Ｃ４は、ＤＲＡＭユニット５１の容量素子Ｃ１を形成する工程において形成される。
【００２２】
また、前記ＤＲＡＭユニット５１の抵抗素子Ｒ、ＳＲＡＭユニット５２の抵抗素子Ｒ、論理回路ユニット５３の抵抗素子Ｒは、アナログ回路ユニット５４の抵抗素子Ｒを形成する工程において形成される。
【００２３】
また、前記各ユニットのｎチャネルＭＩＳＦＥＴ及びｐチャネルＭＩＳＦＥＴは同一工程で形成される。
【００２４】
次に、前記システムＩＣの具体的な構造について、図８(要部断面図)及び図９(要断面図)を用いて説明する。図８には、論理回路ユニット５３を構成する各素子(ｎチャネルＭＩＳＦＥＴ、ｐチャネルＭＩＳＦＥＴ、容量素子、抵抗素子)を示している。図９には、ＤＲＡＭユニット５１のメモリセルＭＤ及びＳＲＡＭユニット５２のメモリセルＭＳを示している。
【００２５】
なお、ＤＲＡＭユニット５１のセンスアンプ回路を構成する各素子、ＳＲＡＭユニット５２のセンスアンプ回路を構成する各素子及びアナログ回路ユニット５４を構成する各素子は、論理回路ユニット５３を構成する各素子とほぼ同一構造となるので、これらの各素子の図示は省略する。
【００２６】
また、図８及び図９において、図を見易くするため、後述する配線２２の上層は図示を省略し、更に、断面を表わすハッチング(平行斜線)は一部省略している。
【００２７】
図８及び図９に示すように、システムＩＣは、例えば単結晶珪素からなるｐ型半導体基板１を主体に構成されている。このｐ型半導体基板１の表面のｐチャネル電界効果トランジスタ形成領域にはｎ型ウエル領域３が形成されている。
【００２８】
前記ＤＲＡＭユニット５１のメモリセルＭＤのメモリセル選択用素子であるｎチャネルＭＩＳＦＥＴＱｓは、図９に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域に構成されている。このｎチャネルＭＩＳＦＥＴＱｓは、主に、チャネル形成領域であるｐ型半導体基板１、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域６及び一対のｎ型半導体領域９で構成されている。一対のｎ型半導体領域６はゲート電極５Ａに対して自己整合で形成され、一対のｎ型半導体領域９はゲート電極５Ａの側面に形成された側壁絶縁膜(サイドウォールスペーサ)に対して自己整合で形成されている。この一対のｎ型半導体領域９はｎ型半導体領域６に比べて高不純物濃度に設定されている。即ち、ｎチャネルＭＩＳＦＥＴＱｓはＬＤＤ（Ｌightly Ｄoped Ｄrain）構造で構成されている。
【００２９】
前記ＤＲＡＭユニット５１のメモリセルＭＤの情報蓄積素子である容量素子Ｃ１は、層間絶縁膜１５の表面上に構成されている。容量素子Ｃ１は、層間絶縁膜１５の表面から、下部電極１７、誘電体膜１８、上部電極１９の夫々を順次積層した積層構造で構成されている。下部電極１７、上部電極１９の夫々は、例えばチタンナイトライド(ＴｉＮ)膜で形成されている。誘電体膜１８は、例えばタンタルオキサイド(ＴａＯｘ)膜又はチタンジルコン酸鉛(Ｐｂ(Ｚｒ，Ｔｉ)Ｏ3)膜で形成されている。
【００３０】
前記容量素子Ｃ１の下部電極１７は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介してｎチャネルＭＩＳＦＥＴＱｓの一方のｎ型半導体領域９に電気的に接続されている。ｎチャネルＭＩＳＦＥＴＱｓの他方のｎ型半導体領域９は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１２を介してビット線ＢＬに電気的に接続されている。導電性埋込材１２は、例えば抵抗値を低減する不純物が導入された多結晶珪素膜で形成されている。
【００３１】
前記ｎチャネルＭＩＳＦＥＴＱｓはビット線ＢＬの下層に配置され、容量素子Ｃ１はビット線ＢＬの上層に配置されている。即ち、メモリセルＭＤは、ビット線ＢＬの上層に情報蓄積用素子である容量素子Ｃ１を配置したＣＯＢ（Ｃapacitor Ｏver Ｂitline)構造で構成されている。このように、メモリセルＭＤの容量素子Ｃ１をビット線ＢＬの上層に配置することにより、容量素子Ｃ１の平面方向のサイズを最大限大きくすることができるので、メモリセルＭＤの占有面積が縮小されても、１［bit］の情報を記憶するのに必要な電荷量を確保することができる。
【００３２】
前記ＳＲＡＭユニット５２のメモリセルＭＳの駆動用素子であるｎチャネルＭＩＳＦＥＴＱｄは、図９に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域に構成されている。このｎチャネルＭＩＳＦＥＴＱｄは、主に、チャネル形成領域であるｐ型半導体基板１、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域６及び一対のｎ型半導体領域９で構成されている。即ち、ｎチャネルＭＩＳＦＥＴＱｄは、前述のｎチャネルＭＩＳＦＥＴＱｓと同様のＬＤＤ構造で構成されている。
【００３３】
前記ｎチャネルＭＩＳＦＥＴＱｄのゲート電極５Ａの表面及びｎ型半導体領域９の表面にはシリサイド層１４が形成されている。シリサイド層１４は、例えばチタンシリサイド(ＴｉＳｉｘ)膜で形成されている。
【００３４】
前記ＳＲＡＭユニット５２のメモリセルＭＳの負荷用素子であるｐチャネルＭＩＳＦＥＴＱｆは、図９に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｎ型ウエル領域３の表面に構成されている。このｐチャネルＭＩＳＦＥＴＱｆは、主に、チャネル形成領域であるｎ型ウエル領域３、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域７及び一対のｎ型半導体領域１０で構成されている。一対のｎ型半導体領域７はゲート電極５Ａに対して自己整合で形成され、一対のｎ型半導体領域１０はゲート電極５Ａの側面に形成された側壁絶縁膜(サイドウォールスペーサ)に対して自己整合で形成されている。この一対のｎ型半導体領域１０はｎ型半導体領域７に比べて高不純物濃度に設定されている。即ち、ｐチャネルＭＩＳＦＥＴＱｆはＬＤＤ構造で構成されている。
【００３５】
前記ｐチャネルＭＩＳＦＥＴＱｆのゲート電極５Ａの表面及びｐ型半導体領域１０の表面にはシリサイド層１４が形成されている。
【００３６】
前記ＳＲＡＭユニット５２のメモリセルＭＳのα線ソフトエラー対策用素子である容量素子Ｃ２は、図９に示すように、層間絶縁膜１５の表面上に構成されている。容量素子Ｃ２は、層間絶縁膜１５の表面から、下部電極１７、誘電体膜１８、上部電極１９の夫々を順次積層した積層構造で構成されている。この容量素子Ｃ２は、前述の容量素子Ｃ１を形成する工程において形成される。
【００３７】
前記容量素子Ｃ２の下部電極１７は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介して一方のｎチャネルＭＩＳＦＥＴＱｄの一方のｎ型半導体領域９に電気的に接続され、更に、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介して一方のチャネルＭＩＳＦＥＴＱｆの一方のｎ型半導体領域１０に電気的に接続されている。
【００３８】
前記容量素子Ｃ２の上部電極１９は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介して他方のｎチャネルＭＩＳＦＥＴＱｄの一方のｎ型半導体領域９に電気的に接続され、更に、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６を介して他方のチャネルＭＩＳＦＥＴＱｆの一方のｎ型半導体領域１０に電気的に接続されている。
【００３９】
前記他方のｎチャネルＭＩＳＦＥＴＱｄの他方のｎ型半導体領域９は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して、層間絶縁膜２０の表面上に形成された配線２２に電気的に接続されている。また、他方のｐチャネルＭＩＳＦＥＴＱｆの他方のｎ型半導体領域１０は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して、層間絶縁膜２０の表面上に形成された配線２２に電気的に接続されている。導電性埋込材１６、２１の夫々は、例えばタングステン(Ｗ)膜で形成されている。配線２２は、例えばチタンナイトライド膜、銅(Ｃｕ)が添加されたアルミニウム(Ａｌ)合金膜、チタンナイトライド膜の夫々を順次積層した積層構造で構成されている。
【００４０】
なお、ＳＲＡＭユニット５２のメモリセルＭＳの転送用素子であるｎチャネルＭＩＳＦＥＴＱｔは、図示していないが、ｎチャネルＭＩＳＦＥＴＱｄと同様の構造で構成されている。
【００４１】
前記論理回路ユニット５３のｎチャネルＭＩＳＦＥＴＱｎは、図８に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域に構成されている。このｎチャネルＭＩＳＦＥＴＱｎは、主に、チャネル形成領域であるｐ型半導体基板１、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域６及び一対のｎ型半導体領域９で構成されている。即ち、ｎチャネルＭＩＳＦＥＴＱｎは、前述のｎチャネルＭＩＳＦＥＴＱｓと同様のＬＤＤ構造で構成されている。
【００４２】
前記ｎチャネルＭＩＳＦＥＴＱｎのゲート電極５Ａの表面及びｎ型半導体領域９の表面にはシリサイド層１４が形成されている。このｎチャネルＭＩＳＦＥＴＱｎの一対のｎ型半導体領域９の夫々は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して配線２２に電気的に接続されている。
【００４３】
前記論理回路ユニット５３のｐチャネルＭＩＳＦＥＴＱｐは、図８に示すように、フィールド絶縁膜２で周囲を囲まれた領域内において、ｎ型ウエル領域３の表面に構成されている。このｐチャネルＭＩＳＦＥＴＱｐは、主に、チャネル形成領域であるｎ型ウエル領域３、ゲート絶縁膜４、ゲート電極５Ａ、ソース領域及びドレイン領域である一対のｎ型半導体領域７及び一対のｎ型半導体領域１０で構成されている。即ち、ｐチャネルＭＩＳＦＥＴＱｐは、前述のｐチャネルＭＩＳＦＥＴＱｆと同様にＬＤＤ構造で構成されている。
【００４４】
前記ｐチャネルＭＩＳＦＥＴＱｐのゲート電極５Ａの表面及びｐ型半導体領域１０の表面にはシリサイド層１４が形成されている。このｐチャネルＭＩＳＦＥＴＱｐの一対のｎ型半導体領域１０の夫々は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して配線２２に電気的に接続されている。
【００４５】
前記論理回路ユニット５３の容量素子Ｃ３は、図８に示すように、層間絶縁膜１５の表面上に構成されている。容量素子Ｃ３は、層間絶縁膜１５の表面から、下部電極１７、誘電体膜１８、上部電極１９の夫々を順次積層した積層構造で構成されている。この容量素子Ｃ３は、前述の容量素子Ｃ１を形成する工程において形成される。
【００４６】
前記論理回路ユニット５３の抵抗素子Ｒは、図８に示すように、フィールド絶縁膜２の表面上に形成された多結晶珪素膜５Ｂで構成されている。多結晶珪素膜５Ｂの一端側のコンタクト領域及び他端側のコンタクト領域は、これらのコンタクト領域で挾まれた中間領域の不純物濃度に比べて高不純物濃度に設定されている。多結晶珪素膜５Ｂの一端側のコンタクト領域の表面及び他端側のコンタクト領域の表面にはシリサイド層１４が形成されている。この抵抗素子Ｒの一端側、他端側の夫々は、層間絶縁膜１５の接続孔内に埋め込まれた導電性埋込材１６及び層間絶縁膜２０の接続孔内に埋め込まれた導電性埋込材２１を介して配線２２に電気的に接続されている。
【００４７】
前記アナログ回路ユニット５４の容量素子Ｃ４は、図８及び図９に図示していないが、前述の容量素子Ｃ１と同様に構成され、容量素子Ｃ１を形成する工程において形成される。
【００４８】
前記ＤＲＡＭユニット５１の抵抗素子Ｒ、前記ＳＲＡＭユニット５２の抵抗素子Ｒ、前記アナログ回路ユニット５４の抵抗素子Ｒは、図８及び図９に図示していないが、前述の論理回路ユニット５３の抵抗素子Ｒと同様に構成されている。これらの抵抗素子Ｒは、アナログ回路ユニット５４の抵抗素子Ｒを形成する工程において形成される。
【００４９】
次に、前記システムＩＣの製造方法について、図１０乃至図２５（製造方法を説明するための要部断面図）を用いて説明する。なお、図１０乃至図２５において、図を見易くするため、断面を表わすハッチング(平行斜線)は一部省略している。
【００５０】
まず、単結晶珪素からなるｐ型半導体基板１を用意する。
次に、前記ｐ型半導体基板１の表面の素子間分離領域にフィールド絶縁膜２を形成する。フィールド絶縁膜２は、ｐ型半導体基板１の表面の素子間分離領域に溝を形成し、その後、前記溝内を含む基板１の表面上の全面に例えばＣＶＤ(Ｃhemical Ｖapor Ｄeposition)法で酸化珪素膜を形成し、その後、前記酸化珪素膜にＣＭＰ(Ｃhemical Ｍechanical Ｐolishing)処理を施して形成する。
【００５１】
次に、前記基板１の表面のｐチャネル電界効果トランジスタ形成領域にｎ型ウエル領域３を選択的に形成する。ここまでの工程を図１０及び図１１に示す。
【００５２】
次に、前記ｐ型半導体基板１の表面のｐチャネル電界効果トランジスタ形成領域上及びｎチャネル電界効果トランジスタ形成領域上にゲート絶縁膜４を形成する。ゲート絶縁膜４は熱酸化珪素膜で形成する。
【００５３】
次に、前記基板１の表面上の全面に、不純物が導入されていない多結晶珪素膜５をＣＶＤ法で形成する。
【００５４】
次に、前記多結晶珪素膜５の表面上にマスク３０を形成する。マスク３０はフォトリソグラフィ技術で形成する。マスク３０は、基板１のｐチャネル電界効果トランジスタ形成領域上に開口を有し、抵抗素子のコンタクト領域となる多結晶珪素膜５の領域上に開口を有する。
【００５５】
次に、前記マスク３０を不純物導入用マスクとして使用し、マスク３０から露出された多結晶珪素膜５にｐ型不純物として硼素(Ｂ)をイオン打込み法で導入する。ここまでの工程を図１２及び図１３に示す。
【００５６】
次に、前記マスク３０を除去し、その後、前記多結晶珪素膜５の表面上にマスク３１を形成する。マスク３１はフォトリソグラフィ技術で形成する。マスク３１は、基板１のｎチャネル電界効果トランジスタ形成領域上に開口を有する。
【００５７】
次に、前記マスク３１を不純物導入用マスクとして使用し、マスク３１から露出された多結晶珪素膜５にｎ型不純物として燐(Ｐ)をイオン打込み法で導入する。ここまでの工程を図１４及び図１５に示す。
【００５８】
次に、前記マスク３１を除去した後、前記多結晶珪素膜５にパターンニングを施し、ゲート電極５Ａ及び抵抗素子Ｒを形成すると共に、図示していなが、ワード線ＷＬを形成する。
【００５９】
次に、前記ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域にｎ型不純物として砒素(Ａｓ)をイオン打込み法で選択的に導入し、一対のｎ型半導体領域６を形成する。この工程において、抵抗素子Ｒはマスクで被覆しておく。
【００６０】
次に、前記ｐ型半導体基板１の表面のｐチャネル電界効果トランジスタ形成領域にｐ型不純物として硼素(Ｂ)をイオン打込み法で選択的に導入し、一対のｐ型半導体領域７を形成する。この工程において、抵抗素子Ｒにも硼素を導入する。
【００６１】
次に、前記ゲート電極５Ａの側面に側壁絶縁膜８を形成する。側壁絶縁膜８は、ｐ型半導体基板１の表面上の全面に例えば酸化珪素膜をＣＶＤ法で形成し、その後、前記酸化珪素膜にＲＩＥ(Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施して形成する。この工程において、抵抗素子Ｒの側面にも側壁絶縁膜８が形成される。
【００６２】
次に、前記ｐ型半導体基板１の表面のｎチャネル電界効果トランジスタ形成領域にｎ型不純物として砒素(Ａｓ)をイオン打込み法で選択的に導入し、一対のｎ型半導体領域９を形成する。この工程において、抵抗素子Ｒはマスクで被覆しておく。この工程により、ｎチャネルＭＩＳＦＥＴＱｎ、ｎチャネルＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｄの夫々が形成されると共に、図示していないがｎチャネルＭＩＳＦＥＴＱｔが形成される。
【００６３】
次に、前記ｐ型半導体基板１の表面のｐチャネル電界効果トランジスタ形成領域にｐ型不純物として硼素(Ｂ)をイオン打込み法で選択的に導入し、一対のｐ型半導体領域１０を形成する。この工程において、抵抗素子Ｒの中間領域は、マスクで被覆しておく。この工程により、ｐチャネルＭＩＳＦＥＴＱｐ、ｐチャネルＭＩＳＦＥＴＱｆの夫々が形成される。ここまでの工程を図１６及び図１７に示す。
【００６４】
次に、前記ｐ型半導体基板１の表面上の全面に例えば酸化珪素膜からなる絶縁膜１１をＣＶＤ法で形成する。
【００６５】
次に、前記絶縁膜１１に接続孔を形成し、その後、前記接続孔内に導電性埋込材１２を形成する。
【００６６】
次に、前記絶縁膜１１の表面上の全面に例えばタングステン(Ｗ)膜からなる配線材をスパッタ法で形成し、その後、前記配線材にパターンニングを施してビット線ＢＬを形成すると共に、図示していないが、ビット線ＢＬ１及びＢＬ２を形成する。ここまでの工程を図１８及び図１９に示す。
【００６７】
次に、前記絶縁膜１１の表面上の全面に例えば酸化珪素膜からなる絶縁膜１３をＣＶＤ法で形成する。その後、前記絶縁膜１３、絶縁膜１１の夫々にＲＩＥ等の異性エッチングを選択的に施し、ｎチャネルＭＩＳＦＥＴＱｓの領域上及び抵抗素子Ｒの中間領域上に絶縁膜１１及び絶縁膜１３を残存させ、これ以外の領域における絶縁膜１３及び絶縁膜１１を除去する。
【００６８】
次に、前記ゲート電極５Ａの表面上、ｎ型半導体領域９の表面上及びｐ型半導体領域１０の表面上にシリサイド層１４を形成すると共に、抵抗素子Ｒのコンタクト領域上にシリサイド層１４を形成する。シリサイド層１４は、基板１の表面上の全面に例えばチタン(Ｔｉ)膜を形成し、その後、熱処理を施して、ゲート電極５Ａ、ｎ型半導体領域９、ｐ型半導体領域１０、抵抗素子ＲのＳｉとチタン膜のＴｉとを反応させ、その後、Ｓｉと反応していない未反応のチタン膜を例えばウエットエッチング法で選択的に除去して形成する。この工程において、ｎチャネルＭＩＳＦＥＴＱｓ及び抵抗素子Ｒの中間領域は絶縁膜１１で被覆されているので、ｎチャネルＭＩＳＦＥＴＱｓのｎ型半導体領域７の表面及び抵抗素子Ｒの中間領域の表面にはシリサイド層１４は形成されない。ここまでの工程を図２０及び図２１に示す。
【００６９】
次に、前記基板１の表面上の全面に例えば酸化珪素膜からなる絶縁膜をＣＶＤ法で堆積して層間絶縁膜１５を形成し、その後、前記層間絶縁膜１５に接続孔を形成し、その後、前記接続孔内に導電性埋込材１６を形成する。ここまでの工程を図２２及び図２３に示す。
【００７０】
次に、前記層間絶縁膜１５の表面上にＤＲＡＭユニット５１のメモリセルＭＤの容量素子Ｃ１を形成すると共に、ＳＲＡＭユニット５２のメモリセルＭＳの容量素子Ｃ２及び論理回路ユニット５３の容量素子Ｃ３を形成する。この工程において、図示していないが、アナログ回路ユニット５４の容量素子も同時に形成する。これらの容量素子は、層間絶縁膜１５の表面上に例えばチタンナイトライド(ＴｉＮ)膜からなる第１電極材を形成し、その後、前記第１電極材にパターンニングを施して下部電極１７を形成し、その後、前記下部電極１７上を含む層間絶縁膜１５上の全面に例えばタンタルオキサイド(ＴａＯｘ)膜又はチタンジルコン酸鉛(Ｐｂ(Ｚｒ，Ｔｉ)Ｏ3)膜からなる誘電体膜１８を形成し、その後、前記誘電体膜１８にパターンニングを施し、その後、前記誘電体膜１８上を含む層間絶縁膜１５上の全面に例えばチタンナイトライド(ＴｉＮ)膜からなる第２電極材を形成し、その後、前記第２電極材にパターンニングを施して上部電極１９を形成することにより形成される。ここまでの工程を図２４及び図２５に示す。
【００７１】
次に、前記上部電極１９の表面上を含む基板１上の全面に層間絶縁膜２０を形成し、その後、前記層間絶縁膜２０に接続孔を形成し、その後、前記接続孔内に導電性埋込材２１を形成し、その後、前記層間絶縁膜２０の表面上に配線２２を形成することにより、図８及び図９に示す状態となる。この後、層間絶縁膜、第２層目の配線、層間絶縁膜、第３層目の配線及び最終保護膜を形成することにより、本実施形態のシステムＩＣがほぼ完成する。
【００７２】
以上説明したように、本実施形態によれば以下の効果が得られる。
（１）ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１を形成する工程において、論理回路の容量素子Ｃ３を形成することにより、論理回路の容量素子Ｃ３はＤＲＡＭのメモリセルＭＤの容量素子Ｃ１と同一工程で形成されるので、論理回路の容量素子Ｃ３の工程に相当する分、システムＩＣの製造工程数を低減できる。
【００７３】
また、論理回路の容量素子Ｃ３は、層間絶縁膜１５上において、下部電極１７、誘電体膜１８、上部電極１９の夫々を順次積層した積層構造となるので、ＭＩＳ構造の容量素子に比べて占有面積が縮小される。この結果、論理回路の占有面積を縮小できるので、システムＩＣの小型化を図ることができる。
【００７４】
（２）ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１を形成する工程において、ＳＲＡＭのメモリセルＭＳの記憶ノード部に付加される容量素子Ｃ２を形成することにより、ＳＲＡＭのメモリセルＭＳの容量素子Ｃ２は、ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１と同一工程で形成されるので、メモリセルＭＳの容量素子Ｃ２の工程に相当する分、システムＩＣの製造工程数を低減できる。
【００７５】
（３）ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１を形成する工程において、アナログ回路の容量素子Ｃ４を形成することにより、アナログ回路の容量素子Ｃ４は、ＤＲＡＭのメモリセルＭＤの容量素子Ｃ１と同一工程で形成されるので、アナログ回路の容量素子Ｃ４の工程に相当する分、システムＩＣの製造工程数を低減できる。
【００７６】
（４）アナログ回路の抵抗素子Ｒを形成する工程において、ＤＲＡＭのセンスアンプ回路ＤＳＡの抵抗素子Ｒを形成することにより、センスアンプ回路ＤＳＡの抵抗素子Ｒはアナログ回路の抵抗素子Ｒと同一工程で形成されるので、センスアンプ回路ＤＳＡの抵抗素子Ｒに相当する分、システムＩＣの製造工程数を低減できる。
【００７７】
（５）アナログ回路の抵抗素子Ｒを形成する工程において、ＳＲＡＭのセンスアンプ回路ＳＳＡの抵抗素子Ｒを形成することにより、センスアンプ回路ＳＳＡの抵抗素子Ｒはアナログ回路の抵抗素子Ｒと同一工程で形成されるので、センスアンプ回路ＳＳＡの抵抗素子Ｒに相当する分、システムＩＣの製造工程数を低減できる。
【００７８】
（６）アナログ回路の抵抗素子Ｒを形成する工程において、論理回路の抵抗素子Ｒを形成することにより、論理回路の抵抗素子Ｒはアナログ回路の抵抗素子Ｒと同一工程で形成されるので、論理回路の抵抗素子Ｒに相当する分、システムＩＣの製造工程数を低減できる。
【００７９】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００８０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、半導体集積回路装置の製造工程数を低減できる。
また、本発明によれば、半導体集積回路装置の小型化が図れる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるシステムＩＣのブロック図である。
【図２】前記システムＩＣの要部回路図である。
【図３】前記システムＩＣの要部回路図である。
【図４】前記システムＩＣの要部回路図である。
【図５】前記システムＩＣの要部回路図である。
【図６】前記システムＩＣの要部回路図である。
【図７】前記システムＩＣの要部回路図である。
【図８】前記システムＩＣの要部断面図である。
【図９】前記システムＩＣの要部断面図である。
【図１０】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１１】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１２】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１３】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１４】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１５】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１６】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１７】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１８】前記システムＩＣの製造方法を説明するための要部断面図である。
【図１９】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２０】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２１】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２２】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２３】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２４】前記システムＩＣの製造方法を説明するための要部断面図である。
【図２５】前記システムＩＣの製造方法を説明するための要部断面図である。
【符号の説明】
１…ｐ型半導体基板、２…フィールド絶縁膜、３…ｎ型ウエル領域、４…ゲート絶縁膜、５Ａ…ゲート電極、６…ｎ型半導体領域、７…ｐ型半導体領域、９…ｎ型半導体領域、１０…ｐ型半導体領域、１２…導電性埋込材、１４…シリサイド層、１５…層間絶縁膜、１６…導電性埋込材、１７…下部電極、１８…誘電体膜、１９…上部電極、２０…層間絶縁膜、２１…導電性埋込材、２２…配線、Ｃ１，Ｃ２，Ｃ３，Ｃ４…容量素子、Ｒ…抵抗素子、ＭＤ，ＭＳ…メモリセル、ＤＳＡ，ＳＳＡ…センスアンプ回路、ＷＬ…ワード線、ＢＬ，ＢＬ１，ＢＬ２…ビット線、Ｑｎ，Ｑｓ，Ｑｔ，Ｑｄ…ｎチャネルＭＩＳＦＥＴ、Ｑｐ，Ｑｆ…ｐチャネルＭＩＳＦＥＴ、５１…ＤＲＡＭユニット、５２…ＳＲＡＭユニット、５３…論理回路ユニット、５４…アナログ回路ユニット。
Claims (4)
- 同一基板に少なくとも抵抗素子を有するセンスアンプを具備するＤＲＡＭ及びアナログ回路を有する半導体集積回路装置の製造方法であって、
（１）前記基板上にゲート絶縁膜を形成する工程、
（２）前記ゲート絶縁膜上に多結晶シリコンを堆積する工程、
（３）前記多結晶シリコンをパターニングして前記ＤＲＡＭおよびアナログ回路の電界効果トランジスタのゲート電極および前記センスアンプの抵抗素子及びアナログ回路の抵抗素子を同時に形成する工程、
（４）前記ゲート電極および抵抗素子上に第１絶縁膜を形成する工程、
（５）前記ＤＲＡＭの電界効果トランジスタ部およびアナログ回路の抵抗素子の中間領域上には前記第１絶縁膜を残存させ、前記アナログ回路の電界効果トランジスタのｐ型半導体領域およびｎ型半導体領域およびゲート電極上面ならびに前記アナログ回路の前記抵抗素子のコンタクト領域上の前記第１絶縁膜を除去するように前記第１絶縁膜をパターニングする工程、
（６）前記論理回路のｎ型半導体領域およびｐ型半導体領域およびゲート電極表面上および前記アナログ回路の抵抗素子の前記コンタクト領域上にシリサイドを形成する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。 - 前記（３）の工程の後に、前記論理回路のｐ型電界効果トランジスタのｐ型半導体領域への不純物導入時に前記抵抗素子全体にも不純物導入を行うことを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
- 前記（６）の工程においてシリサイドの形成は、Ｔｉ膜を前記基板全面に形成して熱処理を施しその後Ｓｉと反応していないＴｉ膜を除去して行うことを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
- 前記（２）の工程の後に、前記論理回路のｐ型電界効果トランジスタのｐ型半導体領域への不純物導入時に前記抵抗素子の前記コンタクト領域にも不純物導入を行うことを特徴とする請求項１に記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24506997A JP3853478B2 (ja) | 1997-09-10 | 1997-09-10 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24506997A JP3853478B2 (ja) | 1997-09-10 | 1997-09-10 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1187639A JPH1187639A (ja) | 1999-03-30 |
| JP3853478B2 true JP3853478B2 (ja) | 2006-12-06 |
Family
ID=17128140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24506997A Expired - Fee Related JP3853478B2 (ja) | 1997-09-10 | 1997-09-10 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3853478B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001196559A (ja) * | 2000-01-13 | 2001-07-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2003273230A (ja) | 2002-03-19 | 2003-09-26 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| US7038259B2 (en) * | 2003-10-22 | 2006-05-02 | Micron Technology, Inc. | Dual capacitor structure for imagers and method of formation |
| JP2007095898A (ja) * | 2005-09-28 | 2007-04-12 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2008085350A (ja) * | 2007-10-18 | 2008-04-10 | Renesas Technology Corp | 半導体集積回路装置の製造方法および半導体集積回路装置 |
-
1997
- 1997-09-10 JP JP24506997A patent/JP3853478B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1187639A (ja) | 1999-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100517099B1 (ko) | 반도체집적회로장치및그제조방법 | |
| KR100420250B1 (ko) | 반도체집적회로장치및그제조방법 | |
| US6515511B2 (en) | Semiconductor integrated circuit and semiconductor integrated circuit device | |
| JP2989579B2 (ja) | Ｄｒａｍセル構造、およびｎｖｒａｍセル構造を単一の基板に形成する方法およびこれら構造を単一の基板に含む半導体メモリ・デバイス | |
| KR100229984B1 (ko) | 반도체 집적회로장치 | |
| US6870231B2 (en) | Layouts for CMOS SRAM cells and devices | |
| US5798551A (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| JP3813638B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| WO2000070683A1 (fr) | Mémoire à semi-conducteurs | |
| JP2002289703A (ja) | 半導体記憶装置およびその製造方法 | |
| US6091628A (en) | Static random access memory device and method of manufacturing the same | |
| TWI820629B (zh) | 單片式晶粒和用於重新配置晶片系統的記憶體架構的平台 | |
| JP3853478B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2000243857A (ja) | 半導体メモリデバイス及びその製造方法 | |
| JPH09321242A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH07202017A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH09252098A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3631549B2 (ja) | 半導体集積回路装置 | |
| JP3839418B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH1154509A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3967746B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH1079505A (ja) | 半導体集積回路装置の製造方法 | |
| JP3865753B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2004146844A (ja) | 半導体集積回路装置の製造方法 | |
| JP2605082B2 (ja) | 半導体集積回路装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050322 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060228 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060530 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060725 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060816 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060906 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090915 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120915 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130915 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |