JP2008085350A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
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Abstract
【解決手段】メモリセル形成領域(SRAM)の一対のnチャネル型MISFET上の酸化シリコン膜21中にプラグP1を形成し、酸化シリコン膜21およびプラグP1の上部に、一対のnチャネル型MISFETのそれぞれのゲート電極とドレインとを接続する局所配線LIc(M0c)を形成した後、さらに、この上部に、容量絶縁膜23および上部電極24を形成し、また、アナログ容量形成領域(Analog Capacitor)の酸化シリコン膜21およびこの膜中のプラグP1上に、メモリセル形成領域に形成される前記局所配線、容量絶縁膜および上部電極と同一工程で、局所配線LIc(M0c)、容量絶縁膜23および上部電極24を形成する。
【選択図】図35
Description
IEDM 1988 P205
図1は、実施の形態1であるSRAMのメモリセルを示す等価回路図である。図示のように、このメモリセルMCは、一対の相補性データ線(データ線DL、データ線/(バー)DL)とワード線WLとの交差部に配置され、一対の駆動用MISFETQd1,Qd2、一対の負荷用MISFETQp1,Qp2および一対の転送用MISFETQt1,Qt2により構成されている。駆動用MISFETQd1,Qd2および転送用MISFETQt1,Qt2はnチャネル型MISFETで構成され、負荷用MISFETQp1,Qp2はpチャネル型MISFETで構成されている。
次に、本実施の形態の半導体集積回路装置をその製造工程に従って説明する。図41〜図44は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図もしくは平面図である。なお、図2〜図26を用いて説明した局所配線LI(M0)、LIc(M0c)の形成工程までは、実施の形態1の場合と同様であるためその説明を省略する。
2 素子分離
3 p型ウエル
4 n型ウエル
5 酸化シリコン膜
8 ゲート酸化膜
9 多結晶シリコン膜
13 n−型半導体領域
14 p−型半導体領域
16 酸化シリコン膜
16s サイドウォールスペーサ
17 n+型半導体領域
18 p+型半導体領域
19 金属シリサイド層
20 窒化シリコン膜
21 酸化シリコン膜
22 酸化シリコン膜
23 窒化シリコン膜(容量絶縁膜)
24 上部電極
25 酸化シリコン膜
27 酸化シリコン膜
A 蓄積ノード
B 蓄積ノード
An1 活性領域
An2 活性領域
Ap1 活性領域
Ap2 活性領域
CSR SRAM容量
CAN アナログ容量
C1 コンタクトホール
C2 コンタクトホール
C3 コンタクトホール
C4 コンタクトホール
DL、/DL データ線
G ゲート電極
HM0、HM1 配線溝
INV1 CMOSインバータ
INV2 CMOSインバータ
LI(M0) 局所配線
LIc(M0c) 局所配線
M1 第1層配線
M2 第2層配線
MC メモリセル
OP1 開口部
OP2 開口部
P1 プラグ
P2 プラグ
P3 プラグ
P4 プラグ
Qd1 駆動用MISFET
Qd2 駆動用MISFET
Qp1 負荷用MISFET
Qp2 負荷用MISFET
Qt1 転送用MISFET
Qt2 転送用MISFET
WL ワード線
Vcc 電源電圧
Vss 接地電圧
401 位相比較器
402 低域フィルタ
403 VCO
Qn nチャネル型MISFET
Qp pチャネル型MISFET
SRAM メモリセル形成領域
Logic 論理回路形成領域
Analog Capacitor アナログ容量形成領域
Claims (10)
- 半導体基板の主面の第1領域および第2領域上に第1絶縁膜を形成する工程と、
前記第1領域において、前記第1絶縁膜に第1配線溝を形成し、前記第2領域において、前記第1絶縁膜に第2配線溝を形成する工程と、
前記第1絶縁膜上に第1金属膜を堆積した後、前記第1金属膜を研磨して、前記第1配線溝にその上部が平坦化された第1配線を形成し、前記第2配線溝に第2配線を形成する工程と、
前記第1領域において、前記第1配線上に容量絶縁膜を形成する工程と、
前記第1領域において、前記容量絶縁膜上に第2金属膜を堆積した後、前記第2金属膜をパターニングして上部電極を形成する工程と、
前記第1領域および前記第2領域において、層間絶縁膜を形成する工程と、
前記第2領域の前記第2配線上において、前記層間絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホールに、前記第2配線に接続する導電性膜を形成する工程とを有し、
前記上部電極と、前記容量絶縁膜と、前記第1配線とで容量素子(CAN)が形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項1において、
前記容量素子は、アナログ容量であることを特徴とする半導体集積回路装置の製造方法。 - 請求項1において、
前記容量素子は、SRAM容量と同一工程で形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項1において、
前記第2領域は、論理回路形成領域であることを特徴とする半導体集積回路装置の製造方法。 - 請求項1において、
前記第1配線は、TiN膜を含むことを特徴とする半導体集積回路装置の製造方法。 - 半導体基板の主面の第1領域および第2領域上に形成された第1絶縁膜と、
前記第1領域において、前記第1絶縁膜に形成された第1配線溝と、
前記第2領域において、前記第1絶縁膜に形成された第2配線溝と、
前記第1配線溝に埋め込まれ、その上部が平坦化された第1配線と、
前記第2配線溝に埋め込まれた第2配線と、
前記第1配線上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された上部電極と、
前記上部電極、前記第1領域および前記第2領域上に形成された層間絶縁膜と、
前記第2領域の前記第2配線上において、前記層間絶縁膜に形成されたコンタクトホールと、
前記コンタクトホールに形成され、前記第2配線に接続する導電性膜と有し、
前記上部電極と、前記容量絶縁膜と、前記第1配線とで容量素子が形成されることを特徴とする半導体集積回路装置。 - 請求項6において、
前記容量素子は、アナログ容量であることを特徴とする半導体集積回路装置。 - 請求項6において、
前記容量素子は、SRAM容量と同一工程で形成されることを特徴とする半導体集積回路装置。 - 請求項6において、
前記第2領域は、論理回路形成領域であることを特徴とする半導体集積回路装置。 - 請求項6において、
前記第1配線は、TiN膜を含むことを特徴とする半導体集積回路装置。
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