JP3845449B2 - Ｍｏｓ型固体撮像装置 - Google Patents

Description

技術分野
本発明は、信号電荷をセル内で増幅する増幅型ＭＯＳセンサを用いた固体撮像装置に関する。
背景技術
近年、ビデオカメラの小型化や、高画素数のハイビジョン用の固体撮像装置の開発が進められているが、カメラや固体撮像装置の小型化だけでなく、低消費電力・低電圧型の固体撮像装置が、携帯用カメラやパソコンカメラとして強く求められている。
しかし、固体撮像装置のチップサイズの縮小により、微細化による取り扱い信号電荷量が減少するという問題がある。この結果、固体撮像装置のダイナミックレンジの減少が生じ、鮮明な解像感のある映像を得ることができない、などの問題が生じている。また、２値や３値以上の多数の電源電圧を使用していることから、カメラシステムの構成や取扱いの上で簡単なシステムで対応できない、などの問題がある。即ち、携帯用カメラやパソコンカメラへの応用のためには、この低消費電力・低電圧化と共に、Ｓ／Ｎの良い、単一電源の固体撮像装置が望まれている。
この問題を解決する方法として、増幅型のトランジスタを用いた固体撮像装置が幾つか提案されている。この固体撮像装置は、各セル内でフォトダイオードで検出した信号をトランジスタで増幅するものであり、高感度という特徴を持つ。
図１は、増幅型ＭＯＳセンサを用いた従来の固体撮像装置を示す回路構成図である。画素に相当する単位セルＰ０−ｉ−ｊが縦、横に２次元マトリクス状に配列されている。図では、３×３しか示していないが、実際は数千個×数千個ある。ｉは水平（ｒｏｗ）方向の変数、ｊは垂直（column）方向の変数である。各単位セルＰ０−ｉ−ｊは、入射光を検出するフォトダイオード１−ｉ−ｊと、フォトダイオード１−ｉ−ｊのカソードがゲートに接続され、その検出信号を増幅する増幅トランジスタ２−ｉ−ｊと、増幅トランジスタ２−ｉ−ｊのドレインに接続され、信号を読み出す水平ラインを選択する垂直選択トランジスタ３−ｉ−ｊと、フォトダイオード１−ｉ−ｊのカソードに接続され、信号電荷をリセットするリセットトランジスタ４−ｉ−ｊからなる。垂直選択トランジスタ３−ｉ−ｊのソースとリセットトランジスタ４−ｉ−ｊのソースがドレイン電圧端子に共通に接続される。
垂直アドレス回路５から水平方向に配線されている垂直アドレス線６−１，６−２，…は各行の単位セルの垂直選択トランジスタ３−１−１，…のゲートに接続され、信号を読み出す水平ラインを決めている。同様に、垂直アドレス回路５から水平方向に配線されているリセット線７−１，７−２，…は、各行のリセットトランジスタ４−１−１、…のゲートに接続されている。
各列の単位セルの増幅トランジスタ２−１−１、…のソースは列方向に配置された垂直信号線８−１，８−２，…に接続され、垂直信号線８−１，８−２，…の一端には負荷トランジスタ９−１，９−２，…が設けられている。垂直信号線８−１，８−２，…の他端は、水平アドレス回路１３から出力される水平アドレスパルスにより駆動される水平選択トランジスタ１２−１，１２−２，…を介して信号出力端（水平信号線）１５に接続されている。
図２は、このデバイスの動作を示すタイミングチャートである。垂直アドレス線６−１にハイレベルのアドレスパルスを印加すると、このラインの垂直選択トランジスタ３のみオンし、このラインの増幅トランジスタ２と負荷トランジスタ９でソースフォロワ回路が構成される。
これにより、増幅トランジスタ２のゲート電圧、即ちフォトダイオード１の電圧とほぼ同等の電圧が垂直信号線８に現れる。
次いで、水平アドレス回路１３から水平アドレスパルスを水平選択トランジスタ１２−１，１２−２，…に順次印加し、信号出力端１５から１ライン分の信号を順次取り出す。１ライン分の信号の読み出しが終わるとリセット線７−１にハイレベルのリセットパルスを印加し、このラインのリセットトランジスタ４をオンして信号電荷をリセットする。
この動作を、次のライン、その次のラインと順次続けることにより、２次元状全ての信号を読み出すことができる。ここで、フォトダイオード１の電位の変化分とほぼ同等の変化分の電圧が垂直信号線８に現れる。フォトダイオード１の容量をＣｓ、垂直信号線８の容量をＣｖとすると、信号電荷はＣｖ／Ｃｓ倍に増幅される。一般には、ＣｖはＣｓに比べ非常に大きい。
しかしながら、この種の増幅型ＭＯＳセンサを用いた固体撮像装置においては次のような問題があった。図１に示すように、単位セルに含まれるトランジスタは最低でも増幅トランジスタ２，垂直選択トランジスタ３，リセットトランジスタ４の３つが必要である。このように、セルを構成するトランジスタの個数が多いため、セルの微細化には適していない。なお、増幅型ではないＭＯＳ型センサでは、セルはフォトダイオードと１つのトランジスタにより構成されているが、増幅型に比べると感度が低い。
本発明の目的は、微細化することができるＭＯＳ型固体撮像装置を提供することである。
発明の開示
本発明によるＭＯＳ型固体撮像装置は、配列されている多数の単位セルと、単位セルを選択する手段と、選択手段と各行毎の単位セルとの間に接続される選択線と、各列毎の単位セルの出力が供給される垂直信号線とを具備するＭＯＳ型固体撮像装置において、単位セルは、光電変換部と、光電変換部の出力が供給されるゲートと、垂直信号線に接続されるソースと、選択線に接続されるドレインとを有する増幅トランジスタと、増幅トランジスタのゲートと選択線との間に挿入されたアドレス容量と、アドレス容量と並列に接続されたリセットトランジスタとを具備するものである。
本発明による他のＭＯＳ型固体撮像装置は、配列されている多数の単位セルと、単位セルを選択する手段と、選択手段と各行毎の単位セルとの間に接続される選択線と、各列毎の単位セルの出力が供給される垂直信号線とを具備するＭＯＳ型固体撮像装置において、単位セルは、光電変換部と、光電変換部の出力が供給されるゲートと、垂直信号線に接続されるソースと、選択線に接続されるドレインとを有する増幅トランジスタと、増幅トランジスタのゲートと選択線との間に挿入されたリセットトランジスタとを具備し、増幅トランジスタは選択線に選択用の電圧が印加されたときに、ゲート下のチャネル電位が光電変換部の信号電圧と同等又はそれ以上に変化するショートチャネル効果を有するものである。
本発明によるさらに他のＭＯＳ型固体撮像装置は、配列されている多数の単位セルと、単位セルを選択する手段と、選択手段と各行毎の単位セルとの間に接続される選択線と、各列毎の単位セルの出力が供給される垂直信号線とを具備するＭＯＳ型固体撮像装置において、単位セルは、光電変換部と、光電変換部の出力が供給されるゲートと、垂直信号線に接続されるソースと、選択線に接続されるドレインとを有する増幅トランジスタと、増幅トランジスタのゲートと選択線との間に挿入されたアドレス容量とを具備し、選択線に負方向のパルスを印加することによりアドレス容量を介して光電変換部を順バイアスにし、該光電変換部内部の信号電荷を排出するものである。
【図面の簡単な説明】
図１はＭＯＳ型固体撮像装置の従来例の構成を示す回路図、
図２は図１の従来例の動作を示すタイミングチャート、
図３は本発明によるＭＯＳ型固体撮像装置の第１実施例の構成を示す回路図、
図４は第１実施例の垂直アドレス回路の回路構成を示す図、
図５は第１実施例の垂直アドレス回路の他の回路構成を示す図、
図６は第１実施例の垂直アドレス回路のさらに他の回路構成を示す図、
図７は第１実施例の動作を示すタイミングチャート、
図８Ａ、図８Ｂは第１実施例の単位セルの装置構造を示す断面図、
図９は第１実施例の単位セルの部分の半導体基板の変形例を示す図、
図１０はＣＣＤ型固体撮像装置の従来例のセルの断面図、
図１１は第１実施例の単位セルの部分の半導体基板の他の変形例を示す図、
図１２は第１実施例の単位セルの部分の半導体基板のさらに他の変形例を示す図、
図１３は第１実施例の単位セルの部分の半導体基板のさらに他の変形例を示す図、
図１４は第１実施例の単位セルの部分の半導体基板のさらに他の変形例を示す図、
図１５は第１実施例の単位セルの部分の半導体基板のさらに他の変形例を示す図、
図１６は本発明によるＭＯＳ型固体撮像装置の第２実施例の構成を示す回路図、
図１７は第１実施例のノイズキャンセラ部分の装置構造を示す断面図、
図１８は第２実施例の動作を示すタイミングチャート、
図１９は本発明によるＭＯＳ型固体撮像装置の第３実施例の構成を示す回路図、
図２０は本発明によるＭＯＳ型固体撮像装置の第４実施例の構成を示す回路図、
図２１は本発明によるＭＯＳ型固体撮像装置の第５実施例の構成を示す回路図、
図２２は第５実施例の動作を示すタイミングチャート、
図２３は第５実施例のスライストランジスタのポテンシャル図、
図２４は本発明によるＭＯＳ型固体撮像装置の第６実施例の構成を示す回路図、
図２５は本発明によるＭＯＳ型固体撮像装置の第７実施例の第１の構成を示す回路図、
図２６は本発明によるＭＯＳ型固体撮像装置の第７実施例の第２の構成を示す回路図、
図２７は第７実施例の動作を示すタイミングチャート、
図２８は第７実施例のノイズキャンセラ回路のポテンシャル図
図２９は本発明によるＭＯＳ型固体撮像装置の第８実施例の単位セルの構成を示す回路図、
図３０は本発明によるＭＯＳ型固体撮像装置の第９実施例の単位セルの構成を示す回路図、
図３１は本発明によるＭＯＳ型固体撮像装置の第１０実施例の単位セルの構成を示す回路図、
図３２は第１０実施例の動作を示すタイミングチャート、
図３３は第１０実施例の装置構造を示す図、
図３４は本発明によるＭＯＳ型固体撮像装置の第１１実施例の単位セルの構成を示す回路図、
図３５は本発明によるＭＯＳ型固体撮像装置の第１２実施例の単位セルの構成を示す回路図、
図３６は本発明によるＭＯＳ型固体撮像装置の第１３実施例の単位セルの構成を示す回路図、
図３７は本発明によるＭＯＳ型固体撮像装置の第１４実施例の単位セルの構成を示す回路図、
図３８は第１４実施例の動作を示すタイミングチャート、
図３９は本発明の変形例において、水平信号線に接続されるビデオアンプの回路図である。
発明を実施するための最良の形態
以下、図面を参照して本発明によるＭＯＳ型固体撮像装置の実施例を説明する。
第１実施例
図３は、本発明の第１実施例に係るＭＯＳ型固体撮像装置の構成を示す。単位セルＰ８−ｉ−ｊが縦、横に２次元マトリクス状に配列されている。図では、３×３しか示していないが、実際には数千個×数千個である。ｉは水平（row）方向の変数、ｊは垂直（column）方向の変数である。
本発明の固体撮像装置の応用分野としては、ビデオカメラ、電子スチルカメラ、ディジタルカメラ、ファクシミリ、複写機、スキャナ等がある。
本実施例の基本セルＰ８−ｉ−ｊは、入射光を検出するフォトダイオード６２−ｉ−ｊと、フォトダイオード６２−ｉ−ｊのカソードがゲートに接続され、その検出信号を増幅する増幅トランジスタ６４−ｉ−ｊと、フォトダイオード６２−ｉ−ｊのカソード（増幅トランジスタ６４−ｉ−ｊのゲート）に接続され、信号電荷をリセットするリセットトランジスタ６０−ｉ−ｊと、増幅トランジスタ６４−ｉ−ｊのドレインとゲートとの間に接続されるアドレス容量６９−ｉ−ｊとからなる。このように、本実施例では、従来例（図１）で設けられていた垂直選択トランジスタ３−ｉ−ｊが省略され、代わりに同じ機能を果たすアドレス容量６９−ｉ−ｊが設けられている。
垂直アドレス回路５から水平方向に配線されている垂直アドレス線６−１，６−２，…は各行の単位セルの増幅トランジスタ６４−ｉ−ｊのドレインとリセットトランジスタ６０のドレインに接続され、信号を読み出す水平ラインを決めている。同様に、垂直アドレス回路５から水平方向に配線されているリセット線７−１，７−２，…は、各列の単位セルのリセットトランジスタ６６−ｉ−ｊのゲートに接続されている。
各列の単位セルの増幅トランジスタ６４−ｉ−ｊのソースは列方向に配置された垂直信号線８−１，８−２，…に接続され、垂直信号線８−１，８−２，…の一端には負荷トランジスタ９−１，９−２，…が設けられている。負荷トランジスタ９−１，９−２，…のゲートとドレインは共通にドレイン電圧端子２０に接続される。
垂直信号線８−１，８−２，…の他端は、クランプ容量１３１−１，１３１−２，…、サンプルホールドトランジスタ１３３−１，１３３−２，…、水平選択トランジスタ１２−１，１２−２，…を介して信号出力端（水平信号線）１５に接続される。クランプ容量１３１−１，１３１−２，…と、サンプルホールドトランジスタ１３３−１，１３３−２，…との接続点（クランプノード１４５−１，１４５−２，…）にはクランプトランジスタ１３２−１，１３２−２，…のドレインが接続される。クランプトランジスタ１３２−１，１３２−２，…のソースは共通ソース端子１４１に接続され、ゲートは共通ゲート端子１４２に接続される。サンプルホールドトランジスタ１３３−１，１３３−２，…と、水平選択トランジスタ１２−１，１２−２，…との接続点はサンプルホールド容量１３４−１，１３４−２，…を介して接地される。水平選択トランジスタ１２−１，１２−２，…のゲートには水平アドレス回路１３からアドレスパルスが供給される。
垂直アドレス回路５は、複数、ここでは２本の信号を纏めてシフトする回路であり、図４、図５、図６のいずれかの回路により実現される。図４の例では、入力信号４６を多数の出力端から順次シフトして出力するアドレス回路４４の出力がマルチプレクサ４８により２入力信号５０と合成される。図５の例では、エンコード入力５４をデコードするデコーダ５２の出力がマルチプレクサ５６により２入力信号５８と合成される。図６の例では、２つのアドレス回路６０ａ，６０ｂの出力を束ねて各行の制御信号線とする。
図７は、本実施例の動作を示すタイミングチャートである。水平ブランキング期間に垂直アドレス線６−１にハイレベルのアドレスパルスを印加すると、このハイレベルのアドレスパルスがこのラインに接続されている単位セルの増幅トランジスタ６４のゲートにアドレス容量６９を介して供給され、このゲート下のチャネルの電位が、他のラインに接続されている単位セルの増幅トランジスタ６４のゲート下のチャネル電位より高くなり、オンする。したがって、垂直アドレス線６−１に接続されている単位セルの増幅トランジスタ６４と負荷トランジスタ９でソースホロア回路が構成される。そして、増幅トランジスタ６４のゲート電圧、即ちフォトダイオード６４の電圧とほぼ同等の電圧が垂直信号線８に現れる。このように、アドレスされたラインの増幅トランジスタ６４のゲート電位のみが垂直信号線８−１，８−２，…に現れ、他のラインの増幅トランジスタ６４のゲート電位は現れない。したがって、垂直選択トランジスタを省略しても、垂直アドレスラインのアドレスが可能である。
クランプトランジスタ１３２−１，１３２−２，…の共通ゲート１４２にクランプパルスを印加し、クランプトランジスタ１３２−１，１３２−２，…をオンし、クランプノード１４５−１，１４５−２，…をクランプ電源１４１と同じ電圧に固定する。
次いで、クランプトランジスタ１３２−１，１３２−２，…をオフした後、リセット線７−１にハイレベルのリセットパルスを印加し、リセットトランジスタ６６−１，６６−２，…をオンしてフォトダイオード６２の信号電荷をリセットする。すると、クランプノード１４５−１，１４５−２，…には、フォトダイオード６２に信号電荷があるときとリセットされて信号電荷がないときの垂直信号線８−１，８−２，…の電圧の差がクランプ電源１４１に加算された電圧が現れる。
次いで、サンプルホールドトランジスタ１３３−１，１３３−２，…の共通ゲート１４３にサンプルホールドパルスを印加し、サンプルホールドトランジスタ１３３−１，１３３−２，…をオンし、この信号をサンプルホールド容量１３４−１，１３４−２，…に伝達する。
その後、水平アドレス回路１３から水平アドレスパルスを水平選択トランジスタ１２−１，１２−２，…に順次印加し、水平信号線１５から１ライン分の信号を順次取り出す。
この動作を次のライン、その次のラインと順次続けることにより、２次元状全ての信号を読み出すことができる。
一般的に、増幅型ＭＯＳ型固体撮像装置においては、増幅トランジスタ６４の閾値電圧のバラツキが信号に重畳するため、フォトダイオード６２の電位が同じでも出力信号が同じとはならず、写した画像を再生すると増幅トランジスタ６４の閾値バラツキに対応する２次元状の雑音（場所的に固定されているという意味で、固定パターン雑音と称される）が発生する。しかしながら、上述したように、本実施例によれば、クランプノード１４５−１，１４５−２，…には、最終的には単位セルに信号電荷があるときとリセットされて信号電荷がないときの差の電圧が現れるため、増幅トランジスタ６４の閾値ばらつきによる固定パターン雑音が抑圧される。即ち、クランプ容量１３１，クランプトランジスタ１３２，サンプルホールドトランジスタ１３３，及びサンプルホールド容量１３４からなる回路がノイズキャンセラとして作用する。
次に、本実施例の構造を説明する。
本実施例においては、単位セルＰ８−１−１、Ｐ８−１−２，…や、垂直アドレス回路５、水平アドレス回路１３などの周辺回路は、ｐ^-型基板上にｐ⁺型不純物層を形成した半導体基板上に形成されている。
図８Ａ、図８Ｂは、このような半導体基板の断面図である。
図８Ａに示すように、ｐ^-型基板８１上にｐ⁺型不純物層８２を形成した半導体基板にフォトダイオード８３などのセル要素が形成されている。
半導体基板をこのような構成にすることにより、ｐ^-／ｐ⁺境界にある拡散電位により、ｐ^-型基板８１で発生した暗電流がｐ⁺側へ流れ込むのを一部防止することができる。
電子の流れを詳しく解析した結果を簡単に述べると、ｐ^-側で発生した電子にとってｐ⁺不純物層８２の厚さＬがｐ⁺とｐ^-の濃度の比倍すなわちＬ・ｐ⁺／ｐ^-に見える。
すなわち、図８Ｂに示すように、暗電流の発生源であるｐ^-基板８１からフォトダイオード８３までの距離がｐ⁺／ｐ^-倍遠くなったように見えることになる。暗電流は、基板深部から流れ込むもの以外にフォトダイオード８３近傍の空乏層内で発生するものがあり、この空乏層内で発生する暗電流は、基板深部から流れ込む暗電流とほぼ同じ程度ある。空乏層の厚さは約１μｍ程度であり、基板深部から流れ込む暗電流は約１００μｍの深さからも流れてくる。この深さはｐ型半導体内部での電子の拡散距離と呼ばれているものである。この厚さの差にも関わらず暗電流が同等なのは、単位体積あたりの暗電流の発生確率が空乏層内部の方が高いためである。ここで、空乏層で発生する暗電流は原理的に信号電流と分離することができないので、暗電流の低減は基板深部から流れ込む成分を減ずることによってなされる。
また、ｐ^-型基板７１上にｐ⁺型不純物層７２を形成した半導体基板にセルを形成するので、暗電流が発生することによる基板電位の変動を防止することができ、ｐ型基板は厚いため、抵抗が低く、後述するように、雑音除去回路を確実に動作させることができる。
また、素子温度が上昇すると基板深部からの成分の方が急激に増加するので、これが重要である。その目安は、基板深部からの成分が空乏層で発生した成分よりも十分小さいことであり、具体的には、基板深部からの暗電流が空乏層内部からのものに比べて約１桁下であればいい。すなわち、ｐ⁺／ｐ^-を１０に設定して基板深部からのものを約１／１０にすればいい。
さらに、基板深部からの暗電流は、ｎ型基板とｐ型ウェルとで構成される半導体基板ではほぼ全くないといってよいが、このような半導体基板と同じレベルにするためにはｐ⁺／ｐ^-を１００に設定して基板深部からの暗電流を約１／１００にする必要がある。
従来の実績のあるＣＣＤでは、ｎ型の埋め込みチャネルの不純物濃度が約１０¹⁶ｃｍ^-3程度であり、この埋め込みチャネルの拡散層を安定して製造するための埋め込みチャネルを囲むｐ型層（ここではｐ型基板）の不純物濃度は約１０¹⁵ｃｍ^-3である。
ｐ⁺層の濃度はｐ⁺／ｐ^-を１０にする場合は約１０¹⁶ｃｍ^-3程度、ｐ⁺／ｐ^-を１００にする場合は約１０¹⁷ｃｍ^-3程度となり、ｎ型の埋め込みチャネルの不純物濃度の約１０¹⁶ｃｍ^-3と同程度又は１桁逆転してしまう。
このため、従来実績のあるのＣＣＤではこのような不純物濃度のｐ⁺層を使うことは考えられなかった。また、ｐ^-層の濃度を下げると基板のシート抵抗が高くなるという問題が出てくる。
しかしながら、増幅型のＭＯＳ撮像装置ではＣＣＤの埋め込みチャネルがないためｐ^-層の濃度を下げずにｐ⁺／ｐ^-の値をある程度自由に設定できる。
そこで、ｐ型ウェルの抵抗を下げ、ｎ型基板とｐ型ウェルとで構成される半導体基板の構造を改善することによってもセルを構成することができる。
図９は、ｎ型基板８５上にシート抵抗の低いｐ⁺ウェル８６を用いた単位セルの断面図である。また、図１０は、ＣＣＤの単位セルの断面図を示す。
ＣＣＤの単位セルのｎ型基板８７、ｐ型ウェル８６、ｎ型埋め込みチャネル８９の不純物濃度は安定して製造を行うために、それぞれ約１０¹⁴ｃｍ^-3、約１０¹⁵ｃｍ^-3、約１０¹⁶ｃｍ^-3程度にしてある。
ｎ型フォトダイオード９０の不純物濃度はある程度自由に設定できるため製造上の制約はあまりない。ｐ型ウェル８６のシート抵抗は上記の不純物濃度では約１００ｋΩ／□程度の値である。ＣＣＤは、前述のようにこのような高い値でも雑音が非常に小さい。
一方、増幅型のＭＯＳ撮像装置で雑音除去回路を使用する場合、このｐ型ウェルのシート抵抗は非常に重要である。何故ならば、リセットパルスによるｐ型ウェル８６の電位の擾乱が収まる時間がこの装置を応用するシステムにマッチングしなければならないからである。
現行のテレビ方式であるＮＴＳＣ方式では、雑音除去回路を動作させるのは水平帰線期間である約１１［μｓ］の間である。この時間のあいだにｐ型ウェル８６の電位の擾乱が０．１［ｍＶ］程度まで収まる必要がある。
この０．１［ｍＶ］という非常に小さい値は、ＣＣＤの雑音電圧出力がこの程度であることから起因している。１１［μｓ］という非常に短い時間で０．１［ｍＶ］という非常に小さい値に落ちつかせるには、詳しい解析よるとｐ型ウェル８６のシート抵抗を１ｋΩ／□以下にしなければならない。これは従来のＣＣＤの約１／１００である。
そのためには、ｐ型ウェル８６の不純物濃度を約１００倍にする必要があり、ｐ型基板のところで前述したように、ＣＣＤでは不可能な濃度である。さらにハイビジョンテレビ方式では水平帰線期間が３．７７［μｓ］であり、ｐ型ウェル８６のシート抵抗を３００Ω／□以下にしなければならない。
他の変形例としては、高濃度のｐ⁺型サンドイッチ層を基板上に形成し、表面をそれより濃度の低いｐ型層にすることが考えられる。
図１１は、ｐ^-型基板９１とｐ型層９３との間にｐ⁺型サンドイッチ層９２を形成した半導体基板の構成を示す図である。また、図１２は、ｎ型基板９５とｐ型層９７との間にｐ⁺型サンドイッチ層９６を形成した半導体基板の構成を示す図である。
このようなｐ⁺型サンドイッチ層は高加速度のメガボルトイオン打ち込み機により実現できる。
上記ｐ型層には、単位セルの構成要素であるフォトダイオード８３、トランジスタなどの他に、水平アドレス回路、垂直アドレス回路などの周辺回路も形成される。
図１３は、フォトダイオード８３の周囲を高濃度のｐ型ウェル１０３で囲み、ｎ型基板１０１上の他の部分を他のｐ型ウェル１０２で形成することにより構成される半導体基板の構成を示す図である。
このような構成を採用することにより、フォトダイオード８３への暗電流の漏れ込みを防止することができる。なお、半導体基板１０１は、ｐ^-型基板であってもよい。
さらに、セル周辺の水平アドレス回路や垂直アドレス回路の一部又は全部を形成するｐ型ウェルの濃度は回路設計の方から決められており、セルの最適値とは異なるため撮像領域を形成するｐ型ウェルとは別のｐ型層にすることも考えられる。
図１４は、ｎ型基板１０５上に撮像領域を構成するｐ型ウェル１０６を形成するとともに、周辺回路部を構成する他のｐ型ウェル１０７を別々に形成した半導体基板の構成を示す図である。
このような構成とすることにより、各構成要素に適したｐ型ウェルを形成することができる。なお、上記ｎ型基板１０５は、ｐ^-型基板であっても良い。
図１５は、ｎ型基板１０５上に撮像領域を形成するｐ⁺型サンドイッチ層１０８及び濃度の低いｐ型層１０９を形成するとともに、周辺回路部に他のｐ型ウェル１０７を形成したものである。
このような構成とすることにより、各構成要素に適したｐ型ウェルを形成することができ、フォトダイオードへの暗電流の漏れ込みを防止することができる。なお、上記ｎ型基板１０５は、ｐ^-型基板であっても良い。
以上説明したように、本実施例によれば、増幅トランジスタ６４のソースを垂直アドレス線６に直接接続し、さらに垂直選択トランジスタの代わりに、垂直アドレス線６と増幅トランジスタ６４のゲートとの間にアドレス容量６９を挿入することにより、アドレスされた増幅トランジスタ６４をオンさせ、そのゲート電位のみを垂直信号線８に取り出すことができる。つまり、垂直選択トランジスタがなくとも垂直アドレス線をアドレスすることができ、これによりセルの微細化をはかることが可能となる。
さらに、単位セルの出力をノイズキャンセルを介して出力しているので、単位セルの増幅トランジスタの閾値バラツキに応じた固定パターン雑音を抑えることができる。
また、単位セルを形成する半導体基板として、ｐ-型不純物基体と、ｐ-型不純物基体上に形成されたｐ+型不純物層とからなる基板を用いることにより、単位セルに進入する暗電流を低減することができ、かつ、基板表面の電位を安定させることができるので、雑音除去回路を確実に動作させることができる。
次に、第１実施例において、ノイズキャンセラ回路部分を変形した実施例を説明する。
第２実施例
図１６は、本発明の第２実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ８−ｉ−ｊ付近の回路構成は第１実施例と同じである。
垂直信号線８−１，８−２，…の他端は、ＭＯＳトランジスタ２６−１，２６−２，…のゲートに接続される。ＭＯＳトランジスタ２６−１，２６−２，…のソースはＭＯＳトランジスタ２８−１，２８−２，…のドレインに接続され、ＭＯＳトランジスタ２６−１，２６−２，…、２８−１，２８−２，…はソースフォロワ回路として動作する。ＭＯＳトランジスタ２８−１，２８−２，…のゲートは共通ゲート端子３６に接続される。
ＭＯＳトランジスタ２６−１，２６−２，…とＭＯＳトランジスタ２８−１，２８−２，…との接続点がサンプルホールドトランジスタ３０−１，３０−２，…を介してクランプ容量３２−１，３２−２，…の一端に接続される。クランプ容量３２−１，３２−２，…の他端にはサンプルホールド容量３４−１，３４−２，…とクランプトランジスタ４０−１，４０−２，…が並列に接続されている。サンプルホールド容量３４−１，３４−２，…の他端は接地されている。クランプ容量３２−１，３２−２，…の他端は水平選択トランジスタ１２−１，１２−２，…を介して信号出力端（水平信号線）１５にも接続される。
次に、本実施例の構造を説明する。
図１６の回路構成から分るように、クランプ容量３２とサンプルホールド容量３４が直接接続されて近接しているので、これらを同一面上に積層して形成することができ、単位セルを小型化できる。
具体的には、図１７に示すように、シリコン基板７２上に第１の絶縁膜７４を介して第１の電極７６を形成することにより、サンプルホールド容量３４を構成し、さらに第１の電極７６上に第２の絶縁膜７８を介して第２の電極８０を形成することにより、クランプ容量３２を構成する。
この図からも明らかなように、第１の電極７６が共通電極となり、クランプ容量３２とサンプルホールド容量３４が積層形成されているので、個別に形成する場合の１／２の面積で同じ容量値を得ることが可能となる。
次に、図１８のタイミングチャートを参照して、このように構成されたＭＯＳ型固体撮像装置の動作について説明する。なお、負荷トランジスタ９の共通ドレイン端子２０、インピーダンス変換回路のトランジスタ２８の共通ゲート端子３６、クランプトランジスタ４０の共通ソース端子３８はＤＣ駆動であるので、タイミングチャートから省略している。
水平ブランキング期間において、垂直アドレス線６−１にハイレベルのアドレスパルスを印加すると、当該垂直アドレス線６−１に接続されている単位セルＰ８−１−１，Ｐ８−１−２，…の増幅トランジスタ６４がオンとなり、増幅トランジスタ６４と負荷トランジスタ９−１，９−２，…でソースフォロワ回路が構成される。
サンプルホールドトランジスタ３０−１，３０−２，…の共通ゲート３７をハイレベルとしてサンプルホールドトランジスタ３０−１，３０−２，…をオンする。この後、クランプトランジスタ４０−１，４０−２，…の共通ゲート４２をハイレベルとしてクランプトランジスタ４０−１，４０−２，…をオンする。
次に、クランプトランジスタ４０−１，４０−２，…の共通ゲート４２をローレベルとしてクランプトランジスタ４０−１，４０−２，…をオフする。このため、垂直信号線８−１，８−２，…に現れている信号プラス雑音成分はクランプ容量３２−１，３２−２，…に蓄積される。
この後、リセット線７−１にハイレベルのリセットパルスを印加すると、当該リセット線７−１に接続されている単位セルＰ８−１−１，Ｐ８−１−２，…のリセットトランジスタ６６がオンとなり、出力回路６８の入力端子の電荷がリセットされる。すると、信号成分がリセットされた雑音成分のみが垂直信号線８−１，８−２，…に現れる。
前述したように、クランプ容量３２−１，３２−２，…には信号プラス雑音成分が蓄積されているので、クランプノード４１−１，４１−２，…には垂直信号線８−１，８−２，…の電圧変化分、すなわち信号成分プラス雑音成分から雑音成分を差し引いた、固定パターン雑音のない信号電圧のみが現れる。
そして、サンプルホールドトランジスタ３０−１，３０−２，…の共通ゲート３７をローレベルとしてサンプルホールドトランジスタ３０−１，３０−２，…をオフする。このため、クランプノード４１−１，４１−２，…に現れている雑音のない電圧がサンプルホールド容量３４−１，３４−２，…に蓄積される。
この後、水平選択トランジスタ１２−１，１２−２，…に水平アドレスパルスを順次印加することにより、サンプルホールド容量３４−１，３４−２，…に蓄積されている雑音のないフォトダイオード６２の信号が出力端子（水平信号線）１５から読み出される。
以下、同様に、垂直アドレス線６−２，６−３，…について上述の動作を繰り返すことにより、２次元状に配置された全てのセルの信号を取り出すことが出来る。
ここで、図１８のタイミングの先後関係を説明する。必須の順番は次の通りである。
垂直アドレスパルスの立ち上がり・サンプルホールドパルスの立ち上がり・クランプパルスの立ち上がり→クランプパルスの立ち下がり→リセットパルスの立ち上がり→リセットパルスの立ち下がり→サンプルホールドパルスの立ち下がり→垂直アドレスパルスの立ち下がり
なお、垂直アドレスパルスの立ち上がり、サンプルホールドパルスの立ち上がり、クランプパルスの立ち上がりの前後関係は任意であるが、好ましくは上述した順番がよい。
このように、図１８の動作によれば、クランプノード４１には、信号（プラス雑音）がある時と、増幅トランジスタのゲートがリセットされて信号がない時の差の電圧が現れるため、増幅トランジスタ６４の閾値バラツキによる固定パターン雑音が補償される。すなわち、クランプトランジスタ３０、クランプ容量３１、サンプルホールドトランジスタ４０、サンプルホールド容量３４からなる回路がノイズキャンセラとして作用する。
なお、本実施例のノイズキャンセラは、ソースフォロワ回路からなるインピーダンス変換回路２６、２８を介して垂直信号線８に接続されている。すなわち、垂直信号線はトランジスタ２６のゲートに接続されている。このゲート容量は非常に小さいので、セルの増幅トランジスタ６４は垂直信号線８−１，８−２，…のみを充電するので、ＣＲの時定数が短く、すぐに定常状態になる。そのため、リセットパルスの印加タイミングを早くすることができ、短時間でノイズキャンセル動作をさせることができる。テレビジョン信号の場合、ノイズキャンセル動作は水平ブランキング期間内に行う必要があり、短時間で正確にノイズキャンセルできることは大きな長所である。さらに、ノイズキャンセル動作に含まれる信号プラス雑音出力時と雑音出力時とで、単位セルから見たノイズキャンセラのインピーダンスが同じであるので、正確にノイズをキャンセルすることができる。
以上説明したように、本実施例によれば、ノイズキャンセラにおいては、クランプ容量３２−１，３２−２，…とサンプルホールド容量３４が直接接続されて近接しているので、これらを同一面上に積層して形成することができ、容量を小型化できる。さらに、単位セルからノイズキャンセラを見ると、インピーダンス的にはゲート容量しか見えず、その容量は非常に小さいので、短時間に確実にノイズをキャンセルすることができる。
第３実施例
図１９は、本発明の第３実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ８−ｉ−ｊ付近の回路構成は第１実施例と同じである。
垂直信号線８−１，８−２，…に直列に分離トランジスタ２０２−１，２０２−２，…を接続し、分離トランジスタ２０２−１，２０２−２，…と水平選択トランジスタ１２−１，１２−２，…の間に増幅容量２０６−１，２０６−２，…が設けられている。すなわち、本実施例では、水平選択トランジスタの前にはノイズキャンセラは設けられていない。代わりに、増幅率を調整するための増幅容量が設けられている。
第４実施例
図２０は、本発明の第４実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ８−ｉ−ｊ付近の回路構成は第１実施例と同じである。
第４実施例は、第１実施例のノイズキャンセラ回路に第２実施例のインピーダンス変換回路を接続した例である。なお、クランプトランジスタ１３２の共通ソースは本実施例ではＤＣ駆動している。
第５実施例
図２１は、本発明の第５実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ８−ｉ−ｊ付近の回路構成は第１実施例と同じである。
負荷トランジスタ９−１，９−２，…とは反対側の垂直信号線８−１，８−２，…の端部は、スライストランジスタ１５０−１，１５０−２，…のゲートにそれぞれ接続されている。スライストランジスタ１５０−１、１５０−２，…のソースにはスライス容量１５２−１，１５２−２，…の一端が接続されており、スライス容量１５２−１，１５２−２，…の他端はスライスパルス供給端子１５４に接続されている。スライストランジスタ１５０−１，１５０−２，…のソース電位をリセットするために、スライストランジスタのソースとスライス電源端子１５８との間にスライスリセットトランジスタ１５６−１，１５６−２，…が設けられ、このトランジスタ１５６−１，１５６−２，…のゲートにスライスリセット端子１６０が接続されている。
スライストランジスタ１５０−１，１５０−２，…のドレインには、スライス電荷転送容量１６２−１，１６２−２，…が接続されている。また、スライストランジスタ１５０−１，１５０−２，…のドレイン電位をリセットするために、そのドレインと蓄積ドレイン電源端子１６４との間にドレインリセットトランジスタ１６６−１，１６６−２，…が設けられ、このトランジスタ１６６−１，１６６−２，…のゲートにドレインリセット端子１６８が接続されている。さらに、スライストランジスタ１５０−１，１５０−２，…のドレインは、水平アドレス回路１３から供給される水平アドレスパルスにより駆動される水平選択トランジスタ１２−１，１２−２，…を介して信号出力端１５に接続されている。
このように第５実施例のＣＭＯＳセンサは第３図に示した第１実施例に対して、単位セルＰ８−ｉ−ｊの構成は同じであるが、ノイズキャンセラの部分の構成が異なり、第５実施例のノイズキャンセラは、垂直信号線８−１，８−２，…に現れる電圧をスライストランジスタ１５０のゲート容量を介して電荷に変換し、電荷領域で引き算をすることにより雑音を抑圧することが特徴である。
次に、本実施例の駆動方法について説明する。図２２は本実施例の動作を示すタイミングチャートであり、図２３はスライストランジスタ１５０−１，１５０−２，…のポテンシャル図を示している。
まず、１行目の垂直アドレス線６−１にハイレベルの垂直アドレスパルスを印加すると、この行の単位セルの垂直選択トランジスタ６６のみオンし、この行の増幅トランジスタ６４と負荷トランジスタ９−１，９−２，…でソースフォロワ回路が構成される。
次いで、スライスリセット端子１６０にスライスリセットパルスを印加し、スライスリセットトランジスタ１５６−１，１５６−２，…をオンし、スライス容量１５２−１，１５２−２，…の電荷を初期化する。
さらに、スライスリセットトランジスタ１５６をオフする。このとき、アドレスした１行目のフォトダイオードの信号電荷に対応する信号電圧が垂直信号線８−１，８−２，…に現れる。
スライスパルス供給端子１５４に第１のスライスパルスＳＰ１を印加する。これにより、信号がある時（信号＋雑音）のスライストランジスタ１５０のゲート下のチャンネル電位Ｖ schを越えて、第１のスライス電荷がドレインに転送される。このとき、ドレインリセット端子１６８にはドレインリセットパルスが印加され、ドレインリセットトランジスタ１６６はオンするので、ドレイン電位は蓄積ドレイン電源端子１６４の電圧Ｖ sddに固定されている。従って、第１のスライス電荷はドレインリセットトランジスタ１６６を通って蓄積ドレイン電源端子１６４へ排出される。
次いで、リセット線７−１にリセットパルスを印加すると、セルのフォトダイオードがリセットされる垂直信号線８−１，８−２，…には信号のない雑音成分のみが出力される。スライスパルス供給端子１５４に第２のスライスパルスＳＰ２を印加する。これにより、信号電荷がないときの電圧がかかっているスライストランジスタ１５０のゲート下のチャンネル電位Ｖ ochを越えて、第２のスライス電荷がドレインに転送される。このとき、ドレインリセットトランジスタ１６６はオフしているので、第２のスライス電荷はドレインに接続されているスライス電荷転送容量１６２に転送される。
次いで、水平アドレス回路１３から水平選択パルスを水平選択トランジスタ１２−１，１２−２，…に順次印加し、水平信号線１５から１ライン分の信号を順次取り出す。この動作を、次のライン、その次のラインと順次続けることにより。２次元状の全ての信号を読み出すことができる。
このデバイスでは、スライス容量１５２の値をＣ slとすると、最終的に水平信号線１５に読み出される電荷（第２のスライス電荷）は
Ｃ sl×（Ｖ sch−Ｖ Och）
となり、信号があるときとリセットされ信号がないときの差に比例する電荷が現れるため、単位セル内の増幅トランジスタ６４の閾値ばらつきによる固定パターン雑音が抑圧されるという特徴がある。このように、垂直信号線８に現れる電圧を電荷に変換し、電荷領域で引き算をする回路構成もノイズキャンセラと呼ぶことができる。
この型のノイズキャンセラの方法は、例えば図３の第１の実施例とは異なる。第１の実施例では、クランプノード１４５では、電圧領域でノイズがなくなっており、電圧領域でノイズキャンセルをしている。一方、この型では、スライストランジスタ１５０のソース端では、電圧領域ではノイズキャンセルされていないが、第２のスライスパルスＳＰ２が印加されたとき、はじめてノイズがキャンセルされた電荷がドレインに転送される。すなわち、電荷領域では、ノイズがキャンセルされている。
以上説明したように、第５実施例によれば、単位セルの出力をノイズキャンセルを介して出力しているので、単位セルの増幅トランジスタの閾値バラツキに応じた固定パターン雑音を取り除くことができる。
さらに、単位セルの出力をスライストランジスタのゲート容量を介してノイズキャンセラに供給しているので、雑音出力時と信号プラス雑音出力時とで、単位セルから見たノイズキャンセラのインピーダンスがほぼ同一であるため、両出力時で、雑音成分はほぼ同一となり、両者の差分をとると、正確に雑音出力を除去でき、信号成分のみ取り出すことが可能となり、正確にノイズをキャンセルすることができる。また、単位セルからノイズキャンセラを見ると、インピーダンス的には、ゲート容量しか見えず、その容量は非常に小さいので、短時間に確実にノイズをキャンセルすることができる。
なお、第２のスライスパルスＳＰ２は直前の第１のスライスパルスＳＰ１の影響を受けることがある。そのため、第１及び第２のトランジスタの動作に対する第１、第２のスライスパルスの影響を同じにするために、第１のスライスパルスＳＰ１の直前にダミースライスパルスを入れることが有効である。また、第１のスライスパルスと第２のスライスパルスの振幅が同じであると、微妙な電圧条件では、微小信号領域で信号電荷が読み出せなくなったり直線性が悪くなったりするので、第１のスライスパルスの振幅に比べ第２のスライスパルスの振幅を大きくし第２のスライスパルスで読み出す電荷にバイアス電荷をはかせる方が動作が安定する。さらに、第１のスライスパルスに比して、第２のスライスパルスの幅を広くする方法も有力である。
第６実施例
図２４は、本発明の第６実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ８−ｉ−ｊ付近の回路構成は第１実施例と同じである。
第６実施例は図１６に示した第２実施例からソースフォロワトランジスタからなるインピーダンス変換回路を省略した実施例である。
第７実施例
図２５、図２６は、本発明の第７実施例に係わる増幅型ＭＯＳセンサを用いた撮像装置の回路構成図である。単位セルＰ８−ｉ−ｊ付近の回路構成は第１実施例と同じである。
本実施例は図３に示した第１実施例と共通する部分が多いが、異なる点は、信号プラス雑音出力時と雑音出力時との単位セル側から見たノイズキャンセラのインピーダンスの違いを補正するための容量Ｃ CMP１６０−１，１６０−２，…が、クランプ容量１３１−１，１３１−２，…より撮像領域（単位セル）側に、垂直信号線８−１，８−２，…に対して並列に、スイッチ１６２−１，１６２−２，…を介して接続されていることである。補正容量１６０とスイッチ１６２は、図２５の場合にはクランプ容量１３１と撮像領域の間に、また図２６の場合には撮像領域と負荷トランジスタ９との間に接続されている。
図２７は、本実施例における動作タイミングを示す。スイッチ１６２はクランプトランジスタ１３２によるクランプが終了し、垂直信号線にフォトダイオードのリセット後の雑音のみが出力されている期間にオン状態にする。そうすると、サンプルホールド時に垂直信号線８に連なる容量は、サンプルホールド容量１３４をＣ SH、クランプ容量１３１をＣ CLとすると、次のようになる。
Ｃ＝Ｃ CMP＋Ｃ SH・Ｃ CL／（Ｃ CL＋Ｃ SH）
補正容量Ｃ CMPの大きさを、
２｛Ｃ CL−Ｃ CL・Ｃ SH／（Ｃ CL＋Ｃ SH）｝＞Ｃ CMP＞０
の範囲で設定すると、補正容量が無い時に比べて、サンプルホールド時に垂直信号線に連なる容量は、クランプ容量１３１の容量Ｃ CLの大きさに近づく。そのため、差分Ｖ CLはより小さくなり、そのため雑音も小さくなる。
図２８に垂直信号線８の電位とクランプノード１４５の電位の時間変化を示した。本実施例では、信号が０の暗時の場合のように垂直信号線８の電位がクランプ時に戻る電位とサンプルホールド時に戻る電位が同じ場合、サンプルホールド終了時点でのクランプノードの電位は、ΔＶ CLに近い値まで戻ることなく０になる。従って、暗時であり信号が０であるのにも拘らずΔＶ CLに相当する信号が現れてしまう等の不都合はない。このため、ΔＶ CLのばらつきに起因する雑音の発生を未然に防止することができる。
このように本実施例によれば、雑音除去回路付きＭＯＳ型固体撮像素子において、垂直信号線８に補正容量１６０を設けることにより、雑音が発生する原因であった雑音除去動作中の容量変化を抑制することができ、より一層の雑音低下に寄与することが可能となる。すなわち、セルから見たインピーダンスがフォトダイオード選択後の信号プラスノイズ出力時と、リセット終了後のノイズ出力時で同一になり、正確にノイズキャンセルができる。
なお、第７実施例の変形例として、図１６に示した第２実施例、図１９に示した第３実施例、図２０に示した第４実施例、図２１に示した第５実施例、図２４に示した第６実施例のノイズキャンセラにおいて、補正用容量を接続してもよい。
第２実施例〜第７実施例としては、第１実施例に対してノイズキャンセラ回路部分が異なる実施例を説明したが、次に、第１〜第７実施例に対して単位セルの構成が異なる他の実施例を説明する。
第８実施例
図２９は第８実施例の増幅型ＭＯＳセンサを用いた固体撮像装置の全体を示す回路図である。本実施例の単位セルＰ９−ｉ−ｊは、第１実施例の単位セルからアドレス容量６９を省略したものである。
本実施例では、増幅トランジスタ６４のドレインが垂直アドレス回路５によりアドレスされたとき、増幅トランジスタ６４のゲート下のチャネルの電位を変動させるために、ショートチャネル効果を利用する。即ち、増幅トランジスタ６４のドレインの電位が高くなったとき、ドレインからゲート下のチャネルに空乏層が伸びて、閾値電圧が負の方向に変化することを利用する。アドレスされたラインの単位セルのフォトダイオード６２の出力信号だけが垂直信号線８に現れる原理は第１実施例の場合と全く同じである。
このように、本実施例によれば、垂直選択トランジスタは勿論のこと、アドレス容量がなくとも垂直アドレス線をアドレスすることができ、これにより第１実施例よりも素子数を減らすことができ、セルの微細化をはかることができる。
第８実施例も第１実施例と同様にノイズキャンセラ部分を変形することができる。すなわち、図３〜図２８の説明は第８実施例にも等しく適用できる。
第９実施例
図３０は第９実施例の増幅型ＭＯＳセンサを用いた固体撮像装置の全体を示す回路図である。本実施例の単位セルＰ１０−ｉ−ｊは、図１に示した従来例における垂直選択トランジスタをセルの外に出して１垂直アドレス線に１つだけにしたものである。すなわち、単位セルＰ１０−ｉ−ｊはフォトダイオード６２−ｉ−ｊと、フォトダイオード６２−ｉ−ｊの検出信号を増幅する増幅トランジスタ６４−ｉ−ｊと、フォトダイオード６２−ｉ−ｊの信号電荷をリセットするリセットトランジスタ６６−ｉ−ｊからなる。
垂直アドレス回路５から水平方向に配線されている垂直アドレス線６−１，６−２，…は垂直選択トランジスタ３０２−１，３０２−２，…のゲートに接続され、垂直選択トランジスタ３０２−１，３０２−２，…のソースは各単位セルの増幅トランジスタ６４のソースとリセットトランジスタ６６のソースに接続される。垂直選択トランジスタ３０２−１，３０２−２，…のドレインは共通にドレイン端子３０４に接続される。
本実施例によれば、垂直アドレス回路５によりアドレスされた１垂直アドレス線は垂直選択トランジスタ３０２がオンするので、共通ドレイン電源３０４のレベル（ハイレベル）となるが、アドレスされていない垂直アドレス線は電気的に浮遊している。そのため、アドレスされていない垂直アドレス線に接続される単位セルの増幅トランジスタ６４は動作せず、アドレスされた垂直アドレス線に接続される単位セルのフォトダイオード６２の検出信号のみが垂直信号線８に現れる。動作タイミングは図７に示した第１実施例と同じである。
第９実施例も第１実施例と同様にノイズキャンセラ部分を変形することができる。すなわち、図３〜図２８の説明は第９実施例にも等しく適用できる。
第１０実施例
図３１は第１０実施例の増幅型ＭＯＳセンサを用いた固体撮像装置の全体を示す回路図である。本実施例の単位セルＰ１１−ｉ−ｊは、図３に示した第１実施例の基本セルから、リセットトランジスタ６６とリセット線７を省略したものである。すなわち、単位セルＰ１１−ｉ−ｊはフォトダイオード６２−ｉ−ｊと、フォトダイオード６２−ｉ−ｊの検出信号を増幅する増幅トランジスタ６４−ｉ−ｊからなる。
垂直アドレス回路５から水平方向に配線されている垂直アドレス線６−１，６−２，…は増幅トランジスタ６４のドレインに接続されるとともに、アドレス容量６９を介して増幅トランジスタ６４のゲートに接続される。
本実施例の動作タイミングチャートを図３２に示す。垂直アドレス線６−１，６−２，…に印加されるアドレスパルスの途中に負の信号電荷排出パルスＰｄが挿入されている以外は、図７に示した第１実施例のタイミングチャートと同じである。
ここで、図３２のタイミングの先後関係を説明する。必須の順番は以下の通りである。
垂直アドレスパルスの１回目の立ち上がり→クランプパルスの立ち下がり→信号電荷排出パルスの立ち上がり→信号電荷排出パルスの立ち下がり→サンプルホールドパルスの立ち下がり→垂直アドレスパルスの２回目の立ち下がり
なお、垂直アドレスパルスの１回目の立ち上がり、サンプルホールドパルスの立ち上がり、クランプパルスの立ち上がりの前後関係は任意であるが、好ましくは上述した順番がよい。
本実施例の基本セルの断面構造と信号電荷の排出の様子を図３３に示す。基本的な動作は第１実施例と同様であり、アドレス容量６９を備えたことにより、垂直選択トランジスタがなくとも垂直アドレス線のアドレスが可能になる。そして、信号の読み出しが終わった後に垂直アドレス線６−１，６−２，…に負の信号電荷排出パルスＰｄを印加し、結合容量を介してフォトダイオード６２の電位を負の方向にバイアスし、内部の信号電荷をｐ型基板に排出する。これにより、信号電荷のリセットが可能となる。また、雑音除去回路の動作は第１実施例と何等変わるものではない。
このように、本実施例によれば、基本セルをフォトダイオード６２、増幅トランジスタ６４及びアドレス容量６９で構成することができ、単位セルの大幅な微細化をはかることができる。
第１０実施例も第１実施例と同様にノイズキャンセラ部分を変形することができる。すなわち、図３〜図２８の説明は第１０実施例にも等しく適用できる。
第１１実施例
図３４は第１１実施例の増幅型ＭＯＳセンサを用いた固体撮像装置の全体を示す回路図である。本実施例の単位セルＰ１２−ｉ−ｊは、図３の第１実施例のセル構成においてフォトダイオード６２と増幅トランジスタ６４のゲートとの間に転送トランジスタ３０６を付加したものである。転送トランジスタ３０６の共通ゲート３０８は垂直アドレス回路５に接続される。
第１２実施例
図３５は第１２実施例の増幅型ＭＯＳセンサを用いた固体撮像装置の全体を示す回路図である。本実施例の単位セルＰ１３−ｉ−ｊは、図２９の第８実施例のセル構成においてフォトダイオード６２と増幅トランジスタ６４のゲートとの間に転送トランジスタ３０６を付加したものである。
第１３実施例
図３６は第１３実施例の増幅型ＭＯＳセンサを用いた固体撮像装置の全体を示す回路図である。本実施例の単位セルＰ１４−ｉ−ｊは、図３０の第９実施例のセル構成においてフォトダイオード６２と増幅トランジスタ６４のゲートとの間に転送トランジスタ３０６を付加したものである。
第１４実施例
図３７は第１４実施例の増幅型ＭＯＳセンサを用いた固体撮像装置の全体を示す回路図である。本実施例の単位セルＰ１５−ｉ−ｊは、図３１の第１０実施例のセル構成においてフォトダイオード６２と増幅トランジスタ６４のゲートとの間に転送トランジスタ３０６を付加したものである。
図３８は、本実施例の動作を示すタイミングチャートである。水平ブランキング期間に垂直アドレス線６−１にハイレベルのアドレスパルスを印加すると、このハイレベルのアドレスパルスがこのラインに接続されている単位セルの増幅トランジスタ６４のゲートにアドレス容量６９を介して供給され、このゲート下のチャネルの電位が、他のラインに接続されている単位セルの増幅トランジスタ６４のゲート下のチャネル電位より高くなり、オンする。したがって、垂直アドレス線６−１に接続されている単位セルの増幅トランジスタ６４と負荷トランジスタ９でソースホロア回路が構成される。そして、増幅トランジスタ６４のゲート電圧、即ちフォトダイオード６４の電圧とほぼ同等の電圧が垂直信号線８に現れる。このように、アドレスされたラインの増幅トランジスタ６４のゲート電位のみが垂直信号線８−１，８−２，…に現れ、他のラインの増幅トランジスタ６４のゲート電位は現れない。したがって、垂直選択トランジスタを省略しても、垂直アドレスラインのアドレスが可能である。
この後、垂直アドレス線６−１に振幅の大きい負の電荷排出パルスＣＤを印加して、フォトダイオード６２の電荷をリセットする。そして、サンプルホールドトランジスタ１３３−１，１３３−２，…の共通ゲート１４３にハイレベルのサンプルホールドパルスを印加した後、クランプトランジスタ１３２−１，１３２−２，…の共通ゲート１４２にクランプパルスを印加し、クランプトランジスタ１３２−１，１３２−２，…をオンし、クランプノード１４５−１，１４５−２，…をクランプ電源１４１と同じ電圧に固定する。
次いで、クランプトランジスタ１３２−１，１３２−２，…をオフした後、電荷転送ライン３０８−１にハイレベルの転送パルスを印加し、電荷転送トランジスタ３０６−１，３０６−２，…をオンする。すると、クランプノード１４５−１，１４５−２，…には、フォトダイオード６２に信号電荷があるときとリセットされて信号電荷がないときの垂直信号線８−１，８−２，…の電圧の差がクランプ電源１４１に加算された電圧が現れる。この後、サンプルホールドパルスの印加を終了する。
そして、水平アドレス回路１３から水平アドレスパルスを水平選択トランジスタ１２−１，１２−２，…に順次印加し、水平信号線１５から１ライン分の信号を順次取り出す。
ここで、図３２のタイミングの先後関係を説明する。必須の順番は以下の通りである。
垂直アドレスパルスの１回目の立ち上がり→垂直アドレスパルスの１回目の立ち下がり→垂直アドレスパルスの２回目の立ち上がり→クランプパルスの立ち下がり→電荷転送パルスの立ち上がり→電荷転送パルスの立ち下がり→サンプルホールドパルスの立ち下がり→垂直アドレスパルスの２回目の立ち下がり
なお、垂直アドレスパルスの２回目の立ち上がり、サンプルホールドパルスの立ち上がり、クランプパルスの立ち上がり、クランプパルスの立ち下がりの前後関係は任意であるが、好ましくは上述した順番がよい。
このような第１１実施例〜第１４実施例の構成であれば、フォトダイオード６２と増幅トランジスタ６４とを分離することにより、電荷を検出する容量値を小さくし感度を上げることができる。また、転送トランジスタ３０６をオフしておいて、先ず信号電荷がないときの雑音成分に相当する電圧を垂直信号線８に出力し、続いて転送トランジスタ３０６をオンして信号電荷があるときの信号成分プラス雑音成分に相当する電圧を出力することも可能である。このように、最初にリセットすることは、リセット動作によって生じるランダム雑音も同時に除去することができる利点もある。
第１１実施例〜第１４実施例も第１実施例と同様にノイズキャンセラ部分を変形することができる。すなわち、図３〜図２８の説明は第１１実施例〜第１４実施例にも等しく適用できる。
本発明は上述した実施例に限定されず、種々変形して実施可能である。例えば、単位セルの増幅トランジスタを閾値バラツキがないように製造できれば、固定パターン雑音は発生しないので、ノイズキャンセラは省略することができる。あるいは、固定パターン雑音が発生しても、画質に影響が無ければ、同じくノイズキャンセラは省略することができる。
負荷トランジスタのゲートとソースは同一の電源ラインに接続されているが、別々の電源に接続してもよい。これにより、流れる電流を制限することができ、消費電力を下げることができる。
各実施例のノイズキャンセラにおいては、入力信号がないときに読み出す信号電流（雑音成分のみ）が小さい方が雑音が少ないので、蓄積ドレイン電源端子に印加されている電圧とビデオバイアス電圧とをほぼ等しくすることが好ましい。ビデオバイアス電圧とは、水平信号線１５から信号を電流で読み出すときに水平信号線１５がほぼ固定される電圧である。これを実現した変形例を図３９に示す。出力信号線１５にオペアンプ１７６が接続され、オペアンプ１７６の入出力端間に負荷抵抗１７８が接続される。これによると、信号電流が強制的に負荷抵抗１７８に流され、水平信号線１５は仮想的にある電圧、すなわちビデオバイアス電圧に固定される。
さらに、単位セルは２次元マトリクス状に配列した実施例を説明したが、本発明は単位セルを１次元アレイ状に配列する撮像装置にも適用できることは言うまでもない。
産業上の利用可能性
以上のように本発明によれば、単位セルを微細化でき、ひいては全体のサイズを小型化できる増幅型のＭＯＳ型固体撮像装置を提供することである。

Claims (54)

1. 配列されている多数の単位セルと、単位セルを選択する手段と、前記選択手段と各行毎の単位セルとの間に接続される選択線と、各列毎の単位セルの出力が供給される垂直信号線とを具備するＭＯＳ型固体撮像装置において、
   前記単位セルは
   光電変換部と、
   前記光電変換部の出力が供給されるゲートと、前記垂直信号線に接続されるソースと、前記選択線に接続されるドレインとを有する増幅トランジスタと、
   前記増幅トランジスタのゲートと前記選択線との間に挿入されたアドレス容量と、
   前記アドレス容量と並列に接続されたリセットトランジスタとを具備することを特徴とするＭＯＳ型固体撮像装置。
2. 前記光電変換部と前記増幅トランジスタのゲートの間に接続される転送ゲート回路をさらに具備することを特徴とする請求の範囲第１項記載のＭＯＳ型固体撮像装置。
3. 多数の単位セルの増幅トランジスタの増幅特性のバラツキを補償する手段をさらに具備することを特徴とする請求の範囲第１項記載のＭＯＳ型固体撮像装置。
4. 前記補償手段は前記単位セルの出力から雑音成分のみを減算するノイズキャンセラを具備することを特徴とする請求の範囲第３項記載のＭＯＳ型固体撮像装置。
5. 前記補償手段は前記単位セルの出力を表す電荷から雑音成分のみを表す電荷を減算するノイズキャンセラを具備することを特徴とする請求の範囲第３項記載のＭＯＳ型固体撮像装置。
6. 前記補償手段は、前記単位セルの出力信号が供給されるソースフォロワ回路と、ソースフォロワ回路の出力信号がサンプルホールドトランジスタ、クランプ容量を介して供給されるサンプルホールド容量と、サンプルホールド容量とクランプ容量との接続点に接続され、接続点をオン・オフするサンプルホールドトランジスタとを具備することを特徴とする請求の範囲第３項記載のＭＯＳ型固体撮像装置。
7. 前記サンプルホールド容量とクランプ容量とは積層されることを特徴とする請求の範囲第６項記載のＭＯＳ型固体撮像装置。
8. 前記補償手段は、前記単位セルの出力信号がクランプ容量、サンプルホールドトランジスタを介して供給されるサンプルホールド容量と、クランプ容量とサンプルホールドトランジスタとの接続点に接続され、クランプ容量をオン・オフするクランプトランジスタとを具備することを特徴とする請求の範囲第３項記載のＭＯＳ型固体撮像装置。
9. 前記補償手段は、クランプ容量のオン・オフ時のインピーダンスの差を小さくする補正手段を具備することを特徴とする請求の範囲第８項記載のＭＯＳ型固体撮像装置。
10. 前記補正手段は、クランプトランジスタのオフ時にクランプ容量を増加するための補正容量を具備することを特徴とする請求の範囲第９項記載のＭＯＳ型固体撮像装置。
11. 前記補償手段は前記単位セルの出力信号が供給されるソースフォロワ回路と、ソースフォロワ回路の出力信号がクランプ容量、サンプルホールドトランジスタを介して供給されるサンプルホールド容量と、クランプ容量とサンプルホールドトランジスタとの接続点に接続され、クランプ容量をオン・オフするクランプトランジスタとを具備することを特徴とする請求の範囲第３項記載のＭＯＳ型固体撮像装置。
12. 前記補償手段は、前記単位セルの出力信号がゲートに供給されるスライストランジスタと、スライストランジスタのソースに接続されるスライス容量及びスライスリセットトランジスタと、スライストランジスタのドレインに接続されるスライス電荷転送容量及びドレインリセットトランジスタとを具備することを特徴とする請求の範囲第３項記載のＭＯＳ型固体撮像装置。
13. 前記補償手段は、前記単位セルの出力信号がサンプルホールドトランジスタ、クランプ容量を介して供給されるサンプルホールド容量と、サンプルホールド容量とクランプ容量との接続点に接続され、接続点をオン・オフするサンプルホールドトランジスタとを具備することを特徴とする請求の範囲第３項記載のＭＯＳ型固体撮像装置。
14. 配列されている多数の単位セルと、単位セルを選択する手段と、前記選択手段と各行毎の単位セルとの間に接続される選択線と、各列毎の単位セルの出力が供給される垂直信号線とを具備するＭＯＳ型固体撮像装置において、
    前記単位セルは、
    光電変換部と、
    前記光電変換部の出力が供給されるゲートと、前記垂直信号線に接続されるソースと、前記選択線に接続されるドレインとを有する増幅トランジスタと、
    前記増幅トランジスタのゲートと前記選択線との間に挿入されたリセットトランジスタとを具備し、
    前記増幅トランジスタは前記選択線に選択用の電圧が印加されたときに、ゲート下のチャネル電位が前記光電変換部の信号電圧と同等又はそれ以上に変化するショートチャネル効果を有することを特徴とするＭＯＳ型固体撮像装置。
15. 前記光電変換部と前記増幅トランジスタのゲートの間に接続される転送ゲート回路をさらに具備することを特徴とする請求の範囲第１４項記載のＭＯＳ型固体撮像装置。
16. 多数の単位セルの増幅トランジスタの増幅特性のバラツキを補償する手段をさらに具備することを特徴とする請求の範囲第１４項記載のＭＯＳ型固体撮像装置。
17. 前記補償手段は前記単位セルの出力から雑音成分のみを減算するノイズキャンセラを具備することを特徴とする請求の範囲第１６項記載のＭＯＳ型固体撮像装置。
18. 前記補償手段は前記単位セルの出力を表す電荷から雑音成分のみを表す電荷を減算するノイズキャンセラを具備することを特徴とする請求の範囲第１６項記載のＭＯＳ型固体撮像装置。
19. 前記補償手段は、前記単位セルの出力信号が供給されるソースフォロワ回路と、ソースフォロワ回路の出力信号がサンプルホールドトランジスタ、クランプ容量を介して供給されるサンプルホールド容量と、サンプルホールド容量とクランプ容量との接続点に接続され、接続点をオン・オフするサンプルホールドトランジスタとを具備することを特徴とする請求の範囲第１６項記載のＭＯＳ型固体撮像装置。
20. 前記サンプルホールド容量とクランプ容量とは積層されることを特徴とする請求の範囲第１９項記載のＭＯＳ型固体撮像装置。
21. 前記補償手段は、前記単位セルの出力信号がクランプ容量、サンプルホールドトランジスタを介して供給されるサンプルホールド容量と、クランプ容量とサンプルホールドトランジスタとの接続点に接続され、クランプ容量をオン・オフするクランプトランジスタとを具備することを特徴とする請求の範囲第１６項記載のＭＯＳ型固体撮像装置。
22. 前記補償手段は、クランプ容量のオン・オフ時のインピーダンスの差を小さくする補正手段を具備することを特徴とする請求の範囲第２１項記載のＭＯＳ型固体撮像装置。
23. 前記補正手段は、クランプトランジスタのオフ時にクランプ容量を増加するための補正容量を具備することを特徴とする請求の範囲第２２項記載のＭＯＳ型固体撮像装置。
24. 前記補償手段は、前記単位セルの出力信号が供給されるソースフォロワ回路と、ソースフォロワ回路の出力信号がクランプ容量、サンプルホールドトランジスタを介して供給されるサンプルホールド容量と、クランプ容量とサンプルホールドトランジスタとの接続点に接続され、クランプ容量をオン・オフするクランプトランジスタとを具備することを特徴とする請求の範囲第１６項記載のＭＯＳ型固体撮像装置。
25. 前記補償手段は、前記単位セルの出力信号がゲートに供給されるスライストランジスタと、スライストランジスタのソースに接続されるスライス容量及びスライスリセットトランジスタと、スライストランジスタのドレインに接続されるスライス電荷転送容量及びドレインリセットトランジスタとを具備することを特徴とする請求の範囲第１６項記載のＭＯＳ型固体撮像装置。
26. 前記補償手段は、前記単位セルの出力信号がサンプルホールドトランジスタ、クランプ容量を介して供給されるサンプルホールド容量と、サンプルホールド容量とクランプ容量との接続点に接続され、接続点をオン・オフするサンプルホールドトランジスタとを具備することを特徴とする請求の範囲第１６項記載のＭＯＳ型固体撮像装置。
27. 配列されている多数の単位セルと、単位セルを選択する手段と、前記選択手段と各行毎の単位セルとの間に接続される選択線と、各列毎の単位セルの出力が供給される垂直信号線とを具備するＭＯＳ型固体撮像装置において、
    前記単位セルは
    光電変換部と、
    前記光電変換部の出力が供給されるゲートと、前記垂直信号線に接続されるソースと、前記選択線に接続されるドレインとを有する増幅トランジスタと、
    前記増幅トランジスタのゲートと前記選択線との問に挿入されたリセットトランジスタとを具備し、
    前記選択手段と前記選択線との間には前記選択手段により導通されるスイッチ回路が接続されており、
    前記多数の単位セルの増幅トランジスタの増幅特性のバラツキを補償する手段を具備し、
    前記補償手段は、前記単位セルの出力信号がクランプ容量、サンプルホールドトランジスタを介して供給されるサンプルホールド容量と、クランプ容量とサンプルホールドトランジスタとの接続点に接続され、クランプ容量をオン・オブするクランプトランジスタと、クランプ容量のオン・オフ時のインピーダンスの差を小さくする補正手段とを具備することを特徴とするＭＯＳ型固体撮像装置。
28. 前記補正手段は、クランプトランジスタのオフ時にクランプ容量を増加するための補正容量を具備することを特徴とする請求の範囲第２７項記載のＭＯＳ型固体撮像装置。
29. 配列されている多数の単位セルと、単位セルを選択する手段と、前記選択手段と各行毎の単位セルとの間に接続される選択線と、各列毎の単位セルの出力が供給される垂直信号線とを具備するＭＯＳ型固体撮像装置において、
    前記単位セルは
    光電変換部と、
    前記光電変換部の出力が供給されるゲートと、前記垂直信号線に接続されるソースと、前記選択線に接続されるドレインとを有する増幅トランジスタと、
    前記増幅トランジスタのゲートと前記選択線との問に挿入されたリセットトランジスタとを具備し、
    前記選択手段と前記選択線との間には前記選択手段により導通されるスイッチ回路が接続されており、
    前記多数の単位セルの増幅トランジスタの増幅特性のバラツキを補償する手段を具備し、
    前記補償手段は、前記単位セルの出力信号がゲートに供給されるスライストランジスタと、スライストランジスタのソースに接続されるスライス容量及びスライスリセットトランジスタと、スライストランジスタのドレインに接続されるスライス電荷転送容量及びドレインリセットトランジスタとを具備することを特徴とするＭＯＳ型固体撮像装置。
30. 配列されている多数の単位セルと、単位セルを選択する手段と、前記選択手段と各行毎の単位セルとの問に接続される選択線と、各列毎の単位セルの出力が供給される垂直信号線とを具備するＭＯＳ型固体撮像装置において、
    前記単位セルは
    光電変換部と、
    前記光電変換部の出力が供給されるゲートと、前記垂直信号線に接続されるソースと、前記選択線に接続されるドレインとを有する増幅トランジスタと、
    前記増幅トランジスタのゲートと前記選択線との間に挿入されたアドレス容量とを具備し、
    前記選択線に負方向のパルスを印加することにより前記アドレス容量を介して前記光電変換部を順バイアスにし、該光電変換部内部の信号電荷を排出することを特徴とするＭＯＳ型固体撮像装置。
31. 前記光電変換部と前記増幅トランジスタのゲートの間に接続される転送ゲート回路をさらに具備することを特徴とする請求の範囲第３０項記載のＭＯＳ型固体撮像装置。
32. 多数の単位セルの増幅トランジスタの増幅特性のバラツキを補償する手段をさらに具備することを特徴とする請求の範囲第３０項記載のＭＯＳ型固体撮像装置。
33. 前記補償手段は前記単位セルの出力から雑音成分のみを減算するノイズキャンセラを具備することを特徴とする請求の範囲第３２項記載のＭＯＳ型固体撮像装置。
34. 前記補償手段は前記単位セルの出力を表す電荷から雑音成分のみを表す電荷を減算するノイズキャンセラを具備することを特徴とする請求の範囲第３２項記載のＭＯＳ型固体撮像装置。
35. 前記補償手段は、前記単位セルの出力信号が供給されるソースフォロワ回路と、ソースフォロワ回路の出力信号がサンプルホールドトランジスタ、クランプ容量を介して供給されるサンプルホールド容量と、サンプルホールド容量とクランプ容量との接続点に接続され、接続点をオン・オフするサンプルホールドトランジスタとを具備することを特徴とする請求の範囲第３２項記載のＭＯＳ型固体撮像装置。
36. 前記サンプルホールド容量とクランプ容量とは積層されることを特徴とする請求の範囲第３５項記載のＭＯＳ型固体撮像装置。
37. 前記補償手段は、前記単位セルの出力信号がクランプ容量、サンプルホールドトランジスタを介して供給されるサンプルホールド容量と、クランプ容量とサンプルホールドトランジスタとの接続点に接続され、クランプ容量をオン・オフするクランプトランジスタとを具備することを特徴とする請求の範囲第３２項記載のＭＯＳ型固体撮像装置。
38. 前記補償手段は、クランプ容量のオン・オフ時のインピーダンスの差を小さくする補正手段を具備することを特徴とする請求の範囲第３７項記載のＭＯＳ型固体撮像装置。
39. 前記補正手段は、クランプトランジスタのオフ時にクランプ容量を増加するための補正容量を具備することを特徴とする請求の範囲第３８項記載のＭＯＳ型固体撮像装置。
40. 前記補償手段は、前記単位セルの出力信号が供給されるソースフォロワ回路と、ソースフォロワ回路の出力信号がクランプ容量、サンプルホールドトランジスタを介して供給されるサンプルホールド容量と、クランプ容量とサンプルホールドトランジスタとの接続点に接続され、クランプ容量をオン・オフするクランプトランジスタとを具備することを特徴とする請求の範囲第３２項記載のＭＯＳ型固体撮像装置。
41. 前記補償手段は、前記単位セルの出力信号がゲートに供給されるスライストランジスタと、スライストランジスタのソースに接続されるスライス容量及びスライスリセットトランジスタと、スライストランジスタのドレインに接続されるスライス電荷転送容量及びドレインリセットトランジスタとを具備することを特徴とする請求の範囲第３２項記載のＭＯＳ型固体撮像装置。
42. 前記補償手段は、前記単位セルの出力信号がサンプルホールドトランジスタ、クランプ容量を介して供給されるサンプルホールド容量と、サンプルホールド容量とクランプ容量との接続点に接続され、接続点をオン・オフするサンプルホールドトランジスタとを具備することを特徴とする請求の範囲第３２項記載のＭＯＳ型固体撮像装置。
43. 半導体基板上に光電変換器として機能する単位セルを２次元状に配列してなる撮像領域と、前記撮像領域の行方向に配置されアドレスする行を選択する複数の垂直アドレス線と、前記撮像領域の列方向に配置され前記基本セルからの信号を読み出す複数の垂直信号線と、これらの垂直信号線の一端に設けられた複数の負荷トランジスタと、前記垂直信号線の他端側に設けられた複数の水平選択トランジスタとを備えたＭＯＳ型固体撮像装置において、
    前記基本セルは、光電変換部としてのフォトダイオードと、ゲートに前記フォトダイオードの出力が供給され、ソース及びドレインがそれぞれ前記垂直信号線及び垂直アドレス線に接続された増幅トランジスタと、前記増幅トランジスタのゲートと前記垂直アドレス線との間に挿入されたアドレス容量と、前記アドレス容量と並列に接続されたリセットトランジスタとからなることを特徴とするＭＯＳ型固体撮像装置。
44. 前記フォトダイオードと前記増幅トランジスタのゲート間に転送トランジスタを挿入したことを特徴とする請求の範囲第４３項記載のＭＯＳ型固体撮像装置。
45. 半導体基板上にフォトダイオード、前記フォトダイオードの出力がゲートに入力される増幅トランジスタ、前記増幅トランジスタを活性化するアドレス手段、及び前記フォトダイオードの信号を排出するリセット手段とからなる単位セルを２次元状に配列してなる撮像領域と、前記撮像領域の行方向に配置された複数の垂直アドレス線と、これらの垂直アドレス線を駆動する垂直シフトレジスタと、前記増幅トランジスタの電流を読み出す列方向に配置された複数の垂直信号線と、これらの垂直信号線の一端に設けられた複数の負荷トランジスタと、前記垂直信号線の他端側に設けられた複数の水平選択トランジスタと、これらの水平選択トランジスタのゲートに順次選択パルス信号を与える水平選択シフトレジスタと、前記水平選択トランジスタを介して前記垂直信号線から信号電流を読み出す水平信号線とを備えたＭＯＳ型固体撮像装置において、
    前記増幅トランジスタのソース及びドレインはそれぞれ前記垂直信号線及び垂直アドレス線に接続され、前記垂直アドレス線と前記増幅トランジスタのゲート間にアドレス容量が挿入され、前記アドレス容量と並列にリセットトランジスタが設けられてなることを特徴とするＭＯＳ型固体撮像装置。
46. 前記フォトダイオードと前記増幅トランジスタのゲート間に転送トランジスタを挿入したことを特徴とする請求の範囲第４５項記載のＭＯＳ型固体撮像装置。
47. 半導体基板上にフォトダイオードとして機能する単位セルを行列２次元状に配列してなる撮像領域と、前記撮像領域の行方向に配置されアドレスする行を選択する複数の垂直アドレス線と、前記撮像領域の列方向に配置され前記基本セルからの信号を読み出す複数の垂直信号線と、これらの垂直信号線の一端に設けられた複数の負荷トランジスタと、前記垂直信号線の他端側に設けられた複数の水平選択トランジスタとを備えたＭＯＳ型固体撮像装置において、
    前記基本セルは、光電変換部としてのフォトダイオードと、前記フォトダイオードの出力がゲートに入力され、ソース及びドレインがそれぞれ前記垂直信号線及び垂直アドレス線に接続された増幅トランジスタと、前記増幅トランジスタのゲートと前記垂直アドレス線との問に挿入されたリセットトランジスタとからなり、
    前記増幅トランジスタは、前記垂直アドレス線にアドレス電圧が印加されたときにゲート下のチャネル電位が前記フォトダイオードで扱う信号電圧と同等又はそれ以上に変化するショートチャネル効果を有することを特徴とするＭＯＳ型固体撮像装置。
48. 前記フォトダイオードと前記増幅トランジスタのゲート間に転送トランジスタを挿入したことを特徴とする請求の範囲第４７項記載のＭＯＳ型固体撮像装置。
49. 半導体基板上にフォトダイオード、前記フォトダイオードの出力がゲートに入力される増幅トランジスタ、前記増幅トランジスタを活性化するアドレス手段、及び前記フォトダイオードの信号を排出するリセット手段からなる単位セルを行列２次元状に配列してなる撮像領域と、前記撮像領域の行方向に配置された複数の垂直アドレス線と、これらの垂直アドレス線を駆動する垂直シフトレジスタと、前記増幅トランジスタの電流を読み出す列方向に配置された複数の垂直信号線と、これらの垂直信号線の一端に設けられた複数の負荷トランジスタと、前記垂直信号線の他端側に設けられた複数の水平選択トランジスタと、これらの水平選択トランジスタのゲートに順次選択パルス信号を与える水平選択シフトレジスタと、前記水平選択トランジスタを介して前記垂直信号線から信号電流を読み出す水平信号線とを備えたＭＯＳ型固体撮像装置において、
    前記増幅トランジスタのソース及びドレインはそれぞれ前記垂直信号線及び前記垂直アドレス線に接続され、前記垂直アドレス線と前記増幅トランジスタのゲート間にリセットトランジスタが挿入され、かつ前記増幅トランジスタは、前記垂直アドレス線にアドレス電圧が印加されたときにゲート下のチャネル電位が前記フォトダイオードで扱う信号電圧と同等又はそれ以上に変化するショートチャネル効果を有することを特徴とするＭＯＳ型固体撮像装置。
50. 前記フォトダイオードと前記増幅トランジスタのゲート間に転送トランジスタを挿入したことを特徴とする請求の範囲第４９項記載のＭＯＳ型固体撮像装置。
51. 半導体基板上に光電変換部として機能する単位セルを行列２次元状に配列してなる撮像領域と、前記撮像領域の行方向に配置されアドレスする行を選択する複数の垂直アドレス線と、前記撮像領域の列方向に配置され前記基本セルからの信号を読み出す複数の垂直信号線と、これらの垂直信号線の一端に設けられた複数の負荷トランジスタと、前記垂直信号線の他端側に設けられた複数の水平選択トランジスタとを備えたＭＯＳ型固体撮像装置において、
    前記基本セルは、光電変換部としてのフォトダイオードと、前記フォトダイオードの出力がゲートに入力され、ソース及びドレインがそれぞれ前記垂直信号線及び垂直アドレス線に接続された増幅トランジスタと、前記増幅トランジスタのゲートと前記垂直アドレス線との間に挿入されたアドレス容量とからなり、
    前記垂直アドレス線に負方向のパルスを印加することにより前記アドレス容量を介して前記フォトダイオードを順バイアスにし、該フォトダイオード内部の信号電荷を前記半導体基板内に排出することを特徴とするＭＯＳ型固体撮像装置。
52. 前記フォトダイオードと前記増幅トランジスタのゲート間に転送トランジスタを挿入したことを特徴とする請求の範囲第５１項記載のＭＯＳ型固体撮像装置。
53. 半導体基板上にフォトダイオード、前記フォトダイオードの出力がゲートに入力される増幅トランジスタ、前記増幅トランジスタを活性化するアドレス手段、及び前記フォトダイオードの信号を排出するリセット手段からなる単位セルを２次元状に配列してなる撮像領域と、前記撮像領域の行方向に配置された複数の垂直アドレス線と、これらの垂直アドレス線を駆動する垂直シフトレジスタと、前記増幅トランジスタの電流を読み出す列方向に配置された複数の垂直信号線と、これらの垂直信号線の一端に設けられた複数の負荷トランジスタと、前記垂直信号線の他端側に設けられた複数の水平選択トランジスタと、これらの水平選択トランジスタのゲートに頂次選択パルス信号を与える水平選択シフトレジスタと、前記水平選択トランジスタを介して前記垂直信号線から信号電流を読み出す水平信号線とを備えたＭＯＳ型固体撮像装置において、
    前記増幅トランジスタのソース及びドレインがそれぞれ前記垂直信号線及び前記垂直アドレス線に接続され、前記垂直アドレス線と前記増幅トランジスタのゲート間にアドレス容量を挿入し、前記垂直アドレス線に負方向のパルスを印加することによりアドレス容量を介して前記フォトダイオードを順バイアスにし、該フォトダイオード内部の信号電荷を半導体基板内に排出するセル構造を有することを特徴とするＭＯＳ型固体撮像装置。
54. 前記フォトダイオードと前記増幅トランジスタのゲート間に転送トランジスタを挿入したことを特徴とする請求の範囲第５３項記載のＭＯＳ型固体撮像装置。

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