JP3843235B2 - 電子部品組立方法、及び電子部品実装済基板 - Google Patents
電子部品組立方法、及び電子部品実装済基板 Download PDFInfo
- Publication number
- JP3843235B2 JP3843235B2 JP2001372737A JP2001372737A JP3843235B2 JP 3843235 B2 JP3843235 B2 JP 3843235B2 JP 2001372737 A JP2001372737 A JP 2001372737A JP 2001372737 A JP2001372737 A JP 2001372737A JP 3843235 B2 JP3843235 B2 JP 3843235B2
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- bump
- circuit forming
- sealing material
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、電子部品の組立方法、及び該組立方法により組み立てられた電子部品に関する。
【０００２】
【従来の技術】
近年、電子部品の生産量は増加し続け、それに伴い多種、多様なパッケージ形態が提案されている。例えばＣＳＰ（chip sides package）、Ｃ４（Controlled Collapse Chip Connection）やＢＧＡ（Ball Grid Allay）、ＱＦＰなどの形態がある。特に小型、軽量を実現する電子部品のＣＳＰは重要なものになると考えられている。従来のＩＣチップなどの半導体素子は、電極に金バンプ、半田バンプなどを形成して実装基板に実装した後、封止材で固定するものであった。この一例として、図２２を参照して説明すると、半導体素子１の電極にスタッドバンプボンディングなどにより、例えば金にてなるバンプ３を形成する。そしてセラミックや樹脂材等からなる実装基板２上の基板電極４上に超音波振動を加えながらバンプ３を接合する。その後、バンプ３と基板電極４との接合箇所及び半導体素子１の周辺部分を含めて絶縁樹脂などの封止材５により封止を行う。
【０００３】
又、ＳＡＷ（surface acoustic wave）フィルターなどの半導体素子は回路形成面に異物が介在してはならないため、図２３に示すようなキャビティータイプのセラミック基板７にＳＡＷフィルタ６を、バンプ３を介してフリップチップボンディング工法で導通させたり、図２４に示すように、ダイボンド材１１にてＳＡＷフィルタ６を固定し金ワイヤ８を用いてワイヤボンディング工法にて導通させる。その後、両者とも、セラミック基板７の上部に、ガラス材又は半田１０を用いて金属プレート９の蓋を施し、上記キャビティーを密閉する形態があった。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述の従来の方法では、上記基板電極４上に超音波振動を加えながらバンプ３を接合するとき、バンプ３と半導体素子１の電極との接合箇所付近に応力が集中し、半導体素子１の回路形成面にダメージを与える場合が考えられる。又、上記キャビティーに収納する場合には、パッケージの形状が特殊となり、蓋をするという工程が必要となる。よっていずれの場合も、製品品質の安定化、実装コストの低下、及び生産タクトの向上を図ることが困難であるという問題がある。
本発明は、このような問題点を解決するためになされたもので、製品品質の安定化、及び生産タクトの向上を含めた実装コストの低減が可能な、電子部品の組立方法、及び該組立方法により組み立てられた電子部品を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明の第１態様の電子部品組立方法は、回路形成部を形成した半導体素子の回路形成面に形成された突起電極を覆い上記回路形成面に封止材を設けた後、上記回路形成部を保護した状態で上記突起電極が上記封止材に露出するまで上記封止材を除去することを特徴とする。
【０００８】
本発明の第２態様の電子部品組立方法は、半導体素子の回路形成部を形成した回路形成面の一部である突起電極を形成する箇所を除いた上記回路形成部に接触して該回路形成部を覆い保護する保護材を設けた後、上記保護材に密着して上記保護材を密閉する密閉部材を設けることを特徴とする。
【０００９】
上記第２態様の組立方法において、上記密閉部材を設けた後、上記回路形成面上に突起電極を形成することもできる。
【００１０】
上記第１態様及び第２態様の組立方法において、上記半導体素子は、上記突起電極と電気的に接続される実装基板上に実装するようにしてもよい。
【００１３】
又、本発明の第３態様の電子部品は、上記第１態様及び第２態様の電子部品組立方法にて組み立てられたことを特徴とする。
【００１４】
【発明の実施の形態】
本発明の実施形態である電子部品組立方法、及び該組立方法にて組み立てられた電子部品について、図を参照しながら以下に説明する。尚、各図において、同じ構成部分に付いては同じ符号を付している。
第１実施形態；
上記電子部品組立方法の第１実施形態について説明する。
まず、図６に示すように本実施形態ではスタッドバンプボンディング装置のキャピラリー２０１の導線通路２０１ａを通して突出した金線などの金属線２０２の先端箇所を放電溶融させ、金属ボール２０２ａを形成する。そして半導体素子１１１の回路形成面１１１ａに形成されている回路形成部１１３に備わる電極上に対して上記金属ボール２０２ａを押圧するとともに超音波振動を作用させて金属ボール２０２ａを上記電極に接合する。該接合後、キャピラリー２０１を上昇させ、キャピラリー２０１の横移動、下降、及び上昇の各動作を行なうことで、上記金属ボール２０２ａにつながっている金属線２０２を破断し、図７に示すように上記電極上に、突起電極に相当するバンプ１１２を形成する。尚、バンプ１１２の材質は、金に限らず、半田でもよい。
尚、上記半導体素子１１１は、Ｓｉ半導体、化合物半導体、セラミック、樹脂、又はガラス等の基板上に形成された回路を備える。
【００１５】
次のステップでは、図８に示すように、バンプ１１２を形成した半導体素子１１１の回路形成面１１１ａ上に、本実施形態では絶縁樹脂にてなる封止材１１４を供給し、バンプ１１２を覆うように上記回路形成面１１１ａを封止材１１４にて封止する。具体的には図示するように、封止材１１４は、塗布機１１５のノズル１１６から供給され、回路形成面１１１ａとバンプ１１２との全体を覆い、封止材１１４の厚みはバンプ１１２の高さを超える値であり、例えば、バンプ高さの２倍、又はバンプ高さ＋設定値とすることができる。又、封止材１１４は、ガラス系、アクリル系、エポキシ系、又はポリイミド系の樹脂であり、熱硬化性、熱可塑性、及び光硬化性のものである。供給後、封止材１１４は硬化される。
【００１６】
封止材１１４を上述のように塗布方法で供給することで、上記回路形成面１１１ａを保護できると伴に、塗布後、硬化した封止材１１４を研磨してバンプ１１２の露出面を平滑化することができる。
尚、本実施形態では封止材１１４を上述のように塗布方法にて供給したが、印刷方法、スピンコート、又は転写方法により供給してもよい。尚、一般的には、粘度の高い封止材を供給するときには、施工時間の短縮化が可能なことから、印刷方法が好ましい。一方、粘度の低い封止材を供給するときには、その膜厚を安定させるため、スピンコート方法が好ましい。
【００１７】
次のステップでは、図１に示すように、半導体素子１１１の回路形成面１１１ａを封止材１１４にて保護した状態で、バンプ１１２が封止材１１４に露出するまで封止材１１４及びバンプ１１２を除去する。本実施形態では、図示するように駆動部２０５にて駆動される研削工具２０６を用いて封止材１１４及びバンプ１１２を研削する。封止材１１４の材質により、封止材１１４に対する上記研削工具２０６の押圧力、回転数、及び削り深さが調整される。尚、封止材１１４及びバンプ１１２の除去方法は、上記研削に限らず研磨により除去するようにしてもよい。
上記研削及び研磨動作によれば、除去後の封止材１１４の表面とバンプ１１２の露出面１１２ａとを同一面とすることができる。又、バンプ１１２の周囲を封止材１１４にて包囲することができ、実装基板の電極とバンプ１１２との接合時にバンプ１１２に作用する力を封止材１１４へ分散させることもできる。又、上記研削によれば、完成される電子部品の厚みを均一にすることができる。又、上記研磨する場合、上述の工程をウエハ状の基板に対して行ったときには、一括的に処理できるのでコスト低減を図ることができる。
【００１８】
又、上記研削工具２０６にて研削されたバンプ１１２の高さは、バンプ１１２の横断面積が最も大きい、つまり封止材１１４から露出するバンプ１１２の露出面１１２ａの面積が最も大きくなる高さが好ましい。具体的には、図１０に示すように、バンプ１１２の形状において、一般的に最大周囲を有する、バンプ１１２の台座部１１２ｂにおける上記回路形成面１１１ａからの高さｈの１／２の高さが好ましい。
このようにして図９に示すように、半導体素子１１１のバンプ１１２の一部が露出した状態で、半導体素子１１１の回路形成部１１３が封止材１１４にて覆われている電子部品１６１が形成される。該電子部品１６１の一例として、ＬＥＤ（発光ダイオード）が挙げられる。尚、上述のような、回路形成部１１３に直接、封止材１１４が接触する方法は、ＳＡＷフィルタには適用できない。
【００１９】
このように本実施形態の電子部品組立方法、及び該組立方法にて組み立てられる電子部品によれば、回路形成部１１３が封止材１１４にて覆われた状態でバンプ１１２を露出させていることから、実装基板上の電極に例えば超音波振動を加えながらバンプ１１２を接合する場合であっても、バンプ１１２と半導体素子１１１の電極との接合箇所付近に応力が集中することはなく、上記回路形成部１１３に損傷を与えることはない。よって、製品品質の安定化を図ることができる。
【００２０】
上述のように作製された電子部品１６１は、図２に示すように、実装基板１８０の基板電極１８１上に、半田、導電性ペースト、又は導電性シートを介してバンプ１１２の上記露出面を対向させて配置し、上記基板電極１８１とバンプ１１２とを電気的、及び機械的に接合し、電子部品実装済基板１０１を作製する。
このように電子部品実装済基板１０１によれば、回路形成部１１３が封止材１１４にて保護された状態にて基板電極１８１とバンプ１１２とを半田等にて接続することから、回路形成部１１３に損傷を与えることがなく、製品品質の安定化を図ることができる。さらに、従来のように特殊形状のパッケージは不要であり蓋をするという工程も必要ない。よって、生産タクトの向上を含めた実装コストの低減が可能である。
【００２１】
図６から図９に示すように、上述の説明は、一つの半導体素子１１１に対してバンプ１１２の形成、封止材１１４の供給、及びバンプ１１２の露出の各動作を行ったが、図１１及び図１２に示すように、半導体ウエハ１７０上に格子状に形成された各回路形成部１１３に対して上記各動作を行ってもよい。そしてその後、各回路形成部１１３に対応して半導体ウエハ１７０をダイシングし、それぞれの電子部品１６１に切り分けてもよい。
このようにウエハ状態で処理することで、一度に電子部品１６１を複数生産することができ、又、個々の半導体素子１１１にて処理する場合に比べて取り扱いが容易になる。
【００２２】
第２実施形態；
上述の第１実施形態では、図２に示すように、封止材１１４に露出したバンプ１１２の露出面１１２ａと、実装基板１８０の基板電極１８１とが導電性ペースト等を介して接続されるように構成した。一方、図３に示す電子部品実装済基板１０２のように、封止材１１４に対するバンプ１１２の露出動作後、実装基板１８０への装着前に、少なくとも上記露出面１１２ａに接触する金属膜１１７を形成する。該金属膜１１７は、導電性材料の一例に相当し例えば銅又は金にてなる。又、金属膜１１７の形成方法は、下記のウエハ状態の場合に同じである。
【００２３】
ウエハ状態にて処理する場合には、図１３に示すように、露出面１１２ａが露出している封止材１１４の表面１１４ａの全てに、スパッタ、蒸着、又はメッキにより、金属膜１１７を形成する。その後、図１４に示すように、電気的接続の必要なバンプ１１２を導通させるようにパターニングレジストを塗布し、パターニング後、上記金属膜１１７の不要部分をドライエッチング又はウエットエッチングにより除去する。次に、パターニングされた金属膜１１７上に、例えば印刷方法により半田を供給しリフロー後、電極を形成する。そして、各回路形成部１１３に対応して半導体ウエハ１７０をダイシングし、それぞれの電子部品に切り分ける。
【００２４】
個々の半導体素子１１１にて作製する場合、及びウエハ状態から切り分けて作製する場合のいずれの方法においても、作製された電子部品１６２は、上記金属膜１１７上の半田と基板電極１８１とを対向させて実装基板１８０に配置され、リフローにより上記金属膜１１７上の半田を溶融して、電子部品１６２と実装基板１８０とを導通させ、上記電子部品１６２を実装基板１８０に装着する。
【００２５】
上記金属膜１１７の形成前に、上記露出面１１２ａ及び封止材１１４への金属膜１１７の密着性を向上させるために、露出面１１２ａ及び封止材１１４の表面にアルゴンプラズマ、又は亜硫酸アンモニウム等の化学研磨を施した後、上記スパッタ、蒸着、又はメッキを実施するのが好ましい。
以上説明したステップを有する第２実施形態によれば、上述の第１実施形態の場合と同様の効果を奏することができるとともに、さらに、上述の第１実施形態に比べて、研磨面への電極の密着性が向上し、機械的外部応力に対して剥がれ難い、つまり信頼性の高い構成を実現することができる。
【００２６】
第３実施形態；
上述の第１実施形態及び第２実施形態は、上記封止材１１４のみにて上記回路形成部１１３を保護する形態である。本第３実施形態では、上記回路形成部１１３に対して専用の保護材を設け、該保護材をも含めて封止材１１４にて封止を行う形態を採る。図４、及び図１５〜図１７を参照して以下に詳しく説明する。尚、以下の説明では、ウエハ状態にて処理する場合を例に採るが、勿論、個々の半導体素子１１１毎に処理を行っても良い。
【００２７】
第１実施形態及び第２実施形態で説明したように、半導体ウエハ１７０の回路形成部１１３にバンプ１１２を形成した後、図１５に示すように、回路形成部１１３の全体を覆う大きさにてなり、本実施形態ではアクリル樹脂にてなる保護材１３１を回路形成部１１３に載置し密着させて回路形成部１１３を保護する。又、アクリル樹脂以外にエポキシ系樹脂が使用可能である。
以後、上述の第１実施形態及び第２実施形態の場合と同様にして、バンプ１１２を覆うように、本実施形態ではさらに上記保護材１３１をも覆い図１６に示すように半導体ウエハ１７０の回路形成面１１１ａに封止材１１４を供給し、その後、図１７に示すようにバンプ１１２の一部が封止材１１４から露出するように封止材１１４を除去する。尚、このように封止材１１４及びバンプ１１２の一部を除去する工程が含まれることから、該除去動作に上記保護材１３１が干渉しては回路形成部１１３の損傷を招く場合も考えられる。又、上述したようにバンプ１１２は、上記ｈ／２の高さまで除去される場合があることから、保護材１３１における回路形成面１１１ａからの高さは、上記ｈ／２未満とする。
【００２８】
次のステップでは、各回路形成部１１３に対応して、半導体ウエハ１７０をダイシングして個々の電子部品１６３に切り分ける。
そして、図４に示すように、分割した電子部品１６３を実装基板１８０に対向させ、基板電極１８１とバンプ１１２とを半田、導電性ペースト、又は導電性シート等を介して電気的及び機械的に接合する。これにて電子部品実装済基板１０３が完成する。
【００２９】
このように本第３実施形態によれば、上述の各実施形態の場合と同様の効果を奏することができる。又、本第３実施形態では、上述の第１実施形態に比べて、封止材１１４が保護材１３１を覆って設けられることでより高い信頼性にて回路形成部１１３を保護することができる。
尚、上述の説明では、保護材１３１は、回路形成部１１３の全体を覆う大きさの場合を例に採ったが、回路形成部１１３の一部を覆う大きさとすることもできる。
【００３０】
第４実施形態；
上述の第３実施形態では、上記回路形成部１１３に接触して保護材１３１を設けた後、上記回路形成面１１１ａの全面を封止材１１４にて封止した。これに対し、本第４実施形態では回路形成部１１３に保護材１３１を設けた後、該保護材１３１のみを密閉部材１３２にて覆う形態を採る。図５、及び図１８〜図２１を参照して以下に詳しく説明する。尚、以下の説明では、個々の半導体素子１１１毎に処理を行う場合を例に採るが、勿論、ウエハ状態にて処理を行いダイシングにて個々の電子部品に切り分けてもよい。
【００３１】
図１８及び図１９に示すように、半導体素子１１１の回路形成面１１１ａの一部にバンプ１１２を形成するとともに、上記第３実施形態と同様に、回路形成部１１３に上記保護材１３１を設ける。さらに次のステップでは、該保護材１３１に対応した形状をなし保護材１３１を収納する凹部１３３を有し、シリコン系のガラス部材にてなる密閉部材１３２を、保護材１３１を囲うようにして回路形成面１１１ａ上に設け固定して保護材１３１を密閉する。又、密閉部材１３２の材料としてはエポキシ系、アクリル系の材料が使用可能である。又、保護材１３１と密閉部材１３２とは非接触であるように図示しているが、保護材１３１と密閉部材１３２とは密着している。このようにして電子部品１６４が完成する。
そして図２０に示すように、電子部品１６４を実装基板１８０に対向させ、実装基板１８０の基板電極１８１と電子部品１６４のバンプ１１２とを、半田、導電性ペースト、又は導電性シート等を介して電気的及び機械的に接合する。これにて図５に示すように電子部品実装済基板１０３が完成する。
【００３２】
尚、上述の説明では、半導体素子１１１の回路形成面１１１ａにバンプ１１２を形成したが、図２１に示すように、実装基板１８０の基板電極１８１にバンプ１１２を形成することで電子部品１６４側にはバンプ１１２形成を省略することもできる。
又、バンプ１１２の設置箇所を問わず、図５に示すように電子部品１６４を実装基板１８０に確実に装着するためには、装着中さらに装着完了後の状態において、上記密閉部材１３２が実装基板１８０に干渉してはならない。よって、回路形成面１１１ａからの密閉部材１３２の高さは、装着完了後における、上記回路形成面１１１ａと実装基板１８０の基板表面１８０ａとの隙間１６９よりも小さくなければならない。
【００３３】
又、バンプ１１２の設置箇所を問わず、バンプ１１２の形成動作と、上記密閉部材１３２の取付動作とは、どちらを先に行っても良いが、上述のように密閉部材１３２の高さに注意を払う必要があることを考慮すると、バンプ１１２の高さはバンプ１１２の形成動作において比較的容易に制御可能であることから、密閉部材１３２を設置した後にバンプ１１２を形成する方が好ましい。
【００３４】
以上説明したように、本第４実施形態によれば、上述の各実施形態の場合と同様の効果を奏することができる。又、さらに本第４実施形態によれば、上述の第３実施形態に比べて、密閉部材１３２の設置後、バンプ１１２を形成できるため、バンプ形状の制御が容易である。又、保護される部分とバンプ１１２とが分離しているため、熱による応力が保護部分に集中せず、部品の信頼性が向上する。
【００３５】
又、上記第４実施形態では、回路形成部１１３を保護材１３１にて覆ったが、保護材１３１の設置を省略することもできる。即ち、回路形成部１１３を上記密閉部材１３２のみにて密閉することで、回路形成部１１３の保護を行っても良い。
【００３６】
又、上述の各実施形態では、電子部品の実装基板１８０への装着方法は、フリップチップ方法を例に採って説明したが、ダイボンドにて電子部品を実装基板１８０へ固定しワイヤボンディング法にて電気的接続を図っても良い。
【００３７】
【発明の効果】
以上詳述したように本発明の第１態様の電子部品組立方法、及び第３態様の電子部品によれば、回路形成部を封止材にて覆った後、該封止材に突起電極が露出するまで上記封止材を除去したことにより、実装基板上の電極に例えば超音波振動を加えながら突起電極を接合する場合であっても、突起電極と半導体素子との接合箇所付近に応力が集中することはない。よって、上記回路形成部に損傷を与えることがなく、製品品質の安定化を図ることができる。又、従来のように特殊形状のパッケージは不要であり蓋をするという工程も必要ない。よって、生産タクトの向上を含めた実装コストの低減が可能である。
【００３８】
又、上記封止材にて覆う前に、上記回路形成部に保護材を設けることで、より一層、回路形成部の損傷を防止でき、製品品質の安定化を図ることができる。
【００３９】
又、本発明の第２態様の電子部品組立方法、及び第３態様の電子部品によれば、回路形成部に保護材を設けさらに該保護材を密閉材にて覆うことで、実装基板上の電極に例えば超音波振動を加えながら突起電極を接合する場合であっても、突起電極と半導体素子との接合箇所付近に応力が集中することはない。よって、上記回路形成部に損傷を与えることがなく、製品品質の安定化を図ることができる。又、従来のように特殊形状のパッケージは不要であり蓋をするという工程も必要ない。よって、生産タクトの向上を含めた実装コストの低減が可能である。
【図面の簡単な説明】
【図１】 本発明の第１実施形態における電子部品組立方法における一工程を示す図であり、封止材を除去している状態を示す図である。
【図２】 本発明の第１実施形態における電子部品組立方法にて組み立てられた電子部品を実装基板へ実装した状態を示す図である。
【図３】 本発明の第２実施形態における電子部品組立方法にて組み立てられた電子部品を実装基板へ実装した状態を示す図である。
【図４】 本発明の第３実施形態における電子部品組立方法にて組み立てられた電子部品を実装基板へ実装した状態を示す図である。
【図５】 本発明の第４実施形態における電子部品組立方法にて組み立てられた電子部品を実装基板へ実装した状態を示す図である。
【図６】 本発明の各実施形態における電子部品組立方法における一工程を示す図であり、半導体素子上にバンプを形成している状態を説明する図である。
【図７】 半導体素子上にバンプが形成された状態を示す図である。
【図８】 本発明の第１〜第３実施形態における電子部品組立方法における一工程を示す図であり、バンプを覆い封止材を供給している状態を示す図である。
【図９】 本発明の第１〜第３実施形態における電子部品組立方法における一工程を示す図であり、バンプの一部を露出させるまで封止材を除去した状態を示す図である。
【図１０】 図１に示すように、封止材を除去するときの除去量をバンプの高さから説明するための図である。
【図１１】 本発明の第１〜第３実施形態における電子部品組立方法をウエハに対して行っている場合であって、バンプの一部を露出させるまで封止材を除去した状態を示す図である。
【図１２】 図１１に示すウエハを切り分けた状態を示す図である。
【図１３】 本発明の第２実施形態における電子部品組立方法の一工程を示す図であり、封止材上に金属膜を形成した状態を示す図である。
【図１４】 図１３に示す金属膜の一部をエッチングにより除去した状態を示す図である。
【図１５】 本発明の第３実施形態における電子部品組立方法の一工程を示す図であり、回路形成部に保護材を設置した状態を示す図である。
【図１６】 図１５に示すウエハ上に封止材を供給した状態を示す図である。
【図１７】 図１６に示す封止材を除去した状態を示す図である。
【図１８】 本発明の第４実施形態における電子部品組立方法にて組み立てられた電子部品の一部断面を含む側面図である。
【図１９】 図１８に示す電子部品の平面図である。
【図２０】 図１８及び図１９に示す電子部品を実装基板へ装着する状態を示す図である。
【図２１】 図１８及び図１９に示す電子部品の変形例を、バンプを形成した実装基板へ装着する状態を示す図である。
【図２２】 従来の電子部品組立方法におけるフリップチップ実装にて組み立てられた電子部品実装済み基板を示す図である。
【図２３】 従来の電子部品組立方法にて組み立てられた電子部品実装済み基板を示す図であって、パッケージ内に電子部品をフリップチップ実装した場合の電子部品実装済み基板を示す図である。
【図２４】 従来の電子部品組立方法にて組み立てられた電子部品実装済み基板を示す図であって、パッケージ内に電子部品をワイヤボンディング実装した場合の電子部品実装済み基板を示す図である。
【符号の説明】
１１１…半導体素子、１１１ａ…回路形成面、１１２…バンプ、１１２ａ…露出面、１１３…回路形成部、１１４…封止材、１１７…金属膜、１３１…保護材、１３２…密閉部材、１８０…実装基板。
【発明の属する技術分野】
本発明は、電子部品の組立方法、及び該組立方法により組み立てられた電子部品に関する。
【０００２】
【従来の技術】
近年、電子部品の生産量は増加し続け、それに伴い多種、多様なパッケージ形態が提案されている。例えばＣＳＰ（chip sides package）、Ｃ４（Controlled Collapse Chip Connection）やＢＧＡ（Ball Grid Allay）、ＱＦＰなどの形態がある。特に小型、軽量を実現する電子部品のＣＳＰは重要なものになると考えられている。従来のＩＣチップなどの半導体素子は、電極に金バンプ、半田バンプなどを形成して実装基板に実装した後、封止材で固定するものであった。この一例として、図２２を参照して説明すると、半導体素子１の電極にスタッドバンプボンディングなどにより、例えば金にてなるバンプ３を形成する。そしてセラミックや樹脂材等からなる実装基板２上の基板電極４上に超音波振動を加えながらバンプ３を接合する。その後、バンプ３と基板電極４との接合箇所及び半導体素子１の周辺部分を含めて絶縁樹脂などの封止材５により封止を行う。
【０００３】
又、ＳＡＷ（surface acoustic wave）フィルターなどの半導体素子は回路形成面に異物が介在してはならないため、図２３に示すようなキャビティータイプのセラミック基板７にＳＡＷフィルタ６を、バンプ３を介してフリップチップボンディング工法で導通させたり、図２４に示すように、ダイボンド材１１にてＳＡＷフィルタ６を固定し金ワイヤ８を用いてワイヤボンディング工法にて導通させる。その後、両者とも、セラミック基板７の上部に、ガラス材又は半田１０を用いて金属プレート９の蓋を施し、上記キャビティーを密閉する形態があった。
【０００４】
【発明が解決しようとする課題】
しかしながら、上述の従来の方法では、上記基板電極４上に超音波振動を加えながらバンプ３を接合するとき、バンプ３と半導体素子１の電極との接合箇所付近に応力が集中し、半導体素子１の回路形成面にダメージを与える場合が考えられる。又、上記キャビティーに収納する場合には、パッケージの形状が特殊となり、蓋をするという工程が必要となる。よっていずれの場合も、製品品質の安定化、実装コストの低下、及び生産タクトの向上を図ることが困難であるという問題がある。
本発明は、このような問題点を解決するためになされたもので、製品品質の安定化、及び生産タクトの向上を含めた実装コストの低減が可能な、電子部品の組立方法、及び該組立方法により組み立てられた電子部品を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明の第１態様の電子部品組立方法は、回路形成部を形成した半導体素子の回路形成面に形成された突起電極を覆い上記回路形成面に封止材を設けた後、上記回路形成部を保護した状態で上記突起電極が上記封止材に露出するまで上記封止材を除去することを特徴とする。
【０００８】
本発明の第２態様の電子部品組立方法は、半導体素子の回路形成部を形成した回路形成面の一部である突起電極を形成する箇所を除いた上記回路形成部に接触して該回路形成部を覆い保護する保護材を設けた後、上記保護材に密着して上記保護材を密閉する密閉部材を設けることを特徴とする。
【０００９】
上記第２態様の組立方法において、上記密閉部材を設けた後、上記回路形成面上に突起電極を形成することもできる。
【００１０】
上記第１態様及び第２態様の組立方法において、上記半導体素子は、上記突起電極と電気的に接続される実装基板上に実装するようにしてもよい。
【００１３】
又、本発明の第３態様の電子部品は、上記第１態様及び第２態様の電子部品組立方法にて組み立てられたことを特徴とする。
【００１４】
【発明の実施の形態】
本発明の実施形態である電子部品組立方法、及び該組立方法にて組み立てられた電子部品について、図を参照しながら以下に説明する。尚、各図において、同じ構成部分に付いては同じ符号を付している。
第１実施形態；
上記電子部品組立方法の第１実施形態について説明する。
まず、図６に示すように本実施形態ではスタッドバンプボンディング装置のキャピラリー２０１の導線通路２０１ａを通して突出した金線などの金属線２０２の先端箇所を放電溶融させ、金属ボール２０２ａを形成する。そして半導体素子１１１の回路形成面１１１ａに形成されている回路形成部１１３に備わる電極上に対して上記金属ボール２０２ａを押圧するとともに超音波振動を作用させて金属ボール２０２ａを上記電極に接合する。該接合後、キャピラリー２０１を上昇させ、キャピラリー２０１の横移動、下降、及び上昇の各動作を行なうことで、上記金属ボール２０２ａにつながっている金属線２０２を破断し、図７に示すように上記電極上に、突起電極に相当するバンプ１１２を形成する。尚、バンプ１１２の材質は、金に限らず、半田でもよい。
尚、上記半導体素子１１１は、Ｓｉ半導体、化合物半導体、セラミック、樹脂、又はガラス等の基板上に形成された回路を備える。
【００１５】
次のステップでは、図８に示すように、バンプ１１２を形成した半導体素子１１１の回路形成面１１１ａ上に、本実施形態では絶縁樹脂にてなる封止材１１４を供給し、バンプ１１２を覆うように上記回路形成面１１１ａを封止材１１４にて封止する。具体的には図示するように、封止材１１４は、塗布機１１５のノズル１１６から供給され、回路形成面１１１ａとバンプ１１２との全体を覆い、封止材１１４の厚みはバンプ１１２の高さを超える値であり、例えば、バンプ高さの２倍、又はバンプ高さ＋設定値とすることができる。又、封止材１１４は、ガラス系、アクリル系、エポキシ系、又はポリイミド系の樹脂であり、熱硬化性、熱可塑性、及び光硬化性のものである。供給後、封止材１１４は硬化される。
【００１６】
封止材１１４を上述のように塗布方法で供給することで、上記回路形成面１１１ａを保護できると伴に、塗布後、硬化した封止材１１４を研磨してバンプ１１２の露出面を平滑化することができる。
尚、本実施形態では封止材１１４を上述のように塗布方法にて供給したが、印刷方法、スピンコート、又は転写方法により供給してもよい。尚、一般的には、粘度の高い封止材を供給するときには、施工時間の短縮化が可能なことから、印刷方法が好ましい。一方、粘度の低い封止材を供給するときには、その膜厚を安定させるため、スピンコート方法が好ましい。
【００１７】
次のステップでは、図１に示すように、半導体素子１１１の回路形成面１１１ａを封止材１１４にて保護した状態で、バンプ１１２が封止材１１４に露出するまで封止材１１４及びバンプ１１２を除去する。本実施形態では、図示するように駆動部２０５にて駆動される研削工具２０６を用いて封止材１１４及びバンプ１１２を研削する。封止材１１４の材質により、封止材１１４に対する上記研削工具２０６の押圧力、回転数、及び削り深さが調整される。尚、封止材１１４及びバンプ１１２の除去方法は、上記研削に限らず研磨により除去するようにしてもよい。
上記研削及び研磨動作によれば、除去後の封止材１１４の表面とバンプ１１２の露出面１１２ａとを同一面とすることができる。又、バンプ１１２の周囲を封止材１１４にて包囲することができ、実装基板の電極とバンプ１１２との接合時にバンプ１１２に作用する力を封止材１１４へ分散させることもできる。又、上記研削によれば、完成される電子部品の厚みを均一にすることができる。又、上記研磨する場合、上述の工程をウエハ状の基板に対して行ったときには、一括的に処理できるのでコスト低減を図ることができる。
【００１８】
又、上記研削工具２０６にて研削されたバンプ１１２の高さは、バンプ１１２の横断面積が最も大きい、つまり封止材１１４から露出するバンプ１１２の露出面１１２ａの面積が最も大きくなる高さが好ましい。具体的には、図１０に示すように、バンプ１１２の形状において、一般的に最大周囲を有する、バンプ１１２の台座部１１２ｂにおける上記回路形成面１１１ａからの高さｈの１／２の高さが好ましい。
このようにして図９に示すように、半導体素子１１１のバンプ１１２の一部が露出した状態で、半導体素子１１１の回路形成部１１３が封止材１１４にて覆われている電子部品１６１が形成される。該電子部品１６１の一例として、ＬＥＤ（発光ダイオード）が挙げられる。尚、上述のような、回路形成部１１３に直接、封止材１１４が接触する方法は、ＳＡＷフィルタには適用できない。
【００１９】
このように本実施形態の電子部品組立方法、及び該組立方法にて組み立てられる電子部品によれば、回路形成部１１３が封止材１１４にて覆われた状態でバンプ１１２を露出させていることから、実装基板上の電極に例えば超音波振動を加えながらバンプ１１２を接合する場合であっても、バンプ１１２と半導体素子１１１の電極との接合箇所付近に応力が集中することはなく、上記回路形成部１１３に損傷を与えることはない。よって、製品品質の安定化を図ることができる。
【００２０】
上述のように作製された電子部品１６１は、図２に示すように、実装基板１８０の基板電極１８１上に、半田、導電性ペースト、又は導電性シートを介してバンプ１１２の上記露出面を対向させて配置し、上記基板電極１８１とバンプ１１２とを電気的、及び機械的に接合し、電子部品実装済基板１０１を作製する。
このように電子部品実装済基板１０１によれば、回路形成部１１３が封止材１１４にて保護された状態にて基板電極１８１とバンプ１１２とを半田等にて接続することから、回路形成部１１３に損傷を与えることがなく、製品品質の安定化を図ることができる。さらに、従来のように特殊形状のパッケージは不要であり蓋をするという工程も必要ない。よって、生産タクトの向上を含めた実装コストの低減が可能である。
【００２１】
図６から図９に示すように、上述の説明は、一つの半導体素子１１１に対してバンプ１１２の形成、封止材１１４の供給、及びバンプ１１２の露出の各動作を行ったが、図１１及び図１２に示すように、半導体ウエハ１７０上に格子状に形成された各回路形成部１１３に対して上記各動作を行ってもよい。そしてその後、各回路形成部１１３に対応して半導体ウエハ１７０をダイシングし、それぞれの電子部品１６１に切り分けてもよい。
このようにウエハ状態で処理することで、一度に電子部品１６１を複数生産することができ、又、個々の半導体素子１１１にて処理する場合に比べて取り扱いが容易になる。
【００２２】
第２実施形態；
上述の第１実施形態では、図２に示すように、封止材１１４に露出したバンプ１１２の露出面１１２ａと、実装基板１８０の基板電極１８１とが導電性ペースト等を介して接続されるように構成した。一方、図３に示す電子部品実装済基板１０２のように、封止材１１４に対するバンプ１１２の露出動作後、実装基板１８０への装着前に、少なくとも上記露出面１１２ａに接触する金属膜１１７を形成する。該金属膜１１７は、導電性材料の一例に相当し例えば銅又は金にてなる。又、金属膜１１７の形成方法は、下記のウエハ状態の場合に同じである。
【００２３】
ウエハ状態にて処理する場合には、図１３に示すように、露出面１１２ａが露出している封止材１１４の表面１１４ａの全てに、スパッタ、蒸着、又はメッキにより、金属膜１１７を形成する。その後、図１４に示すように、電気的接続の必要なバンプ１１２を導通させるようにパターニングレジストを塗布し、パターニング後、上記金属膜１１７の不要部分をドライエッチング又はウエットエッチングにより除去する。次に、パターニングされた金属膜１１７上に、例えば印刷方法により半田を供給しリフロー後、電極を形成する。そして、各回路形成部１１３に対応して半導体ウエハ１７０をダイシングし、それぞれの電子部品に切り分ける。
【００２４】
個々の半導体素子１１１にて作製する場合、及びウエハ状態から切り分けて作製する場合のいずれの方法においても、作製された電子部品１６２は、上記金属膜１１７上の半田と基板電極１８１とを対向させて実装基板１８０に配置され、リフローにより上記金属膜１１７上の半田を溶融して、電子部品１６２と実装基板１８０とを導通させ、上記電子部品１６２を実装基板１８０に装着する。
【００２５】
上記金属膜１１７の形成前に、上記露出面１１２ａ及び封止材１１４への金属膜１１７の密着性を向上させるために、露出面１１２ａ及び封止材１１４の表面にアルゴンプラズマ、又は亜硫酸アンモニウム等の化学研磨を施した後、上記スパッタ、蒸着、又はメッキを実施するのが好ましい。
以上説明したステップを有する第２実施形態によれば、上述の第１実施形態の場合と同様の効果を奏することができるとともに、さらに、上述の第１実施形態に比べて、研磨面への電極の密着性が向上し、機械的外部応力に対して剥がれ難い、つまり信頼性の高い構成を実現することができる。
【００２６】
第３実施形態；
上述の第１実施形態及び第２実施形態は、上記封止材１１４のみにて上記回路形成部１１３を保護する形態である。本第３実施形態では、上記回路形成部１１３に対して専用の保護材を設け、該保護材をも含めて封止材１１４にて封止を行う形態を採る。図４、及び図１５〜図１７を参照して以下に詳しく説明する。尚、以下の説明では、ウエハ状態にて処理する場合を例に採るが、勿論、個々の半導体素子１１１毎に処理を行っても良い。
【００２７】
第１実施形態及び第２実施形態で説明したように、半導体ウエハ１７０の回路形成部１１３にバンプ１１２を形成した後、図１５に示すように、回路形成部１１３の全体を覆う大きさにてなり、本実施形態ではアクリル樹脂にてなる保護材１３１を回路形成部１１３に載置し密着させて回路形成部１１３を保護する。又、アクリル樹脂以外にエポキシ系樹脂が使用可能である。
以後、上述の第１実施形態及び第２実施形態の場合と同様にして、バンプ１１２を覆うように、本実施形態ではさらに上記保護材１３１をも覆い図１６に示すように半導体ウエハ１７０の回路形成面１１１ａに封止材１１４を供給し、その後、図１７に示すようにバンプ１１２の一部が封止材１１４から露出するように封止材１１４を除去する。尚、このように封止材１１４及びバンプ１１２の一部を除去する工程が含まれることから、該除去動作に上記保護材１３１が干渉しては回路形成部１１３の損傷を招く場合も考えられる。又、上述したようにバンプ１１２は、上記ｈ／２の高さまで除去される場合があることから、保護材１３１における回路形成面１１１ａからの高さは、上記ｈ／２未満とする。
【００２８】
次のステップでは、各回路形成部１１３に対応して、半導体ウエハ１７０をダイシングして個々の電子部品１６３に切り分ける。
そして、図４に示すように、分割した電子部品１６３を実装基板１８０に対向させ、基板電極１８１とバンプ１１２とを半田、導電性ペースト、又は導電性シート等を介して電気的及び機械的に接合する。これにて電子部品実装済基板１０３が完成する。
【００２９】
このように本第３実施形態によれば、上述の各実施形態の場合と同様の効果を奏することができる。又、本第３実施形態では、上述の第１実施形態に比べて、封止材１１４が保護材１３１を覆って設けられることでより高い信頼性にて回路形成部１１３を保護することができる。
尚、上述の説明では、保護材１３１は、回路形成部１１３の全体を覆う大きさの場合を例に採ったが、回路形成部１１３の一部を覆う大きさとすることもできる。
【００３０】
第４実施形態；
上述の第３実施形態では、上記回路形成部１１３に接触して保護材１３１を設けた後、上記回路形成面１１１ａの全面を封止材１１４にて封止した。これに対し、本第４実施形態では回路形成部１１３に保護材１３１を設けた後、該保護材１３１のみを密閉部材１３２にて覆う形態を採る。図５、及び図１８〜図２１を参照して以下に詳しく説明する。尚、以下の説明では、個々の半導体素子１１１毎に処理を行う場合を例に採るが、勿論、ウエハ状態にて処理を行いダイシングにて個々の電子部品に切り分けてもよい。
【００３１】
図１８及び図１９に示すように、半導体素子１１１の回路形成面１１１ａの一部にバンプ１１２を形成するとともに、上記第３実施形態と同様に、回路形成部１１３に上記保護材１３１を設ける。さらに次のステップでは、該保護材１３１に対応した形状をなし保護材１３１を収納する凹部１３３を有し、シリコン系のガラス部材にてなる密閉部材１３２を、保護材１３１を囲うようにして回路形成面１１１ａ上に設け固定して保護材１３１を密閉する。又、密閉部材１３２の材料としてはエポキシ系、アクリル系の材料が使用可能である。又、保護材１３１と密閉部材１３２とは非接触であるように図示しているが、保護材１３１と密閉部材１３２とは密着している。このようにして電子部品１６４が完成する。
そして図２０に示すように、電子部品１６４を実装基板１８０に対向させ、実装基板１８０の基板電極１８１と電子部品１６４のバンプ１１２とを、半田、導電性ペースト、又は導電性シート等を介して電気的及び機械的に接合する。これにて図５に示すように電子部品実装済基板１０３が完成する。
【００３２】
尚、上述の説明では、半導体素子１１１の回路形成面１１１ａにバンプ１１２を形成したが、図２１に示すように、実装基板１８０の基板電極１８１にバンプ１１２を形成することで電子部品１６４側にはバンプ１１２形成を省略することもできる。
又、バンプ１１２の設置箇所を問わず、図５に示すように電子部品１６４を実装基板１８０に確実に装着するためには、装着中さらに装着完了後の状態において、上記密閉部材１３２が実装基板１８０に干渉してはならない。よって、回路形成面１１１ａからの密閉部材１３２の高さは、装着完了後における、上記回路形成面１１１ａと実装基板１８０の基板表面１８０ａとの隙間１６９よりも小さくなければならない。
【００３３】
又、バンプ１１２の設置箇所を問わず、バンプ１１２の形成動作と、上記密閉部材１３２の取付動作とは、どちらを先に行っても良いが、上述のように密閉部材１３２の高さに注意を払う必要があることを考慮すると、バンプ１１２の高さはバンプ１１２の形成動作において比較的容易に制御可能であることから、密閉部材１３２を設置した後にバンプ１１２を形成する方が好ましい。
【００３４】
以上説明したように、本第４実施形態によれば、上述の各実施形態の場合と同様の効果を奏することができる。又、さらに本第４実施形態によれば、上述の第３実施形態に比べて、密閉部材１３２の設置後、バンプ１１２を形成できるため、バンプ形状の制御が容易である。又、保護される部分とバンプ１１２とが分離しているため、熱による応力が保護部分に集中せず、部品の信頼性が向上する。
【００３５】
又、上記第４実施形態では、回路形成部１１３を保護材１３１にて覆ったが、保護材１３１の設置を省略することもできる。即ち、回路形成部１１３を上記密閉部材１３２のみにて密閉することで、回路形成部１１３の保護を行っても良い。
【００３６】
又、上述の各実施形態では、電子部品の実装基板１８０への装着方法は、フリップチップ方法を例に採って説明したが、ダイボンドにて電子部品を実装基板１８０へ固定しワイヤボンディング法にて電気的接続を図っても良い。
【００３７】
【発明の効果】
以上詳述したように本発明の第１態様の電子部品組立方法、及び第３態様の電子部品によれば、回路形成部を封止材にて覆った後、該封止材に突起電極が露出するまで上記封止材を除去したことにより、実装基板上の電極に例えば超音波振動を加えながら突起電極を接合する場合であっても、突起電極と半導体素子との接合箇所付近に応力が集中することはない。よって、上記回路形成部に損傷を与えることがなく、製品品質の安定化を図ることができる。又、従来のように特殊形状のパッケージは不要であり蓋をするという工程も必要ない。よって、生産タクトの向上を含めた実装コストの低減が可能である。
【００３８】
又、上記封止材にて覆う前に、上記回路形成部に保護材を設けることで、より一層、回路形成部の損傷を防止でき、製品品質の安定化を図ることができる。
【００３９】
又、本発明の第２態様の電子部品組立方法、及び第３態様の電子部品によれば、回路形成部に保護材を設けさらに該保護材を密閉材にて覆うことで、実装基板上の電極に例えば超音波振動を加えながら突起電極を接合する場合であっても、突起電極と半導体素子との接合箇所付近に応力が集中することはない。よって、上記回路形成部に損傷を与えることがなく、製品品質の安定化を図ることができる。又、従来のように特殊形状のパッケージは不要であり蓋をするという工程も必要ない。よって、生産タクトの向上を含めた実装コストの低減が可能である。
【図面の簡単な説明】
【図１】 本発明の第１実施形態における電子部品組立方法における一工程を示す図であり、封止材を除去している状態を示す図である。
【図２】 本発明の第１実施形態における電子部品組立方法にて組み立てられた電子部品を実装基板へ実装した状態を示す図である。
【図３】 本発明の第２実施形態における電子部品組立方法にて組み立てられた電子部品を実装基板へ実装した状態を示す図である。
【図４】 本発明の第３実施形態における電子部品組立方法にて組み立てられた電子部品を実装基板へ実装した状態を示す図である。
【図５】 本発明の第４実施形態における電子部品組立方法にて組み立てられた電子部品を実装基板へ実装した状態を示す図である。
【図６】 本発明の各実施形態における電子部品組立方法における一工程を示す図であり、半導体素子上にバンプを形成している状態を説明する図である。
【図７】 半導体素子上にバンプが形成された状態を示す図である。
【図８】 本発明の第１〜第３実施形態における電子部品組立方法における一工程を示す図であり、バンプを覆い封止材を供給している状態を示す図である。
【図９】 本発明の第１〜第３実施形態における電子部品組立方法における一工程を示す図であり、バンプの一部を露出させるまで封止材を除去した状態を示す図である。
【図１０】 図１に示すように、封止材を除去するときの除去量をバンプの高さから説明するための図である。
【図１１】 本発明の第１〜第３実施形態における電子部品組立方法をウエハに対して行っている場合であって、バンプの一部を露出させるまで封止材を除去した状態を示す図である。
【図１２】 図１１に示すウエハを切り分けた状態を示す図である。
【図１３】 本発明の第２実施形態における電子部品組立方法の一工程を示す図であり、封止材上に金属膜を形成した状態を示す図である。
【図１４】 図１３に示す金属膜の一部をエッチングにより除去した状態を示す図である。
【図１５】 本発明の第３実施形態における電子部品組立方法の一工程を示す図であり、回路形成部に保護材を設置した状態を示す図である。
【図１６】 図１５に示すウエハ上に封止材を供給した状態を示す図である。
【図１７】 図１６に示す封止材を除去した状態を示す図である。
【図１８】 本発明の第４実施形態における電子部品組立方法にて組み立てられた電子部品の一部断面を含む側面図である。
【図１９】 図１８に示す電子部品の平面図である。
【図２０】 図１８及び図１９に示す電子部品を実装基板へ装着する状態を示す図である。
【図２１】 図１８及び図１９に示す電子部品の変形例を、バンプを形成した実装基板へ装着する状態を示す図である。
【図２２】 従来の電子部品組立方法におけるフリップチップ実装にて組み立てられた電子部品実装済み基板を示す図である。
【図２３】 従来の電子部品組立方法にて組み立てられた電子部品実装済み基板を示す図であって、パッケージ内に電子部品をフリップチップ実装した場合の電子部品実装済み基板を示す図である。
【図２４】 従来の電子部品組立方法にて組み立てられた電子部品実装済み基板を示す図であって、パッケージ内に電子部品をワイヤボンディング実装した場合の電子部品実装済み基板を示す図である。
【符号の説明】
１１１…半導体素子、１１１ａ…回路形成面、１１２…バンプ、１１２ａ…露出面、１１３…回路形成部、１１４…封止材、１１７…金属膜、１３１…保護材、１３２…密閉部材、１８０…実装基板。
Claims (4)
- 半導体素子の回路形成部を形成した回路形成面の一部である突起電極を形成する箇所を除いた上記回路形成部に接触して該回路形成部を覆い保護する保護材を設けた後、上記保護材に密着して上記保護材を密閉する密閉部材を設けることを特徴とする電子部品組立方法。
- 上記密閉部材を設けた後、上記回路形成面上に突起電極を形成する、請求項１記載の電子部品組立方法。
- 上記半導体素子は、上記突起電極と電気的に接続される実装基板上に実装される、請求項２記載の電子部品組立方法。
- 半導体素子の回路形成部を形成した回路形成面の一部である突起電極を形成する箇所を除いた上記回路形成部に接触して該回路形成部を覆い保護する保護材と、上記保護材に密着して上記保護材を密閉する密閉部材と、上記回路形成面の一部に形成された突起電極とを有する電子部品と、
上記突起電極と接続される基板電極を有する実装基板とを備え、
上記突起電極と上記基板電極とを接続して上記電子部品を上記実装基板に実装してなることを特徴とする電子部品実装済基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001372737A JP3843235B2 (ja) | 2001-12-06 | 2001-12-06 | 電子部品組立方法、及び電子部品実装済基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001372737A JP3843235B2 (ja) | 2001-12-06 | 2001-12-06 | 電子部品組立方法、及び電子部品実装済基板 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003174117A JP2003174117A (ja) | 2003-06-20 |
| JP2003174117A5 JP2003174117A5 (ja) | 2005-06-02 |
| JP3843235B2 true JP3843235B2 (ja) | 2006-11-08 |
Family
ID=19181573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001372737A Expired - Fee Related JP3843235B2 (ja) | 2001-12-06 | 2001-12-06 | 電子部品組立方法、及び電子部品実装済基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3843235B2 (ja) |
-
2001
- 2001-12-06 JP JP2001372737A patent/JP3843235B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003174117A (ja) | 2003-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6476503B1 (en) | Semiconductor device having columnar electrode and method of manufacturing same | |
| US7413925B2 (en) | Method for fabricating semiconductor package | |
| TW501208B (en) | Semiconductor device and manufacturing method of the same | |
| US5909057A (en) | Integrated heat spreader/stiffener with apertures for semiconductor package | |
| JP3142723B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0837190A (ja) | 半導体装置 | |
| WO2007083351A1 (ja) | 半導体装置およびその製造方法 | |
| WO2001015223A1 (fr) | Dispositif semi-conducteur et son procede de fabrication | |
| JP3622435B2 (ja) | 半導体装置とその製造方法 | |
| CN101252108A (zh) | 具有晶粒容纳通孔与连接通孔的半导体元件封装与其方法 | |
| JP2003060118A (ja) | 半導体装置の製造方法 | |
| KR20060101385A (ko) | 반도체 장치 및 그 제조 방법 | |
| US7301243B2 (en) | High-reliable semiconductor device using hermetic sealing of electrodes | |
| JP2001044229A (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| JP2001338932A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3843235B2 (ja) | 電子部品組立方法、及び電子部品実装済基板 | |
| WO1999009592A1 (fr) | Assemblage semi-conducteur du type flip et son procede de fabrication | |
| JPH0951015A (ja) | 半導体装置 | |
| JP3793715B2 (ja) | 密閉型電子部品組立方法及び密閉済ｓａｗフィルタ | |
| JP2009038266A (ja) | 半導体装置及びその製造方法 | |
| JP3580240B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4620366B2 (ja) | 半導体装置、半導体素子の製造方法、および半導体装置の製造方法 | |
| JP3454097B2 (ja) | 電子部品および電子部品の製造方法 | |
| JP3964515B2 (ja) | 半導体装置の切断分離方法 | |
| KR100481424B1 (ko) | 칩 스케일 패키지의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040813 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040813 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060118 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060124 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060327 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060425 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060613 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060719 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060808 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060814 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110818 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120818 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130818 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |