[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP3739284B2 - 液晶表示装置 - Google Patents

液晶表示装置 Download PDF

Info

Publication number
JP3739284B2
JP3739284B2 JP2001002005A JP2001002005A JP3739284B2 JP 3739284 B2 JP3739284 B2 JP 3739284B2 JP 2001002005 A JP2001002005 A JP 2001002005A JP 2001002005 A JP2001002005 A JP 2001002005A JP 3739284 B2 JP3739284 B2 JP 3739284B2
Authority
JP
Japan
Prior art keywords
liquid crystal
crystal display
circuit
power supply
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001002005A
Other languages
English (en)
Other versions
JP2002207458A (ja
Inventor
康彦 山岸
智秀 大平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2001002005A priority Critical patent/JP3739284B2/ja
Publication of JP2002207458A publication Critical patent/JP2002207458A/ja
Application granted granted Critical
Publication of JP3739284B2 publication Critical patent/JP3739284B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、液晶表示装置に係わり、特に、液晶表示装置に異常信号が入力された場合に、表示画面の乱れなどを防止する液晶表示装置に関する。
【0002】
【従来の技術】
図7は、従来の液晶表示装置の概略構成を示すブロック図である。
図7に示すように、従来の液晶表示装置40は、液晶表示パネル1と、ゲートドライバ部2、ソースドライ部3と、表示制御回路41と、電源回路6とを具備する。
ここで、ゲートドライバ部2には、複数個のゲートドライバが配置され、また、ソースドライバ部3には、複数個のソースドライバ(または、ドレインドライバともいう)が配置される。
パーソナルコンピュータ(PC;以下、パソコンと称する。)本体39から液晶表示装置40に送出されるI/F信号は、表示制御回路41に入力され、表示制御回路41において、タイミング調整と、液晶表示パネル1の各画素の液晶に直流電圧が印加されないようにする(交流化)ための表示制御信号を生成し、これらの表示制御信号と表示データとをソースドライ部3の各ドライバ、また、表示制御信号をゲートドライバ部2の各ドライバに送出することにより、液晶表示パネル1の表示画面に画像が表示される。
ここで、パソコン本体39から送出されるI/F信号には、TFT表示データ、ドットクロック(DCLK)、水平同期信号(Hsync)、垂直同期信号(Vsync)、およびディスプレイタイミング信号(DTMG)がある。
【0003】
液晶表示パネル1は、現在、XGA表示モードの解像度が1024×768のものが一般に広く使われており、以下説明においては、前記解像度を備えた液晶表示装置について述べる。
また、パソコン本体39と液晶表示装置40との間のI/F信号は、アナログ信号、または、ディジタル信号で伝送する方式があり、一般に、後者のディジタル伝送方式は、例えば、LVDS(Low Voltage Differential Signaling)インターフェースが広く使用されている。
このLVDSインターフェースでは、パソコン本体39にLVDSドライバIC(図示せず)を、液晶表示装置40にLVDSレシーバIC(図示せず)を配置し、パソコン本体39から送出されるI/F信号(前述した、TFT表示データ、ドットクロック(DCLK)、水平同期信号(Hsync)、垂直同期信号(Vsync)、ディスプレイタイミング信号(DTMG)など)を、低電圧の差動信号により転送するものである。
【0004】
【発明が解決しようとする課題】
例えば、パソコン本体39と液晶表示装置40との間のI/F信号の伝送方式として、前述したようなLVDSインターフェースを備えた液晶表示装置40において、電源投入後、パソコン本体39が起動するある一定期間、パソコン本体39から、液晶表示装置40の規格外の周波数やタイミングで信号が出力される場合があり、このような場合には、液晶表示パネル1に表示される表示画像が一時的に乱れる、または、液晶表示パネル1に画像が表示されなくなる現象が発生する。
例えば、液晶表示装置40は、液晶表示パネル1の各画素の液晶に直流電圧が印加されないように、表示制御回路41で交流化を行なっているが、パソコン本体39の起動時にドットクロック(DCLK)が一時的に停止する場合があり、この場合には、表示制御回路41において、交流化を行うための表示制御信号が生成できなくなり、ゲートドライバ部2およびソースドライバ部3の各ドライバに表示制御信号を送出することができなくなる。
その結果、液晶表示パネル1の各画素の液晶に直流電圧が印加され、液晶が劣化するという問題が生じる。
【0005】
また、一時的にも、液晶表示パネル1の各画素の液晶に直流電圧が印加されると、液晶表示パネル1に表示する画像を代えても、以前表示された画像が焼き付いた状態で残り、液晶表示パネル1に表示される表示画像の表示品質を低下させる。
また、パソコン本体39は、一般に、VESA(Video Electronics Standards Association)で規定されたドットクロック(DCLK)が25.175MHz、解像度が640×480のVGA表示モードから、ドットクロック(DCLK)が65MHz、解像度が1024×768のXGA表示モードに遷移しながら起動する。
その際、クロック切り替え時に周波数が不安定となり、垂直同期信号のn倍の期間に渡って、ドットクロック(DCLK)、水平同期信号、および垂直同期信号の周波数が、液晶表示装置40の規定範囲外まで任意に可変することが原因となり、結果して、表示制御回路41で生成される信号に、タイミングエラーが発生し、液晶表示パネル1の表示画面の横方向または縦方向にスジ状ノイズ、フリッカが生じるという問題点があった。
【0006】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、液晶表示装置において、外部から入力される外部クロックが停止した場合に、液晶表示素子に直流電圧が印加されるのを防止することが可能となる技術を提供することにある。
本発明の他の目的は、液晶表示装置において、外部から入力される外部クロックの周波数が規定範囲外の周波数となった場合に、液晶表示素子の表示画面の画面乱れを防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【0007】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、複数の画素を有する液晶表示素子と、前記液晶表示素子の前記画素を駆動する駆動手段と、前記駆動手段に表示データ、表示制御信号を送出する表示制御装置と、前記駆動手段に電源電圧を供給する電源回路と、前記電源回路と前記駆動手段との間に設けられるスイッチ手段とを具備する液晶表示装置に適用される。
本発明において、前記表示制御装置は、あるサンプリング期間内に、外部から入力される外部クロックのクロック数をカウントするカウンタと、前記カウンタでのカウント値が0の場合に、前記スイッチ手段に対して、前記スイッチ手段をオフとする制御信号を送出する判定手段とを有する。
【0008】
前記手段によれば、前記表示制御装置は、あるサンプリング期間内に、外部から入力される外部クロックのクロック数をカウントし、カウント値が0の場合に、前記スイッチ手段に対して、前記スイッチ手段をオフとする制御信号を送出して、前記電源回路から前記駆動手段に対する電源電圧の供給をオフとする。
これにより、外部から入力される外部クロックが停止した場合に、液晶表示素子に直流電圧が印加されるのを防止することが可能となる。
【0009】
また、本発明は、複数の画素を有する液晶表示素子と、前記液晶表示素子の前記画素を駆動する駆動手段と、前記駆動手段に表示データ、表示制御信号を送出する表示制御装置と、前記駆動手段に電源電圧を供給する電源回路とを具備する液晶表示装置に適用される。
本発明において、前記表示制御装置は、あるサンプリング期間内に、外部から入力される外部クロックのクロック数をカウントするカウンタと、Nを前記カウンタでの前記サンプリング期間内における、前記外部クロックの正規なクロック数、Nminを前記Nのクロック数に基づき予め決定され、Nより小さな数、Nmaxを前記Nのクロック数に基づき予め決定され、Nより大きな数とするとき、前記カウンタでのカウント値(N0)が、N0<Nmin、あるいは、N0>Nmaxのときに、「黒」あるいは「白」の表示データを前記駆動手段に対して送出する判定手段とを有する。
【0010】
前記手段によれば、前記表示制御装置は、あるサンプリング期間内に、外部から入力される外部クロックのクロック数をカウントし、カウント値(N0)が、N0<Nmin、あるいは、N0>Nmaxのときに、「黒」あるいは「白」の表示データを前記駆動手段に対して送出する。
ここで、Nminは、前記カウンタでの前記サンプリング期間内における、前記外部クロックの正規なクロック数(N)に基づき予め決定され、Nより小さな数、Nmaxは、前記Nのクロック数に基づき予め決定され、Nより大きな数である。
これにより、外部から入力される外部クロックの周波数が規定範囲外の周波数となった場合に、液晶表示素子の表示画面は、「黒」あるいは「白」の表示画面となるので、表示画面の画面乱れを防止することが可能となる。
【0011】
本発明の好ましい実施の形態では、前記表示制御装置の外部あるいは内部に設けられる発振回路を備え、前記表示制御装置の前記カウンタは、前記発振回路から出力される出力信号、あるいは、n(n≧2)分周された前記発振回路から出力される出力信号が、Hレベル(またはLレベル)の間、前記外部クロックのクロック数をカウントすることを特徴とする。
本発明の好ましい実施の形態では、前記電源回路は発振回路を有し、前記表示制御装置の前記カウンタは、前記電源回路の前記発振回路から出力される出力信号、あるいは、n(n≧2)分周された前記電源回路の前記発振回路から出力される出力信号が、Hレベル(またはLレベル)の間、前記外部クロックのクロック数をカウントすることを特徴とする。
本発明の好ましい実施の形態では、前記表示制御装置の前記カウンタは、前記電源回路の内部で生成されるパルス信号、あるいは、n(n≧2)分周された前記電源回路の内部で生成されるパルス信号が、Hレベル(またはLレベル)の間、前記外部クロックのクロック数をカウントすることを特徴とする。
【0012】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図1は、本発明の実施の形態の液晶表示装置の概略構成を示す図である。
本実施の形態の液晶表示装置42は、液晶表示パネル1と、ゲートドライバ部2と、ソースドライバ部3と、表示制御回路4と、液晶表示パネル1を駆動するために必要な内部電源を生成する電源回路6と、前記電源回路の出力のON/OFF制御するスイッチ回路38と、前記電源回路6のパルス制御信号を表示制御回路4の電源レベルに変換するバッファ回路(または、レベル変換回路)5とを有する。
本実施の形態の液晶表示装置42も、図7に示す従来の液晶表示装置40と同様に、LVDSI/F入力に対応した液晶表示装置42である。
また、液晶表示パネル1は、マトリクス状に配置された画素を有する。
【0013】
図1に示す電源回路6は、各画素を駆動するために必要な内部電源電圧、例えば、+15V,+20V,−5V等の電圧を、+3Vの入力電圧から生成して、ゲートドライバ部2およびソースドライバ部3の各ドライバに供給する。
内部電源電圧を生成するために、電源回路6は、ある一定周波数のパルス制御信号で駆動されている。
本実施の形態の液晶表示装置42は、前述一定周波数のパルス制御信号により生成されるパルス信号を表示制御回路4に入力し、表示制御回路4において、前記一定周波数のパルス信号に基づき、外部から入力されるドットクロック(外部クロック;以下、単に、DCLKと称する。)の停止、および周波数が規定範囲外の周波数であることを検出する。
【0014】
まず、電源回路6のパルス信号を表示制御回路4に送るためのバッファ回路5の詳細手段について以下に述べる。
図2は、本実施の形態の電源回路、および、バッファ回路5の一例の回路構成示す回路図である。
図2に示す電源回路6は、Vinの入力電源電圧から、一般的な昇圧DC/DCコンバータ回路により、Vinより高い、Vo1の出力電圧を生成し、さらに、一般的なチャージポンプ回路(CP)18により、Vo1より高いVo2の出力電圧Vo2を生成する回路を表している。
具体的には、ダイオード7、インダクタ8、npn型トランジスタ(以下、NPNと称する。)9、平滑コンデンサ10からなる昇圧回路部と、パルス幅変調方式(以下、PWM(Pulse Width Modulation)と称する。)によるフィードバック制御を行なうIC回路13とで構成されている。
【0015】
このIC回路13は、発振器16(OSC)と、出力制御部17のブロックからなり、発振器16では、抵抗14、コンデンサ15の時定数により任意の電源制御周波数(一般的には、100KHz〜500KHzの発振周波数)を決定し、出力制御部17では、NPN9のON/OFF制御と、抵抗(11,12)によるフィードバック制御により、電源回路6からVo1の電源電圧を出力する。
ここで、出力制御部17は、発振器16からの一定周波数の出力電圧(または、出力電流)に応じて、NPN9をON/OFFするデューティー比を可変しており、NPN9のコレクタ側、つまり図中(A)点のインダクタ8とダイオード7との接続点には、Vo1より高い電圧のパルス信号が現われる。
このパルス信号を、表示制御回路4に伝送するためのバッファ回路5の構成について説明する。
【0016】
図2に示すバッファ回路5は、電源回路6とAC結合するためのカップリング・コンデンサ19、ダイオード20、NPN23、NPN23にバイアス電圧を印加するバイアス抵抗(21,22)、および、負荷抵抗24で構成されており、前述した(A)点のパルス信号を、表示制御回路4のVinの電源電圧レベルのパルス信号に変換する回路である。
このバッファ回路5では、コンデンサ19から入力されたパルス信号を、ダイオード20により、パルス信号のローレベルをダイオード20の順方向電圧(VF:約0.7V)以下にクランプし、このクランプ信号でNPN23をON/OFFさせる。
NPN23の負荷抵抗24は、表示制御回路4と同等の電圧(Vin)に接続されているため、入力されるパルス信号とは位相が180度異なり、かつ、電圧レベルが、0〜VCCのパルス信号(DDCLK)が得られる。
【0017】
本実施の形態において、前述のパルス信号(DDCLK)を得る手段として、前述したAC結合による手法以外に、IC回路13の発振器16の出力信号を直接利用するようにしてもよく、その場合の、バッファ回路5の回路構成を図3に示す。
図3に示す電源回路6は、図2に示す回路と同じ回路構成であるので、回路構成及び動作の説明を省略する。
図3に示すIC回路13の発振器16は、前述したように、抵抗14とコンデンサ15の時定数による充放電により発振周波数を決定しているが、この時、一般的なIC回路13において、図3の(A)点の電圧波形は、周波数一定で、且つ、0.7V以上の振幅の三角波となる。
この三角波を、バッファ回路5のバイアス抵抗25を経由して、NPN27のベース電極に印加することで、NPN27がON/OFFし、バッファ回路5に入力される小振幅の信号から、電圧レベルが、0〜VCCのパルス信号(DDCLK)が得られる。
【0018】
次に、バッファ回路5から出力されるパルス信号(DDCLK)を基に、表示制御回路4において、外部から入力されるドットクロック(DCLK)の停止、および、外部から入力されるドットクロック(DCLK)の周波数が規定範囲外の周波数であることを検出する異常検出回路について説明する。
図4は、本実施の形態の表示制御回路内の異常検出回路35の回路構成を示すブロック図である。
図4に示す異常検出回路35は、バッファ回路5から出力されるクロック信号(DDCLK)を分周する分周回路29と、分周回路29で分周されたパルス信号(D)とドットクロック(DCLK)との論理積をとる2入力AND回路31と、分周回路29で分周されたパルス信号(D)がHighレベル(以下、Hレベルと称する。)期間内に動作するカウンタ(CU1)回路30と、カウンタ回路30のカウント値から、ドットクロック(DCLK)の停止、および、ドットクロック(DCLK)の周波数が規定範囲外の周波数であることを判別する比較判定回路32と、判定信号等からデータのイネーブル制御信号を生成するための3入力AND回路と、ある一定時間遅延(TD1)を行なうカウンタ(CU2)回路34と、DDONP信号を生成する2入力AND回路36、TFT表示データをラツチし、遅延するフリップフロップ(例えば、以下、FFと称する。)37とを有する。
【0019】
図4に示すカウンタ回路34は、分周回路29で分周されたパルス信号のカウントが終了した時点で、出力信号(A)がHレベルとなる。
また、比較判定回路32は、ドットクロック(DCLK)が停止した場合、出力信号(B)がLowレベル(以下、Lレベルと称する。)、周波数が規定範囲外の周波数である場合に、出力信号(F)がHレベルとなる。
また、出力信号(B)、および出力信号(F)は、ドットクロック(DCLK)が正常である場合には、Hレベルの状態を維持する。
図4に示す異常検出回路35は、周波数が規定範囲外の周波数であるドットクロック(DCLK)が入力されると、FF回路37を制御して、ソースドライバに送出するTFT表示データを、「1」または「0」として、液晶表示パネル1の表示画面を、全て黒状態、あるいは、白状態の画面とする。
また、ドットクロック(DCLK)が停止すると、液晶表示パネル内の液晶層に直流電圧が印加されないように、スイッチ回路38をOFFとするDDONP信号を生成し、これにより、スイッチ回路38をOFFとして、電源回路6から、ゲートドライバ部2およびソースドライバ部3の各ドライバに供給する電源電圧を遮断する。
【0020】
前述した動作を、図5、図6に示すタイミングチャートを用いて説明する。
図5は、表示制御回路4に、周波数が規定範囲外の周波数であるドットクロック(DCLK)が入力された場合の、異常検出回路35の動作を説明するためのタイミングチャートである。
図5中の(A)、(D)、(E)、(F)の各信号は、図4中の出力信号(A)、出力信号(D)、出力信号(E)、出力信号(F)の各信号に対応する。
図5中のRESET信号は、表示制御回路4の電源が入力されるとLレベルからHレベルに遷移し、同時に、カウンタ回路34が、分周回路29で分周されたパルス信号を、TD1の時間分だけカウントし、出力信号(A)をHレベルにした後、カウンタ回路34は停止する。
この時、表示制御回路4には、正常なドットクロック(DCLK)が入力されているため、比較判定回路32の出力信号(B)がHレベルとなり、DDONP信号が、LレベルからHレベルに遷移する。
これにより、図1に示すスイッチ回路38がONし、電源回路6から、ゲートドライバ部2およびソースドライバ部3の各ドライバに電源電圧が供給されるので、液晶表示パネル1の表示画面に画像が表示される。
【0021】
図5中(D)の信号は、図4に示す分周回路29の分周比(n)をn=2とすれば、ドットクロック(DCLK)を2分周した信号が得られる。
AND回路31で、ドットクロック(DCLK)を2分周した信号と、ドットクロック(DCLK)との論理積を取った出力信号(E)を、カウンタ回路30でカウントする。
ここで、図5に示すように、表示制御回路4に入力されるドットクロック(DCLK)の周波数が、一時的に正常な周波数から規定範囲外の周波数になった場合、例えば、表示制御回路4におけるドットクロック(DCLK)の許容周波数範囲より低くなる、または、高くなった場合には、図5中の異常信号期間にカウンタ回路30でカウントされる値(N0)は、ドットクロック(DCLK)の周波数に依存して増滅する。
今、比較判定回路32にセットされた比較判定値の最小値をNmin、最大値をNmaxとすれば、カウンタ回路30のカウント値(N0)が、Nmin<N0<Nmaxの条件の場合、比較判定回路32は、入力されるドットクロック(DCLK)は正常と判定する。
【0022】
これに対して、異常信号期間では、N0<Nnin、あるいは、N0>Nmaxとなるため、比較判定回路32は、入力されるドットクロック(DCLK)は、異常であると判定し、比較判定回路32の出力信号(F)をHレベルからLレベルに変化させる。
出力信号(F)がLレベルになると、3入力AND回路33の出力信号がLレベルとなり、これにより、FF回路37の出力が、Lレベル(黒表示)、又はHレベル(白表示)にセットされる。
即ち、ソースドライバに送出されるTFT表示データが、「1」または「0」となり、液晶表示パネル1の表示画面は、黒状態、あるいは、白状態の画面となる。
これにより、異常信号期間内に、液晶表示パネル1の表示画面に、乱れた画像が表示されるの防止することが可能となる。
【0023】
なお、異常信号期間内に、DDONP信号をLレベルに変化させ、図1に示すスイッチ回路38をOFFとし、電源回路6から、ゲートドライバ部2およびソースドライバ部3の各ドライバに供給される電源電圧をOFFとしても良い。
しかしながら、この場合には、パソコン起動時に、規定範囲外の周波数のドットクロック(DCLK)が、ある低い周期で連続入力された場合、ゲートドライバ部2およびソースドライバ部3の各ドライバに供給される電源電圧のON/OFFが頻繁におこり、液晶表示パネル1の表示画面がフラッシュバックする問題がある。
したがって、本実施の形態のように、異常信号期間に、TFT表示データだけを制御し、液晶表示パネル1の表示画面に、乱れた画像が表示されるの防止するほうが好ましい。
【0024】
次に、ドットクロック(DCLK)が停止した場合の異常検出回路35の動作について図6を用いて説明する。
図6は、表示制御回路4に入力されるドットクロック(DCLK)が一時的に停止した場合の、異常検出回路35の動作を説明するためのタイミングチャートである。
図中(A)〜(E)の信号は、図4中に示した出力(A)、出力信号(B)、出力信号(C)、出力信号(D)、出力信号(E)、出力信号(F)の各信号に対応する。
ドットクロック(DCLK)が停止する信号停止期間においては、カウンタ回路30にクロックが入力されないため、カウンタ回路30のカウント値は、n=0となる。
カウント値が0の場合に、比較判定回路32では、信号停止と判定し、出力信号(B)をHレベルからLレベルに変化させる。
これにより、DDONP信号がHレベルからLレベルに変化するので、図1に示すスイッチ回路38がOFFとなり、電源回路6から電源電圧が、ゲートドライバ部2およびソースドライバ部3の各ドライバに供給されなくなり、液晶表示パネル1の各画素の液晶に直流電圧が印加されるのを防止することが可能となる。
【0025】
次に、ドットクロック(DCLK)が正常に入力されると、出力信号(B)はLレベルからHレベルになるが、同時に、比較判定回路32の出力信号(C)(出力信号(B)を微分した信号)により、カウンタ回路34のカウント値がクリアされるため、カウンタ回路34の出力信号(A)がLレベルとなり、DDONP信号はLレベルを維持する。
一方、カウンタ回路34は、再度、分周回路29で分周されたパルス信号を、TD1の時間分だけカウントし、出力信号(A)をHレベルにした後、カウンタ回路34は停止する。
その結果として、DDONP信号がHレベルとなり、電源回路6から、ゲートドライバ部2およびソースドライバ部3の各ドライバに、電源電圧が供給されるので、液晶表示パネル1の表示画面に画像が表示される。
このように、本実施の形態では、ドットクロック(DCLK)の停止を判別することができるので、例えば、パソコンで使用されるサスペンドモード等の省電力制御を簡単に実行することが可能となる。
【0026】
この場合に、一時的に、正常→信号停止→正常が早い周期で連続すると、この周期で、電源回路6から、ゲートドライバ部2およびソースドライバ部3の各ドライバに供給される電源電圧もON/OFFし、液晶表示パネル1の表示画面がフラッシュバックするだけでなく、電源ON時に流れる過大な突入電流により、電源回路6の回路寿命が低下する問題が発生する。
本実施の形態においては、DDONP信号がHレベルとなる時点を、前述した周期より長いTD1の時間だけを遅延させて、この問題を回避している。
なお、前述の説明では、電源回路6の内部で生成されるパルス信号の電圧レベルを、バッファ回路5でレベル変換して、パルス信号(DDCLK)を生成し、このパルス信号(DDCLK)を、表示制御回路4の異常検出回路35に入力して、外部から入力されるドットクロック(DCLK)の停止状態、あるいは、外部から入力されるドットクロック(DCLK)が規定範囲外の周波数である状態を検出する場合について説明したが、本発明はこれに限定されるものではなく、表示制御回路4の外部、または内部に、新たに発振回路を設け、この発振回路の出力をパルス信号(DDCLK)としてもよい。
【0027】
ただし、電源回路6はパルス制御信号が必要とされ、その内部に、発振回路を内蔵するのが一般的であり、本実施の形態のように、電源回路6の内部で生成されるパルス信号をパルス信号(DDCLK)とするほうが効率的である。
さらに、前述の説明では、本発明をTFT方式の液晶表示装置に適用した場合について説明したが、本発明はこれに限定されるものではなく、例えば、STN方式の液晶表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0028】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
(1)本発明の液晶表示装置によれば、外部から入力される外部クロックが停止した場合に、液晶表示素子に直流電圧が印加されるのを防止することが可能となる。
(2)本発明の液晶表示装置によれば、外部から入力される外部クロックの周波数が規定範囲外の周波数となった場合に、液晶表示素子の表示画面の画面乱れを防止することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態の液晶表示装置の概略構成を示す図である。
【図2】本発明の実施の形態の電源回路、および、バッファ回路の一例の回路構成示す回路図である。
【図3】本発明の実施の形態のバッファ回路の他の例の回路構成示す回路図である。
【図4】本発明の実施の形態の表示制御回路内の異常検出回路の回路構成を示すブロック図である。
【図5】本発明の実施の形態の表示制御回路に、周波数が規定範囲外の周波数であるドットクロック(DCLK)が入力された場合の、異常検出回路の動作を説明するためのタイミングチャートである。
【図6】本発明の実施の形態の表示制御回路に入力されるドットクロック(DCLK)が一時的に停止した場合の、異常検出回路の動作を説明するためのタイミングチャートである。
【図7】従来の液晶表示装置の概略構成を示すブロック図である。
【符号の説明】
1…液晶表示パネル、2…ゲートドライバ部、3…ソースドライバ部、4,41…表示制御回路、5…バッファ回路、6…電源回路、7,20…ダイオード、8…インダクタ、9,23,27…npn型トランジスタ、10,15,19…コンデンサ、11,12,14,21,22,24,25,26,28…抵抗、13…IC回路、16…発振器(OSC)、17…出力制御部、18…チャージポンプ回路(CP)29…分周回路、30…カウンタ回路(CU1)、31,36…2入力AND回路、32…比較判定回路、33…3入力AND回路、34…カウンタ回路(CU2)、35…異常検出回路、37…フリップフロップ回路(FF)、38…スイッチ回路、39…パーソナルコンピュータ本体、40,42…液晶表示装置。

Claims (4)

  1. 複数の画素を有する液晶表示素子と、
    前記液晶表示素子の前記画素を駆動する駆動手段と、
    前記駆動手段に表示データ、表示制御信号を送出する表示制御装置と、
    前記駆動手段に電源電圧を供給する電源回路と、
    前記電源回路と前記駆動手段との間に設けられるスイッチ手段とを具備する液晶表示装置であって、
    前記表示制御装置は、あるサンプリング期間内に、外部から入力される外部クロックと、液晶表示装置内で生成され、前記外部クロックよりも低い周波数の内部クロックとの論理積の結果をカウントするカウンタと、
    前記カウンタでのカウント値が0の場合に、前記スイッチ手段に対して、前記スイッチ手段をオフとする制御信号を送出し、前記カウント値が前記外部クロックの周波数が規定範囲外であることを示す場合に、前記液晶表示素子に「黒」あるいは「白」の表示を行わせるような制御を行う判定手段とを有することを特徴とする液晶表示装置。
  2. 複数の画素を有する液晶表示素子と、
    前記液晶表示素子の前記画素を駆動する駆動手段と、
    前記駆動手段に表示データ、表示制御信号を送出する表示制御装置と、
    前記駆動手段に電源電圧を供給する電源回路とを具備する液晶表示装置であって、
    前記表示制御装置は、あるサンプリング期間内に、外部から入力される外部クロックと、液晶表示装置内で生成され、前記外部クロックよりも低い周波数の内部クロックとの比較結果をカウントするカウンタと、
    前記カウンタのカウント値から、前記外部クロックが規定範囲周波数であるか否かを判別する比較判定回路とを有することを特徴とする液晶表示装置。
  3. 前記比較判定回路は、前記カウンタのカウント値より、前記外部クロックの周波数が規定範囲外であることを示す場合に、前記液晶表示素子に「黒」あるいは「白」の表示を行わせるような制御を行うことを特徴とする請求項2に記載の液晶表示装置。
  4. 前記電源回路は発振回路を有し、
    前記内部クロックは、前記電源回路の前記発振回路から出力される出力信号、あるいは、n(n≧2)分周された前記電源回路の前記発振回路から出力される出力信号であり、
    前記カウンタは、前記内部クロックが、Hレベル(またはLレベル)の間、前記外部クロックのクロック数をカウントすることを特徴とする請求項1ないし請求項3の何れか1項に記載の液晶表示装置。
JP2001002005A 2001-01-10 2001-01-10 液晶表示装置 Expired - Fee Related JP3739284B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001002005A JP3739284B2 (ja) 2001-01-10 2001-01-10 液晶表示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001002005A JP3739284B2 (ja) 2001-01-10 2001-01-10 液晶表示装置

Publications (2)

Publication Number Publication Date
JP2002207458A JP2002207458A (ja) 2002-07-26
JP3739284B2 true JP3739284B2 (ja) 2006-01-25

Family

ID=18870576

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001002005A Expired - Fee Related JP3739284B2 (ja) 2001-01-10 2001-01-10 液晶表示装置

Country Status (1)

Country Link
JP (1) JP3739284B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005017870A1 (ja) * 2003-08-14 2005-02-24 Fujitsu Limited 表示制御装置および表示制御方法
JP4785354B2 (ja) * 2004-06-28 2011-10-05 キヤノン株式会社 画像表示装置、画像表示システム、電子装置
JP2006267230A (ja) * 2005-03-22 2006-10-05 Mitsubishi Electric Corp デジタル映像伝送装置
KR20070080720A (ko) * 2006-02-08 2007-08-13 삼성전자주식회사 신호 처리 장치, 액정 표시 장치 및 액정 표시 장치의테스트 시스템
JP2008176730A (ja) * 2007-01-22 2008-07-31 Ricoh Co Ltd 画像形成装置及びその制御方法
JP5241361B2 (ja) * 2008-07-22 2013-07-17 ラピスセミコンダクタ株式会社 フェイルセーフ回路及び制御回路
JP7119948B2 (ja) * 2018-11-28 2022-08-17 セイコーエプソン株式会社 回路装置、電気光学装置、電子機器及び移動体

Also Published As

Publication number Publication date
JP2002207458A (ja) 2002-07-26

Similar Documents

Publication Publication Date Title
CN100511378C (zh) 背光驱动装置和使用其驱动背光的方法
US8373643B2 (en) Frequency synthesis and synchronization for LED drivers
US7170501B2 (en) Coordinate inputting apparatus
EP1209955B1 (en) Liquid crystal display back-lighting circuit
KR100537534B1 (ko) 순차 버스트 모드 활성화 회로
US20200387211A1 (en) Display device and display system with power-saving mechanism
CN106782411B (zh) 预充电时间调节装置、方法、显示驱动电路和显示装置
KR101108173B1 (ko) 액정 표시 장치와 이의 구동 장치 및 구동 방법
US20050093463A1 (en) Power supply system and liquid crystal display device having the same
US20110193648A1 (en) Pulse width modulation with effective high duty resolution
US20030234778A1 (en) Apparatus for and method of reducing energy consumption
JP3739284B2 (ja) 液晶表示装置
US20040207620A1 (en) Power supply, liquid crystal display device, and method of driving the same
US7561154B2 (en) Power supply circuit and display system
JP2001109418A (ja) 画像表示装置およびその制御方法
JP4300810B2 (ja) 放電灯点灯装置
JP2001282189A (ja) 液晶表示装置
JPH10213789A (ja) 液晶表示装置
JP2872958B2 (ja) 蛍光灯調光装置及びこの装置を有する液晶表示装置
JP4123766B2 (ja) 調光制御装置
JP3494611B2 (ja) 表示装置およびその電源回路
TWI397315B (zh) 顯示裝置之調整方法及調整裝置
US6414676B1 (en) System for controlling a liquid-crystal display screen
KR20050062119A (ko) 드라이버 ic 파워 시퀀스 제어장치 및 방법
KR20050073993A (ko) 비디오 뮤트 장치 및 그의 비디오 뮤팅 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041130

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041207

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050531

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050727

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051101

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051101

R150 Certificate of patent or registration of utility model

Ref document number: 3739284

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091111

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101111

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111111

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111111

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111111

Year of fee payment: 6

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313121

Free format text: JAPANESE INTERMEDIATE CODE: R313115

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111111

Year of fee payment: 6

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121111

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121111

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131111

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees