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JP3709297B2 - 半導体デバイスのコンタクトホールの形成方法 - Google Patents

半導体デバイスのコンタクトホールの形成方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は半導体デバイスの製造に関し、特に絶縁層を選択的にエッチングして2重傾斜(double slope)を有するようにした半導体デバイスのコンタクトホール及びその形成方法に関する。
【0002】
【従来の技術】
一般に、DRAM等のデバイスにおいて金属配線を形成する工程時に、金属配線を導電性物質層上に窒化膜を形成させたキャップ構造にし、さらにそのキャップ構造に窒化物層を堆積させてエッチングすることによって側壁を形成して、コンタクトホールの形成時にキャップ層と側壁をエッチング防止膜として用いる。
【0003】
以下、添付図面に基づき従来の技術の半導体デバイスのコンタクトホール形成方法を説明する。
図1は、従来の技術を用いたコンタクトホール形成方法を示す工程断面図である。
従来のコンタクトホールの形成工程は、まず、図1aに示すように、半導体基板11上に下部配線を形成するための導電性物質層12を形成し、導電性物質層12上に第1窒化膜層13を形成する。次いで、第1窒化膜層13上にフォトレジストを塗布した後、露光及び現像工程でパターニングして第1マスクパターン層14を形成する。
【0004】
図1bに示すように、第1マスクパターン層14をマスクに用いて第1窒化膜層13及び導電性物質層12を選択的にエッチングして第1窒化膜パターン13a及び下部配線12aを形成する。
図1cに示すように、第1マスクパターン層14を除去し、第1窒化膜パターン13aと下部配線12aを含む半導体基板11の全面に第2窒化膜層15を形成する。
【0005】
図1dに示すように、第2窒化膜層15をエッチバックして、第1窒化膜パターン13a及び下部配線12aの両側面に第2窒化膜側壁15aを形成する。
図1eに示すように、第2窒化膜側壁15aと第1窒化膜パターン13aとにより囲まれた下部配線12aを含む半導体基板11の全面に、SOG等からなる平坦化用絶縁層16を形成する。次いで、平坦化用絶縁層16上にフォトレジストを塗布した後、露光及び現像工程で第2マスクパターン層17を形成する。
そして、図1fに示すように、第2マスクパターン層17をマスクに用いてSACでコンタクトホール18を形成する。
【0006】
かかる従来の技術の半導体デバイスのコンタクトホール形成工程は、金属配線としての下部配線12aの上部にキャップ層としての窒化膜を、かつそれらの側面部へ側壁としての窒化膜をエッチング防止膜として形成する。このとき、配線間の短絡を防止するためのキャップ層として用いられる窒化膜の厚さを厚くしてエッチング選択比を高める。
以後工程は図示してないが、コンタクトホールの内部に導電性プラグを形成し、導電性プラグを介して下部配線と電気的に連結される上部配線を形成する。
【0007】
【発明が解決しようとする課題】
しかし、上記したような従来の半導体デバイスのコンタクトホール形成方法では次のような問題点があった。
第1に、導電性物質層のキャップ層として用いられる窒化膜層の厚さの増加は工程時間の増加をもたらし、配線の側面での窒化膜の厚さの増加はデザインルールの縮小に限界が生ずるようになる。
第2に、導電性物質層を囲んでキャップ層を形成しなければならないため、全体工程にかかる時間及びコストが増加する。
【0008】
本発明は上記の問題点を解決するためになされたものであり、その目的とするところは、コンタクトホールの工程時間及びステップを短縮し、デバイスの信頼性を向上させるようにした、半導体デバイスのコンタクトホール及びその形成方法を提供することにある。
【0009】
【課題を解決するための手段】
上記目的を達成するための本発明の半導体デバイスのコンタクトホールは、共に傾斜している孔からなる上側部分と下側部分とからなり、上側部分の傾斜が下側部分の傾斜より急峻であることを特徴とする。
【0010】
又、上記目的を達成するための本発明の半導体デバイスのコンタクトホール形成方法は、半導体基板上に導電性物質層を形成し、導電性物質層上に第1マスクパターン層を形成する段階と、第1マスクパターン層をマスクに用いて導電性物質層を選択的に除去して下部配線を形成する段階と、第1マスクパターン層を除去し、下部配線を含む半導体基板の全面に平坦化用絶縁層を形成する段階と、平坦化用絶縁層上に第2マスクパターン層を形成する段階と、第2マスクパターン層をマスクに用いたプラズマエッチングで平坦化用絶縁層を所定の深さにエッチングし、エッチングされた側面と底面の周辺部にポリマー層が蓄積されるようにしながら1次傾斜を有するコンタクトホールの上側部を形成する段階と、上側部に蓄積されたポリマー層と第2マスクパターン層をマスクに用いて、半導体基板の表面の所定部分が露出されるように2次傾斜を有するコンタクトホールの下側部を形成する段階とを備えることを特徴とする。
【0011】
【発明の実施の形態】
以下、添付図面に基づき本発明の半導体デバイスのコンタクトホール及びその形成方法を詳細に説明する。
図2は本発明実施形態の半導体デバイスのコンタクトホールを示す構造断面図である。
図2に示すように、半導体基板21上に一定の間隙をあけて下部配線22aが形成されており、その下部配線22aを含む半導体基板21の全面に平坦化用絶縁層24が形成されている。その平坦化用絶縁層24に半導体基板21の表面の所定部分が露出されるようにコンタクトホール26が形成されるが、本実施形態の場合その形状は図示のように、従来のようにまっすぐな孔とせずに内側面が傾斜した孔とし、しかも上側部と下側部とその傾斜が異なるようにした。その上上側部と下側部とを連続させずにその間に平坦な部分を形成させている。
本実施形態においては上側部の傾斜を83〜88゜とし、下側部の傾斜を73〜83゜とした。また下側部の開口(上端)は上端部の開口(上端)よりも60〜70%程度小さい径又は幅に形成される。そして、上端部と下端部との境界は下部配線22aの上面より高くしている。なお、この傾斜角度は基板から孔の壁までの絶縁物の側での傾斜である。したがって、角度が大きい上側が孔の斜面としては急峻である。
【0012】
図3は本実施形態のコンタクトホール形成方法を示す工程断面図であり、図4は本実施形態の2重傾斜を有するコンタクトホールの形成工程を詳細に説明する構造断面図である。
まず、図3aに示すように、半導体基板21上に下部配線を形成するための導電性物質層22を形成し、導電性物質層22上にフォトレジストを塗布した後、露光及び現像工程でパターニングして第1マスクパターン層23を形成する。
図3bに示すように、第1マスクパターン層23をマスクに用いて導電性物質層22を選択的にエッチングして下部配線22aを形成する。
【0013】
図3cに示すように、第1マスクパターン層23を除去し、下部配線22aを含む半導体基板21の全面にILD(Inter Layer Directic)等を用いて平坦化用絶縁層24を形成する。次いで、平坦化用絶縁層24上にフォトレジストを塗布した後、露光及び現像工程でパターニングして第2マスクパターン層25を形成する。
図3dに示すように、第2マスクパターン層25をマスクに用いてプラズマエッチングして、半導体基板21の表面の所定部分が露出されるように83〜88゜の1次傾斜、73〜83゜の2次傾斜を有するコンタクトホール26を形成する。
【0014】
その際、第2マスクパターン層25をマスクに用いて平坦化用絶縁層24を所定の深さだけ除去して1次傾斜を有するトレンチを形成し、次いで1次傾斜よりも緩慢な2次傾斜で半導体基板21の表面を露出させるコンタクトホール26を形成してもよい。
【0015】
以後工程は図示してないが、ポリマー層を除去し、1、2次傾斜を有するコンタクトホールの内部に導電性物質層としてプラグを形成し、プラグを介して基板の導電部と電気的に連結される上部配線を形成する。本実施形態のコンタクトホールは2重傾斜形状とされているので、プラグの形成などの工程でのステップカバーレッジが改善される。
ここで、1次、2次傾斜を有するコンタクトホール26をプラズマエッチングで形成すると、コンタクトホールの側面及び底面に反応ガスとエッチング面との反応によりポリマー層が発生する。
【0016】
すなわち、図4に示すように、第2マスクパターン層25をマスクに用いてプラズマエッチングを行うと、最初は第2マスクパターン層25のマスクサイズの幅に所定の深さまで1次傾斜を有するコンタクトホールの上側部が形成される。所定の深さに至ると、1次傾斜を有するコンタクトホールの上端部の側面や底面に蓄積されたポリマー層27が一種の側壁の役割を果たすため、プラズマイオンやラジカル等がポリマー層27を通過せずに1次傾斜を有するコンタクトホールの上端部の底面に集中する。これにより、2次傾斜が発生し出し、ポリマー層27を形成しているコンタクトホールの底面の中央がエッチングされることにより、コンタクトホールの上端部よりも60〜70%程度小さいコンタクトホールの下側部が形成される。このような特性は、ポリマーの発生の少ない反応ガスを好む一般的なコンタクト工程とは異なり、反応に必要な設備の条件や反応ガスなどをポリマー層を形成し易いものを選択する。
【0017】
一方、プラズマエッチング時の適用条件は1〜10mTの圧力、500〜1500WのRFパワー、1000〜2000Wのバイアスパワーの範囲であり、反応ガスとしてはCHF3、C2HF5、C48 などを一定の割合に混ぜ合わせた混合ガスを用いる。この際、反応ガスとして用いられるCHF3:C2HF5:C48 の比が2:2:0.8〜1.2である場合、上から下に向かってコンタクトホールの全体深さの1/3地点から2次傾斜が発生し、2:2:0.5〜0.7の場合には1/2地点から2次傾斜が発生し、そして2:2:0〜0.4の場合には2/3地点から2次傾斜が発生する。
【0018】
図5は本発明の2重傾斜を有するコンタクトホールの形成時における反応ガスの比を決定する要因を示す図である。
図5に示すように、反応ガスの比を決定する要因は、コンタクトホールの幅、コンタクトホールの深さ、コンタクトホールの表面積(長さ方向の場合)、絶縁層の膜質等である。例えば、コンタクトホールの幅が大きいほど、CHF3、C2HF5 はそのまま保持し、C48の比のみを上昇させる。コンタクトホールの深さが深いほど、CHF3、C2HF5はそのまま保持し、C48 の比のみを減少させる。そして、コンタクトホールの表面積が広いほど、CHF3 とC48を減少させ、C2HF5は保持する。絶縁膜が堅ければ堅いほど、CHF3 はそのまま保持し、C2HF5、C48は減少させる。なお、上記比の変更は上側部と下側部との位置からの上記した標準の比からの増減である。
【0019】
【発明の効果】
以上説明したように、本発明の半導体デバイスのコンタクトホール及びその形成方法においては次の効果がある。
請求項1〜4の発明によれば、コンタクトホールの上端部の幅又は径が下側部の幅又は径より広い2重傾斜構造を有することにより、以後工程でのステップカバーレッジを向上させることができる。
請求項5、6の発明によれば、一回のプラズマエッチングにて2重傾斜を有するコンタクトホールを形成することができるため、下部配線の短絡を防止するためのキャップ層に関連する工程を省略することが可能である。よって、工程の簡素化及びコストの低減を実現することができる。
請求項7の発明によれば、プラズマエッチング時に反応ガスの混合ガスを任意に調節することにより、1次傾斜、2次傾斜の位置を任意に調節することができる。
請求項8、9の発明によれば、各コンタクトホールの特性に基づいて反応ガスの混合比を任意に調節することにより、所望のコンタクトホールのサイズを得ることができる。
【図面の簡単な説明】
【図1】 従来の技術のSACを用いたコンタクトホール形成方法を示す工程断面図。
【図2】 本発明実施形態の半導体デバイスのコンタクトホールを示す構造断面図。
【図3】 本発明実施形態の半導体デバイスのコンタクトホール形成方法を示す工程断面図。
【図4】 本発明実施形態の1、2次傾斜を有するコンタクトホールの形成工程を詳細に説明する構造断面図。
【図5】 本発明実施形態の2重傾斜を有するコンタクトホールの形成時における反応ガスの比を決定する要因を示す図。
【符号の説明】
21 半導体基板
22 導電性物質層
22a 下部配線
23 第1マスクパターン層
24 平坦化用絶縁層
25 第2マスクパターン層
26 コンタクトホール
27 ポリマー層

Claims (5)

  1. 半導体基板上に導電性物質層を形成し、導電性物質層上に第1マスクパターン層を形成する段階と、
    前記第1マスクパターン層をマスクに用いて導電性物質層を選択的に除去して下部配線を形成する段階と、
    前記第1マスクパターン層を除去し、下部配線を含む半導体基板の全面に平坦化用絶縁層を形成する段階と、
    前記平坦化用絶縁層上に第2マスクパターン層を形成する段階と、
    前記第2マスクパターン層をマスクに用いたプラズマエッチングで平坦化用絶縁層を所定の深さにエッチングし、エッチングされた側面と底面の周辺部にポリマー層が蓄積されるようにしながら1次傾斜を有するコンタクトホールの上側部を形成する段階と、
    前記上側部に蓄積されたポリマー層と第2マスクパターン層をマスクに用いて、半導体基板の表面の所定部分が露出されるように2次傾斜を有するコンタクトホールの下側部を形成する段階を備え、前記1次傾斜が前記2次傾斜より急であることを特徴とする半導体デバイスのコンタクトホール形成方法。
  2. 前記平坦化用絶縁層のプラズマエッチングは、1〜10mTorrの圧力、500〜1500WのRFパワー、1000〜2000Wのバイアスパワーの範囲で行うことを特徴とする請求項記載の半導体デバイスのコンタクトホール形成方法。
  3. 前記平坦化用絶縁層のプラズマエッチングの反応ガスとして、CHF3、C2HF5、C48 を一定の割合に混ぜ合わせた混合ガスを用いることを特徴とする請求項記載の半導体デバイスのコンタクトホール形成方法。
  4. 前記混合ガスにおいて、前記コンタクトホールの幅が広くなるほど前記C48の混合比を高め、前記コンタクトホールの深さが深くなるほどC48の混合比を下げ、前記コンタクトホールの表面積が増加するほどCHF3とC48の混合比を高め、前記平坦化用絶縁層が固くなるほどC2HF5とC48の混合比を下げることを特徴とする請求項記載の半導体デバイスのコンタクトホール形成方法。
  5. 前記CHF3、C2HF5ガスの割合を同一に維持し、C48 ガスの割合を変化させることにより2次傾斜の形成位置を調節することを特徴とする請求項記載の半導体デバイスのコンタクトホール形成方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ITMI20020931A1 (it) * 2002-05-02 2003-11-03 St Microelectronics Srl Metodo per fabbricare circuiti elettronici integrati su un substrato semiconduttore
US6716766B2 (en) * 2002-08-22 2004-04-06 Micron Technology, Inc. Process variation resistant self aligned contact etch
JP7073984B2 (ja) * 2018-08-23 2022-05-24 株式会社デンソー 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3038950B2 (ja) * 1991-02-12 2000-05-08 ソニー株式会社 ドライエッチング方法
JPH05326462A (ja) * 1992-05-14 1993-12-10 Nippon Telegr & Teleph Corp <Ntt> 半導体集積回路の製造方法
JPH0766185A (ja) * 1993-08-27 1995-03-10 Nippondenso Co Ltd 半導体装置の製造方法
US5562801A (en) * 1994-04-28 1996-10-08 Cypress Semiconductor Corporation Method of etching an oxide layer
US5378654A (en) 1994-05-24 1995-01-03 United Microelectronics Corporation Self-aligned contact process
KR0161731B1 (ko) 1994-10-28 1999-02-01 김주용 반도체소자의 미세콘택 형성방법
US5739068A (en) * 1995-02-22 1998-04-14 Micron Technology, Inc. Semiconductor processing method of making electrical contact to a node received within a mass of insulating dielectric material
US5783496A (en) * 1996-03-29 1998-07-21 Lam Research Corporation Methods and apparatus for etching self-aligned contacts
KR100280622B1 (ko) * 1998-04-02 2001-03-02 윤종용 반도체 장치의 콘택 형성 방법
TW400617B (en) * 1998-12-15 2000-08-01 United Microelectronics Corp The manufacture method of node contact

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Publication number Publication date
US6326312B1 (en) 2001-12-04
KR19990058936A (ko) 1999-07-26
JPH11260755A (ja) 1999-09-24
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