JPH09205145A - 集積回路及びその製造方法 - Google Patents
集積回路及びその製造方法Info
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- JPH09205145A JPH09205145A JP8336534A JP33653496A JPH09205145A JP H09205145 A JPH09205145 A JP H09205145A JP 8336534 A JP8336534 A JP 8336534A JP 33653496 A JP33653496 A JP 33653496A JP H09205145 A JPH09205145 A JP H09205145A
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Abstract
(57)【要約】
【課題】 半導体集積回路の幾何学的形状の小さなビア
又はコンタクトを形成する方法及びそれによって製造さ
れた集積回路を提供することを目的とする。 【解決手段】 本発明の一実施形態によれば、導電性領
域（１４）の上側に存在する絶縁層（１６）の途中まで
貫通して開口（２０）を形成する。その開口（２０）の
側壁に沿って側壁スペーサ（２４）を形成する。開口
（２０）内の残存する絶縁層（１６）をエッチングして
その下側に存在する導電性領域（１４）を露出させる。
その結果得られる開口（３２）のコンタクト寸法は、最
近のホトリソグラフィ技術によってプリントすることの
可能な開口（２０）よりも寸法が小さい。
又はコンタクトを形成する方法及びそれによって製造さ
れた集積回路を提供することを目的とする。 【解決手段】 本発明の一実施形態によれば、導電性領
域（１４）の上側に存在する絶縁層（１６）の途中まで
貫通して開口（２０）を形成する。その開口（２０）の
側壁に沿って側壁スペーサ（２４）を形成する。開口
（２０）内の残存する絶縁層（１６）をエッチングして
その下側に存在する導電性領域（１４）を露出させる。
その結果得られる開口（３２）のコンタクト寸法は、最
近のホトリソグラフィ技術によってプリントすることの
可能な開口（２０）よりも寸法が小さい。
Description
【０００１】
【発明の属する技術分野】本発明は、大略、半導体集積
回路及びその製造方法に関するものであって、更に詳細
には、サブミクロンコンタクト及びビアを形成する技術
に関するものである。
回路及びその製造方法に関するものであって、更に詳細
には、サブミクロンコンタクト及びビアを形成する技術
に関するものである。
【０００２】
【従来の技術】集積回路設計、レイアウト及び製造の技
術分野において公知の如く、与えられた集積回路の製造
コストは所望の機能を実現するために必要とされるチッ
プ面積にかなり依存する。このチップ面積は、例えば、
金属−酸化物−半導体（ＭＯＳ）技術におけるゲート電
極等の活性構成要素、及び例えばＭＯＳソース及びドレ
イン領域やバイポーラエミッタ及びベース領域等の拡散
領域の幾何学的形状及び寸法によって画定される。これ
らの幾何学的形状及び寸法は、しばしば、業界において
使用可能な現在のホトリソグラフィ装置及び物質に依存
している。ホトリソグラフィにおいて使用される装置及
びマスクは、画像パターンをウエハ表面上へ投影させ
る。ＶＬＳＩ製造における重要な特性のうちの１つは、
密接した物体を識別するための分解能即ち光学系の能力
である。光学系の分解能は所要の最小装置寸法を達成す
る場合の主要な限界事項のうちの１つである。種々の装
置及び回路の水平方向の寸法を確立する場合に、設計条
件を充足し且つ回路パターンをウエハの表面上に正しく
整合させるためにパターンを形成せねばならない。サブ
ミクロンホトリソグラフィにおいてライン幅がますます
小さくなるにしたがい、ホトレジストにライン及びコン
タクト孔をプリントするためのプロセスはますます困難
なものとなる。
術分野において公知の如く、与えられた集積回路の製造
コストは所望の機能を実現するために必要とされるチッ
プ面積にかなり依存する。このチップ面積は、例えば、
金属−酸化物−半導体（ＭＯＳ）技術におけるゲート電
極等の活性構成要素、及び例えばＭＯＳソース及びドレ
イン領域やバイポーラエミッタ及びベース領域等の拡散
領域の幾何学的形状及び寸法によって画定される。これ
らの幾何学的形状及び寸法は、しばしば、業界において
使用可能な現在のホトリソグラフィ装置及び物質に依存
している。ホトリソグラフィにおいて使用される装置及
びマスクは、画像パターンをウエハ表面上へ投影させ
る。ＶＬＳＩ製造における重要な特性のうちの１つは、
密接した物体を識別するための分解能即ち光学系の能力
である。光学系の分解能は所要の最小装置寸法を達成す
る場合の主要な限界事項のうちの１つである。種々の装
置及び回路の水平方向の寸法を確立する場合に、設計条
件を充足し且つ回路パターンをウエハの表面上に正しく
整合させるためにパターンを形成せねばならない。サブ
ミクロンホトリソグラフィにおいてライン幅がますます
小さくなるにしたがい、ホトレジストにライン及びコン
タクト孔をプリントするためのプロセスはますます困難
なものとなる。
【０００３】半導体処理においては、半導体及び導電性
領域又は層を形成しその後に相互接続させてコンポーネ
ント即ち構成要素及び回路を形成する。リソグラフィプ
ロセスはこれらの領域を画定するためにパターンを使用
する。臨界的なステップのうちの１つは、絶縁層によっ
て分離されている異なるレベルにある２つの導電層の相
互接続であり、特に、これらの導電層のうちの一方がト
ップの即ち上部の金属層である場合である。現在のとこ
ろ、下側に存在する導電層は層間酸化膜層で被覆されて
おり、従ってその中にコンタクト又はビア（ｖｉａ）即
ち貫通孔を形成して選択した領域において下側に存在す
る導電層の表面を露出させる。次いで、上部の導電層を
パターン形成し且つコンタクト又はビアを介して下側に
存在する導電性物質と相互接続させる。この下側に存在
する導電性物質は、ポリシリコンからなる導電層又は金
属のいずれか又はシリコン表面自身の上又は内部の活性
区域を有することが可能である。
領域又は層を形成しその後に相互接続させてコンポーネ
ント即ち構成要素及び回路を形成する。リソグラフィプ
ロセスはこれらの領域を画定するためにパターンを使用
する。臨界的なステップのうちの１つは、絶縁層によっ
て分離されている異なるレベルにある２つの導電層の相
互接続であり、特に、これらの導電層のうちの一方がト
ップの即ち上部の金属層である場合である。現在のとこ
ろ、下側に存在する導電層は層間酸化膜層で被覆されて
おり、従ってその中にコンタクト又はビア（ｖｉａ）即
ち貫通孔を形成して選択した領域において下側に存在す
る導電層の表面を露出させる。次いで、上部の導電層を
パターン形成し且つコンタクト又はビアを介して下側に
存在する導電性物質と相互接続させる。この下側に存在
する導電性物質は、ポリシリコンからなる導電層又は金
属のいずれか又はシリコン表面自身の上又は内部の活性
区域を有することが可能である。
【０００４】コンタクトやビアを形成する場合の従来技
術の寸法の減少は主にホトリソグラフィ能力における改
良によって行なわれて来た。ウエハ表面上への画像パタ
ーンの適切な投影を達成するためにホトリソグラフィに
依存することはホトリソグラフィ装置の能力によって制
限され、特に、特徴寸法が継続して減少する場合にその
ことが言える。与えられた時点において技術を超え且つ
所要の技術の縮少を達成することは、新たなホトリソグ
ラフィ装置を必要とする場合がある。然しながら、技術
は継続して現在の装置に関する限界を押し広げている。
従って、現在のホトリソグラフィ能力より小さな装置寸
法を達成することが望ましい。
術の寸法の減少は主にホトリソグラフィ能力における改
良によって行なわれて来た。ウエハ表面上への画像パタ
ーンの適切な投影を達成するためにホトリソグラフィに
依存することはホトリソグラフィ装置の能力によって制
限され、特に、特徴寸法が継続して減少する場合にその
ことが言える。与えられた時点において技術を超え且つ
所要の技術の縮少を達成することは、新たなホトリソグ
ラフィ装置を必要とする場合がある。然しながら、技術
は継続して現在の装置に関する限界を押し広げている。
従って、現在のホトリソグラフィ能力より小さな装置寸
法を達成することが望ましい。
【０００５】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、サブミクロンコンタクト及
びビアを形成する技術を提供することを目的とする。
鑑みなされたものであって、サブミクロンコンタクト及
びビアを形成する技術を提供することを目的とする。
【０００６】本発明の別の目的とするところは、装置性
能を犠牲にすることなしに現在のホトリソグラフィ技術
で製造可能なものよりも小さな特徴寸法を有するコンタ
クト及びビアを製造する技術を提供することである。
能を犠牲にすることなしに現在のホトリソグラフィ技術
で製造可能なものよりも小さな特徴寸法を有するコンタ
クト及びビアを製造する技術を提供することである。
【０００７】本発明の更に別の目的とするところは、最
近のホトリソグラフィ装置でプリントすることの可能な
コンタクト寸法よりも小さなコンタクト寸法を有するコ
ンタクト及びビアを形成する技術を提供することであ
る。
近のホトリソグラフィ装置でプリントすることの可能な
コンタクト寸法よりも小さなコンタクト寸法を有するコ
ンタクト及びビアを形成する技術を提供することであ
る。
【０００８】本発明の更に別の目的とするところは、従
来の処理技術を使用する上述したような技術及びその結
果得られる装置を提供することである。
来の処理技術を使用する上述したような技術及びその結
果得られる装置を提供することである。
【０００９】
【課題を解決するための手段】本発明は、ビア及びコン
タクト開口の側部に沿って側壁スペーサを形成すること
によって、半導体装置構成体の小さな幾何学的形状のビ
ア及びコンタクトを形成する方法及びそれによって製造
される半導体装置構成体に組み込むことが可能である。
本発明の第一の実施形態によれば、導電性領域の上側に
存在する絶縁層を部分的に貫通して開口を形成する。そ
の開口の側部に沿って側壁スペーサを形成する。該側壁
スペーサの上部は開口内の残存する絶縁層の厚さにほぼ
等しい距離だけ絶縁層の上部より下側である。次いで、
絶縁層を異方性エッチングして導電性領域を露出させ
る。該絶縁層の上表面を実質的に等しい厚さだけエッチ
ステップにおいて除去し、その上表面を実質的に側壁ス
ペーサの上部と同一面状とさせることが可能である。
タクト開口の側部に沿って側壁スペーサを形成すること
によって、半導体装置構成体の小さな幾何学的形状のビ
ア及びコンタクトを形成する方法及びそれによって製造
される半導体装置構成体に組み込むことが可能である。
本発明の第一の実施形態によれば、導電性領域の上側に
存在する絶縁層を部分的に貫通して開口を形成する。そ
の開口の側部に沿って側壁スペーサを形成する。該側壁
スペーサの上部は開口内の残存する絶縁層の厚さにほぼ
等しい距離だけ絶縁層の上部より下側である。次いで、
絶縁層を異方性エッチングして導電性領域を露出させ
る。該絶縁層の上表面を実質的に等しい厚さだけエッチ
ステップにおいて除去し、その上表面を実質的に側壁ス
ペーサの上部と同一面状とさせることが可能である。
【００１０】別の実施形態によれば、絶縁層内の開口が
下側に存在する導電性領域を露出させる。該絶縁層の上
及び該開口内にコンフォーマルな即ち適合性のポリシリ
コン層を形成する。該ポリシリコンを酸化して該開口内
に厚い酸化膜を形成する。酸化されたポリシリコンを異
方性エッチングして酸化されたポリシリコンからなる側
壁スペーサを形成する。
下側に存在する導電性領域を露出させる。該絶縁層の上
及び該開口内にコンフォーマルな即ち適合性のポリシリ
コン層を形成する。該ポリシリコンを酸化して該開口内
に厚い酸化膜を形成する。酸化されたポリシリコンを異
方性エッチングして酸化されたポリシリコンからなる側
壁スペーサを形成する。
【００１１】更に別の実施形態によれば、絶縁層と導電
性領域との間にエッチストップ層を形成する。絶縁層内
の開口はエッチストップ層を露出させる。該絶縁層及び
該開口内のエッチストップ層の上に側壁スペーサ膜を形
成する。そのエッチストップ層及び側壁スペーサ膜は与
えられたエッチャントに対して同様のエッチング速度を
有しており且つエッチングした場合に下側に存在する導
電性領域を露出させる。このエッチストップは開口の側
壁に沿って及び絶縁層の下側に隣接した側壁スペーサと
エッチストップ層とを形成する。本発明は、最近のホト
リソグラフィ装置及びホトレジストで達成可能な幾何学
形状よりも一層小さなビア及びコンタクトの幾何学的形
状を与える。
性領域との間にエッチストップ層を形成する。絶縁層内
の開口はエッチストップ層を露出させる。該絶縁層及び
該開口内のエッチストップ層の上に側壁スペーサ膜を形
成する。そのエッチストップ層及び側壁スペーサ膜は与
えられたエッチャントに対して同様のエッチング速度を
有しており且つエッチングした場合に下側に存在する導
電性領域を露出させる。このエッチストップは開口の側
壁に沿って及び絶縁層の下側に隣接した側壁スペーサと
エッチストップ層とを形成する。本発明は、最近のホト
リソグラフィ装置及びホトレジストで達成可能な幾何学
形状よりも一層小さなビア及びコンタクトの幾何学的形
状を与える。
【００１２】
【発明の実施の形態】以下に説明する処理ステップ及び
構成は集積回路を製造するための完全な処理の流れを形
成するものではない。本発明は、現在当該技術分野にお
いて使用されている集積回路製造技術に関連して実施す
ることが可能なものであり、本発明を理解する上で必要
と思われる共通して実施するプロセスステップについて
重点的に説明する。添付の図面は製造過程における集積
回路の一部の概略断面図であって、本発明の重要な特徴
をよりよく示すために適宜拡縮して示してある。
構成は集積回路を製造するための完全な処理の流れを形
成するものではない。本発明は、現在当該技術分野にお
いて使用されている集積回路製造技術に関連して実施す
ることが可能なものであり、本発明を理解する上で必要
と思われる共通して実施するプロセスステップについて
重点的に説明する。添付の図面は製造過程における集積
回路の一部の概略断面図であって、本発明の重要な特徴
をよりよく示すために適宜拡縮して示してある。
【００１３】図１乃至５を参照して、本発明の第一実施
例に基づいて製造される集積回路の一部について説明す
る。図１は、ウエハの表面において部分的に製造した集
積回路構成体を概略断面で示してある。典型的に、絶縁
層１２が形成されて装置又は導電層を分離させる。例え
ば、絶縁層１２は基板表面１０におけるフィールド酸化
膜領域とすることが可能であり、又は当該技術分野にお
いて公知の如く、異なるレベルにおける導電性領域又は
層を分離するための層間誘電体層とすることが可能であ
る。導電層１４が絶縁層１２の上に存在しており、それ
は本発明において接続がなされるべき構成体である。絶
縁層１６は導電層１４の上側に設けられている。上述し
たように、絶縁層の上側に存在する導電層に対してコン
タクトを形成する場合について説明するが、本発明は基
板内の拡散部、ポリシリコン電極、メタルライン及び従
来の集積回路におけるその他の構成体でコンタクトを形
成する場合にも同様に適用可能なものである。更に、注
意すべきことであるが、本発明は異なる深さのコンタク
トが同一の平坦状の表面から同時的に形成されねばなら
ない平坦化プロセスと適合性を有している（例えば、拡
散部及びポリシリコンへのコンタクトは、両方とも二酸
化シリコンの同一の平坦化した表面から形成される）。
フィールド酸化膜領域又は層間誘電体層１２を形成する
ことは当業者にとって自明である。
例に基づいて製造される集積回路の一部について説明す
る。図１は、ウエハの表面において部分的に製造した集
積回路構成体を概略断面で示してある。典型的に、絶縁
層１２が形成されて装置又は導電層を分離させる。例え
ば、絶縁層１２は基板表面１０におけるフィールド酸化
膜領域とすることが可能であり、又は当該技術分野にお
いて公知の如く、異なるレベルにおける導電性領域又は
層を分離するための層間誘電体層とすることが可能であ
る。導電層１４が絶縁層１２の上に存在しており、それ
は本発明において接続がなされるべき構成体である。絶
縁層１６は導電層１４の上側に設けられている。上述し
たように、絶縁層の上側に存在する導電層に対してコン
タクトを形成する場合について説明するが、本発明は基
板内の拡散部、ポリシリコン電極、メタルライン及び従
来の集積回路におけるその他の構成体でコンタクトを形
成する場合にも同様に適用可能なものである。更に、注
意すべきことであるが、本発明は異なる深さのコンタク
トが同一の平坦状の表面から同時的に形成されねばなら
ない平坦化プロセスと適合性を有している（例えば、拡
散部及びポリシリコンへのコンタクトは、両方とも二酸
化シリコンの同一の平坦化した表面から形成される）。
フィールド酸化膜領域又は層間誘電体層１２を形成する
ことは当業者にとって自明である。
【００１４】本発明においては、導電層１４は相互接続
線として示してあり、それは、２，０００乃至７，００
０Åの程度の薄い層を付着形成することによって形成し
た金属又はドープしたポリシリコンからなる相互接続体
とすることが可能である。然しながら、上述したよう
に、導電層１４は、又、ポリシリコン電極又は基板内の
拡散部又は従来の集積回路におけるその他の構成体とす
ることも可能である。金属又はポリシリコンの場合に
は、例えばＣＶＤ、スタッパリング又は真空蒸着等の形
成する層と一貫性のある任意の適宜の付着プロセスを使
用することが可能である。導電層１４の不所望の領域は
標準的なホトリソグラフィ技術を使用してマスクし且つ
エッチングして図示した導電性ライン即ち相互接続体を
残存させる。ポリシリコンが好適な物質である場合に
は、それは、勿論、付着プロセス期間中に現場において
ドーピングさせるか又は付着形成した後にドーピングさ
せることが可能である。
線として示してあり、それは、２，０００乃至７，００
０Åの程度の薄い層を付着形成することによって形成し
た金属又はドープしたポリシリコンからなる相互接続体
とすることが可能である。然しながら、上述したよう
に、導電層１４は、又、ポリシリコン電極又は基板内の
拡散部又は従来の集積回路におけるその他の構成体とす
ることも可能である。金属又はポリシリコンの場合に
は、例えばＣＶＤ、スタッパリング又は真空蒸着等の形
成する層と一貫性のある任意の適宜の付着プロセスを使
用することが可能である。導電層１４の不所望の領域は
標準的なホトリソグラフィ技術を使用してマスクし且つ
エッチングして図示した導電性ライン即ち相互接続体を
残存させる。ポリシリコンが好適な物質である場合に
は、それは、勿論、付着プロセス期間中に現場において
ドーピングさせるか又は付着形成した後にドーピングさ
せることが可能である。
【００１５】絶縁層１６は最近の集積回路において有用
な任意の従来の絶縁体とすることが可能であり、好適に
は、単一層又は多層形態での二酸化シリコンを有するこ
とが可能である。後にコンタクト又はビア開口が貫通し
て形成される絶縁層１６の厚さは１．０μｍの程度であ
る。
な任意の従来の絶縁体とすることが可能であり、好適に
は、単一層又は多層形態での二酸化シリコンを有するこ
とが可能である。後にコンタクト又はビア開口が貫通し
て形成される絶縁層１６の厚さは１．０μｍの程度であ
る。
【００１６】図１においてホトレジスト層１８を絶縁層
１６の上に形成し且つそれを露光させ且つ現像して形成
すべきコンタクトに対して得ることの可能な最小のマス
クパターンを画定した状態を示してある。ホトレジスト
及びホトレジストを正確に整合させ且つ露光するために
使用される装置の分解能は開口２０の特定の寸法即ちコ
ンタクト寸法を決定する。現在の技術水準において、よ
り小さな画像を得ることの必要性が存在しており、従っ
てより小さなコンタクト寸法を達成するためにより小さ
なラインをプリントすることが可能であることの必要性
が存在している。その他の利点の中で、このことはデバ
イス即ち装置をより近付けさせて形成することを可能と
し、その際にデバイス即ち装置の完全性を低下させるこ
となしに集積度即ち密度を増加させることを可能として
いる。然しながら、今日の技術を鑑みた場合に、これら
のより小さな開口は現在のホトレジスト及び装置で達成
することは不可能な場合がある。ホトレジスト装置に関
する限界を継続して押し広げる技術的必要性が存在して
いる。
１６の上に形成し且つそれを露光させ且つ現像して形成
すべきコンタクトに対して得ることの可能な最小のマス
クパターンを画定した状態を示してある。ホトレジスト
及びホトレジストを正確に整合させ且つ露光するために
使用される装置の分解能は開口２０の特定の寸法即ちコ
ンタクト寸法を決定する。現在の技術水準において、よ
り小さな画像を得ることの必要性が存在しており、従っ
てより小さなコンタクト寸法を達成するためにより小さ
なラインをプリントすることが可能であることの必要性
が存在している。その他の利点の中で、このことはデバ
イス即ち装置をより近付けさせて形成することを可能と
し、その際にデバイス即ち装置の完全性を低下させるこ
となしに集積度即ち密度を増加させることを可能として
いる。然しながら、今日の技術を鑑みた場合に、これら
のより小さな開口は現在のホトレジスト及び装置で達成
することは不可能な場合がある。ホトレジスト装置に関
する限界を継続して押し広げる技術的必要性が存在して
いる。
【００１７】図２を参照すると、開口２０内において絶
縁層１６をエッチングして絶縁層を部分的に貫通するコ
ンタクト開口を形成する。該開口は、好適には、例えば
反応性イオンエッチング又はその他の適宜の手段によっ
て異方性エッチングによってエッチングし、開口２０の
端部において実質的に垂直な側壁を形成する能力を利用
し且つ進化した回路に関する小さな特徴寸法のよりよい
画定を達成する。現在の技術水準によれば、このコンタ
クト開口の幅は０．５μｍ以下の程度とすることが可能
である。本発明の第一実施例においては、開口２０は絶
縁層１６を部分的に貫通して延在するものとして示して
あり、好適には、絶縁層の厚さに依存して計時的なエッ
チングによって形成する。
縁層１６をエッチングして絶縁層を部分的に貫通するコ
ンタクト開口を形成する。該開口は、好適には、例えば
反応性イオンエッチング又はその他の適宜の手段によっ
て異方性エッチングによってエッチングし、開口２０の
端部において実質的に垂直な側壁を形成する能力を利用
し且つ進化した回路に関する小さな特徴寸法のよりよい
画定を達成する。現在の技術水準によれば、このコンタ
クト開口の幅は０．５μｍ以下の程度とすることが可能
である。本発明の第一実施例においては、開口２０は絶
縁層１６を部分的に貫通して延在するものとして示して
あり、好適には、絶縁層の厚さに依存して計時的なエッ
チングによって形成する。
【００１８】図３を参照すると、例えばウエット化学的
剥離又はプラズマ剥離によってホトレジスト層１８を除
去する。絶縁層１６を部分的に貫通してコンタクト開口
２０を形成した後に、絶縁層１６の上及び開口２０内に
側壁スペーサ膜２２を形成する。側壁スペーサ膜２２
は、絶縁層１６上において選択的にエッチングすること
の可能な任意の適宜の物質とすることが可能であり、例
えば、ポリシリコン又は窒化物とすることが可能であ
る。この層は、後にエッチングしてコンタクト開口２０
内に側壁スペーサを残存させ、従ってこの層の厚さは結
果的に得られる側壁スペーサの所望の寸法に依存してお
り、好適には、２００乃至１，０００Åの程度である。
剥離又はプラズマ剥離によってホトレジスト層１８を除
去する。絶縁層１６を部分的に貫通してコンタクト開口
２０を形成した後に、絶縁層１６の上及び開口２０内に
側壁スペーサ膜２２を形成する。側壁スペーサ膜２２
は、絶縁層１６上において選択的にエッチングすること
の可能な任意の適宜の物質とすることが可能であり、例
えば、ポリシリコン又は窒化物とすることが可能であ
る。この層は、後にエッチングしてコンタクト開口２０
内に側壁スペーサを残存させ、従ってこの層の厚さは結
果的に得られる側壁スペーサの所望の寸法に依存してお
り、好適には、２００乃至１，０００Åの程度である。
【００１９】図４を参照すると、側壁スペーサ膜の異方
性エッチバックを行なって側壁スペーサ２４を残存させ
る。この側壁スペーサ膜は、スペーサ２４の上部領域２
６が導電層１４上方のコンタクト開口２０の底部におけ
る残存する絶縁層１６の厚さ「ａ」にほぼ等しい距離だ
け絶縁層１６の上表面２８の下側に存在するようにオー
バーエッチ即ち過剰的にエッチングすることが可能であ
る。このエッチングは開口２０内の絶縁層１６を部分的
にエッチングするために使用された計時的即ち同期的エ
ッチングと同様の計時的即ち同期的エッチングとするこ
とが可能である。この側壁を形成することは標準的な側
壁を形成する場合と比較して利点を有している。この時
点まで、絶縁層１６は開口２０の底部に残存している。
例えば、下側に存在する導電層１４が最小幅を有するよ
うに設計される場合には、導電層１４の周りでその下側
に存在する誘電体層１２内へトレンチが形成される可能
性があり、特に、側壁スペーサを形成する前に元のコン
タクト開口２０が導電層１４の幅の外側に位置している
場合にそのことが言える。本発明においては、このよう
なトレンチが形成される可能性は減少されている。何故
ならば、導電層１４に対する開口の形成は、開口２０の
コンタクト寸法が減少されるまで形成されることがない
からである。
性エッチバックを行なって側壁スペーサ２４を残存させ
る。この側壁スペーサ膜は、スペーサ２４の上部領域２
６が導電層１４上方のコンタクト開口２０の底部におけ
る残存する絶縁層１６の厚さ「ａ」にほぼ等しい距離だ
け絶縁層１６の上表面２８の下側に存在するようにオー
バーエッチ即ち過剰的にエッチングすることが可能であ
る。このエッチングは開口２０内の絶縁層１６を部分的
にエッチングするために使用された計時的即ち同期的エ
ッチングと同様の計時的即ち同期的エッチングとするこ
とが可能である。この側壁を形成することは標準的な側
壁を形成する場合と比較して利点を有している。この時
点まで、絶縁層１６は開口２０の底部に残存している。
例えば、下側に存在する導電層１４が最小幅を有するよ
うに設計される場合には、導電層１４の周りでその下側
に存在する誘電体層１２内へトレンチが形成される可能
性があり、特に、側壁スペーサを形成する前に元のコン
タクト開口２０が導電層１４の幅の外側に位置している
場合にそのことが言える。本発明においては、このよう
なトレンチが形成される可能性は減少されている。何故
ならば、導電層１４に対する開口の形成は、開口２０の
コンタクト寸法が減少されるまで形成されることがない
からである。
【００２０】図５Ａを参照すると、開口２０の底部にお
ける絶縁層１６をエッチングして下側に存在する導電層
１４を露出させる。このエッチングステップ期間中に側
壁スペーサ下側の絶縁層１６をアンダーカットする可能
性を回避するために、側壁スペーサ２４と相対的に絶縁
層の物質に対して選択性を有する異方性エッチングを使
用することが望ましい。このエッチングはコンタクト開
口３２の底部において実質的に垂直な側壁を形成する。
コンタクト開口３２の底部における絶縁層１６は上表面
２８（図４に示してある）と基本的に同一の速度でエッ
チングする。上表面２８において除去される絶縁層の厚
さはコンタクト開口の底部において除去される量とほぼ
同一である。従って、コンタクト開口の底部における絶
縁層１６が除去される前には、側壁スペーサ２４の上部
領域２６は絶縁層１６の上表面２８（図４）より下側に
位置している。然しながら、コンタクト開口の底部から
絶縁層１６を除去した後で且つスペーサ２４と絶縁層１
６のエッチング速度に依存して、側壁スペーサ２４の上
表面２６は絶縁層１６の上表面３０（図５Ａ）と実質的
に同一面状とすることが可能である。
ける絶縁層１６をエッチングして下側に存在する導電層
１４を露出させる。このエッチングステップ期間中に側
壁スペーサ下側の絶縁層１６をアンダーカットする可能
性を回避するために、側壁スペーサ２４と相対的に絶縁
層の物質に対して選択性を有する異方性エッチングを使
用することが望ましい。このエッチングはコンタクト開
口３２の底部において実質的に垂直な側壁を形成する。
コンタクト開口３２の底部における絶縁層１６は上表面
２８（図４に示してある）と基本的に同一の速度でエッ
チングする。上表面２８において除去される絶縁層の厚
さはコンタクト開口の底部において除去される量とほぼ
同一である。従って、コンタクト開口の底部における絶
縁層１６が除去される前には、側壁スペーサ２４の上部
領域２６は絶縁層１６の上表面２８（図４）より下側に
位置している。然しながら、コンタクト開口の底部から
絶縁層１６を除去した後で且つスペーサ２４と絶縁層１
６のエッチング速度に依存して、側壁スペーサ２４の上
表面２６は絶縁層１６の上表面３０（図５Ａ）と実質的
に同一面状とすることが可能である。
【００２１】側壁スペーサ２４を有する新たに形成され
たコンタクト開口３２のコンタクト寸法は、側壁スペー
サを形成する前のコンタクト開口２０の元のコンタクト
寸法よりも一層小さい。この新たなコンタクト寸法は側
壁スペーサ２４の各々の幅「ｂ」の２倍だけ一層小さ
い。このコンタクト寸法は、ホトリソグラフィ技術及び
物質でプリントすることの可能なラインよりも一層小さ
なものである。従って、上述したプロセスは、最近のホ
トリソグラフィ装置によって容易に達成可能な最小の幾
何学的形状を更に減少させることを可能としている。変
形実施例を包含する本発明プロセスは、継続的にスケー
リングして、種々の特徴の所望の幾何学的形状及び寸法
を達成することが可能である。
たコンタクト開口３２のコンタクト寸法は、側壁スペー
サを形成する前のコンタクト開口２０の元のコンタクト
寸法よりも一層小さい。この新たなコンタクト寸法は側
壁スペーサ２４の各々の幅「ｂ」の２倍だけ一層小さ
い。このコンタクト寸法は、ホトリソグラフィ技術及び
物質でプリントすることの可能なラインよりも一層小さ
なものである。従って、上述したプロセスは、最近のホ
トリソグラフィ装置によって容易に達成可能な最小の幾
何学的形状を更に減少させることを可能としている。変
形実施例を包含する本発明プロセスは、継続的にスケー
リングして、種々の特徴の所望の幾何学的形状及び寸法
を達成することが可能である。
【００２２】図５Ｂを参照すると、第一実施例の変形例
が示されており、この場合は、例えばメタリゼーション
等の後の処理ステップの前に側壁スペーサ２４を除去す
ることが可能である。形成される側壁スペーサの深さに
依存して、このことは、実質的にステップカバレッジ即
ち段差被覆の問題を付加することなしに装置条件及び集
積度を充足するために開口の底部においてより小さなコ
ンタクト寸法を有するコンタクト又はビアを提供すると
いう利点を提供することが可能である。更に、上部にお
けるより小さな開口に起因して上側に存在する導体をよ
り小さな寸法で形成することが可能である。上述したプ
ロセスは、常に現在のホトリソグラフィ技術よりも一歩
前進しているという付加的な利点を有している。
が示されており、この場合は、例えばメタリゼーション
等の後の処理ステップの前に側壁スペーサ２４を除去す
ることが可能である。形成される側壁スペーサの深さに
依存して、このことは、実質的にステップカバレッジ即
ち段差被覆の問題を付加することなしに装置条件及び集
積度を充足するために開口の底部においてより小さなコ
ンタクト寸法を有するコンタクト又はビアを提供すると
いう利点を提供することが可能である。更に、上部にお
けるより小さな開口に起因して上側に存在する導体をよ
り小さな寸法で形成することが可能である。上述したプ
ロセスは、常に現在のホトリソグラフィ技術よりも一歩
前進しているという付加的な利点を有している。
【００２３】次に、図６乃至８を参照して本発明の第二
実施例に基づいて製造される集積回路について説明す
る。図６は、ウエハの表面において途中まで形成された
集積回路構成体を概略断面で示してある。説明の便宜
上、図１乃至５に関して上述した集積回路の同一の層又
は領域に対しては同一の参照番号を使用する。絶縁層１
２を基板表面１０の上に形成する。導電層１４が絶縁層
１２の上側に設けられており、それは本発明の第二実施
例において接続がなされるべき構成体である。絶縁層１
６が導電層１４の上側に設けられており、且つそれがエ
ッチングされて開口２０を形成した後の状態が示されて
いる。上述したように、フィールド酸化膜領域のような
絶縁層の上側に存在する導電性に対するコンタクトの場
合が示されているが、本発明は、基板内の拡散部、ポリ
シリコン電極、メタルライン及び従来の集積回路におけ
るその他の構成体に対するコンタクトに対しても同様に
適用可能なものである。
実施例に基づいて製造される集積回路について説明す
る。図６は、ウエハの表面において途中まで形成された
集積回路構成体を概略断面で示してある。説明の便宜
上、図１乃至５に関して上述した集積回路の同一の層又
は領域に対しては同一の参照番号を使用する。絶縁層１
２を基板表面１０の上に形成する。導電層１４が絶縁層
１２の上側に設けられており、それは本発明の第二実施
例において接続がなされるべき構成体である。絶縁層１
６が導電層１４の上側に設けられており、且つそれがエ
ッチングされて開口２０を形成した後の状態が示されて
いる。上述したように、フィールド酸化膜領域のような
絶縁層の上側に存在する導電性に対するコンタクトの場
合が示されているが、本発明は、基板内の拡散部、ポリ
シリコン電極、メタルライン及び従来の集積回路におけ
るその他の構成体に対するコンタクトに対しても同様に
適用可能なものである。
【００２４】絶縁層１６をエッチングしてコンタクト開
口２０を形成する。上述したように且つ現在の技術水準
に従って、このコンタクト開口の幅は０．５μｍ以下の
程度とすることが可能である。絶縁層１６は最近の集積
回路において有用な任意の従来の絶縁体とすることが可
能であり、大略、単一層又は多層とした二酸化シリコン
とすることが可能である。該コンタクト開口を貫通して
形成する絶縁層１６の厚さは１．０μｍの程度とするこ
とが可能である。本発明の第二実施例においては、開口
２０は絶縁層１６を貫通して延在しており、開口の底部
において導電層１４を露出させている。この開口は、好
適には、実質的に垂直の側壁を形成する能力を利用する
ために異方性エッチングによって形成する。
口２０を形成する。上述したように且つ現在の技術水準
に従って、このコンタクト開口の幅は０．５μｍ以下の
程度とすることが可能である。絶縁層１６は最近の集積
回路において有用な任意の従来の絶縁体とすることが可
能であり、大略、単一層又は多層とした二酸化シリコン
とすることが可能である。該コンタクト開口を貫通して
形成する絶縁層１６の厚さは１．０μｍの程度とするこ
とが可能である。本発明の第二実施例においては、開口
２０は絶縁層１６を貫通して延在しており、開口の底部
において導電層１４を露出させている。この開口は、好
適には、実質的に垂直の側壁を形成する能力を利用する
ために異方性エッチングによって形成する。
【００２５】絶縁層１６を貫通してコンタクト開口２０
を形成した後に、所望により、１００乃至３００Åの程
度の酸化物からなる薄い層３４を付着形成させるか又は
成長させて開口２０の底部において露出されている導電
層１４を被覆し爾後の処理ステップ期間中において導電
層１４を保護することが可能である。ポリシリコンの薄
い層３６を絶縁層１６上及び開口２０内に付着形成させ
る。
を形成した後に、所望により、１００乃至３００Åの程
度の酸化物からなる薄い層３４を付着形成させるか又は
成長させて開口２０の底部において露出されている導電
層１４を被覆し爾後の処理ステップ期間中において導電
層１４を保護することが可能である。ポリシリコンの薄
い層３６を絶縁層１６上及び開口２０内に付着形成させ
る。
【００２６】図７を参照すると、ポリシリコン層３６を
酸化させてポリシリコンを酸化物３６′へ変換させる。
酸化物３６′は、ポリシリコン層３６の元の厚さの約２
倍の程度の厚さを有している。ポリシリコンを付着形成
した後にシステムへ湿気及び酸素を添加させて、ポリシ
リコン構成体内に二酸化シリコンを成長させて、該ポリ
シリコンを酸化物へ変換させ従ってポリシリコンを膨脹
させ、その際に開口２０内のコンタクト寸法を標準的に
付着形成させたポリシリコンの厚さの約４倍だけ減少さ
せる。従って、酸化前の薄いポリシリコン層３６の厚さ
は酸化させたポリシリコン３６′の厚さの約半分であり
且つ所望の最終的なコンタクト寸法に基づいてより特定
的に決定され且つ１００乃至５００Åの程度とすること
が可能である。従って、その結果得られる酸化されたポ
リシリコンの厚さは２００乃至１，０００Åの程度であ
る。酸化プロセスは結果的に得られるコンタクト寸法を
変化させることが可能であり且つポリシリコン膜厚及び
元のコンタクト寸法に依存して高々２：１の比だけ開口
のコンタクト寸法を減少させることが可能である。図８
を参照すると、酸化されたポリシリコン層３６′は異方
性エッチングされて酸化されたポリシリコン側壁３８を
形成している。薄い酸化膜層３４が最初に形成されてい
る場合には、それはポリシリコン層３６′のエッチング
期間中において開口２０内の下側に存在する導電層１４
の表面を保護し、従ってその後にエッチングを行なって
導電層１４を露出させることが可能である。ポリシリコ
ン層３６は付着期間中又は付着形成後に適宜のドーパン
トでドーピングさせ、特により低い酸化温度においてよ
り一様なエッチング及び酸化速度を与えることが可能で
ある。
酸化させてポリシリコンを酸化物３６′へ変換させる。
酸化物３６′は、ポリシリコン層３６の元の厚さの約２
倍の程度の厚さを有している。ポリシリコンを付着形成
した後にシステムへ湿気及び酸素を添加させて、ポリシ
リコン構成体内に二酸化シリコンを成長させて、該ポリ
シリコンを酸化物へ変換させ従ってポリシリコンを膨脹
させ、その際に開口２０内のコンタクト寸法を標準的に
付着形成させたポリシリコンの厚さの約４倍だけ減少さ
せる。従って、酸化前の薄いポリシリコン層３６の厚さ
は酸化させたポリシリコン３６′の厚さの約半分であり
且つ所望の最終的なコンタクト寸法に基づいてより特定
的に決定され且つ１００乃至５００Åの程度とすること
が可能である。従って、その結果得られる酸化されたポ
リシリコンの厚さは２００乃至１，０００Åの程度であ
る。酸化プロセスは結果的に得られるコンタクト寸法を
変化させることが可能であり且つポリシリコン膜厚及び
元のコンタクト寸法に依存して高々２：１の比だけ開口
のコンタクト寸法を減少させることが可能である。図８
を参照すると、酸化されたポリシリコン層３６′は異方
性エッチングされて酸化されたポリシリコン側壁３８を
形成している。薄い酸化膜層３４が最初に形成されてい
る場合には、それはポリシリコン層３６′のエッチング
期間中において開口２０内の下側に存在する導電層１４
の表面を保護し、従ってその後にエッチングを行なって
導電層１４を露出させることが可能である。ポリシリコ
ン層３６は付着期間中又は付着形成後に適宜のドーパン
トでドーピングさせ、特により低い酸化温度においてよ
り一様なエッチング及び酸化速度を与えることが可能で
ある。
【００２７】酸化させたポリシリコンは同一の最終的な
厚さの酸化物を形成するよりも好適である。何故なら
ば、厚い酸化膜の成長又は付着形成は角部においてカス
ピング即ち尖りを発生する傾向があるからである。酸化
させたポリシリコンは、付着形成したより厚い酸化膜に
関連するカスピング即ち尖りの問題を制限する。
厚さの酸化物を形成するよりも好適である。何故なら
ば、厚い酸化膜の成長又は付着形成は角部においてカス
ピング即ち尖りを発生する傾向があるからである。酸化
させたポリシリコンは、付着形成したより厚い酸化膜に
関連するカスピング即ち尖りの問題を制限する。
【００２８】新たに形成したコンタクト開口４０の幅
は、元のコンタクト寸法よりも一層小さなコンタクト寸
法を有している。この新たなコンタクト寸法は側壁スペ
ーサ３８の各々の幅「ｂ」の２倍だけ寸法が小さい。こ
のコンタクト寸法は、現在の技術水準のホトリソグラフ
ィ装置で製造可能なものよりも一層小さなものである。
図９乃至１１を参照して、本発明の第三実施例に基づい
て製造される集積回路について説明する。図９はウエハ
の表面において途中まで形成した集積回路構成体を概略
断面図で示している。説明の便宜上、図１乃至８を参照
して上述した集積回路の同一の層又は領域に対しては同
一の参照番号を使用する。基板表面１０に絶縁層１２を
形成する。導電層１４が絶縁層１２の上側に存在してお
り、それは、本発明の第三実施例において接続がなされ
るべき構成体である。この実施例においては、エッチス
トップ層４２が導電層１４の上側に設けられている。エ
ッチストップ層４２は２５０乃至１，０００Åの程度の
厚さに付着形成し且つ特定の爾後の処理ステップ期間中
に導電層を保護する。この層に対する物質は、それが導
電層１４と比較して選択的にエッチングされるように選
択されるべきである。例えば、下側に存在する導電層１
４を実質的にエッチングすることなしに、窒化物又はそ
の他の適宜の物質は選択的にエッチングさせることが可
能である。絶縁層１６は、それがエッチングされて開口
２０が形成され且つ導電層１４の上方に配設されている
状態が示されている。上述したように、例えばフィール
ド酸化膜領域等の絶縁層の上側に存在する導電層へのコ
ンタクトが例示されているが、本発明のこの実施例は、
基板内の拡散、ポリシリコン電極、メタルライン、及び
従来の集積回路におけるその他の構成体へのコンタクト
に対しても同様に適用可能なものである。
は、元のコンタクト寸法よりも一層小さなコンタクト寸
法を有している。この新たなコンタクト寸法は側壁スペ
ーサ３８の各々の幅「ｂ」の２倍だけ寸法が小さい。こ
のコンタクト寸法は、現在の技術水準のホトリソグラフ
ィ装置で製造可能なものよりも一層小さなものである。
図９乃至１１を参照して、本発明の第三実施例に基づい
て製造される集積回路について説明する。図９はウエハ
の表面において途中まで形成した集積回路構成体を概略
断面図で示している。説明の便宜上、図１乃至８を参照
して上述した集積回路の同一の層又は領域に対しては同
一の参照番号を使用する。基板表面１０に絶縁層１２を
形成する。導電層１４が絶縁層１２の上側に存在してお
り、それは、本発明の第三実施例において接続がなされ
るべき構成体である。この実施例においては、エッチス
トップ層４２が導電層１４の上側に設けられている。エ
ッチストップ層４２は２５０乃至１，０００Åの程度の
厚さに付着形成し且つ特定の爾後の処理ステップ期間中
に導電層を保護する。この層に対する物質は、それが導
電層１４と比較して選択的にエッチングされるように選
択されるべきである。例えば、下側に存在する導電層１
４を実質的にエッチングすることなしに、窒化物又はそ
の他の適宜の物質は選択的にエッチングさせることが可
能である。絶縁層１６は、それがエッチングされて開口
２０が形成され且つ導電層１４の上方に配設されている
状態が示されている。上述したように、例えばフィール
ド酸化膜領域等の絶縁層の上側に存在する導電層へのコ
ンタクトが例示されているが、本発明のこの実施例は、
基板内の拡散、ポリシリコン電極、メタルライン、及び
従来の集積回路におけるその他の構成体へのコンタクト
に対しても同様に適用可能なものである。
【００２９】本発明のこの実施例においては、開口２０
は好適には同期型のエッチング又は端点検知エッチング
によって、絶縁層１６を完全に貫通している状態が示さ
れている。この開口は、好適には、開口２０に側部に沿
って実質的に垂直な側壁を形成する能力を利用するため
に異方性エッチングによって形成する。
は好適には同期型のエッチング又は端点検知エッチング
によって、絶縁層１６を完全に貫通している状態が示さ
れている。この開口は、好適には、開口２０に側部に沿
って実質的に垂直な側壁を形成する能力を利用するため
に異方性エッチングによって形成する。
【００３０】絶縁層１６を貫通してコンタクト開口２０
を形成した後に、側壁スペーサ膜４４を絶縁層１６上及
び開口２０内に形成する。側壁スペーサ膜４４は絶縁層
１６と比較して選択的にエッチング可能であり且つエッ
チストップ層４２と実質的に同一のエッチング速度を有
する任意の適宜の物質とすることが可能である。この層
は、エッチングされてコンタクト開口２０内に側壁スペ
ーサを残存させ、従ってこの層の厚さはこの内部的な最
終的コンタクト又はビア寸法を達成するために側壁スペ
ーサを使用する所望のコンタクト寸法に依存し、好適に
２００乃至１，０００Åの程度である。
を形成した後に、側壁スペーサ膜４４を絶縁層１６上及
び開口２０内に形成する。側壁スペーサ膜４４は絶縁層
１６と比較して選択的にエッチング可能であり且つエッ
チストップ層４２と実質的に同一のエッチング速度を有
する任意の適宜の物質とすることが可能である。この層
は、エッチングされてコンタクト開口２０内に側壁スペ
ーサを残存させ、従ってこの層の厚さはこの内部的な最
終的コンタクト又はビア寸法を達成するために側壁スペ
ーサを使用する所望のコンタクト寸法に依存し、好適に
２００乃至１，０００Åの程度である。
【００３１】図１０を参照すると、側壁スペーサ膜４４
を異方性エッチングして側壁スペーサ４６を形成する。
このエッチングステップはエッチストップ層を貫通する
ように継続して行なわれ且つ開口４８において導電層１
４を露出させる。この側壁スペーサ膜はエッチストップ
層の厚さだけオーバーエッチ即ち過剰的にエッチングさ
れるので、側壁スペーサは同様の量だけエッチングされ
且つ絶縁層１６の上表面５０よりも下側となる。現在の
ホトリソグラフィ装置によって与えられる元の開口２０
の最も小さなコンタクト寸法は新たな開口４８における
側壁スペーサ４６の各々の幅の２倍だけより小さなコン
タクト寸法へ減少されている。図１１はこの新たな開口
４８を介して下側に存在する導電性領域１４へ形成され
たコンタクト５２を示している。当業者にとって明らか
なように、上述した別の実施例においても同様のコンタ
クトを形成することが可能である。
を異方性エッチングして側壁スペーサ４６を形成する。
このエッチングステップはエッチストップ層を貫通する
ように継続して行なわれ且つ開口４８において導電層１
４を露出させる。この側壁スペーサ膜はエッチストップ
層の厚さだけオーバーエッチ即ち過剰的にエッチングさ
れるので、側壁スペーサは同様の量だけエッチングされ
且つ絶縁層１６の上表面５０よりも下側となる。現在の
ホトリソグラフィ装置によって与えられる元の開口２０
の最も小さなコンタクト寸法は新たな開口４８における
側壁スペーサ４６の各々の幅の２倍だけより小さなコン
タクト寸法へ減少されている。図１１はこの新たな開口
４８を介して下側に存在する導電性領域１４へ形成され
たコンタクト５２を示している。当業者にとって明らか
なように、上述した別の実施例においても同様のコンタ
クトを形成することが可能である。
【００３２】最初のコンタクト開口を形成する前に上述
した本発明を考慮に入れると、集積度及びコンタクト又
はビア開口の下側に存在する特徴部の幾何学的形状及び
寸法を同様にスケーリング即ち拡縮させることが可能で
ある。この最小特徴寸法を減少させるプロセスは継続的
にスケーリングさせて、そうでない場合には最近のホト
リソグラフィ装置及び物質で達成することの不可能な所
望の幾何学的形状及び寸法を達成することが可能であ
る。
した本発明を考慮に入れると、集積度及びコンタクト又
はビア開口の下側に存在する特徴部の幾何学的形状及び
寸法を同様にスケーリング即ち拡縮させることが可能で
ある。この最小特徴寸法を減少させるプロセスは継続的
にスケーリングさせて、そうでない場合には最近のホト
リソグラフィ装置及び物質で達成することの不可能な所
望の幾何学的形状及び寸法を達成することが可能であ
る。
【００３３】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の第一実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
の製造の一段階における状態を示した概略断面図。
【図２】 本発明の第一実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
の製造の一段階における状態を示した概略断面図。
【図３】 本発明の第一実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
の製造の一段階における状態を示した概略断面図。
【図４】 本発明の第一実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
の製造の一段階における状態を示した概略断面図。
【図５Ａ】 本発明の第一実施例に基づく半導体集積回
路の製造の一段階における状態を示した概略断面図。
路の製造の一段階における状態を示した概略断面図。
【図５Ｂ】 本発明の第一実施例に基づく半導体集積回
路の製造の一段階における状態を示した概略断面図。
路の製造の一段階における状態を示した概略断面図。
【図６】 本発明の第二実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
の製造の一段階における状態を示した概略断面図。
【図７】 本発明の第二実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
の製造の一段階における状態を示した概略断面図。
【図８】 本発明の第二実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
の製造の一段階における状態を示した概略断面図。
【図９】 本発明の第三実施例に基づく半導体集積回路
の製造の一段階における状態を示した概略断面図。
の製造の一段階における状態を示した概略断面図。
【図１０】 本発明の第三実施例に基づく半導体集積回
路の製造の一段階における状態を示した概略断面図。
路の製造の一段階における状態を示した概略断面図。
【図１１】 本発明の第三実施例に基づく半導体集積回
路の製造の一段階における状態を示した概略断面図。
路の製造の一段階における状態を示した概略断面図。
１０ 基板 １２ 絶縁層 １４ 導電層 １６ 絶縁層 ２０ 開口 ２４ 側壁スペーサ ３２ コンタクト開口
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フ−タイ リョウ アメリカ合衆国， テキサス 75093， プラノー， クラウンデール ドライブ 5617 (72)発明者 メーディ ザマニアン アメリカ合衆国， テキサス 75010， カーロルトン， ハースストーン 2021
Claims (38)
- 【請求項１】 半導体集積回路の製造方法において、 導電層の上に絶縁層を形成し、 特定したコンタクト寸法を有しており且つ実質的に垂直
な側壁を有している開口を前記絶縁層の選択した領域を
部分的に貫通して形成し、 前記絶縁層上及び前記開口内にスペーサ膜を形成し、 前記スペーサ膜をエッチバックして前記開口の垂直な側
壁に沿って側壁スペーサを形成し、 前記絶縁層をエッチングして前記開口内において下側に
存在する導電層を露出させる、上記各ステップを有して
おり、前記側壁スペーサを形成した後の前記開口のコン
タクト寸法が前記側壁スペーサを形成する前の前記絶縁
層における開口のコンタクト寸法よりも小さいことを特
徴とする方法。 - 【請求項２】 請求項１において、前記絶縁層が１．０
μｍの程度の厚さを有していることを特徴とする方法。 - 【請求項３】 請求項１において、前記絶縁層が単一の
絶縁層を有していることを特徴とする方法。 - 【請求項４】 請求項３において、前記単一の層がＢＰ
ＳＧを有していることを特徴とする方法。 - 【請求項５】 請求項３において、前記単一の層が酸化
物を有していることを特徴とする方法。 - 【請求項６】 請求項１において、前記絶縁層が１個を
超えた数の絶縁層を有していることを特徴とする方法。 - 【請求項７】 請求項６において、前記絶縁層がＢＰＳ
Ｇの上側に存在する酸化物を有していることを特徴とす
る方法。 - 【請求項８】 請求項１において、前記導電層が約２，
０００乃至７，０００Åの間の厚さを有していることを
特徴とする方法。 - 【請求項９】 請求項１において、前記導電層が金属を
有していることを特徴とする方法。 - 【請求項１０】 請求項１において、前記導電層がポリ
シリコンを有していることを特徴とする方法。 - 【請求項１１】 請求項１において、前記導電層が基板
内における拡散領域を有していることを特徴とする方
法。 - 【請求項１２】 請求項１において、前記絶縁層の選択
した領域を部分的に貫通する開口を形成するステップが
異方性エッチングを行なうことを特徴とする方法。 - 【請求項１３】 請求項１において、前記絶縁層が、厚
い絶縁層及び前記導電層の一部の上側に存在する薄いコ
ンフォーマルな酸化物層を有していることを特徴とする
方法。 - 【請求項１４】 請求項１３において、前記スペーサ膜
がコンフォーマルな付着形成したポリシリコンを有して
いることを特徴とする方法。 - 【請求項１５】 請求項１４において、更に、前記ポリ
シリコンを酸化させて酸化させたポリシリコンの厚さの
約２倍だけ前記開口のコンタクト寸法を幅狭とさせるス
テップを有することを特徴とする方法。 - 【請求項１６】 請求項１において、前記スペーサ膜が
約２００乃至１，０００Åの間の厚さを有していること
を特徴とする方法。 - 【請求項１７】 請求項１において、前記スペーサ膜が
酸化物を有していることを特徴とする方法。 - 【請求項１８】 請求項１において、前記スペーサ膜が
窒化物を有していることを特徴とする方法。 - 【請求項１９】 請求項１において、前記スペーサ膜を
エッチバックするステップが異方性エッチングを行なう
ことを特徴とする方法。 - 【請求項２０】 請求項１において、前記絶縁層をエッ
チングして下側に存在する導電層を露出させるステップ
が異方性エッチングを行なうことを特徴とする方法。 - 【請求項２１】 請求項１において、更に、前記開口を
形成した後に前記側壁スペーサを除去して下側に存在す
る導電層を露出させるステップを有することを特徴とす
る方法。 - 【請求項２２】 請求項１において、前記側壁スペーサ
を形成するステップが、更に、前記導電層上方の前記開
口の底部の高さに実質的に等しい前記開口の上部部分下
側の高さへ前記スペーサ膜をエッチングすることを特徴
とする方法。 - 【請求項２３】 半導体集積回路の製造方法において、 導電層の上にエッチストップ層を形成し、 前記エッチストップ層の上に絶縁層を形成し、 特定したコンタクト寸法を有しており且つ実質的に垂直
な側壁を有している開口を前記絶縁層内に形成し、 前記絶縁層上及び前記開口内にスペーサ膜を形成し、尚
前記スペーサ膜は前記エッチストップ層と同一のエッチ
ング速度を有しており、 前記スペーサ膜及びエッチストップ層をエッチングして
前記開口の垂直な壁に沿って側壁スペーサを形成し且つ
前記開口の底部において前記導電層を露出させる、上記
各ステップを有することを特徴とする方法。 - 【請求項２４】 請求項２３において、前記側壁スペー
サの上表面が前記エッチストップ層の厚さに実質的に等
しい距離だけ前記絶縁層の上表面の下側に位置している
ことを特徴とする方法。 - 【請求項２５】 請求項２３において、前記エッチスト
ップ層が約２５０乃至１０００Åの間の厚さを有してい
ることを特徴とする方法。 - 【請求項２６】 請求項２３において、前記エッチスト
ップ層が窒化物を有していることを特徴とする方法。 - 【請求項２７】 請求項２３において、前記スペーサ膜
が窒化物を有していることを特徴とする方法。 - 【請求項２８】 請求項２３において、前記導電層近く
の前記エッチストップ層内の前記開口のコンタクト寸法
が、前記開口の上部における前記絶縁層内の前記開口の
コンタクト寸法よりも小さいことを特徴とする方法。 - 【請求項２９】 半導体集積回路の製造方法において、 導電層の上に絶縁層を形成し、 特定したコンタクト寸法を有すると共に実質的に垂直な
側壁を有する開口を前記絶縁層の選択した領域を貫通し
てエッチング形成し且つ前記開口内において下側に存在
する導電層を露出させ、 前記絶縁層上及び前記開口内にコンフォーマルなポリシ
リコン層を付着形成し、 前記ポリシリコン層を酸化させて前記開口のコンタクト
寸法を前記酸化されたポリシリコンの厚さの約２倍だけ
幅狭とさせ、 前記酸化したポリシリコン層をエッチバックして前記絶
縁層の垂直な側壁に沿って酸化したポリシリコン側壁ス
ペーサを形成すると共に下側に存在する導電層を露出さ
せる、上記各ステップを有することを特徴とする方法。 - 【請求項３０】 請求項２９において、付着形成された
ポリシリコン層が約１００乃至５００Åの間の厚さを有
していることを特徴とする方法。 - 【請求項３１】 請求項２９において、酸化した後の酸
化したポリシリコンが約２００乃至１，０００Åの間の
厚さを有していることを特徴とする方法。 - 【請求項３２】 請求項２９において、前記酸化したポ
リシリコンのエッチバックを行なうステップが異方性エ
ッチングを行なうことを特徴とする方法。 - 【請求項３３】 請求項２９において、更に、前記ポリ
シリコン層を形成する前に前記絶縁層上及び前記開口内
に薄いコンフォーマルな酸化物層を形成するステップを
有することを特徴とする方法。 - 【請求項３４】 集積回路において、 導電性要素が設けられており、 絶縁層が前記導電層要素の上側に位置しており、前記絶
縁層は前記導電性要素の一部を露出するためにそれを貫
通してコンタクト開口が形成されており、 エッチストップ層が前記導電性要素と前記絶縁層との間
に配設されており、前記エッチストップ層は前記開口の
側壁に隣接して前記コンタクト開口内に部分的に延在し
ており、 前記開口の側壁に隣接し且つ前記開口内へ延在する前記
エッチストップ層の上側に位置して側壁スペーサが設け
られており、前記側壁スペーサは前記エッチストップ層
と隣接している、ことを特徴とする集積回路。 - 【請求項３５】 請求項３４において、前記エッチスト
ップ層は与えられたエッチャントに対して前記側壁スペ
ーサと実質的に同一のエッチング速度を有しており、且
つ前記エッチング速度は与えられたエッチャントに対し
て前記導電性要素のエッチング速度と異なるものである
ことを特徴とする集積回路。 - 【請求項３６】 請求項３４において、前記側壁スペー
サのエッチング速度は、与えられたエッチャントに対し
て、前記エッチストップ層のエッチング速度と実質的に
同一であり、且つ前記エッチング速度は、与えられたエ
ッチャントに対して、前記絶縁層のエッチング速度と異
なるものであることを特徴とする集積回路。 - 【請求項３７】 請求項３４において、前記エッチスト
ップ層が窒化物を有していることを特徴とする集積回
路。 - 【請求項３８】 請求項３４において、前記側壁スペー
サが窒化物を有していることを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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| US08/575691 | 1995-12-19 |
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| JPH09205145A true JPH09205145A (ja) | 1997-08-05 |
| JP4057083B2 JP4057083B2 (ja) | 2008-03-05 |
Family
ID=24301326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP33653496A Expired - Lifetime JP4057083B2 (ja) | 1995-12-19 | 1996-12-17 | 半導体集積回路の製造方法 |
Country Status (2)
| Country | Link |
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| US (2) | US6111319A (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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| A601 | Written request for extension of time |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101221 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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