JP3795249B2 - 固定値メモリセルのプログラミング方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、固定値メモリセルのプログラミング方法であって、前記固定値メモリセルのメモリセルは、セルフィールド内でマトリックス状にワード線及びビット線内に生成され、該生成時に、前記ビット線は、アース電位印加用のビットデコーダを用いて、及び、前記ビット線にブロッキング電位を印加するためのブロッキングデコーダを用いて、及び前記ワード線にプログラミング電圧乃至保護電圧を印加するためのワードデコーダを用いて制御される方法に関する。
【０００２】
【従来の技術】
読み出し専用メモリ又はリードオンリメモリとも呼ばれる固定値メモリは、データの記憶のために、多数の電子システム内で使用されている。データがデジタル形式で固定的に書き込まれるようなメモリは、半導体材料、例えば、シリコンをベースに集積化されて構成されたシリコン回路（メモリセルとして有利にはＭＯＳトランジスタが使用されている）として構成されている。読み出しの際には、個別メモリセルは、ワード線と接続されたＭＯＳトランジスタのゲート電極を介して選択される。各ＭＯＳトランジスタの入力側は、基準線と接続されており、出力側は、ビット線と接続されている。読み出し過程の際、トランジスタに電流が流れているかどうか評価される。それに応じて、記憶されるデータに、論理値１及び０が配属される。技術的には、この固定値メモリでの０及び１の記憶は、「トランジスタに電流が流れていない」状態に配属された論理値が記憶されるメモリセル内で、ＭＯＳトランジスタが形成されないか、又は、ビット線への導電接続が形成されないようにして行われる。択一選択的に、両論理値に相応する各ＭＯＳトランジスタに対して、このＭＯＳトランジスタが、チャネル領域内に種々異なって不純物注入することによって種々の設定電圧を有するように構成してもよい。その種のシリコンメモリは、メモリセル毎に最小所要面で、ほぼ平坦な構成を有しており、この最小所要面は、今日のμｍ技術では、約０．１４ビット／μｍ^２の典型的なメモリ密度が得られている。
【０００３】
本発明は、第１に、１回の電気プログラミング可能な固定値メモリ、所謂ＯＴＰ−メモリ＝Ｏｎｅ−Ｔｉｍｅ−Ｐｒｏｇｒａｍｍａｂｌｅ−Ｍｅｍｏｒｙの製造に関しており、この固定値メモリでは、ゲート誘電体は、一般的に、特別なＯＮＯ成形材料を有しているが、原理的には、多数回のプログラミング可能固定値メモリ、所謂ＭＴＰ−ＲＯＭ−メモリ（ゲート誘電体が例えばゲート酸化物（図１）を有している）を用いてもよい。
【０００４】
非常に高い電圧（例えば、公知のＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ−メカニズムを用いて）によってメモリセルをプログラミングする過程中、セルフィールド内でマトリックス状に生成される当該セルの隣接セルを保護する必要がある。通常のやり方では、これは、ブロッキング電圧をビット線に印加し、保護電圧を、保護すべきセルのワード線に印加することによって行われ、そうすることによって、この隣接セルの電圧を十分に小さく保持することができる。電圧の供給は、相応の高電圧スイッチを用いて構成されるデコーダを用いて行われる。通常のように、ワードデコーダは、プログラミング過程中、（１：ｎ）デコーダとして作動する。この際、線は、比較的高いプログラミング電圧と接続されており、その際、残りの全てのデコーダ出力側は、保護電圧のままである。ビットデコーダは、プログラミング過程中同様に（１：ｎ）デコーダとして作動する。これは、１本の線をアース電位に接続し、その際、残りの各ビット線は、ブロッキング電位のままである。ブロッキングデコーダは、典型的には、（ｎ−１：ｎ）デコーダとして作動し、情報値がプログラミングされるべきではない全ビット線は、ブロッキング電位に接続されている。残りの線は、ビットデコーダによってアース電位に保持される。従来公知の、ＯＴＰメモリのプログラミング方法は、比較的コスト高なデコーダ回路を必要とし、それにも拘わらず比較的低速である。
【０００５】
米国特許明細書第４８５８１９４号公報からは、非揮発性半導体メモリが公知であり、その際、各ビット線と各ワード線は、書込の前に固定ブロッキング電圧にプリチャージされ、書込の際初めて、所属のビット線と所属のワード線が、書き込まれるべき情報に依存する、それぞれの電位にされる。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、デコーダを回路技術上簡単に構成し、それと同時に、プログラミング過程を速くすることができる、固定値メモリセル、殊にＯＴＰ固定値メモリを半導体ベース上に製造乃至プログラミングする方法を提供することにある。
【０００７】
この課題は、本発明によると、プログラミングすべき情報値をセルフィールド内のビット線に予め記憶することにより、メモリセルの並列プログラミングを可能にすることで解決される。
【０００８】
【発明の実施の形態】
本発明の有利で合目的的な構成は、従属請求項に記載されている。
【０００９】
本発明の特に有利な方法では、後続の列シーケンスで、以下のステップが実行される：
ａ）ブロッキングデコーダを介して、全ビット線をブロッキング電位（ＶＢ）にプリチャージするステップ、
ｂ）ワードデコーダの全出力側に、保護電圧（ＶＳ）を印加し、該印加により、セルフィールドの全メモリセルを導通状態にし、前記ブロッキング電位を全セルフィールド内に転送するステップ、
ｃ）前記ブロッキングデコーダを、完全に前記セルフィールドから減結合し、該減結合により、前記ブロッキング電位（ＶＢ）を、前記各ビット線（ＢＬ）の全キャパシタンスに蓄積し続けるステップ、
ｄ）ビットデコーダをスイッチオンし、前記全ビット線の内の１本のビット線を、プログラミングすべき情報値を含む線と接続し、該接続により、前記１本のビット線に前記情報値を伝送するステップ、
ｅ）前記ワードデコーダを介して、１本のワード線を選択して、プログラミング電位（ＶＰ）を印加し、前記１本のワード線と予め選択された前記１本のビット線との交点で、前記メモリセルをプログラミングするステップ、
ｆ）続いて、前記ワードデコーダ及び前記ビットデコーダを遮断するステップ
が実行される。
【００１０】
【実施例】
以下、図示の実施例を用いて、本発明を詳細に説明する。
【００１１】
電気的にプログラミング可能、及び消去可能な半導体メモリでは、本発明のテスト回路を特に有利に用いることができるので、以下、詳細に説明する実施例は、全て、ＯＴＰ−（１回プログラミング可能）又はＭＴＰ−（複数回プログラミング可能）メモリセルを有する、電気的にプログラミング可能、及び消去可能な半導体メモリに関する。
【００１２】
図１には、固定値メモリの個別メモリセル７が図示されており、個別メモリセル７は、制御電極１、電位が印加されていない電極２、ドレイン電極３及びソース電極４を有している。電位なしの電極２は、アイソレータ５によって囲まれている。制御電極１は、メモリセル７の上位に設けられている行に配属されているワード線ＷＬに接続されており、ドレイン電極３は、メモリセル７の上位に設けられている行に配属されたビット線ＢＬに電気的に接続されている。メモリセルのソース端子４は、相互に接続されており、共通の、固定的に設定可能な電位に接続されている。このメモリセルは、以下のような公知の形式で機能する。メモリセル７の両状態は、電位が印加されていない電極２のチャージ状態及び非チャージ状態に相応する。プログラミングのために、電荷が、電位が印加されていない電極２に注入され、その際、制御電極１に、ドレイン電極３に比して高い正の高電圧が印加されるようにして注入される。この正の高電圧の値は、典型的には、ほぼ＋１２ボルトである。消去のためには、電極が、電位が印加されていない電極２から離されるか、乃至、ホールが、電位が印加されていない電極２内に注入され、その際、ドレイン電極３に比して高い負の高電圧が、制御電極１に印加され、この値は、典型的には、ほぼ−１２ボルトである。この値としては、アイソレータ５によって形成された電位障壁を越えるためには、給電電圧を越える電圧が不可欠である。高い電界強度のために、電子は、アイソレータの電位障壁をトンネル効果で通り抜ける、つまり、トンネリング（”Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ−効果”）するか、又は、ドレイン電極の近傍に形成されるホットエレクトロンによりアイソレータの電位障壁を越えることができる（”チェネルホットエレクトロン（Ｃｈａｎｎｅｌ−Ｈｏｔ−Ｅｌｅｃｔｒｏｎ−）効果”）。書込のためには、制御電極１とドレイン電極３との間にほぼ４ボルトの正の電圧が印加されるが、この電圧は、電位が印加されていない電極２の荷電状態を変えるのには十分な大きさではない。
【００１３】
本発明の方法を更に良く理解するために、先ず、本発明が基礎とする技術的な問題点について、従来技術では、どのようにして解決されていたか、について説明する。図２には、このために、セルフィールドの原理的な制御方法について図示されており、その際、セルのプログラミング時のセルフィールド内の各電圧は、以下のことを意味する：
ＶＬ＝読み出し選択電位（４ボルト）
ＶＰ＝プログラミング電位（１２ボルト）
ＶＭ＝アース電位（０ボルト）
ＶＳ＝保護電位（８ボルト）
ＶＢ＝ブロッキング電位（４ボルト）
図３に、種々異なって図示されたセルは、以下のことを意味する：
Ｚ０＝プログラミングすべきセル（１２Ｖ−０Ｖ＝１２Ｖ）
Ｚ１＝高電位にストレスが加えられたセル（１２Ｖ−４Ｖ＝８Ｖ）
Ｚ２＝低電位にストレスが加えられたセル（８Ｖ−０Ｖ＝８Ｖ）
Ｚ３＝ストレスが加えられていないセル（８Ｖ−４Ｖ＝４Ｖ）
通常のように、ワードデコーダは、セルフィールドの外側に設けられている。この際、機能（１：ｎ）は、ＥＸＯＲ−ゲートを介しての制御された反転によって（（ｎ−１）：ｎ）機能に変換することができる：
ＩＮＶ（１：ｎ）＝（（ｎ−１）：ｎ）
制御された反転の場合には：
ｙ＝ＥＸＯＲ（Ｗ，ｘ）
ｙ＝／ｘ（但し、Ｗ＝１）
Ｙ＝ｘ（但し、Ｗ＝０）
ビットデコーダ及びブロッキングデコーダは、大抵の場合、セルフィールド内に設けられている。ここでは、１つの機能しか構成することができず、つまり、ＮＡＮＤデコーダを有する機能（１：ｎ）（直列スイッチ）（図４に略示されている）か、又は、ＮＯＲデコーダを有する機能（（ｎ−１）：ｎ）（並列スイッチ）（図５に略示されている）のどちらしか構成することができない。上述のビット及びブロッキングデコーダの場合のように、両機能が必要である場合、両デコーダの一方を、デコーディングされた信号によって制御される個別スイッチによって置き換える必要がある（図６）。この個別スイッチは、極めてスペースコストが高い。
【００１４】
本発明によるプログラミング前のセルフィールド内のダイナミックな一時記憶メモリ方法にとって、以下の点が有利である：
ａ）セルフィールド内での、ワード線ＷＬとビット線ＢＬとの間の小さな容量結合
ｂ）セルフィールド内での、デコーダのアドレス線とビット線との間の小さな容量結合
ｃ）セルフィールド内での、セルのプログラミング用の小さな所要電荷
ｄ）ビット線相互且つ基板に対する小さな漏れ電流（即ち、各ビット線間にメモリセルがないこと）
この各前提条件を維持することによって、デコーダの制御によって発生する各ビット線上での障害によって、セルフィールドの各ビット線上に蓄積されたレベルが著しく変わるのを阻止することができる。
【００１５】
この各前提条件は、例えば、図８のセルとしてＭＯＳトランジスタＴを用いたメモリによって充足され、その際、情報は、ＭＯＳトランジスタの種々異なる閾値電圧によって記憶される。この種々異なる閾値電圧は、トンネル電流によるゲートアイソレータ（例えば、ＯＮＯ）内での電荷の蓄積によって達成される。
【００１６】
ダイナミック一時記憶の最も簡単な形式は、ビット線ＢＬ上のブロッキング電位ＶＢを容量的に蓄積することにあり、このビット線上では、セルをプログラミングする必要はない。この過程は、図９に示されているように以下のように経過する：
ａ）ブロッキングデコーダを介して、全てのビット線ＢＬがブロッキング電位にプリチャージされる。この時間中、ビットデコーダは、完全に遮断されており、即ち、セルフィールドの全ての線ＢＬは遮断されている。
【００１７】
ｂ）ワードデコーダの全ての出力側には、保護電圧（ＶＳ）が印加され、従って、セルフィールド内の全てのメモリセルは導通状態となり、ブロッキング電位は、全セルフィールド内に転送される。
【００１８】
ｃ）ブロッキングデコーダは、完全にセルフィールドから切り離される。ブロッキング電位（ＶＢ）が、ビット線（ＢＬ）の全てのキャパシタンスに蓄積され続ける。
【００１９】
ｄ）ビットデコーダは、スイッチオンされ、ビット線を、プログラミングすべき情報値を含む線と接続する。このビット線上で、この情報値は伝送される（”１”＝ＶＢ，”０”＝ＶＭ）。
【００２０】
ｅ）最終的には、ワードデコーダを介して、ワード線ＷＬが選択され、プログラミング電位ＶＰが印加される。このワード線ＷＬと予め選択されたビット線ＢＬとの交差点で、セルがプログラミングされる。
【００２１】
ｆ）最後に、ワードデコーダとビットデコーダが遮断される。
【００２２】
プログラミング過程で、情報は、セルフィールドにスタティックに供給され、ブロッキング電位だけがビット線内に蓄積される。この方法では、ブロッキングデコーダは、全てのビット線のプリチャージのためだけに利用され、デコーダ機能は最早必要でないので、このブロッキングデコーダは、図７の簡単なスイッチ列によって替えることができ、それにより、スペースを著しく節約することができる。
【００２３】
プログラミング過程を速くすること、及び、プログラミングされないセルにストレスが加わるのを低減することは、この手段によっては達成されず、図１０に略示したセルフィールドをセグメント化した場合にも達成されない。
【００２４】
プログラミング時間及びストレスサイクルを更に短縮するために、ブロッキング電位の他に、更に、ビット線上のプログラミングすべき情報値も、図１１の略示に相応して一時記憶される。この過程は、以下のように経過する：
先ず、ステップａ）〜ｄ）は、前述同様である。
【００２５】
ｅ）ビットデコーダは、それぞれ１トラックに対してしかアクセスしない。
【００２６】
情報を１トラックのセグメント内に伝送した後、ビットデコーダは、再度遮断される。このトラックのセグメントは、ブロッキング電圧ＶＢを容量的に蓄積するのみならず、情報も記憶する。
【００２７】
ｆ）メモリには、直ぐ次のトラックの情報が供給される。それに続いて、このトラックのビットデコーダがスイッチオンされる。情報は、このトラック内に供給され、そこに一時記憶される。続いて、ビットデコーダが再度遮断される。
【００２８】
ｇ）ステップｆ）は、それぞれ１ビット線の全てのセグメント内の全てのトラック内に、プログラミングすべき情報が一時記憶される迄繰り返される。
【００２９】
ｈ）この時点で初めて、ワードデコーダを介して、ワード線が選択され、このワード線に、プログラミング電位（ＶＰ）が印加される。この電位は、全てのトラックに供給され、その結果、全てのトラックの各セグメント内に、１ビットがプログラミングされる。
【００３０】
ｉ）プログラミング時間の終了後、ワードデコーダは、再度遮断される。
【００３１】
並列にプログラミングされる多数のセルによって、プログラミングサイクルの回数が、セグメント当たりのセルの数に低減される。プログラミングされないセルのストレスサイクルの回数は、列の数プラス１セグメント中の行の数に低減される（それに対して、従来技術での解決手段では、ストレスサイクルの数＝プログラミングすべきセルの数だった）。
【００３２】
全メモリのプログラミング時間の短縮用の別のステップは、プログラミングすべき情報値の全行をセグメントのビット線内に予め記憶する点にある。これは、図１２に略示されている。この過程は、以下のように経過する：
先ず、ステップａ）〜ｇ）は、上述と同様である。
【００３３】
ｉ）全てのトラックの全てのセグメント内に、１ビットが記憶されると直ぐに、ビットアドレスが切り換えられ、再度第１のトラック内に第２のビットを記憶し始める。
【００３４】
ｊ）この過程は、全てのトラック内の各セグメント内に、１行のプログラミングすべき情報が予め記憶される迄繰り返される。
【００３５】
ｋ）その後初めて、ワードデコーダを介して、ワード線が選択され、このワード線にプログラミング電位（ＶＰ）が印加される。この電位は、全てのトラックに供給され、その結果、全てのトラックの各セグメント内に１行がプログラミングされる。
【００３６】
ｌ）プログラミング時間の終了後、ワードデコーダは、再度遮断される。
【００３７】
並行プログラミングされるセルの数は、更に増大されている。それに相応して、プログラミングサイクルの数は、セグメント内の行の数に減少される。プログラミングされないセルのストレスサイクルの数は、同様に、セグメント内の行の数に低減される。
【００３８】
【発明の効果】
本発明によると、プログラミングすべき情報値をメモリのセルフィールド内にダイナミックに予め記憶乃至一時記憶することができるという効果を奏する。本発明のダイナミックな一時記憶方法によって、プログラミングに拘わるデコーダ回路を著しく簡単にすることができ、それと同時に、プログラミング過程を著しく速くすることができるという効果を奏する。
【図面の簡単な説明】
【図１】ＯＴＰメモリセルの略図
【図２】セルのプログラミングの際、セルフィールド内の電圧の説明に供するデコーダ回路を有するセルフィールドの略図
【図３】図２のセルの平面図
【図４】（１：８）デコーダ、ＮＡＮＤ又は直列デコーダの略図
【図５】（７：８）デコーダ、ＮＯＲ又は並列デコーダの略図
【図６】デコーディング制御部を有する個別スイッチの略図
【図７】制御部を有する集線スイッチの略図
【図８】ＭＯＳトランジスタを有するメモリフィールドの原理的構造の略図
【図９】図８のメモリフィールドでのプログラミング経過の説明に供する特性曲線の略図
【図１０】ブロッキング電位の一時記憶の際のセグメント化されたメモリ内の、１プログラミングサイクル内でプログラミングされる幾つかのセルを示す図
【図１１】セグメント当たり１ビットの一時記憶の際のセグメント化されたメモリ内の、１プログラミングサイクル内でプログラミングされる幾つかのセルを示す図
【図１２】セグメント当たり１ラインの一時記憶の際のセグメント化されたメモリ内の、１プログラミングサイクル内でプログラミングされる幾つかのセルを示す図
【符号の説明】
１ 制御電極
２ 電位が印加されていない電極
３ ドレイン電極
４ ソース電極
５ アイソレータ
７ メモリセル

Claims (3)

1. 固定値メモリセルのプログラミング方法であって、前記固定値メモリセルのメモリセルは、セルフィールド内でマトリックス状にワード線及びビット線で形成されており、セルフィールドはトラックに分割されており、さらにトラックはセグメントに分割されており、前記ビット線は、アース電位（ＶＭ）印加用のビットデコーダと、前記ビット線にブロッキング電位（ＶＢ）を印加するためのブロッキングデコーダとを用いて制御され、前記ワード線はプログラミング電圧（ＶＰ）乃至保護電圧（ＶＳ）を印加するためのワードデコーダを用いて制御される方法において、
   ａ）ブロッキングデコーダを介して、全ビット線をブロッキング電位（ＶＢ）にプリチャージするステップ、
   ｂ）ワードデコーダの全出力側に、保護電圧（ＶＳ）を印加し、該印加により、セルフィールドの全メモリセルを導通状態にし、前記ブロッキング電位を全フィールド内に転送するステップ、
   ｃ）前記ブロッキングデコーダを、完全に前記セルフィールドから減結合し、該減結合により、前記ブロッキング電位（ＶＢ）を、前記各ビット線（ＢＬ）の全キャパシタンスに蓄積したままにするステップ、
   ｄ）ビットデコーダをスイッチオンし、前記全ビット線の内の１本のビット線を、プログラミングすべき情報値を含む線と接続し、該接続により、前記１本のビット線に前記情報を伝送するステップ、
   ｅ）前記ワードデコーダを介して、１本のワード線を選択して、プログラミング電位（ＶＰ）を印加し、前記１本のワード線と予め選択された前記１本のビット線との交点で、前記メモリセルをプログラミングするステップ、
   ｆ）続いて、前記ワードデコーダ及び前記ビットデコーダを遮断するステップ
   を有し、
   さらに前記ステップｄ）及びｅ）において
   ｇ）情報値を、セルフィールドの１トラックの各セグメント内に伝送した後、ビットデコーダを再度切り離し、該切り離しにより、前記トラックの前記セグメントに、ブロッキング電位（ＶＢ）が容量的に蓄積されるのみならず、前記伝送された情報値も記憶するステップ、
   ｈ）前記セルフィールドに、直ぐ次のトラックの情報値を供給し、続いて、前記直ぐ次のトラックの前記ビットデコーダをスイッチオンし、該スイッチオンにより、前記情報値を前記直ぐ次のトラック内に供給して、前記直ぐ次のトラック内に一時記憶し、続いて、前記ビットデコーダを再度切り離すステップ、
   ｉ）前記セルフィールドの全トラック内の全てのセグメントにおいて、それぞれ１ビット線に、プログラミングすべき情報値が一時記憶されるまでステップｈ）を繰り返すステップ、
   ｊ）それに続いて、ワードデコーダを介して、１本のワード線を選択し、該ワード線に、プログラミング電位（ＶＰ）を印加するステップ
   を有することを特徴とする固定値メモリセルのプログラミング方法。
2. 請求項１記載の方法において、
   ｋ）プログラミング時間の終了後、ワードデコーダを再度遮断するステップ
   を有する方法。
3. 請求項１記載の方法において、更に以下のステップ、即ち、
   ｌ）セルフィールドの全てのトラックの全てのセグメント内に情報値が記憶されると直ぐに、再度、第１のトラックに、直ぐ次の情報値を記憶し始めるステップ、
   ｍ）前記セルフィールドの前記全てのトラック内の前記各セグメントに、そのつどワード線１行分のプログラミングすべき情報値が予め記憶されるまで、ステップｌ）の過程を繰り返すステップ、
   ｎ）その後、ワードデコーダを介して、１本のワード線を選択して、該ワード線にプログラミング電位（ＶＰ）を印加するステップ、
   ｏ）プログラミング時間の終了後、前記ワードデコーダを再度遮断するステップ
   を有する方法。

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