[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP3789955B2 - Semiconductor memory device - Google Patents

Semiconductor memory device Download PDF

Info

Publication number
JP3789955B2
JP3789955B2 JP11186695A JP11186695A JP3789955B2 JP 3789955 B2 JP3789955 B2 JP 3789955B2 JP 11186695 A JP11186695 A JP 11186695A JP 11186695 A JP11186695 A JP 11186695A JP 3789955 B2 JP3789955 B2 JP 3789955B2
Authority
JP
Japan
Prior art keywords
power supply
pad
ground
data input
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP11186695A
Other languages
Japanese (ja)
Other versions
JPH08212774A (en
Inventor
茂樹 冨嶋
和民 有本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP11186695A priority Critical patent/JP3789955B2/en
Priority to US08/616,734 priority patent/US5604710A/en
Publication of JPH08212774A publication Critical patent/JPH08212774A/en
Priority to US08/768,090 priority patent/US5838627A/en
Application granted granted Critical
Publication of JP3789955B2 publication Critical patent/JP3789955B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Dram (AREA)

Description

【０００１】
【産業上の利用分野】
この発明は半導体記憶装置に関し、特に、半導体記憶装置における電源パッドの配置に関する。より特定的には、汎用ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）における電源パッドならびにデータ入出力バッファおよび周辺回路のレイアウトに関する。
【０００２】
【従来の技術】
図２６は従来の半導体記憶装置のチップレイアウトを概略的に示す図である。図２６において、半導体記憶装置は、半導体チップ１１００上に形成され、４つのメモリブロックＭＢ１、ＭＢ２、ＭＢ３、およびＭＢ４を含む。メモリブロックＭＢ１〜ＭＢ４の各々は複数のメモリセルを含む。通常動作時（外部アクセス時）においてはメモリブロックＭＢ１〜ＭＢ４の各々において１ビットのメモリセルが選択されてデータの書込／読出が行なわれる（×４構成の場合）。
【０００３】
半導体チップ１１００の中央領域（メモリブロックＭＢ１およびＭＢ３とメモリブロックＭＢ２およびＭＢ４との間の領域）に外部からの電源電圧と接地電圧を受けるパッドならびに信号を入出力するためのパッドが配置される。このようなチップ中央領域にパッドを配置する構成は、リード・オン・チップ（ＬＯＣ）配置として知られており、このチップ上方にリードフレームの先端が配置され、このチップ中央領域に配置されたパッドとワイヤボンディングによりこのリードフレームが接続される。チップ中央領域に一列にパッドが配列されるため、半導体チップ１１００の周辺部両側に沿ってパッドを配置する構成に比べてパッド占有面積を低減することが可能となり、半導体チップ利用効率が改善される。
【０００４】
このパッド配置において、通常、前世代の半導体記憶装置とのピンの互換性の維持などを目的として、半導体チップ１１００の中央領域の互いに対向する両端部にそれぞれ電源パッドＶＣ１およびＶＣ２が配置される。一方の電源パッドＶＣ１に隣接して集中的にデータ入出力パッドＤＱ１〜ＤＱ４が配置される。他方の電源パッドＶＣ２はこのデータ入出力用回路以外の回路に対して電源電圧を供給する。なお電源パッドＶＣ１およびＶＣ２は電源電圧Ｖｃｃを供給するものとして示すが、同様に接地電圧Ｖｓｓを供給する接地パッドもこれらの電源パッドＶＣ１およびＶＣ２それぞれに隣接して配置されるが、図面を簡略化するために、この接地パッドは示していない。
【０００５】
データ入出力パッドＤＱ１〜ＤＱ４はそれそれ内部データバス１１０２ａ〜１１０２ｄを介してメモリブロックＭＢ１〜ＭＢ４とデータの授受を行なう。図２６においては明確に示していないがデータ入出力パッドＤＱ１〜ＤＱ４各々に隣接してデータ入出力バッファが設けられている。これらのデータ入出力バッファは電源パッドＶＣ１から動作電源電圧および接地電圧が供給されて動作する。データ入出力バッファの動作電源を他の回路とは別に専用に設けることによりこのデータ入出力に用いられる電源電圧および接地電圧の安定化を図り、データ入出力動作（特にデータ出力動作）の安定化（電源ノイズの影響を受けずに安定にデータの入出力を行なう）および高速化（電源回路の負荷を軽減することにより高速で充放電動作を行ないデータの入出力を行なう）を図る。
【０００６】
【発明が解決しようとする課題】
データ入出力パッドＤＱ１〜ＤＱ４に隣接してデータ入出力バッファが配置される。これらのデータ入出力バッファは共通に電源パッドから電源電圧Ｖｃｃを受けて動作する。１つの電源パッドに複数（図２６においては４個）のデータ入出力バッファが結合されるため、電源パッド（電源線）の負荷が大きくなる。電源パッドＶＣ１の電流供給能力は外部仕様により決定される。したがってこの電源パッドＶＣ１に接続されるデータ入出力バッファ（特にデータ出力バッファ）の数が大きくなると、電源パッドＶＣ１から各データ入出力バッファへ十分な大きさの電流を安定的に供給することができなくなり、電源電圧および接地電圧が変動し、データ入出力バッファはそれぞれの出力ノードを高速で充放電することができず、高速動作を行なうことができなくなるという問題が生じる。特にデータ出力動作時においては、電源電圧が変動して、出力バッファの動作速度が遅くなると、有効出力データがパッドを介して外部ピン端子に現れる時間が遅くなり、高速読出を行なうことができなくなるという問題が生じる。
【０００７】
半導体チップ１１００の中央領域周辺に設けられた電源パッドＶＣ２は周辺回路に対する電源電圧を供給するために用いられる。周辺回路は図２６においては明確に示していないが、半導体チップ１１００上に分散して配置される。このため電源パッドＶＣ２から各周辺回路への電源線の長さが長くなり、配線抵抗による電源電圧の低下、電源電圧の不安定化などの問題が生じ、周辺回路を安定に動作させることができなくなるという問題が生じる。
【０００８】
また、電源パッドＶＣ１からデータ入出力バッファへの電源線を短くし、電源線の負荷をできるだけ小さくするためにデータ入出力バッファおよびデータ入出力パッドＤＱ１〜ＤＱ４は電源パッドＶＣ１の近傍に集中配置される。したがって、メモリブロックＭＢ１とデータ入出力パッドＤＱ１の間の内部データ線１１０２ａおよびメモリブロックＭＢ２とデータ入出力パッドＤＱ２の間の内部データ線１１０２ｂの長さは、メモリブロックＭＢ３とデータ入出力パッドＤＱ３の間の内部データ線１１０２ｃおよびメモリブロックＭＢ４とデータ入出力パッドＤＱ４の間の内部データ線１１０２ｄの長さよりも長くなる。
【０００９】
この場合、内部データ線１１０２ａおよび１１０２ｂの配線抵抗および寄生容量が内部データ線１１０２ｃおよび１１０２ｄのそれよりも大きくなり、内部データ線１１０２ａおよび１１０２ｂにおける信号伝搬遅延が内部データ線１１０２ｃおよび１１０２ｄのそれよりも大きくなり、高速アクセスができなくなるという問題が生じる。すなわち、データ読出時においてはメモリブロックＭＢ１およびＭＢ２からの読出データがパッドＤＱ１およびＤＱ２に現われて確定するタイミングが、メモリブロックＭＢ３およびＭＢ４からのデータがデータ入出力パッドＤＱ３およびＤＱ４に現われて確定するタイミングよりも遅くなり、この遅いタイミングに合せて出力データ確定タイミングを決定する必要があり、データ読出時におけるアクセス時間が長くなる。
【００１０】
同様に、データ書込時においても、パッドＤＱ１〜ＤＱ４上に現われた書込データから書込パルス（書込イネーブル信号に応答して発生される）に従ってメモリブロックＭＢ１〜ＭＢ４それぞれに対して内部書込データが発生されて内部データ線１１０２ａ〜１１０２ｄを介して伝達されるが、この場合、書込データがメモリブロックＭＢ１およびＭＢ２において書込まれるタイミングはメモリブロックＭＢ３およびＭＢ４において書込データが書込まれるタイミングよりも遅くなり、データ書込時間が長くなる。
【００１１】
図２７に示すように、従来のデータ入出力パッド配置の場合、アドレス信号およびクロック信号（ロウアドレスストローブ信号／ＲＡＳおよびライトイネーブル信号ＷＥなどの外部制御信号）を受ける周辺パッドＰＤ１−ＰＤｎと、周辺パッドＰＤ１−ＰＤｎからの内部信号を受けてメモリブロックＭＢ１−ＭＢ４へのアクセス動作を制御する信号を発生するマスタ制御回路１１１０は、半導体チップ１１００の中央領域のデータ入出力パッドＤＱ１−ＤＱ４形成領域を除く領域に設けられる。パッドＰＤ１−ＰＤｎに対応して設けられたバッファは電源パッドＶＣ２から電源電圧を受けて動作する。通常、周辺パッドＰＤ１−ＰＤｎは一列に配列される。周辺パッドＰＤ１からの内部信号は信号線１１１２を介してマスタ制御回路１１１０へ与えられ、パッドＰＤｎからの内部信号は信号線１１１３を介してマスタ制御回路１１１０へ与えられる。
【００１２】
マスタ制御回路１１１０は、メモリブロックＭＢ１−ＭＢ４それぞれに対し必要な制御信号を出力するとともに、データ入出力パッドＤＱ１−ＤＱ４それぞれに対応して設けられたデータ入出力バッファのデータ入出力タイミングを規定する信号を発生する。一般に、ＤＲＡＭにおいては、ロウアドレスストローブ信号／ＲＡＳの立下がりに応答してアドレス入力パッドへ与えられたアドレス信号を取込み、内部ロウアドレス信号を発生する。通常、後に詳細に説明するが、アドレス信号に対しては、この信号／ＲＡＳの立下がりエッジに対しセットアップ時間およびホールド時間が決定される。図２７に示すように信号線１１１２および１１１３の長さが異なる場合、この信号線１１１２および１１１３の信号伝搬遅延が異なるため、最悪ケースを想定してこれらのセットアップ時間およびホールド時間を設定する必要があり、内部動作開始タイミングを早くすることができず、高速動作を実現することができなくなるという問題が生じる。また、マスタ制御回路１１１０からメモリブロックＭＢ１−ＭＢ４への距離が異なり、メモリブロックＭＢ１−ＭＢ４の動作タイミングが一定とならず、最悪ケースによりアクセス時間が長くなる。
【００１３】
それゆえに、この発明の目的は、高速かつ安定に動作する半導体記憶装置を提供することである。
【００１４】
この発明の他の目的は、高速および安定動作を実現するためのパッドレイアウトを備えた半導体記憶装置を提供することである。
【００３０】
請求項１に係る半導体記憶装置は、さらに、第１および第２の入出力手段の間に配置される、第１および第２のメモリブロックへのアクセス動作を制御するための周辺回路を備える。
【００３３】
また好ましくは、第１および第２の入出力手段の間の領域に形成され、外部からの信号を受けて周辺回路へ該受けた信号を伝達する入力手段をさらに含む。
【００３５】
また好ましくは、第１および第２のメモリブロックの一方側に、第１および第２のメモリブロックと対向して配置される第３および第４のメモリブロックと、これら第３および第４のメモリブロックに対応しかつ第１および第２の入出力手段に各々隣接して配置される第３および第４の入出力手段をさらに備える。周辺回路により第１ないし第４のメモリブロックへのアクセス動作が制御される。また好ましくは、周辺回路は定電圧発生回路をも含む。
【００５０】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、長方形の形状を有する領域に設けられた半導体記憶装置であって、該長方形の一方の短辺に比べ、この一方の短辺と対をなす他方の短辺に近く、長方形の一方の長辺に比べ、該一方の長辺と対をなす他方の長辺に近い位置に設けられた、複数のメモリセルを有する第１のメモリブロックと、一方の短辺に比べ、他方の短辺に近く、他方の長辺に比べ、一方の長辺に近い位置に第１のメモリブロックに対向して設けられた、複数のメモリセルを有する第２のメモリブロックと、他方の短辺に比べ、一方の短辺に近く、一方の長辺に比べ、他方の長辺に近い位置に設けられた、複数のメモリセルを有する第３のメモリブロックと、他方の短辺に比べ、一方の短辺に近く、他方の長辺に比べ、一方の長辺に近い位置に前記第３のメモリブロックに対向して設けられた、複数のメモリセルを有する第４のメモリブロックと、第１のメモリブロックと前記第２のメモリブロックの間に挟まれる第１の中央領域設けられた複数の第１のデータ入出力パッドと、対応の複数の第１のデータ入出力パッドにそれぞれ接続され、前記第１の中央領域に設けられた複数の第１のデータ入出力バッファと、第１の中央領域に一方の長辺もしくは他方の長辺が延びる方向に沿って設けられ、対応する前記第１のデータ入出力バッファと、対応する前記第１のメモリブロックもしくは対応する第２のメモリブロックとに、それぞれ接続された複数の第１の内部データバスと、第３のメモリブロックと第４のメモリブロックとの間に挟まれる第２の中央領域に設けられた複数の第２のデータ入出力パッドと、対応する第２のデータ入出力パッドにそれぞれ接続され、第２の中央領域に設けられた複数の第２のデータ入出力バッファと、第２の中央領域に一方の長辺もしくは他方の長辺が延びる方向に沿って設けられ、対応する第２のデータ入出力バッファと、対応する第３のメモリブロックもしくは第４のメモリブロックとに、それぞれ接続され、前記第１の内部データバスとは分離して設けられる第２の内部データバスと、第１のメモリブロックと第２のメモリブロックとの間であり、一方の短辺に比べ他方の短辺に近い位置に設けられた第１の入出力バッファに電源を供給する第１の電源パッドと、第３のメモリブロックと第４のメモリブロックとの間であり、他方の短辺に比べ一方の短辺に近い位置に設けられた第２の入出力バッファに電源を供給する第２の電源パッドと、第１の入出力バッファと第１の電源パッドとを接続する第１の電源線と、第２の入出力バッファと第２の電源パッドとを接続する第２の電源線とを備える。
【００５５】
【作用】
請求項１に係る発明においては、第１および第２のメモリブロックのそれぞれの一方側に近接して第１および第２の入出力手段が配置され、これらの第１および第２の入出力手段の間に周辺回路が配置されるため、メモリブロックとデータ入出力手段との間の距離を短くすることができ、データ信号伝搬遅延を小さくすることができ、高速アクセスが可能となる。また、第１および第２の入出力手段の間に周辺回路を配置しているため、第１および第２のメモリブロックと周辺回路との距離を小さくするとともにかつ同一とすることができ、各メモリブロックへ安定に定電圧を供給でき、また内部信号伝搬遅延をすべて同一としかつ小さくすることができ、高速動作が可能となる。
【００５７】
また、請求項１に係る発明においては、メモリブロックをグループに分割し、これらのメモリブロックグループに対応して内部データバスおよびデータ入出力バッファをグループ化し、対応のグループ間でデータの授受を行なっており、内部データバスの長さを全ての入出力バッファに対して同一とすることができ、高速でデータを転送することができる。
【００５８】
【実施例】
［電源パッドと入出力バッファの配置］
図１はこの発明の一実施例である半導体記憶装置のレイアウトを概略的に示す図である。図１において、半導体記憶装置は、半導体チップ１上に形成されかつ４つのメモリブロックＭＢ１〜ＭＢ４を含む。これらのメモリブロックＭＢ１〜ＭＢ４の各々は、複数のメモリセルを含み、かつ動作時において１ビットのメモリセルが選択される（メモリブロックの構成については後に詳細に説明する）。メモリブロックＭＢ１〜ＭＢ４の第１の方向（図１の水平方向）の中央領域の一方側にメモリブロックＭＢ１およびＭＢ３が配置され、メモリブロックＭＢ２およびＭＢ４が他方側に配置される。この中央領域においてメモリブロックＭＢ１〜ＭＢ４それぞれに対応しかつ対応のメモリブロックに近接してデータ入出力パッド部３ａ、３ｂ、３ｃおよび３ｄが配置される。なお、以下の説明において「パッド部」はリードフレームと接続されるパッドおよびそれに近接して設けられるバッファを併せて示す用語として用いる。
【００５９】
パッド部３ａは内部データバス２ａを介してメモリブロックＭＢ１とデータの授受を行なう。データ入出力パッド部３ｂは内部データバス２ｂを介してメモリブロックＭＢ２とデータの入出力を行なう。データ入出力パッド部３ｃは、メモリブロックＭＢ３と内部データバス２ｃを介してデータの入出力を行なう。データ入出力パッド部３ｄは内部データバス２ｄを介してメモリブロックＭＢ４とデータの授受を行なう。後に詳細に説明する理由のために、データ入出力パッド部３ａ〜３ｄは対応のメモリブロックＭＢ１〜ＭＢ４の中央位置（図の水平方向についての）近傍に配置される。
【００６０】
中央領域の両端部に電源パッド５および６が配置され、中央領域の中央部に電源パッド７が配置される。電源パッド５はデータ入出力パッド部３ｃおよび３ｄに電源電圧Ｖ１（ＶｃｃおよびＶｓｓ）を伝達し、電源パッド６は電源電圧Ｖ２（ＶｃｃおよびＶｓｓ）をデータ入出力パッド部３ａおよび３ｂへ伝達する。電源パッド７は破線ブロックで示す周辺回路４に含まれる制御回路および後に説明するアドレス信号およびブロック選択信号などの外部信号入力用バッファに対する電源電圧Ｖ３（ＶｃｃおよびＶｓｓ）を伝達する。
【００６１】
この半導体記憶装置はパッケージ構造としてリード・オン・チップ構造を備えており、それぞれ半導体チップ１の中央部上部までその先端が延びる複数のリードフレームを有し、各リードフレーム先端と各パッドがボンディングワイヤにより接続される。図１においては、それぞれ対応の外部ピン端子を併せて示す。すなわち、電源パッド５は、電源電圧Ｖｃｃを入力するピン端子１５ａと接地電圧Ｖｓｓを入力するピン端子１５ｂに接続される。データ入出力端子１７ｃおよび１７ｄはそれぞれパッド部３ｃおよび３ｄに接続される。電源パッド７は電源電圧Ｖｃｃを入力するピン端子１６ａおよび接地電圧Ｖｓｓを受けるピン端子１６ｂに接続される。データ入出力パッド部３ａはデータ入出力ピン端子１７ａに接続され、データ入出力パッド部３ｂはデータ入出力ピン端子１７ｂに接続される。電源パッド６は電源電圧Ｖｃｃ入力ピン端子１５ｃおよび接地電圧Ｖｓｓ入力ピン端子１５ｂに接続される。ピン端子の配置位置とパッドの配置位置はほぼ対応している。内部データバス２ａ〜２ｄは対応のメモリブロックＭＢ１−ＭＢ４にわたって延在し、各々の長さは同じである。
【００６２】
図２は、図１に示すパッド部および電源パッドの構成を概略的に示す図である。図２においてパッド部３ａおよび３ｂと電源パッド６の部分の構成を示す。図２において、パッド部３ａは内部データバス２ａを介してデータの授受を行なう入出力バッファ３ａａと、この入出力バッファ３ａａとデータの授受を行なうパッド３ａｂを含む。データ入出力パッド部３ｂは内部データバス２ｂを介してデータの授受を行なう入出力バッファ３ｂａと、この入出力バッファ３ｂａとデータ信号の授受を行なうパッド３ｂｂを含む。電源パッド６は、電源電圧Ｖｃｃを外部ピン端子１５ｃから受けて内部の電源線６ａａおよび６ａｂへ伝達するパッド６ａと、接地電圧Ｖｓｓをピン端子１５ｄを介して受けて接地線６ｂａおよび６ｂｂを介して伝達する接地パッド６ｂを含む。この電源線６ａａおよび６ａｂは同一層の配線で形成され、また接地線６ｂａおよび６ｂｂは同じ配線層の配線で形成される。入出力バッファ３ａａは電源線６ａａの電源電圧Ｖｃｃおよび接地線６ｂａ上の接地電圧Ｖｓｓを動作電源電圧として動作する。入出力バッファ３ｂａは電源線６ａｂ上の電源電圧Ｖｃｃおよび接地線６ｂｂ上の接地電圧Ｖｓｓを動作電源電圧として動作する。以下の説明において特に断らないかぎり電源電圧は電圧ＶｃｃおよびＶｓｓ両者を含む。
【００６３】
図１および図２において示すように、電源パッド６へ与えられた電圧Ｖ２（ＶｃｃおよびＶｓｓ）はデータ入出力パッド部３ａおよび３ｂに含まれる入出力バッファ３ａａおよび３ｂａにより利用される。一方、電源パッド５上の電圧Ｖ１（ＶｃｃおよびＶｓｓ）はデータ入出力パッド部３ｃおよび３ｄに含まれる入出力バッファにのみ利用される。電源パッド５および６はそれぞれ負荷が軽減されるため、安定に電源電圧を供給することができ、応じて対応のデータ入出力パッド部に含まれる入出力バッファを高速で駆動させることができる。すなわち、たとえば図２において、電源線６ａａおよび６ａｂならびに接地線６ｂａおよび６ｂｂを流れる、すなわち消費される電流量が予め決定されているとき、それらの電源線および接地線上の電圧を動作電源電圧として動作する入出力バッファ３ａａおよび３ｂａにおいて十分な電流が供給され、そのパッド３ａｂおよび３ｂｂをデータ読出時に安定かつ高速に充放電することができる。
【００６４】
また、電源パッド６の電流供給能力が、２つの入出力バッファ３ａａおよび３ｂａであれば十分な電流を供給することができる程度の場合でも、入出力バッファの数が増加すると、これらの入出力バッファの動作に従って多くの電流が消費され、電源線６ａａ、６ａｂおよび接地線６ｂａおよび６ｂｂ上の電圧が変動し、入出力バッファの出力するデータ信号の電圧レベルが変動し、安定に動作することができなくなる。しかしながらこのように１つの電源パッドに接続される入出力バッファの数を低減することにより、動作時においても安定に一定の電圧レベルの電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを伝達することができる。さらに、電源パッドをそれぞれ図１に示すようにメモリブロックのグループに対応して配置することにより、電源パッドと入出力パッド部の間の電源線および接地線の長さを短くすることができ、電源線および接地線における配線抵抗による電圧の変化を防止することができ、安定に一定の電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを供給することができる。
【００６５】
またチップ中央部において周辺回路のみに利用される電源パッド７を配置することにより、周辺回路へ同様の理由により安定に電源電圧Ｖｃｃおよび接地電圧Ｖｓｓ（電圧Ｖ３として示す）を供給することができ、周辺回路４は安定かつ高速に動作することができる。
【００６６】
またデータ入出力パッド部ＤＱ１〜ＤＱ３をそれぞれ対応のメモリブロックＭＢ１〜ＭＢ４の中央部近傍に配置することにより以下の利点が得られる。
【００６７】
図３に１つのメモリブロックの構成を概略的に示す。図３において、メモリブロックＭＢはｎ個（たとえば３２個）のメモリアレイブロックＭＡ１〜ＭＡｎに分割される。これらのメモリアレイＭＡ１〜ＭＡｎに対してロウデコーダＲＤが設けられ、またメモリアレイＭＡ１〜ＭＡｎに近接して、内部データバス２の延在方向と平行にコラムデコーダＣＤが設けられる。コラムデコーダＣＤに隣接してローカルコラム系回路ＬＣＣが設けられ、ロウデコーダＲＤに隣接してローカルロウ系回路ＬＲＣが設けられる。これらのローカルコラム系回路ＬＣＣおよびローカルロウ系回路ＬＲＣへはマスタ制御回路４ａから制御信号およびアドレス信号が与えられる。ロウデコーダＲＤはメモリセルアレイＭＡ１−ＭＡｎ各々に対応して配置されてもよい。
【００６８】
動作時においては、ロウデコーダＲＤは、メモリアレイＭＡ１〜ＭＡｎのうち所定数（たとえば１つ）のメモリアレイにおいてのみ１本のワード線を選択する。選択ワード線を含むメモリアレイを除くメモリアレイはすべてスタンバイ状態を維持する（この動作はローカルロウ系回路ＬＲＣにより実現される）。コラムデコーダＣＤからの列選択信号はメモリアレイＭＡ１〜ＭＡｎのうちの選択されたものに与えられる。したがって、選択されたメモリアレイのみが内部データバス２に接続される。
【００６９】
この内部データバス２はメモリアレイＭＡ１〜ＭＡｎにわたって延在している。したがって、たとえばメモリアレイＭＡ１が選択された場合、この選択メモリアレイＭＡ１からの読出データはローカルコラム系回路ＬＣＣを介して内部データバス２の一方端に伝達される。一方、メモリアレイＭＡｎが選択された場合には、このメモリアレイＭＡｎのデータがローカルコラム系回路ＬＣＣを介して内部データバス２の他方端に伝達される。データ入出力パッド部３をこの内部データバス２の中央部付近に配置することにより、メモリアレイＭＡ１選択時において読出データがパッド部３へ伝達されるのに要する時間とメモリアレイＭＡｎが選択されたときにメモリセルデータがパッド部３へ伝達されたときの時間を等しくすることができ、選択されたメモリアレイの位置により生じる、メモリセルデータがパッド部３へ伝達される時間差を小さくすることができる。たとえばパッド部３がマスタ制御回路４ａに近いデータバス２の他方端に設けられている場合にはメモリアレイＭＡ１からの読出されたデータがパッド部３へ伝達される時間が最も長くなり、アクセス時間はこの最悪ケースにより決定されるため、高速読出を行なうことができなくなる。
【００７０】
したがって図３に示すようにデータバス２の中央部（メモリブロックＭＢの中央部）近傍にデータ入出力パッド部３を配置することにより選択メモリアレイの位置によるデータ読出時間差を小さくすることができ、高速読出を実現することができる。これはまたデータ書込動作においても同様である。１つのメモリブロックから読出されるデータのビット数が２ビット、４ビットと増加する場合においてもできるだけメモリブロックＭＢの中央部にデータ入出力パッド部が配置される。これにより選択メモリアレイの位置によるデータ読出時間差のばらつきをできるだけ小さくする。
【００７１】
以上のように、データ入出力用パッド部をメモリブロック各々に対応して分散して配置することにより、電源パッドを各分散配置されたデータ入出力パッド部のグループに対応して配置することができ、１つの電源パッドに接続されるデータ入出力用バッファの数を低減することができ、各データ入出力バッファの電源電圧および接地電圧を安定化することができ、安定かつ高速に動作する半導体記憶装置を実現することができる。
【００７２】
またデータ入出力用パッド部を対応のメモリブロックの中央部付近に配置することにより、アレイ分割構造を備えるメモリブロックであり、選択されたメモリセルデータが伝達される内部データ線上の位置が異なる場合においても、選択アレイ位置によるメモリセルデータ伝搬時間のずれを小さくすることができ、高速でデータの入出力を行なうことができる。また、メモリブロックそれぞれに対応して入出力パッド部を対応のメモリブロック近傍に配置することにより、内部データ線は対応のメモリブロックにわたってのみ配置するだけでよく、チップ一方端からチップ他方端まで内部データバスを延在させる必要がなく、内部データ線の長さを低減することができ、この内部データ線上のデータ信号の伝搬遅延を低減することができ、高速でデータの入出力を行なうことができる。
【００７３】
またチップ中央部に周辺回路専用の電源パッドを配置することにより、周辺回路に安定に電源電圧および接地電圧を供給することができ、周辺回路を高速かつ安定に動作させることができる。この周辺回路４が外部電源電圧Ｖｃｃを降圧して内部動作電源電圧を生成する降圧回路、基板バイアス電圧としての負電圧Ｖｂｂを生成する基板バイアス発生回路、およびビット線プリチャージまたはメモリセルキャパシタのセルプレートへ印加する中間電位を発生する回路を含む場合、これらの電圧はメモリセルブロックＭＢ１−ＭＢ４各々へ短い配線長で伝達することができる。また配線レイアウトも対称的にすることで簡略化される。これにより、安定に各回路へ必要な電圧を確実に伝達することができる。
【００７４】
［外部信号用パッドのレイアウト］
図４はこの発明に従う半導体記憶装置の外部信号用パッドのレイアウトを概略的に示す図である。図４に示す構成において、図１に示す構成と対応する部分には同一の参照符号を付し、その詳細説明は省略する。
【００７５】
図４において、一方のデータ入出力パッド部３ａおよび３ｂと他方のデータ入出力パッド部３ｃおよび３ｄの間の中央部に周辺回路が配置される。この周辺回路はメモリブロックＭＢ１〜ＭＢ４へのアクセス動作を制御するためのマスタ制御回路４ａと、アドレス信号およびクロック信号（ロウアドレスストローブ信号およびライトイネーブル信号などのアクセス制御信号）を受ける周辺パッド部２１ａ、２１ｂ、２１ｃ、および２１ｄを含む。マスタ制御回路４ａ近傍にこれらの周辺回路のための電源パッド７が配置される。周辺パッド部２１ａ〜２１ｄの各々は信号線２２ａ〜２２ｄを介して入力信号をマスタ制御回路４ａへ伝達する。マスタ制御回路４ａを中心として対称的にこの中央領域の中央部に周辺パッド２１ａ〜２１ｄを配置することにより信号線２２ａ〜２２ｄの長さを短くすることができ、アドレス信号およびクロック信号の伝搬遅延を小さくすることができる（信号線を短くすることにより各信号線の抵抗および寄生容量を小さくすることができ、ＲＣ遅延を小さくすることができるためである）。
【００７６】
この信号線の伝搬遅延を小さくすることができることにより、外部信号（アドレス信号およびクロック信号）のセットアップ時間およびホールド時間を短くすることができ、高速アクセスが実現される（内部動作開始タイミングを早くすることができるためである）。このセットアップ時間およびホールド時間の短縮について以下に図５を参照して説明する。
【００７７】
図５はアドレス信号のセットアップ時間およびホールド時間を例示的に示す図である。図５（Ａ）にデータ読出動作時における外部制御信号に要求されるセットアップ時間およびホールド時間を示す。ＤＲＡＭにおいては、行アドレス信号と列アドレス信号とは時分割的に与えられる。アドレス信号に対しては、ロウアドレスストローブ信号／ＲＡＳの立下がり前に行アドレス信号を確定状態とするためのＲＡＳ前行アドレス・セットアップ時間ｔｓｕ（ＲＡ−ＲＡＳ）が規定され、外部ロウアドレスストローブ信号／ＲＡＳの立下がり後その行アドレス信号を維持するＲＡＳ後行アドレス・ホールド時間ｔｈ（ＲＡＳ−ＲＡ）が規定される。このＲＡＳ後行アドレス・ホールド時間ｔｈ（ＲＡＳ−ＲＡ）完了後ＤＲＡＭにおいては内部で行選択動作が開始される。
【００７８】
同様に、列アドレス信号に対しても、コラムアドレスストローブ信号／ＣＡＳに対してＣＡＳ前列アドレス・セットアップ時間ｔｓｕ（ＣＡ−ＣＡＳ）およびＣＡＳ後列アドレス・ホールド時間ｔｈ（ＣＡＳ−ＣＡ）が規定される。ロウアドレスストローブ信号／ＲＡＳが立下がってからＲＡＳアクセス時間ｔａ（ＲＡＳ）が経過した後に有効出力データＱが出力される。この時間はまたコラムアドレスストローブ信号／ＣＡＳが立下がり活性状態となってからの時間ＣＡＳアクセス時間ｔａ（ＣＡＳ）により規定される。ＤＲＡＭにおいては、内部信号線および内部ノードを初期状態にプリチャージするためにＲＡＳ“Ｈ”パルス幅ｔｗ（ＲＡＳＨ）が規定される。信号／ＲＡＳを一旦ハイレベルに立上げると、このＲＡＳ“Ｈ”パルス幅ｔｗ（ＲＡＳＨ）が経過した後でなければ信号／ＲＡＳを立下げることはできない。
【００７９】
これらのセットアップ時間およびホールド時間ならびにアクセス時間はすべて外部仕様で決定される。したがって、図５（Ｂ）に示すように外部信号に対し内部信号が遅延時間Ｔｄを有している場合、セットアップ時間およびホールド時間はそれぞれこの遅延時間Ｔｄだけ長くなる。したがって図５（Ａ）に見られるように、内部行選択開始動作タイミングがこの遅延時間Ｔｄだけ遅れることになり、ＲＡＳアクセス時間およびＣＡＳアクセス時間が長くなり、高速でデータの読出を行なうことができなくなる。したがってこの遅延時間Ｔｄはできるだけ短くし、セットアップ時間およびホールド時間をできるだけ短くするのが高速アクセスの観点からは好ましい。
【００８０】
図４に示すようにマスタ制御回路４ａを中心としてその両側に外部信号入力パッド部２１ａ〜２１ｄを配置することにより、信号線２２ａ〜２２ｄの長さを短くすることができ、内部信号伝搬遅延時間を短くすることができ、応じて遅延時間Ｔｄを短くすることができる。これにより、セットアップ時間およびホールド時間を短くすることができ、高速アクセスが実現される。
【００８１】
［電源の分配方式］
図６は、この発明による電源パッドレイアウトにおける電源電圧の分配の構成の一例を示す図である。図６においては、図４に示す半導体記憶装置の電源パッド６とメモリブロックＭＢ１およびＭＢ２の間の領域の構成を示す。図６において、データ入出力パッド部３ａおよび３ｂと、外部信号（アドレス信号およびクロック信号）を受ける周辺パッド部ＰＡ１〜ＰＡ３と、周辺回路用の電源パッド７と、この電源パッド７からの電源電圧を受けて動作するマスタ制御回路４ａを示す。
【００８２】
図６において、データ入出力パッド部３ａおよび３ｂは電源パッド６から電源線（接地線を含む）３０を介して電源電圧（ＶｃｃおよびＶｓｓを含む）を受けて動作する。周辺パッド部ＰＡ１〜ＰＡ３は電源パッド７から電源線３１を介して電源電圧（ＶｃｃおよびＶｓｓを含む）を共通に受ける。マスタ制御回路４ａは、電源パッド７から電源線３２を介して電源電圧（ＶｃｃおよびＶｓｓを含む）を受けて動作する。この電源パッド７にはまた電源線３３ａおよび３３ｂが配設され、メモリブロックＭＢ１およびＭＢ２のローカル回路へそれぞれ電源電圧（ＶｃｃおよびＶｓｓを含む）を伝達する。電源線３１、３２および３３ａならびに３３ｂはそれぞれ異なる配線（同一レベルの配線層）である。電源線３１、３２、３３ａおよび３３ｂをそれぞれ別々の配線で形成することにより、これらの配線上の電圧変動が相互に影響を及ぼすことを防止することができ、安定に周辺回路（周辺パッド部ＰＡ１〜ＰＡ３およびマスタ制御回路４ａを含む）を動作させることができる。またこのとき、データ入出力パッド部３ａおよび３ｂは近傍に設けられた電源パッド６から電源線３０を介して電源電圧を供給されているため、その電源電圧が安定しており、高速で動作することができる。
【００８３】
この図６に示すように、電源パッド６に接続される電源線３０（電源電圧Ｖｃｃを供給する電源線と接地電圧Ｖｓｓを供給する接地線両者を含む）と周辺回路用のパッド７に接続される電源線３１とを互いに分離して配置し、電源パッド６にはパッド部ＤＱ１およびＤＱ２に含まれるデータ入出力バッファに対してのみ電源電圧を供給する電源線のみを接続し、また、周辺回路用パッド７には、周辺パッド部ＰＡ１〜ＰＡ３に含まれる制御信号またはアドレス信号のためのバッファ回路に対する電源電圧を供給する電源線のみを接続することにより、以下の利点が得られる。パッド部３ａおよび３ｂに含まれるデータ入出力バッファの動作時において、仮に電源線３０上の電圧Ｖｃｃおよび／またはＶｓｓが変動しても、この影響はパッド３ａおよび３ｂに含まれるデータ入出力バッファにだけ及ぼされ、周辺パッド部ＰＡ１〜ＰＡ３に含まれる制御信号およびアドレス信号入力のためのバッファにはこの電源線３０上の電圧変動は何ら影響を及ぼさない。したがって、周辺パッド部ＰＡ１〜ＰＡ３およびマスタ制御回路４ａに含まれる周辺回路は周辺回路用電源パッド７から安定な電源電圧を受けて動作する。すなわち、データ信号入出力時においても周辺回路は安定に動作を行なうことができる。
【００８４】
また、データ入出力バッファと周辺回路とに対し別々に電源電圧を印加することができ、ＨＳＴＬ（ハイ・スピード・トランジスタ・ロジック；ハイレベルが１．２Ｖ、ローレベルが０．８Ｖ）などの信号入出力のための電源電圧レベルと内部動作電源電圧レベルとが異なる高速のインタフェースに対しても容易に対処することができる。すなわち、たとえば、データ入出力用の電源パッド６に対し外部インタフェースレベルの電源電圧を印加してデータ入出力バッファをこの高速インタフェースの電圧レベルで動作させ、周辺回路用パッド７に対しこの高速インタフェースよりも高い電圧レベルの電圧を印加し、周辺回路部において降圧回路を設け、この内部降圧回路を周辺回路用パッド部に含まれる周辺回路へ印加する。これにより、制御信号およびアドレス信号入力のためのバッファは外部インタフェースに対応する電源電圧で動作し、内部回路はそれよりも高い電圧レベルで動作することができる。この場合、逆に、周辺回路用パッド７に対し高速インタフェースレベルの電源電圧を印加し、周辺回路に昇圧回路を設け、この昇圧回路から内部回路の動作のための電源電圧を生成する構成が利用されてもよい。いずれの構成においても、内部動作電源電圧レベルと信号入出力のための電源電圧レベルが異なるインタフェースに対しても容易に対処することができる。
【００８５】
図７は、電源分配の他の構成例を示す図である。図７に示す構成においては、図６に示す構成と異なり、周辺パッド部ＰＡ１へは電源線４０を介して電源パッド６から電源電圧（ＶｓｓおよびＶｃｃ）が与えられる。周辺パッド部ＰＡ２およびＰＡ３へは電源パッド７から電源線４１を介して電源電圧（ＶｃｃおよびＶｓｓ）が伝達される。電源パッド７からは電源線４２ａおよび４２ｂを介してメモリブロックＭＢ１およびＭＢ２にそれぞれ電源電圧が伝達される。この場合においても、データ入出力パッド部３ａおよび３ｂと周辺パッド部ＰＡとは互いに異なる電源線を介して電源電圧を受けており、データ入出力パッド部３ａおよび３ｂは電源線３０を介して安定に電源電圧の供給を受けて安定かつ高速に動作する。
【００８６】
図６および図７に示す構成において、周辺パッド部ＰＡ１、データ入出力パッド部３ｂの間にさらに電源パッドが設けられ、周辺パッド部に対しこの追加の電源パッドから電源電圧が供給される構成が利用されてもよい。この場合、たとえばアドレス信号入力パッド部とクロック信号入力パッド部とに対しそれぞれ別々に電源電圧を印加する構成が用いられてもよい。
【００８７】
いずれの場合においても、周辺回路（周辺パッド部およびマスタ制御回路部）に近接して電源パッドを設け、これらの周辺回路へ電源パッド７から電源電圧を伝達することにより電源線の長さを短くすることができ、安定に周辺回路を動作させることができる。
【００８８】
［ピン配置］
図８は、この発明の半導体記憶装置を収納するパッケージおよびピン配置を示す図である。図８において、この半導体集積回路装置（半導体記憶装置）５０は一例として４０個の外部ピン端子を備える。ピン番号１および４０の端子に電源電圧Ｖｃｃおよび接地電圧Ｖｓｓがそれぞれ与えられる。このピン番号１および４０のピン端子に隣接するピン番号２、３、３８、および３９がデータ入出力ピン端子として利用される。また他方側においてピン端子２０および２１に電源電圧Ｖｃｃおよび接地電圧Ｖｓｓが与えられる。これらのピン番号２０および２１のピン端子に隣接してデータ入出力用のピン番号１８、１９、２２および２３のピン端子が配置される。ピン番号２０および２１のピン端子に与えられた電圧ＶｃｃおよびＶｓｓはこのピン番号１８、１９、２２および２３のピン端子に対しデータ入出力を行なうデータ入出力バッファにおいて利用される。
【００８９】
チップ中央部のピン番号９および３２のピン端子には電源電圧ＶｃｃおよびＶｓｓが与えられる。これらのピン番号９および３２のピン端子へ与えられた電圧ＶｃｃおよびＶｓｓは周辺回路（外部アドレス信号および外部クロック信号入力バッファ）で利用される。ピン番号４ないし８のピン端子、ピン番号１０ないし１７、ピン番号２４ないし３１およびピン番号３３ないし３７のピン端子はそれぞれアドレス信号またはクロック信号入力ピン端子として利用される。半導体記憶装置は、リード・オン・チップ構造を有しており、各ピン端子からリードフレームが図８等において示したパッド近傍にまで延びており、その部分においてリードフレームとパッドとがボンディングワイヤで接続される。したがって、ピン端子の配置位置とこれまで説明してきたパッド部の配置位置はほぼ対応関係を備えている（ただしパッド部は一列に配置され、ピン端子は二列に配置されるため、完全な１対１の関係ではない）。
【００９０】
両端の電圧ＶｃｃおよびＶｓｓ入力ピン端子（パッド）をデータ入出力パッド部に電源電圧および接地電圧を与えるためのピン端子として利用し、データ入出力ピン端子を図８の半導体記憶装置５０の上下両側に分散配置させるとともに、データ入出力ピン端子の間の中央領域にアドレス信号およびクロック信号入力ピン端子を配置し、中央部に周辺回路用の電源ピン端子を配設することにより、これまで説明してきたチップのパッドレイアウトを実現することができる。
【００９１】
［ピン配置２］
図９は、この発明に従う半導体記憶装置の外部ピン端子の他の配置を示す図である。図９においては、パッケージ外部に設けられた外部ピン端子を一般的に示す。図９において、パッケージ５５の長辺方向一方側両端部に電源電圧Ｖｃｃを印加するための電源ピン端子ＰＴ１およびＰＴ１３が配置され、パッケージ５５の他方側両端部において接地電圧Ｖｓｓを印加するためのピン端子ＰＴ１４およびＰＴ２６が配置される。電源ピン端子ＰＴ１に隣接してデータ信号を入出力するためのデータピン端子ＰＴ２およびＰＴ３が配置され、また他方の電源ピン端子ＰＴ１３に隣接して、データ信号を入出力するための外部データピン端子ＰＴ１１およびＰＴ１２が配置される。同様に、接地ピン端子ＰＴ１４に隣接してデータ信号を入出力するためのピン端子ＰＴ１５およびＰＴ１６が配置され、また接地用ピン端子ＰＴ２６に隣接してデータ信号入出力のためのピン端子ＰＴ２４およびＰＴ２５が配置される。
【００９２】
図９に示す構成においては、さらに、データピン端子ＰＴ３に隣接して電源電圧Ｖｃｃを供給するためのピン端子ＰＴ４が配置され、またデータ入出力ピン端子ＰＴ１６に隣接して、接地電圧Ｖｓｓを印加するためのピン端子ＰＴ１７が配置される。同様に、ピン端子ＰＴ１１に隣接して、電源電圧Ｖｃｃを供給するための電源ピン端子ＰＴ１０が配置され、データ入出力用ピン端子ＰＴ２４に隣接して接地電圧Ｖｓｓ供給のための接地用ピン端子ＰＴ２３が配置される。ピン端子ＰＴ１およびＰＴ４へ与えられる電源電圧Ｖｃｃおよびピン端子ＰＴ１４およびＰＴ１７へ与えられる接地電圧Ｖｓｓは、データ入出力用ピン端子ＰＴ２、ＰＴ３、ＰＴ１５およびＰＴ１６を介してデータの入出力を行なうデータ入出力バッファに対する電源電圧となる。同様、ピン端子ＰＴ１０およびＰＴ１３へ与えられる電源電圧Ｖｃｃおよびピン端子ＰＴ２３およびＰＴ２６へ与えられる接地電圧Ｖｓｓは、ピン端子ＰＴ１１、ＰＴ１２、ＰＴ２４、およびＰＴ２５を介してデータの入出力を行なうためのデータ入出力バッファにのみ利用される。
【００９３】
パッケージ５５の中央部に電源電圧Ｖｃｃを供給するためのピン端子ＰＴ７が配置され、同様に、このピン端子ＰＴ７に対応して接地電圧Ｖｓｓを供給するための接地用ピン端子ＰＴ２０が配置される。このピン端子ＰＴ４およびＰＴ７の間にアドレス信号およびクロック信号（外部制御信号）を入力するためのピン端子ＰＴ５〜ＰＴ６が配置され、同様に、ピン端子ＰＴ７およびＰＴ１０の間に、アドレス信号およびクロック信号を入力するためのピン端子ＰＴ８〜ＰＴ９が配置される。また、ピン端子ＰＴ２０とピン端子１７の間にアドレス信号およびクロック信号を入力するためのピン端子ＰＴ１８〜ＰＴ１９が配置され、ピン端子ＰＴ２０とピン端子ＰＴ２３の間にアドレス信号およびクロック信号を入力するためのピン端子ＰＴ２１〜ＰＴ２２が配置される。このパッケージ５５の中央部に配置されたピン端子ＰＴ７およびＰＴ２０へ与えられる電源電圧ＶｃｃおよびＶｓｓは、このアドレス信号およびクロック信号を入力し、内部制御信号を発生する周辺回路においてのみ利用される。
【００９４】
この図９に示すように、データ入出力ピンを間に挟むように電源ピンを配置することにより、データ入出力バッファに対し両側のピン端子から電源電圧（ＶｃｃおよびＶｓｓ）を供給することができ、データ入出力バッファに対するパッドからの距離に依存する電源電圧の変化（配線抵抗に起因する電圧の変動）を防止することができるとともに、２つのピン端子から電源電圧（ＶｃｃおよびＶｓｓ）を供給することにより、データ入出力バッファに対する電流供給力が大きくなり、安定に電源電圧をデータ入出力バッファへ供給することができる。
【００９５】
図１０は、図９に示すピン端子配置を有する半導体記憶装置のパッドおよび回路のレイアウトを示す図である。図１０においては、図９に示すパッケージの半分のみを示す。この図１０に示す構成と対称的なレイアウトがパッケージ内部に収納されたチップ上に配置される。また、図１０においては、データ入出力バッファおよび周辺回路を強調して示し、メモリブロックは示していない。
【００９６】
図１０において、半導体チップ１の外部に配置されたピン端子を例示的に示す。このピン端子は、半導体チップ１の一方側の一方端に配置される電源電圧Ｖｃｃを供給するための電源ピン端子ＰＴＡＡと、ピン端子ＰＴＡＡに隣接して配置されるデータ入出力ピン端子ＰＴＤＡおよびＰＴＤＢと、データ入出力ピン端子ＰＴＤＢに隣接して配置される電源電圧Ｖｃｃを供給するためのピン端子ＰＴＡＢを含む。チップ１の中央部に対応して周辺回路のための電源電圧Ｖｃｃを供給するための電源ピン端子ＰＴＡＥが配置される。
【００９７】
半導体チップ１の他方側においても同様に、電源ピン端子ＰＴＡＡおよびＰＴＡＢに対向して接地電圧Ｖｓｓを供給するための接地ピン端子ＰＴＡＣおよびＰＴＡＤが配置され、これらのピン端子ＰＴＡＣおよびＰＴＡＤの間に、データ入出力用ピン端子ＰＴＤＣおよびＰＴＤＤが配置される。また、チップ１の中央部において、電源ピン端子ＰＴＡＥに対向して接地電圧Ｖｓｓを供給するためのピン端子ＰＴＡＦが配置される。
【００９８】
電源ピン端子ＰＴＡＡおよびＰＴＡＣは、電源パッド６０ａに接続され、ピン端子ＰＴＡＢおよびＰＴＡＤは、電源パッド６０ｂに接続される。電源パッド６０ａは、ピン端子ＰＴＡＡから電源電圧Ｖｃｃを受けるパッド６０ａａと、接地用ピン端子ＰＴＡＣから接地電圧Ｖｓｓを受けるパッド６０ａｂを含む。電源パッド６０ｂは、ピン端子ＰＴＡＢから電源電圧Ｖｃｃを受けるパッド６０ｂａと、ピン端子ＰＴＡＤから接地電圧Ｖｓｓを受けるパッド６０ｂｂを含む。電源パッド６０ａおよび６０ｂの間に、ピン端子ＰＴＤＡ〜ＰＴＤＤとデータ信号の授受を行なうためのデータ入出力用パッド部が配置される。図１０においては、入出力バッファ８０ａｂとデータ信号の授受を行なうパッド８０ａａと、入出力バッファ８０ｂｂとデータ信号の授受を行なうパッド８０ｂａと、入出力バッファ８０ｃｂとデータ信号の授受を行なうパッド８０ｃａと、入出力バッファ８０ｄｂとデータ信号の授受を行なうパッド８０ｄａが示される。これらのパッド８０ａａ〜８０ｄａは、１列に整列して配置されるように示される。データ入出力用パッド８０ａａ、８０ｂａ、８０ｃａ、および８０ｄａは、それぞれ図１０において破線で示すように、ピン端子ＰＴＤＡ、ＰＴＤＣ、ＰＴＤＢ、およびＰＴＤＤに接続される。
【００９９】
電源用のパッド６０ａａおよび６０ｂａから入出力バッファ８０ａｂ，８０ｂｂ，８０ｃｂおよび８０ｄｂを囲むように電源電圧供給線６１ａおよび６１ｂが配設され、接地用のパッド６０ａｂおよび６０ｂｂから入出力バッファ８０ａｂ、８０ｂｂ、８０ｃｂおよび８０ｄｂを囲むように接地電圧供給線６２ａおよび６２ｂが配置される。電源電圧供給線６１ａおよび接地電圧供給線６２ａ（これらをまとめて電源配線と称す）は入出力バッファ８０ａｂおよび８０ｃｂに電源電圧ＶｃｃおよびＶｓｓを供給し、電源配線６１ｂおよび６２ｂは、入出力バッファ８０ｂｂおよび８０ｄｂに電源電圧ＶｃｃおよびＶｓｓを供給する。入出力バッファ８０ａｂ〜８０ｄｂは、それぞれ２つの電源パッド６０ａおよび６０ｂから電源電圧ＶｃｃおよびＶｓｓが供給されるため、これらの入出力バッファ８０ａｂ〜８０ｄｂの動作時における電源配線６１ａ，６１ｂ，６２ａおよび６２ｂの電源変動を十分に抑制することができ、入出力バッファ８０ａｂ〜８０ｄｂは安定な電源電圧が供給されて安定に動作することができる。
【０１００】
また、一方、周辺回路用ピン端子ＰＴＡＥおよびＰＴＡＦに対しては、それぞれに対向してパッド６３および６４が配置される。パッド６３および６４は、図において破線で示すボンディングワイヤより対応のリード端子ＰＴＡＥおよびＰＴＡＦに接続され、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓが供給される。パッド６３は、電源電圧供給線６５上に電源電圧Ｖｃｃを供給し、パッド６４は、接地電圧供給線６６に接地電圧Ｖｓｓを供給する。パッド６３および６４に隣接して配置される周辺回路６７は、この電源配線６５および６６上の電源電圧ＶｃｃおよびＶｓｓを動作電源電圧として動作する。このパッド６３および６４に接続される電源配線６５および６６は周辺回路６７に対してのみ電源電圧を供給している。電源パッド６０ａおよび６０ｂは、データ信号を授受するための入出力バッファに対し電源電圧を供給する電源配線のみが接続される。電源パッド６０ａおよび６０ｂから、他の周辺回路へ電源電圧を供給するための電源配線は接続されていない。したがって、仮にデータ信号入出力時において、この電源配線６１ａ、６１ｂ、６２ａおよび６２ｂ上の電源電圧が変動しても、周辺回路６７に対する電源配線６５および６６はその電源電圧変動の影響を受けることなく、安定な電源レベルを維持することができる。これにより、周辺回路６７はデータ信号入出力時における電源電圧の変動を受けることなく安定に動作することができる。
【０１０１】
［ピン配置３］
図１１は、この発明に従う半導体記憶装置を収納するパッケージの第３のピン配置を示す図である。この図１１に示すピン配置においては、電源ピンがデータ入出力ピン端子の間に配置される。すなわち、パッケージ５５ａの一方側の一方端においては、一方電源電圧Ｖｃｃを受ける電源ピン端子ＰＴ２ａがデータ入出力ピン端子ＰＴ１ａおよびＰＴ３ａの間に配置され、このパッケージ５５ａの一方側の他方端において、一方電源電圧Ｖｃｃを受ける電源ピン端子ＰＴ１２ａがデータ入出力ピン端子ＰＴ１１ａおよびＰＴ１３ａの間に配置される。
【０１０２】
パッケージ５５ａの他方側において、他方電源電圧（接地電位）Ｖｓｓを受ける接地ピン端子ＰＴ１５ａがそのパッケージ５５ａの一方端においてデータ入出力ピン端子ＰＴ１４ａおよびＰＴ１６ａの間に配置され、また他方端において接地ピン端子ＰＴ２５ａがデータ入出力ピン端子ＰＴ２４ａおよびＰＴ２６ａの間に配置される。電源ピン端子ＰＴ２ａが接地ピン端子ＰＴ１５ａと対向するように配置され、電源ピン端子ＰＴ１２ａおよび接地ピン端子ＰＴ２５ａが互いに対向するように配置される。
【０１０３】
一方電源電圧Ｖｃｃを受ける電源ピン端子ＰＴ７ａは、周辺回路に対し電源電圧を供給するためにパッケージ５５ａの一方側の中央部に配置され、このパッケージ５５ａの他方側の中央部にこの周辺回路用電源ピン端子ＰＴ７ａと対向して接地ピン端子ＰＴ２０ａが配置される。
【０１０４】
ピン端子ＰＴ４ａ−ＰＴ６ａ、ＰＴ８ａ−ＰＴ１０ａ、ＰＴ１７ａ−ＰＴ１９ａおよびＰＴ２１ａ−ＰＴ２３ａは、アドレス信号またはクロック（制御）信号を受ける周辺回路用のピン端子である。
【０１０５】
図１２は、この図１１に示すパッケージ５５ａに収納される半導体記憶装置の内部配置を示す図である。図１２においては、図面を簡略化するためにメモリブロックは示してはいない。また加えて、半導体記憶装置の一方側の構成のみが示される。この図１２に示す構成と同様の構成が図示しない他方側メモリブロック部分に対しても配置される。
【０１０６】
図１２において、電源パッド（電圧ＶｃｃおよびＶｓｓを供給するパッド）７０がデータ入出力パッド７４ａおよび７５ａの間に配置される。電源パッド７０は、リードフレームを介してピン端子ＰＴ１２ａに接続される電源供給パッド７０ａと、接地ピン端子ＰＴ２５ａに接続される接地パッド７０ｂを含む。
【０１０７】
パッド７４ａはピン端子ＰＴ２６ａに接続され、かつそれに隣接して配置されるデータ入出力バッファ（Ｉ／Ｏバッファ）７４ｂに接続される。このＩ／Ｏバッファ７４ｂに隣接して、Ｉ／Ｏバッファ７３ｂが配置される。このＩ／Ｏバッファ７３ｂはそれに隣接して配置されるデータ入出力パッド７３ａに接続される。このデータ入出力パッド７３ａは、ピン端子ＰＴ１３ａに接続される。
【０１０８】
一方、接地パッド７０ｂに隣接して、データ入出力パッド（ＤＱパッド）７５ａが配置される。ＤＱパッド７５ａは、それに隣接して配置されるＩ／Ｏバッファ７５ｂに接続され、かつピン端子ＰＴ１１ａに接続される。Ｉ／Ｏバッファ７５ｂに隣接してＩ／Ｏバッファ７６ｂが配置される。このＩ／Ｏバッファ７６ｂは、ＤＱパッド７６ａを介してフレームリード（すなわちピン端子）ＰＴ２４ａに接続される。
【０１０９】
ＤＱパッドとＩ／Ｏバッファの組がＤＱパッド部分を構成する。ＤＱパッド部分７３（７３ａ，７３ｂ）、７４（７４ａ，７４ｂ）、７５（７５ａ，７５ｂ）、および７６（７６ａ，７６ｂ）および電源パッド７０は第１の方向に沿って整列して配置される。
【０１１０】
Ｉ／Ｏバッファ７３ｂ、７４ｂ、７５ｂ、および７６ｂはパッド７０ａから電源線７１を介して電源電圧Ｖｃｃを受け、また接地線７２を介してパッド７０ｂから接地電位Ｖｓｓを受ける。
【０１１１】
Ｉ／Ｏバッファ７３ｂおよび７４ｂならびにＩ／Ｏバッファ７６ｂおよび７５ｂは電源パッド７０に関して対称的に配置される。したがって、電源線７１および接地線７２のパッド７０に対する距離は、Ｉ／Ｏバッファ７３ｂおよび７４ｂならびにＩ／Ｏバッファ７５ｂおよび７６ｂに対して等しくすることができる。したがって、これらのＩ／Ｏバッファ７３ｂ，７６ｂに対する電源線７１および接地線７２の配線容量および配線抵抗の影響を互いに等しくすることができる。応じて、出力データ確定タイミングに対して、電源電圧Ｖｃｃおよび接地電位Ｖｓｓが及ぼす影響をすべてのＩ／Ｏバッファ７３ｂ〜７６ｂに対して等しくすることができ、アクセス時間を低減することができ、高速アクセスが実現される。
【０１１２】
加えて、Ｉ／Ｏバッファ７３ｂおよび７４ｂに対する電源線７１（接地線７２）の配線抵抗をＩ／Ｏバッファ７６および７５ｂに対してのそれと等しくすることができ（配線長はほぼ同じであるため）、これらのＩ／Ｏバッファ７３ｂ〜７６ｂに対しほぼ同じ電圧レベルの電源電圧Ｖｃｃ（または接地電圧Ｖｓｓ）を供給することができ、Ｉ／Ｏバッファ７３ｂ〜７６ｂが出力する信号電圧レベルをほぼ互いに等しくすることができ、信号電圧レベルが互いに異なることによる誤動作を防止することができ正確な動作を保証することができる。
【０１１３】
周辺回路に関しては、周辺パッド部分７７ｃを代表的に示す。この周辺パッド部分７７ｃは、チップ中央部に配置された電源供給パッド７７ａから電源線７８を介して電源電圧Ｖｃｃを受け、かつ接地パッド７７ｂから接地線７９を介して接地電位Ｖｓｓを受ける。電源パッド７７ａおよび接地パッド７７ｂはそれぞれ対向して配置される電源ピン端子ＰＴ７ａおよび接地ピン端子ＰＴ２０ａに接続される。
【０１１４】
周辺パッド部分７７ｃは、図示しないピン端子からのアドレス信号またはクロック信号を受けるパッドと、この図示しないパッドから与えられた信号をバッファ処理して出力するバッファとを含む。この周辺パッド部分の構成は先に説明した実施例におけるものと同様である。なお、図１２において破線でパッドとピン端子とを接続するボンディングワイヤを示す。
【０１１５】
［他の内部配置２］
図１３は図１１に示すパッケージ５５ａに収納される半導体記憶装置の別の内部配置を示す図である。図１３においては、データ入出力に関連する部分のみが示される。
【０１１６】
図１３において、電源パッド９０ａが破線で示すボンディングワイヤを介してフレームリードＰＴ１２ａに接続されて電源電圧Ｖｃｃを受ける。接地パッド９０ｂは電源パッド９０ａに隣接して配置され、フレームリードＰＴ２５ａに破線で示すボンディングワイヤを介して接続されてそこから接地電位Ｖｓｓを受ける。Ｉ／Ｏバッファ９１ｂおよび９２ｂならびにＩ／Ｏバッファ９３ｂおよび９４ｂはパッド９０ａおよび９０ｂに関して対称的に配置される。ＤＱパッド９１ａおよび９２ａは、それぞれＩ／Ｏバッファ９１ｂおよび９２ｂに隣接して配置される。パッド９１ａがＩ／Ｏバッファ９１ｂに接続されかつ破線で示すボンディングワイヤを介してフレームリード（ピン端子）ＰＴ１３ａに接続される。パッド９２ａは、Ｉ／Ｏバッファ９２ｂに接続され、かつ破線で示すボンディングワイヤを介してフレームリード（ピン端子）ＰＴ２６ａに接続される。
【０１１７】
ＤＱパッド９３ａおよび９４ａがそれぞれＩ／Ｏバッファ９３ｂおよび９４ｂに隣接して配置される。このパッド９３ａが対向するフレームリードＰＴ１１ａに破線で示すボンディングワイヤを介して接続されかつ隣接するＩ／Ｏバッファ９３ｂに接続される。パッド９４ａは対向するフレームリードＰＴ２４ａにボンディングワイヤ（破線で示す）を介して接続され、かつ対応のＩ／Ｏバッファ９４ｂに接続される。
【０１１８】
パッド９０ａ，９０ｂ、９１ａ、９２ａ、９３ａおよび９４ａはＩ／Ｏバッファ９１ｂおよび９３ｂならびにＩ／Ｏバッファ９２ｂおよび９４ｂの間の領域に第１の方向に沿って互いに整列して配置される。
【０１１９】
電源線９５ａおよび接地線９６ａは、電源パッド９０ａおよび９０ｂにそれぞれ接続され、電源電圧Ｖｃｃおよび接地電位ＶｓｓをＩ／Ｏバッファ９１ｂおよび９３ｂへ供給する。
【０１２０】
Ｉ／Ｏバッファ９２ｂおよび９４ｂの外側に沿って、電源パッド９０ａおよび９０ｂにそれぞれ接続される電源線９５ｂおよび接地線９６ｂが配置され、Ｉ／Ｏバッファ９２ｂおよび９４ｂが、電源電圧Ｖｃｃおよび接地電位Ｖｓｓをこれらの電源線９５ｂおよび接地線９６ｂから供給される。
【０１２１】
なお、パッド９０ａから電源線９５ａおよび９５ｂへ延びる配線は接地線９６ａおよび９６ｂと交差するように示される。この交差部を有する構成を実現するためには、この交差領域において接地線を形成される配線層と異なる配線層に形成される配線を用いる。２層構造とすることにより、交差部を容易に実現することができる。
【０１２２】
図１３に示す構成においては、１つの電源線９５（９５ａまたは９５ｂ）および１つの接地線９６（９６ａまたは９６ｂ）が単に２つのＩ／Ｏバッファを駆動しているだけであり、これらの電源線の負荷が軽減され、Ｉ／Ｏバッファはこれらの電源線および接地線から安定に電源電圧および接地電圧を供給されて安定に動作する。
【０１２３】
［ピン配置４］
図１４は、この発明に従う半導体記憶装置を収納するためのパッケージの第４のピン配置を示す図である。
【０１２４】
図１４において、このパッケージ５５ｂは、１６個のＤＱピン端子、すなわちパッケージ５５ｂの一方側におけるＤＱピン端子ＰＴ１ｂ、ＰＴ３ｂ、ＰＴ４ｂ、ＰＴ６ｂ、ＰＴ８ｂ、ＰＴ１０ｂ、ＰＴ１１ｂおよびＰＴ１３ｂと、パッケージ５５ｂの他方側のＤＱピン端子ＰＴ１４ｂ、ＰＴ１６ｂ、ＰＴ１７ｂ、ＰＴ１９ｂ、ＰＴ２１ｂ、ＰＴ２３ｂ、ＰＴ２４ｂおよびＰＴ２６ｂを含む。
【０１２５】
図１４に示すピン配置においては、電源ピン端子および接地ピン端子がパッケージ５５ｂのそれぞれの側にともに配置される。すなわち、パッケージ５５ｂの一方側において、電源ピン端子ＰＴ２ｂがＤＱピン端子ＰＴ１ｂおよびＰＴ３ｂの間に配置され、かつ接地ピン端子ＰＴ５ｂがＤＱピン端子ＰＴ４ｂおよびＰＴ６ｂの間に配置される。また、パッケージ５５ｂの一方側において、接地ピン端子ＰＴ９ｂがＤＱピン端子ＰＴ８ｂおよびＰＴ１０ｂの間に配置され、かつ電源ピン端子ＰＴ１２ｂがＤＱピン端子ＰＴ１１ｂおよびＰＴ１３ｂの間に配置される。
【０１２６】
ピン端子ＰＴ２ｂと対応して配置される接地ピン端子ＰＴ１５ｂがＤＱピン端子ＰＴ１４ｂおよびＰＴ１６ｂの間に配置され、接地ピン端子ＰＴ５ｂに対向して、電源ピン端子ＰＴ１８ｂがＤＱピン端子ＰＴ１７ｂおよびＰＴ１９ｂの間に配置される。接地ピン端子ＰＴ９ｂに対向して、電源ピン端子ＰＴ２２ｂがＤＱピン端子ＰＴ２１ｂおよびＰＴ２３ｂの間に配置され、この電源ピン端子ＰＴ１２ｂに対向して接地ピン端子ＰＴ２５ｂがＤＱピン端子ＰＴ２４ｂおよびＰＴ２６ｂの間に配置される。
【０１２７】
電源ピン端子ＰＴ７ｂおよび接地ピン端子ＰＴ２０ｂがパッケージ５５ｂの中央部分に配置され、このパッケージ５５ｂに収納される半導体記憶装置の周辺回路に対し電源電圧Ｖｃｃおよび接地電位Ｖｓｓを供給するために利用される。
【０１２８】
ＬＯＣ構造においては、電源パッドはメモリチップの中央領域に配置される。したがって内部配線レイアウトにおいては、電源ピン端子および接地ピン端子のいずれがこのパッケージ５５ｂのいずれの側に配置されるかについては何ら影響を受けることはない。加えて、この図１４に示すピン配置に従えば、以下に述べるような効果が得られる。
【０１２９】
図１５は、図１４に示すものと同様のピン配置を有するパッケージに収納される半導体記憶装置の内部レイアウトを示す図である。図１５に示す半導体記憶装置は３２ビットデータを入出力する×３２ビット構成を備えるが、この図１５においては、代表的に１６ビットデータの入出力を行う部分に関連する部分のみを代表的に示す。
【０１３０】
図１５において、この半導体記憶装置は、それぞれにおいて８ビットのメモリセルが同時に選択される２つのメモリブロックＭＢ♯１およびＭＢ♯２を含む。メモリブロックＭＢ♯１およびＭＢ♯２の間のメモリブロックＭＢ♯１とデータの入出力を行なうためのＩ／Ｏ（ＤＱ）パッド部分１００ａ−１００ｈは一列に整列して配置され、またメモリブロックＭＢ♯２とデータの入出力を行なうためのＩ／Ｏパッド部分１００ｉ−１００ｐが一列に整列して配置される。
【０１３１】
電源パッド１０１は、パッド部分１００ａおよび１００ｂの間に配置され、対向する電源ピン端子ＰＰ１に接続される。接地パッド１０２がパッド部分１００ｃおよび１００ｄの間に配置され、対応の接地ピン端子ＧＰ１に接続される。電源パッド１０３がパッド部分１００ｅおよび１００ｆの間に配置され、かつ対向する電源供給用リード（ピン端子）ＰＰ２に接続される。接地パッド１０４がパッド部分１００ｇおよび１００ｈの間に配設され、かつ対応の接地用リード（ピン端子）ＧＰ２に接続される。電源パッド１０１および１０３がパッド部分１００ａ−１００ｈの一方側に沿って延びる電源線１０９ａ上に電源電圧Ｖｃｃを供給するように接続される。接地パッド１０２および１０４はこのパッド部分１００ａ−１００ｈの他方側に沿って延びる接地線１１０ａ上に接地電圧Ｖｓｓを供給するように接続される。ＤＱパッド部分１００ａ−１００ｈは配線１０９ａおよび１１０ａ上の電圧ＶｃｃおよびＶｓｓを動作電源電圧として動作する。
【０１３２】
ＤＱパッド部分１００ｉ−１００ｐに関して、接地パッド１０５がパッド部分１００ｉおよび１００ｊの間に配置され、かつ対向する接地用リード（ピン端子）ＧＰ３に接続される。電源パッド１０６がパッド部分１００ｋおよび１００ｌの間に配置され、かつ対向する電源供給用リード（ピン端子）ＰＰ３に接続される。接地パッド１０７がパッド部分１００ｍおよび１００ｎの間に配置され、かつ対向する接地用リード（ピン端子）ＧＰ４に接続され、かつ電源パッド１０８がパッド部分１００ｏおよび１００ｐの間に配置されかつ対向する電源供給用リード（ピン端子）ＰＰ４に接続される。
【０１３３】
接地パッド１０５および１０７は、接地線１１０ａと平行にＤＱパッド部分１００ｉ−１００ｐの一方側に沿って延びる接地線１１０ｂ上に接地電圧Ｖｓｓを供給するように接続される。電源供給パッド１０６および１０８は、ＤＱパッド部分１００ｉ−１００ｐの他方側に沿って延びる電源線１０９ｂに電源電圧Ｖｃｃを供給するように接続される。
【０１３４】
ＤＱパッド部分１００ｉ−１００ｐは、配線１０９ｂおよび１１０ｂ上の電圧ＶｃｃおよびＶｓｓを動作電源電圧として動作する。ＤＱパッド部分１００ａ−１００ｈはそれぞれ対応して配置されたフレームリードＤＱＴ１−ＤＱＴ１６に接続される。
【０１３５】
この図１５に示すように、ジグザク状に２列にＤＱパッド部分１００ａ−１００ｐを配置することにより、第１の方向に沿って十分な面積の余裕を持って限られた領域内に多数のＤＱパッド部分を配置することができ、ＤＱパッド部分に対す高集積化時のピッチ条件を緩和することができる。
【０１３６】
パッケージのそれぞれの側に電源ピンおよび接地ピン両者を配置することにより、電源パッドおよび接地パッドをＤＱパッド部分と１列に整列して配置させることができる。電源線および接地線の組を、一方の列上に整列するＤＱパッド部分のグループに対してと他方の列に整列して配置されるＤＱパッド部分のグループとに対し別々に配置することができ、ジグザク状に配置されたＤＱパッド部分に対する電源線および接地線のレイアウトが容易となる。
【０１３７】
１本の電源線は複数の電源パッドから電源電圧Ｖｃｃを受け、かつ１本の接地線が複数の接地パッドから接地電圧Ｖｓｓを受ける。したがってこれらの電源線および接地線上の電圧を安定化させることができ、内部回路（ＤＱパッド部分のＩ／Ｏバッファ）を安定に動作させることができる。これらの電源線および接地線は単に対応のＤＱパッド部分に対してのみ電源電圧および接地電圧を供給することが要求されるだけであり、これらの電源線および接地線に対する負荷を軽減することができ、ＤＱパッド部分を高速かつ安定に動作させることができる。
【０１３８】
［変更例］
図１６は図１５に示すＤＱパッド部分、電源パッドおよび接地パッドの内部レイアウトの変更例を示す図である。この図１６に示す配置は、電源線および接地線の配置を除いて図１５に示す配置と同じであり、図１５に示す構成と対応する部分には同一の参照符号を付けた番号を付し、その詳細説明は省略する。
【０１３９】
図１６において、電源パッド１０１が電源線１１５ａに接続され、接地パッド１０５が接地線１１６ａに接続される。電源線１１５ａおよび接地線１１６ａはＤＱパッド部分１００ａ，１００ｂとＤＱパッド部分１００ｉ，１００ｊの間に互いに平行に配置され、これらのＤＱパッド部分１００ａ、１００ｂ、１００ｉおよび１００ｊに対してのみ電圧ＶｃｃおよびＶｓｓを供給する。
【０１４０】
接地パッド１０２は接地線１１６ｂに接続され、かつ電源パッド１０６が電源線１１５ｂに接続される。配線１１５ｂおよび１１６ｂは、ＤＱパッド部分１００ｃ，１００ｄとＤＱパッド部分１００ｋおよび１００ｌの間に平行に配設され、電圧ＶｃｃおよびＶｓｓをこれらのＤＱパッド部分１００ｃ，１００ｄ，１００ｋおよび１００ｌに対してのみ供給する。
【０１４１】
電源パッド１０３および接地パッド１０７は、ＤＱパッド部分１００ｅ，１００ｆとＤＱパッド部分１００ｍおよび１００ｎの間に平行に配置される電源線１１５ｃおよび接地線１１６ｃにそれぞれ接続される。電源線１１５ｃおよび接地線１１６ｃはこれらのＤＱパッド部分１００ｅ，１００ｆ，１００ｍおよび１００ｎに対してのみ電圧ＶｃｃおよびＶｓｓを供給する。
【０１４２】
接地パッド１０４および電源パッド１０８がＤＱパッド部分１００ｇ，１００ｈとＤＱパッド部分１００ｏおよび１００ｐの間に平行に配置される接地線１１６ｄおよび電源線１１５ｄに接続され、これらのＤＱパッド部分１００ｇ，１００ｈ，１００ｏおよび１００ｐに対してのみ電圧ＶｓｓおよびＶｃｃを動作電源電圧として供給する。
【０１４３】
電源線および接地線はグループ化され、かつその配列方向において交互に配置されている。１本の電源線および１本の接地線の各組は単に対応のＤＱパッド部分のグループに対してのみ電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを供給することが要求されるだけである。したがって、電源線および接地線はその配線容量および配線抵抗が低減され、かつその負荷が軽減され、応じてＤＱパッド部分それぞれは安定に動作電源電圧を受けることができ、ＤＱパッド部分は安定かつ高速に動作することができる。加えて、電源線および接地線は２列に配置されているだけであり、配線占有面積を低減することができ、半導体記憶装置の高密度高集積化を容易に実現することができる。
【０１４４】
［変更例２］
図１７は、この発明に従う半導体記憶装置の内部レイアウトのさらに他の変更例を示す図である。図１７においては、ピン端子（リードフレーム）の配置は図１５および図１６に示すものと同じであり、対応する部分には同一の参照番号を付す。
【０１４５】
ＤＱパッド部分１００ａ−１００ｐは２列に整列してかつ互いにその第１の方向に沿って位置をずらして配置される。これは図１５および図１６に示す配置と同じである。図１７においては、ＤＱパッド部分１００ａ−１００ｐの各々は，Ｉ／Ｏバッファ１２０ａ−１２０ｐおよびＤＱパッド部分１２２ａ−１２２ｐを含むように示される。ＤＱパッド部分１２２ａ−１２２ｐは図面を簡略化するために示してないボンディングワイヤを介してフレームリード（ピン端子）ＤＱＴ１−ＤＱＴ１６にそれぞれ接続される。
【０１４６】
電源パッド１３０ａ−１３０ｄはＤＱパッド１２２ａ−１２２ｈと整列して１列に配置され、接地パッド１３２ａ−１３２ｄがまたＤＱパッド１２２ｉ−１２２ｐに整列して別の列を構成するように整列して配置される。電源パッド１３０ａ−１３０ｄはそれぞれ破線で示すボンディングワイヤを介して電源フレームリード（ピン端子）ＰＰ１，ＰＰ３，ＰＰ２およびＰＰ４に接続される。接地パッド１３２ａ−１３２ｄはそれぞれ破線で示すボンディングワイヤを介して接地用フレームリード（ピン端子）ＧＰ３，ＧＰ１，ＧＰ４およびＧＰ２にそれぞれ接続される。
【０１４７】
電源線１２５は電源パッド１３０ａ−１３０ｄに接続され、電源電圧ＶｃｃをＤＱパッド部分１００ａ−１００ｐ（Ｉ／Ｏバッファ１２０ａ−１２０ｐ）へ共通に供給する。接地線１２７は接地パッド１３２ａ−１３２ｄに接続され、ＤＱパッド部分１００ａ−１００ｐへ共通に接地電圧Ｖｓｓを供給する。
【０１４８】
この電源線１２５は、電源パッド間の部分ごとに同一配線層で形成され互いに分離された配線で構成されてもよい。すなわち、たとえば、電源パッド１３０ａおよび１３０ｂの間の電源供給配線は電源パッド１３０ｂおよび１３０ｃの間の電源供給配線と別または異なる配線で構成されてもよい。このような配置はまた接地線１２７に対しても適用される。このような分割電源供給配線構造および分割接地線構造を用いることにより、１つのＤＱパッド部分において発生した電源ノイズが他のＤＱパッド部分へ伝播するのを防止することができる。
【０１４９】
図１７に示す配置においては、動作電源電圧伝達線は２列に整列して配置されており、応じて配線占有面積を低減することができる。加えて、この配置は、電源線および接地線をこの第１の方向に沿って交互に配置する必要はなく、電源線および接地線のレイアウトは容易となる。
【０１５０】
［変更例３］
図１８は、図１４に示すパッケージ５５ｂに収納される半導体記憶装置のさらに他の内部レイアウトを示す図である。この図１８に示す半導体記憶装置１４０はＬＯＣ構造を持っていない。パッドがチップ周辺に配置されるパッド周辺配置の構成をこの半導体記憶装置１４０は備える。すなわち、メモリブロックＭＢＡの外部周辺にＤＱパッド部分１５０ａ−１５０ｄ、電源パッド１５２ａおよび接地パッド１５４ａが整列して配置される。また他方のメモリブロックＭＢＢの外部周辺部において、ＤＱパッド部分１５０ｅ−１５０ｈ、接地パッド１５４ｂおよび電源パッド１５２ｂが互いに整列して配置される。
【０１５１】
電源パッド１５２ａがＤＱパッド部分１５０ａおよび１５０ｂの間に配置され、かつＤＱパッド部分１５０ａ−１５０ｄの一方側に沿って延在する電源線１５６ａに接続される。接地パッド１５４ａはＤＱパッド部分１５０ｃおよび１５０ｄの間に配置され、かつこのＤＱパッド部分１５０ａ−１５０ｄの他方側に沿って延在する接地線１５８ａに接続される。
【０１５２】
半導体装置（チップ）１４０の他方側において、接地パッド１５４ｂがＤＱパッド部分１５０ｅおよび１５０ｆの間に配置され、電源パッド１５２ｂがＤＱパッド部分１５０ｇおよび１５０ｈの間に配置される。接地線１５８ｂおよび電源線１５６ｂは、ＤＱパッド部分１５０ｅ−１５０ｈの一方側および他方側に沿って配置される。
【０１５３】
ＤＱパッド部分１５０ａ−１５０ｄおよび１５０ｅ−１５０ｈは対応の電源線１５６ａまたは１５６ｂおよび対応の接地線１５８ａおよび１５８ｂから動作電源電圧を受け、メモリブロックＭＢＡおよびＭＢＢに対するデータ入出力動作を実行する。
【０１５４】
パッド周辺配置型の半導体記憶装置のチップ周辺部それぞれの側において、電源供給パッドおよび接地パッドを交互に配置することにより、電源供給線および接地線を最小の配線長でＤＱパッド部分の各グループに対して配置することができ、配線レイアウトが容易となるとともに、対応のＤＱパッド部分に対し安定に動作電源電圧を供給することができる。
【０１５５】
半導体記憶装置１４０の中央部分に配置された周辺回路１６０は一方側に配置された電源パッド１６１から電源線１６３を介して電源電圧Ｖｃｃを受け、かつ他方側に配置された接地パッド１６２から接地電圧Ｖｓｓを接地線１６４を介して受けて動作し、この半導体記憶装置に対するアクセス動作を制御する。
【０１５６】
［ピン配置５］
図１９は、この発明に従う半導体記憶装置のパッケージのさらに他のピン配置を示す図である。
【０１５７】
図１９に示す構成においては、電源電圧Ｖｃｃを受ける電源ピン端子と接地電圧Ｖｓｓを受ける接地ピン端子はメモリパッケージ５５ｃのそれぞれの側において、データ入出力ピン端子の組を間に挟むように配置される。すなわち、メモリパッケージ５５ｃの一方側において、一方端部のデータ入出力（ＤＱ）ピン端子ＰＴ２ｃおよびＰＴ３ｃが電源ピン端子ＰＴ１ｃおよび接地ピン端子ＰＴ４ｃの間に配置され、かつ他方端においてＤＱピン端子ＰＴ１１ｃおよびＰＴ１２ｃが電源ピン端子１０ｃおよび接地ピン端子１３ｃの間に配置される。
【０１５８】
メモリパッケージ５５ｃの他方側においては、一方端においてＤＱピン端子ＰＴ１５ｃおよび１６ｃが接地ピン端子１４ｃおよび電源ピン端子ＰＴ１７ｃの間に配置され、他方端においてＤＱピン端子ＰＴ２４ｃおよびＰＴ２５ｃが接地ピン端子ＰＴ２３ｃおよび電源ピン端子ＰＴ２６ｃの間に配置される。
【０１５９】
パッケージ５５ｃのそれぞれの側の中央部に配置される電源ピン端子ＰＴ７ｃおよび接地ピン端子ＰＴ２０ｃは、アドレス／クロックピン端子ＰＴ５ｃ−ＰＴ６ｃ、ＰＴ８ｃ−ＰＴ９ｃ、ＰＴ１８ｃ−ＰＴ１９ｃおよびＰＴ２１ｃ−ＰＴ２２ｃからの信号を受ける周辺回路に対して電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの動作電源電圧を供給するために利用される。ピン端子ＰＴ１ｃ−ＰＴ２６ｃは、このパッケージ５５ｃに収納される半導体記憶装置の内部ボンディングパッドに対応して配置される。
【０１６０】
図２０は、この図１９に示すパッケージ５５ｃに収納される半導体記憶装置の内部レイアウトを示す図である。図２０においては、図１０に示す構成と同様、４ビットデータを入出力する部分に関連する部分のみが代表的に示される。
【０１６１】
図２０の配置は、パッド部分６０ａとリードＰＴＡＧおよびＰＴＡＨの間の接続を除いて図１０に示す構成と同じであり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【０１６２】
図２０を参照して、パッド部分（電源パッド）６０ａは、破線で示すボンディングワイヤを介して電源フレームリード（ピン端子）ＰＴＡＨ１（たとえばピン端子ＰＴ２６ｃ）に接続される電源パッド１８０ａａと、破線で示すボンディングワイヤを介して接地フレームリードＰＴＡＧ（たとえばピン端子ＰＴ１３ｃ）に接続される接地パッド１８０ａｂを含む。
【０１６３】
この図２０に示す構成は図１０に示す構成との比較から明らかなように、内部パッドの配置それ自体は互いに同じであり、したがってこの図２０に示すピン配置も図１０に示す配置と同様の効果を与える。
【０１６４】
なお、図１９のピン配置は、また図１８に示すようなパッド周辺配置の構成にも適用することができる。
【０１６５】
［ピン配置６］
図２１は、この発明に従うパッケージのさらに他のピン配置を示す図である。この図２１に示すピン配置においては、アドレス／クロックピン端子（周辺ピン端子）は電源ピン端子の間または接地ピン端子の間に配置される。すなわち、このパッケージ５５ｄの一方側において、アドレス／クロックピン端子ＰＴ５ｄ−ＰＴ７ｄが電源ピン端子ＰＴ４ｄおよびＰＴ８ｄの間に配置され、アドレス／クロックピン端子ＰＴ１０ｄ−ＰＴ１２ｄが電源ピン端子ＰＴ９ｄおよびＰＴ１３ｄの間に配置される。パッケージ５５ｄの他方側において、アドレス／クロックピン端子ＰＴ２１ｄ−ＰＴ２３ｄが接地ピン端子ＰＴ２０ｄおよびＰＴ２４ｄの間に配置され、アドレス／クロックピン端子ＰＴ２６ｄ−ＰＴ２８ｄが接地ピン端子ＰＴ２５ｄおよびＰＴ２９ｄの間に配置される。パッケージ５５ｄの中央部において、電源ピン端子ＰＴ８ｄおよびＰＴ９ｄは互いに隣接し、かつ他方側に配置された接地ピン端子ＰＴ２４ｄおよびＰＴ２５ｄに対向するように配置される。
【０１６６】
ＤＱピン端子に関しては、パッケージ５５ｄの一方側において、電源ピン端子ＰＴ２ｄがＤＱピン端子ＰＴ１ｄおよびＰＴ３ｄの間に配置され、また電源ピン端子ＰＴ１５ｄがＤＱピン端子ＰＴ１４ｄおよびＰＴ１６ｄの間に配置される。パッケージ５５ｄの他方側においては、その一方端において接地ピン端子ＰＴ１８ｄがＤＱピン端子ＰＴ１７ａおよびＰＴ１９ｄの間に配置され、他方端において、接地ピン端子ＰＴ３１ｄがＤＱピン端子ＰＴ３０ｄおよびＰＴ３２ｄの間に配置される。
【０１６７】
この図２１に示すピン配置に従えば、図２２に示すように、周辺回路に対し強力な動作電源電圧供給源を実現することができる。
【０１６８】
図２２は、図２１に示すパッケージに収納される半導体記憶装置の内部レイアウトを示す図である。この図２２においては、半導体記憶装置の一方および他方端の一方の配置のみが代表的に示される。また、加えてメモリブロックは図を簡略化するために示していない。
【０１６９】
図２２において、電源パッド部分２００は、ＤＱパッド部分（ＤＱ１，ＤＱ２）２０２ａ，２０２ｂとＤＱパッド部分（ＤＱ３，ＤＱ４）２０２ｃ，２０２ｄの間に配置される電源パッドおよび接地パッドを含む。ＤＱパッド部分２０２ａ−２０２ｄそれぞれは、Ｉ／ＯバッファおよびＤＱパッド部分を含む。ＤＱパッド部分（ＤＱ１，ＤＱ３）２０２ａ，２０２ｃは電源線および接地線を含む電源配線２１０を介して動作電源電圧ＶｃｃおよびＶｓｓを受ける。この電源配線２１０はパッド部分２００に接続される。またＤＱパッド部分（ＤＱ２，ＤＱ４）２０２ｂ、２０２ｄは、パッド部分２００から電源配線２１２を介して動作電源電圧ＶｃｃおよびＶｓｓを受ける。
【０１７０】
周辺パッド部分（ＰＡ１−ＰＡ３）の各々は周辺パッドおよびバッファを含み、電源パッド部分２０４ａおよび２０４ｂの間に配置される。ＤＱパッド部分２０２ａ−２０２ｄ、電源パッド部分２００、２０４ａ，２０４ｂおよび周辺パッド部分２０６ａ−２０６ｃは互いに整列して配置される。周辺パッド部分２０６ａ−２０６ｃは電源パッド部分２０４ａおよび２０４ｂから電源線２１４を介して電源電圧Ｖｃｃを受けかつ接地線２１６を介して接地電位Ｖｓｓを受ける。電源線２１４および接地線２１６はそれぞれこの周辺パッド部分２０６ａ−２０６ｃの内部構造に従った電源構造を備えていればよい。
【０１７１】
電源パッド部分２０４ａはまた電源配線２１７ａを介してメモリブロックＭＢ１（図示せず）に対し動作電源電圧ＶｃｃおよびＶｓｓを供給し、かつ電源配線２１８ａを介して他方のメモリブロックＭＢ２（図示せず）へ同様の動作電源電圧ＶｃｃおよびＶｓｓを供給するように示される。電源パッド部分２０４ｂは、電源配線２１７ｂを介してメモリブロックＭＢ１に対し動作電源電圧ＶｃｃおよびＶｓｓを供給し、かつ電源配線２１８ｂを介してメモリブロックＭＢ２に対し動作電源電圧ＶｃｃおよびＶｓｓを供給するように示される。
【０１７２】
電源パッド部分２０４ｃはマスタ制御回路２０８に関して電源パッド部分２０４ｂと対称的に配置される。このマスタコントロール回路２０８は、電源パッド部分２０４ｂおよび２０４ｃから電源配線２２０を介して動作電源電圧ＶｃｃおよびＶｓｓを受ける。
【０１７３】
この図２２に示す配置に従えば、周辺パッド部分２０６ａ−２０６ｃおよびマスタ制御回路２０８は２つのパッド部分から動作電源電圧ＶｃｃおよびＶｓｓを受けており、これらの回路部分は強化された電源電圧供給源から動作電源電圧を受けて安定かつ正確に動作する。
【０１７４】
なお、この図２１に示すピン配置において、電源電圧Ｖｃｃを受ける電源ピン端子および接地電圧Ｖｓｓを受ける接地ピン端子はそれぞれパッケージ５５ｄのそれぞれの側に配置される構成が用いられてもよい。
【０１７５】
［ピン配置７］
図２３は、この発明に従う半導体記憶装置を収納するパッケージのさらに他のピン配置を示す図である。この図２３に示すピン配置において、ＤＱ電源供給源として、電源ピン端子がパッケージ５５ａの両側に互いに対向するように配置され、また接地ピン端子がパッケージ５５ｅの両側に互いに対向するように配置される。また電源ピン端子および接地ピン端子がこのパッケージ５５ｅのそれぞれの側に配置される。すなわち、パッケージ５５ｅの一方側の一方端において、ＤＱピン端子ＰＴ２ｅおよびＰＴ３ｅを間に挟むように電源ピン端子ＰＴ１ｅおよび接地ピン端子ＰＴ４ｅが配置され、またパッケージ５５ｅの他方側において、ＤＱピン端子ＰＴ１５ｅおよびＰＴ１６ｅを間に挟むように電源ピン端子ＰＴ１４ｅおよび接地ピン端子ＰＴ１７ｅが配置される。電源ピン端子ＰＴ１ｅおよび接地ピン端子ＰＴ４ｅはそれぞれ電源ピン端子１４ｅおよび接地ピン端子ＰＴ１７ｅと対向するように配置される。パッケージ５５ｅの他方端において、電源ピン端子ＰＴ１０ｅおよび接地ピン端子ＰＴ１３ｅはその間にＤＱピン端子ＰＴ１１ｅおよびＰＴ１２ｅを挟むように配置され、またパッケージ５５ｅの他方端においては、電源ピン端子ＰＴ２３ｅおよび接地ピン端子ＰＴ２６ｅは電源ＤＱピン端子ＰＴ２４ｅおよびＰＴ２５ｅを間に挟むように配置される。電源ピン端子ＰＴ１０ｅおよび接地ピン端子ＰＴ１３ｅはそれぞれ、電源ピン端子ＰＴ２３ｅおよび接地ピン端子ＰＴ２６ｅと対向するように配置される。
【０１７６】
パッケージ５５ｅの中央部において、パッケージ５５ｅの一方側に電源ピン端子ＰＴ７ｅが配置され、その他方側に電源ピン端子ＰＴ７ｅと対向するように接地ピン端子ＰＴ２０ｅが配置される。
【０１７７】
ピン端子ＰＴ７ｅおよびＰＴ２０ｅへ与えられる電圧ＶｃｃおよびＶｓｓは、アドレス／クロックピン端子ＰＴ５ｅ−ＰＴ６ｅ、ＰＴ８ｅ−ＰＴ９ｅ、ＰＴ１８ｅ−ＰＴ１９ｅおよびＰＴ２１ｅ−ＰＴ２２ｅを介して与えられる信号を受けて動作する周辺回路の動作電源電圧として利用される。
【０１７８】
図２４は、この図２３に示すパッケージに収納される半導体記憶装置の内部レイアウトを示す図である。この図２４に示す配置は、電源パッド部分を除いて図２０に示す配置と同じであり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【０１７９】
図２４において、電源パッド２６０ａは、半導体記憶装置（チップ）の両側に配置されたフレームリード（ピン端子）ＰＴＡＢおよびＰＴＡＩに破線で示すボンディングワイヤを介して接続され、また接地パッド２６０ｂがチップ両側に配置されたフレームリード（ピン端子）ＰＴＡＧおよびＰＴＡＣに破線で示すボンディングワイヤを介して接続される。
【０１８０】
電源線２６１が、電源パッド２６０ａに接続されかつＤＱパッド部分（Ｉ／ＯバッファおよびＤＱパッド）を囲むように配設される。また接地線２６２が、接地パッド２６０ｂに接続されかつＤＱパッド部分を取囲むように配設される。電源パッド２６０ａが２つのフレームリード（ピン端子）ＰＴＡＢおよびＰＴＡＩから電源電圧Ｖｃｃを受けかつ接地パッド２６０ｂが２つのフレームリード（ピン端子）ＰＴＡＧおよびＰＴＡＣから接地電圧Ｖｓｓを受けるため、これらの配線２６１および２６２上の電圧は安定化され、ＤＱパッド部分に含まれるＩ／Ｏバッファを安定に動作させることができる。
【０１８１】
［変更例］
図２５は、この発明に示す半導体記憶装置の内部パッドの配置を示す図である。図２５に示す配置においては、４つのメモリブロックＭＢ１−ＭＢ４（３００ａ−３００ｄ）が一例として示される。ＤＱパッド部分ＤＱ１−ＤＱ４（３０５ａ−３０５ｄ）はそれぞれメモリブロック３００ａ−３００ｄに対応して配置される。このＤＱパッド部分の配置は図１に示す配置と同じである。ＤＱパッド部分３０５ａ−３０５ｄはそれぞれ対応のメモリブロックＭＢ１−ＭＢ４（３００ａ−３００ｄ）とデータの入出力を行なう。
【０１８２】
図２５に示す配置においては、さらに、電源供給用のバスバー３２０ａが、チップ１の一方側において電源ピン端子１５ａおよび１５ｃに結合されかつチップ上をわたって延在するように配置されて電源電圧Ｖｃｃを伝達する。電源バスバー３２０ａは、メモリブロック３００ａおよび３００ｃ上をわたって延在しかつこの中央領域と平行に延びる部分を有する。
【０１８３】
接地電位を供給するための接地バスバー３２０ｂが、チップ１の他方側の接地ピン端子１５ｂおよび１５ｄに結合され、チップ１上をわたって延在し、接地電圧Ｖｓｓを伝達する。接地バスバー３２０ｂは、メモリブロック３００ｂおよび３００ｄ上をわたって延在し、中央領域と平行でありかつ電源バスバー３２０ａと平行な（対向する）部分を有する。
【０１８４】
電源バスバー３２０ａおよび接地バスバー３２０ｂ各々は、内部の電源配線よりも十分広い幅を有する低抵抗の導体で構成されており、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを安定に供給する。
電源パッド部分３１０ａ−３１０ｄがＤＱパッド部分３０５ａ−３０５ｄに整列してかつ対応して配置される。
【０１８５】
電源パッド部分３１０ａ−３１０ｄのそれぞれは電源パッドおよび接地パッドを含み、これらの接地パッドおよび電源パッドは接地バスバー３２０ｂおよび電源バスバー３２０ａにそれぞれ接続される。
【０１８６】
電源パッド部分３１０ａ−３１０ｄの各々は、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓを対応のＤＱパッド部分に対してのみ供給する。たとえば、電源パッド部分３１０ａは動作電源電圧ＶｃｃおよびＶｓｓをＤＱパッド部分３０５ａに対してのみ供給する。
【０１８７】
複数のＤＱパッド部分にわたって延在するように配置される電源配線は存在しない。すなわち電源線および接地線は最小の長さで配置されるだけであり、したがって電源配線のための占有面積を低減することができ、この電源配線が設けられていないチップ中央部分を周辺回路を配置するための領域として利用することができ、チップ面積の利用効率が改善される。
【０１８８】
加えて、電源バスバー３２０ａおよび接地バスバー３２０ｂは十分大きな線幅を有しており（ボンディングワイヤよりも十分広い）、ＤＱパッド部分３０５ａ−３０５ｄは安定に動作電源電圧を供給されて安定に動作することができる。
【０１８９】
さらにＤＱパッド部分３０５ａ−３０５ｄのそれぞれは、対応の電源パッド部分３１０ａ−３１０ｄから動作電源電圧を受けており、あるＤＱパッド部分において生じた電源ノイズ（接地ノイズまたは電源電圧ノイズ）は、確実にこの電源バスバー３２０ａおよび接地バスバー３２０ｂにより吸収され、この電源ノイズが他のＤＱパッド部分に対して影響を及ぼすのを防止することができ、ノイズの影響を確実に抑制することができる。
【０１９０】
また電源配線は対応のＤＱパッド部分を超えて延在しておらず、またＤＱパッド部分３０５ａ−３０５ｄはそれぞれ対応のメモリブロック３００ａ−３００ｄに近接して配置されており、したがってメモリブロック３００ａ，３００ｂとメモリブロック３００ｃ，３００ｄの間の領域を周辺回路の配置のために用いることができる。図２５においては、周辺回路領域４は中央部分に配置される。この領域４においては、ＤＱパッド部分のための電源配線は設けられていないために、この周辺回路領域４は占有に周辺回路の配置のために用いることができ、このＤＱパッド部分の電源配線を避けるための複雑な配線レイアウトが必要とされず、周辺回路のための配線レイアウトが容易となり、図１等に示す内部パッドレイアウトを容易に実現できる。周辺回路領域４は、図１に示す構成と同様、電源パッド部分７を含む。この電源パッド部分７は電源バスバー３２０ａおよび接地バスバー３２０ｂに結合されてもよく、また別の電源ピン端子（図２５に示す）にボンディングワイヤおよびフレームリードを介して接続されてもよい。
【０１９１】
なお、電源パッド部分では、第１の方向に沿って対応のＤＱパッド部分を間に挟むように電源パッドおよび接地パッドが配置されてもよい。加えて、この電源バスバーおよび接地バスバーの配置は、前述の実施例のものと組合せて用いられてもよい。この電源バスバーおよび接地バスバーを配置することにより、安定に各パッド部分へ電圧ＶｃｃおよびＶｓｓを供給することができ、また配線レイアウトも容易となる。
【０１９２】
なお、上記実施例においては、周辺回路はアドレス信号およびクロック信号などを受けて内部アクセス動作を制御する動作に関連する機能を備えるものとして説明している。しかしながら、このチップ中央部に配置される周辺回路は、半導体回路において、通常用いられるワード線昇圧のための高電圧発生回路、メモリアレイの基板領域へ印加される負電圧Ｖｂｂを発生するための負電圧発生回路および、ビット線プリチャージのための中間電圧を発生する中間電圧発生回路などの一定電圧を発生する回路を含んでもよい。この場合、中央部にこのような定電圧を発生する回路を配置することにより、各メモリセルアレイに対する定電圧を伝達するための配線値をすべて等しくすることができ、配線抵抗などの影響を受けることなく同じ電圧レベルの所望の一定電圧をメモリアレイブロックへ供給することができ、安定な動作特性を保証することができる。
【０１９３】
なお、上記実施例においては、データ入出力が４ビット単位で行なわれ、メモリブロックがすべて同時に動作してそれぞれ１ビットのメモリセルデータの入出力を行なう構成が一例として示されている。しかしながら、データ入出力は×８ビット単位、×１６ビット単位で行なわれてもよい。またさらに、ブロックは、内部回路の変更により、２つのメモリブロックのみが活性化される構成が利用されてもよい。
【０１９４】
さらに、上記実施例においては、リード・オン・チップ構成の半導体記憶装置のパッドレイアウトについて説明してきたが、しかしながらこのようなリード・オン・チップ構成の半導体記憶装置でない場合においても、データ入出力パッドを各メモリブロックに対応して分散して配置させ、各データ入出力パッドをグループ化してそれぞれに電源パッドを設けるとともに、データ入出力パッド部の間の領域に外部信号（アドレス信号およびクロック信号）入力パッドを配設しかつ中央部にこれらの周辺回路（入力バッファのみであってもよく）への電源電圧を供給するためのパッドが設けられる構成であれば同様の効果を奏することができ、安定かつ高速に動作する半導体記憶装置を実現することができる。
【０１９５】
【発明の効果】
以上のように、この発明に従えば、データ入出力を行なうためのパッド部を各メモリブロックに対応して分散配置させかつデータ入出力パッド部の間の領域に外部信号入力パッドを配置するように構成したため、データ入出力パッド部に対する電源パッドを分散して配置させることができ、電源線の負荷を分散させることができ、高速かつ安定に動作する入出力バッファを実現することができるとともに、周辺回路専用に電源パッドを設けることにより、周辺回路を安定に動作させることができ、かつ中央部に周辺回路を配置することにより外部クロック信号およびアドレス信号線を短くすることができ、セットアップおよびホールド時間を低減することができ、高速で動作する半導体記憶装置を実現することができる。また周辺回路が定電圧発生回路を含めば安定に各メモリブロックへ定電圧を供給できる。
【０１９６】
また上述の構成により、内部データバスは対応のメモリブロックにわたってのみ延在するだけでよく、内部データバスの長さを短くすることができ、データバスにおけるデータ信号伝搬遅延を低減することができる。
【０２３１】
請求項１に係る発明に従えば、メモリブロックのグループに対応して内部データバスおよびデータ入出力バッファおよびパッドをグループ化し、対応のグループ間でデータの授受を行なっており、内部データバスの長さを各データ入出力バッファに対して同じとすることがででき、高速でデータを転送することができる。また、データ入出力バッファのグループそれぞれに対応して電源パッドを配置し、対応の電源パッドからデータ入出力バッファへ電源を供給しており、電源供給負荷が軽減され、安定にデータ入出力バッファへ電源を供給することができ、安定にデータ入出力バッファを動作させることができる。
請求項２または３に係る発明に従えば、メモリブロック間の中央領域の中央部にアクセス制御用外部信号を受けるバッファが配置されており、チップ中央部にマスタ制御回路を配置しても、最短の信号線で外部信号をマスタ制御回路へ伝達することができ、セットアップ時間およびホールド時間を短縮することができ、高速アクセスを実現することができる。また、中央のマスタ制御回路から、メモリブロック各グループに対して、同一の信号線配置で内部アクセス制御信号を転送することができる。
【図面の簡単な説明】
【図１】 この発明の一実施例である半導体記憶装置のチップレイアウトおよび内部ピン端子の配置を概略的に示す図である。
【図２】 図１に示す電源パッドおよびデータ入出力パッド部の構成を概略的に示す図である。
【図３】 図１に示す半導体記憶装置のメモリブロックの構成を概略的に示す図である。
【図４】 この発明の半導体記憶装置における周辺回路部のレイアウトを示す図である。
【図５】 半導体記憶装置に対して規定されるセットアップ時間およびホールドアップ時間を示すとともに、図４に示す半導体記憶装置の効果を説明するために用いられる信号波形図である。
【図６】 この発明の半導体記憶装置における電源パッドからの電源電圧の分配の形態の一例を示す図である。
【図７】 この発明の半導体記憶装置における電源パッドからの電源電圧の分配の他の形態を示す図である。
【図８】 この発明の半導体記憶装置における外部ピン端子の配置を示す図である。
【図９】 この発明の半導体装置における外部ピン端子の他の配置を示す図である。
【図１０】 図９に示す外部ピン端子配置を有する半導体記憶装置の内部レイアウトを概略的に示す図である。
【図１１】 この発明に従う半導体記憶装置のさらに他の外部ピン配置を示す図である。
【図１２】 図１１に示すパッケージに収納される半導体記憶装置の内部パッド配置を示す図である。
【図１３】 図１１に示すパッケージに収納される半導体記憶装置の他の内部パッド配置を示す図である。
【図１４】 この発明に従う半導体記憶装置のさらに他の外部ピン配置を示す図である。
【図１５】 図１４に示すパッケージに収納される半導体記憶装置の内部パッド配置を示す図である。
【図１６】 図１４に示すパッケージに収納される半導体記憶装置の他の内部パッド配置を示す図である。
【図１７】 図１４に示すパッケージに収納される半導体記憶装置のさらに他の内部パッド配置を示す図である。
【図１８】 図１４に示すパッケージに収納される半導体記憶装置のさらに他の内部パッド配置を示す図である。
【図１９】 この発明に従う半導体記憶装置のさらに他の外部ピン配置を示す図である。
【図２０】 図１９に示すパッケージに収納される半導体記憶装置の内部パッド配置を示す図である。
【図２１】 この発明に従う半導体記憶装置のさらに他の外部ピン配置を示す図である。
【図２２】 図２１に示すパッケージに収納される半導体記憶装置の内部パッド配置を示す図である。
【図２３】 この発明に従う半導体記憶装置のさらに他の外部ピン配置を示す図である。
【図２４】 図２３に示すパッケージに収納される半導体記憶装置の内部パッド配置を示す図である。
【図２５】 この発明に従う半導体記憶装置のさらに他の内部パッド配置を示す図である。
【図２６】 従来の半導体記憶装置の全体の構成を概略的に示す図である。
【図２７】 従来の半導体記憶装置における周辺回路の配置を例示するための図である。
【符号の説明】
１ 半導体記憶装置（半導体チップ）、２ａ，２ｂ，２ｃ，２ｄ 内部データバス、３ａ，３ｂ，３ｃ，３ｄ データ入出力パッド部、４ 周辺回路、４ａ
マスタ制御回路、５，６，７ 電源パッド、ＭＢ１，ＭＢ２，ＭＢ，ＭＢ４ メモリブロック、３ａａ，３ｂａ 入出力バッファ、３ａｂ，３ｂｂ データ入出力パッド、６ａ 電源電圧パッド、６ｂ 接地電圧パッド、ＭＡ１〜ＭＡｎ メモリアレイ、ＬＣＣ ローカルコラム系回路、ＬＲＣ ローカルロウ系回路、２１ａ，２１ｂ，２１ｃ，２１ｄ 外部信号入力パッド部、２２ａ，２２ｂ，２２ｃ，２２ｄ 内部信号線、ＰＡ１，ＰＡ２，ＰＡ３ 周辺パッド部、３０，３１，３２，３３ａ，３３ｂ，４０，４２ａ，４２ｂ 電源線、６０ａ，６０ｂ 電源パッド、６０ａａ，６０ｂｂ，６３ 電源電圧用パッド、６０ａｂ，６０ｂａ，６４ 接地電圧用パッド、６１ａ，６１ｂ，６５ 電源電圧伝達線、６２ａ，６２ｂ，６６ 接地電圧伝達線、８０ａａ，８０ｂａ，８０ｃａ，８０ｄａ データ入出力用パッド、８０ａｂ，８０ｂｂ，８０ｃｂ，８０ｄｂ 入出力バッファ、６７ 周辺回路、７０ 電源パッド部分、７０ａ 電源パッド、７０ｂ 接地パッド、７３ａ，７４ａ，７５ａ，７６ａ ＤＱパッド、７３ｂ、７４ｂ、７５ｂ、７６ｂ Ｉ／Ｏバッファ、７７ａ 電源パッド、７７ｂ 接地パッド、７７ｃ 周辺回路、９１ａ，９２ａ、９３ａ、９４ａ ＤＱパッド、９１ｂ、９２ｂ、９３ｂ ９４ｂ ＤＱバッファ、９０ａ 電源パッド、９０ｂ 接地パッド、９５ａ 電源配線、９６ａ 接地線、１００ａ〜１００ｂ ＤＱパッド部分、１０１、１０３、１０６、１０８ 電源パッド、１０２、１０４、１０５、１０７ 接地パッド、１０９ａ、１０９ｂ 電源線、１１０ａ １１０ｂ 接地線、１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ 電源線、１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ 接地線、１２５ 電源線、１２７ 接地線、１３０ａ〜１３０ｄ 電源パッド、１３２ａ〜１３２ｄ 接地パッド、ＭＢＡ、ＭＢＢ メモリブロック、１５０ａ〜１５０ｈ ＤＱパッド部分、１５２ａ，１５２ｂ 電源パッド、１５４ａ，１５４ｂ 接地パッド、１６０ 周辺回路、１６１ 電源パッド、１６２ 接地パッド、１６３ 電源線、１６４ 接地線、８０ａａ，８０ｂａ、８０ｃａ、８０ｄａ ＤＱパッド、１８０ａａ 接地パッド、１８０ａｂ 電源パッド、２００ 電源パッド部分、２０２ａ〜２０２ｄ ＤＱパッド部分、２１０，２１２，２１４，２１６ 電源配線、２０６ａ〜２０６ｃ 周辺パッド部分、２０４ａ，２０４ｂ，２０４ｃ 周辺回路電源パッド部分、２０８ 周辺回路、２６０ｂ 接地パッド、２６０ａ 電源パッド、３００ａ〜３００ｄ メモリブロック、３１０ａ〜３１０ｄ 電源パッド部分、３０５ａ〜３０５ｄ ＤＱパッド部分、３２０ａ 電源バスバー、３２０ｂ 接地バスバー。[0001]
[Industrial application fields]
The present invention relates to a semiconductor memory device, and more particularly to the arrangement of power supply pads in a semiconductor memory device. More specifically, the present invention relates to the layout of power supply pads, data input / output buffers, and peripheral circuits in a general-purpose DRAM (dynamic random access memory).
[0002]
[Prior art]
FIG. 26 schematically shows a chip layout of a conventional semiconductor memory device. 26, the semiconductor memory device is formed on a semiconductor chip 1100 and includes four memory blocks MB1, MB2, MB3, and MB4. Each of memory blocks MB1-MB4 includes a plurality of memory cells. During normal operation (external access), a 1-bit memory cell is selected in each of memory blocks MB1 to MB4 to write / read data (in the case of × 4 configuration).
[0003]
In the central region of semiconductor chip 1100 (region between memory blocks MB1 and MB3 and memory blocks MB2 and MB4), pads for receiving power supply voltage and ground voltage from the outside and pads for inputting and outputting signals are arranged. Such a configuration in which the pads are arranged in the center area of the chip is known as a lead-on-chip (LOC) arrangement, and the tip of the lead frame is arranged above the chip, and the pads are arranged in the center area of the chip. The lead frame is connected by wire bonding. Since the pads are arranged in a line in the chip central region, the pad occupation area can be reduced as compared with the configuration in which the pads are arranged along both sides of the peripheral portion of the semiconductor chip 1100, and the semiconductor chip utilization efficiency is improved. .
[0004]
In this pad arrangement, power supply pads VC1 and VC2 are usually arranged at opposite ends of the central region of the semiconductor chip 1100 for the purpose of maintaining pin compatibility with the semiconductor memory device of the previous generation. Data input / output pads DQ1 to DQ4 are intensively arranged adjacent to one power supply pad VC1. The other power supply pad VC2 supplies a power supply voltage to circuits other than the data input / output circuit. Although power supply pads VC1 and VC2 are shown as supplying power supply voltage Vcc, similarly, ground pads for supplying ground voltage Vss are also arranged adjacent to power supply pads VC1 and VC2, respectively, but the drawing is simplified. In order to do this, this ground pad is not shown.
[0005]
Data input / output pads DQ1 to DQ4 exchange data with memory blocks MB1 to MB4 via internal data buses 1102a to 1102d, respectively. Although not clearly shown in FIG. 26, a data input / output buffer is provided adjacent to each of data input / output pads DQ1-DQ4. These data input / output buffers operate when supplied with an operation power supply voltage and a ground voltage from a power supply pad VC1. By providing a dedicated power supply for the data input / output buffer separately from other circuits, the power supply voltage and ground voltage used for this data input / output are stabilized, and the data input / output operation (especially the data output operation) is stabilized. (Stable data input / output without being affected by power supply noise) and higher speed (reducing the load on the power supply circuit to perform charge / discharge operation at high speed to input / output data).
[0006]
[Problems to be solved by the invention]
A data input / output buffer is arranged adjacent to data input / output pads DQ1-DQ4. These data input / output buffers operate in common by receiving power supply voltage Vcc from the power supply pad. Multiple (four in FIG. 26) data input / output buffers on one power supply padButAs a result, the load on the power supply pad (power supply line) increases. The current supply capability of the power supply pad VC1 is determined by external specifications. Therefore, when the number of data input / output buffers (particularly data output buffers) connected to power supply pad VC1 is increased, a sufficiently large current can be stably supplied from power supply pad VC1 to each data input / output buffer. As a result, the power supply voltage and the ground voltage fluctuate, and the data input / output buffer cannot charge / discharge each output node at a high speed. Particularly during data output operation, if the power supply voltage fluctuates and the operation speed of the output buffer slows down, the time that valid output data appears on the external pin terminal through the pad is slowed down, making high-speed reading impossible. The problem arises.
[0007]
A power supply pad VC2 provided around the central region of the semiconductor chip 1100 is used to supply a power supply voltage to the peripheral circuit. Although the peripheral circuits are not clearly shown in FIG. 26, they are distributed on the semiconductor chip 1100. For this reason, the length of the power supply line from the power supply pad VC2 to each peripheral circuit becomes long, causing problems such as a decrease in power supply voltage due to wiring resistance and instability of the power supply voltage, and the peripheral circuit can be operated stably. The problem of disappearing arises.
[0008]
Further, in order to shorten the power supply line from the power supply pad VC1 to the data input / output buffer and reduce the load on the power supply line as much as possible, the data input / output buffer and the data input / output pads DQ1 to DQ4 are centrally arranged near the power supply pad VC1. The Therefore, memory block MB1WhenData input / output pad DQ1'sThe length of the internal data line 1102a between the memory block MB3 and the data input / output pad DQ3 and the length of the internal data line 1102b between the memory block MB2 and the data input / output pad DQ3memoryThis is longer than the length of the internal data line 1102d between the block MB4 and the data input / output pad DQ4.
[0009]
In this case, the wiring resistance and parasitic capacitance of internal data lines 1102a and 1102b are larger than that of internal data lines 1102c and 1102d, and the signal propagation delay in internal data lines 1102a and 1102b is larger than that of internal data lines 1102c and 1102d. The problem arises that the size becomes large and high-speed access becomes impossible. That is, at the time of data reading, the timing at which the read data from memory blocks MB1 and MB2 appears on pads DQ1 and DQ2 and is determined is determined from memory blocks MB3 and MB4.DeThe data appears at the data input / output pads DQ3 and DQ4 and becomes later than the timing to be determined, and the output data determination timing needs to be determined in accordance with this later timing, and the access time at the time of data reading becomes longer.
[0010]
Similarly, at the time of data writing, memory block M is written in accordance with a write pulse (generated in response to a write enable signal) from write data appearing on pads DQ1-DQ4.B1 to MB4, internal write data is generated and transmitted via internal data lines 1102a to 1102d. In this case, the write data is written in memory blocks MB1 and MB2 at the timing of memory block MB3. Also, the timing for writing the write data in MB4 is later than that, and the data write time becomes longer.
[0011]
As shown in FIG. 27, in the conventional data input / output pad arrangement, peripheral pads PD1-PDn receiving address signals and clock signals (external control signals such as row address strobe signal / RAS and write enable signal WE) Master control circuit 111 that receives an internal signal from pads PD1-PDn and generates a signal for controlling an access operation to memory blocks MB1-MB4.0Are provided in a region excluding the data input / output pad DQ1-DQ4 formation region in the central region of the semiconductor chip 1100. Buffers provided corresponding to pads PD1-PDn operate by receiving a power supply voltage from power supply pad VC2. Usually, the peripheral pads PD1-PDn are arranged in a line. An internal signal from peripheral pad PD1 is applied to master control circuit 1110 via signal line 1112, and an internal signal from pad PDn is applied to master control circuit 1110 via signal line 1113.
[0012]
Master control timesRoad 1110 outputs a necessary control signal to each of memory blocks MB1-MB4 and generates a signal for defining data input / output timing of a data input / output buffer provided corresponding to each of data input / output pads DQ1-DQ4. To do. In general, in a DRAM, an address signal applied to an address input pad is taken in response to the fall of row address strobe signal / RAS to generate an internal row address signal. Normally, as will be described later in detail, for the address signal, the setup time and hold time are determined with respect to the falling edge of this signal / RAS. As shown in FIG. 27, when the signal lines 1112 and 1113 are different in length, the signal propagation delays of the signal lines 1112 and 1113 are different. Therefore, it is necessary to set the setup time and hold time in the worst case. There is a problem that the internal operation start timing cannot be advanced and high-speed operation cannot be realized. Master control circuit1The distance from 110 to the memory blocks MB1-MB4 is different, the operation timing of the memory blocks MB1-MB4 is not constant, and the access time becomes longer in the worst case.
[0013]
Therefore, an object of the present invention is to provide a semiconductor memory device that operates stably at high speed.
[0014]
Another object of the present invention is to provide a semiconductor memory device having a pad layout for realizing high speed and stable operation.
[0030]
  Claim1The semiconductor memory device according tofurther,A peripheral circuit is provided between the first and second input / output means for controlling an access operation to the first and second memory blocks.
[0033]
Preferably, it further includes input means formed in a region between the first and second input / output means and receiving a signal from the outside and transmitting the received signal to the peripheral circuit.
[0035]
Preferably, the third and fourth memory blocks disposed on one side of the first and second memory blocks so as to face the first and second memory blocks, and the third and fourth memories. Third and fourth input / output means corresponding to the blocks and disposed adjacent to the first and second input / output means, respectively. Access operations to the first to fourth memory blocks are controlled by the peripheral circuit. Preferably, the peripheral circuit also includes a constant voltage generation circuit.
[0050]
[Means for Solving the Problems]
  The semiconductor memory device according to the present invention is a semiconductor memory device provided in a region having a rectangular shape, and has a short side that is paired with the short side of one side of the rectangle. A first memory block having a plurality of memory cells, which is provided at a position closer to the other long side that is paired with the one long side, compared to one long side of the rectangle, A second memory block having a plurality of memory cells provided opposite to the first memory block at a position close to the other short side and closer to the one long side than the other long side; Compared to the other short side,oneNear the short side ofoneCompared to the other long side, closer to the other long sideProvidedCompared to the third memory block having a plurality of memory cells and the other short side,Close to one short side,Compared to the other long side,A fourth memory block having a plurality of memory cells provided opposite to the third memory block at a position close to one long side, and between the first memory block and the second memory block The plurality of first data input / output pads provided in the first central region sandwiched between the plurality of first data input / output pads and the corresponding plurality of first data input / output pads, respectively, and the plurality of first data input / output pads provided in the first central region. One data input / output buffer and the corresponding first data input / output buffer and the corresponding first data input / output buffer provided in the first central area along the direction in which one long side or the other long side extends. A plurality of first internal data buses respectively connected to the memory block or the corresponding second memory block, and a second central area sandwiched between the third memory block and the fourth memory block A plurality of second data input-output pads provided, each connected to a corresponding second data output pad, a plurality of second data input and output provided in the second central areabufferAnd a corresponding second data input / output buffer and a corresponding third memory block or fourth memory block provided in the second central region along a direction in which one long side or the other long side extends. And a second internal data bus connected to each other and provided separately from the first internal data bus;A first power supply pad for supplying power to a first input / output buffer provided between the first memory block and the second memory block and closer to the other short side than to the other short side And a second second power source for supplying power to a second input / output buffer provided between the third memory block and the fourth memory block and closer to one short side than the other short side. A power supply pad; a first power supply line connecting the first input / output buffer and the first power supply pad; a second power supply line connecting the second input / output buffer and the second power supply pad;Is provided.
[0055]
[Action]
  Claim1In the invention according to the above, the first and second input / output means are arranged in proximity to one side of each of the first and second memory blocks, and between these first and second input / output means. Since the peripheral circuit is arranged, the distance between the memory block and the data input / output means can be shortened, the data signal propagation delay can be reduced, and high-speed access is possible. Further, since the peripheral circuit is arranged between the first and second input / output means, the distance between the first and second memory blocks and the peripheral circuit can be reduced and the same, A constant voltage can be stably supplied to the memory block, and all internal signal propagation delays can be made the same and small, so that high-speed operation is possible.
[0057]
  Claims1In the invention according to the invention, the memory blockTheThe internal data bus and data input / output buffer are grouped into loops, and the internal data buses and data input / output buffers are grouped according to these memory block groups, and data is exchanged between the corresponding groups. It can be the same for the buffer, and data can be transferred at high speed.
[0058]
【Example】
[Arrangement of power supply pad and I / O buffer]
FIG. 1 schematically shows a layout of a semiconductor memory device according to an embodiment of the present invention. In FIG. 1, the semiconductor memory device is formed on a semiconductor chip 1 and includes four memory blocks MB1 to MB4. Each of these memory blocks MB1 to MB4 includes a plurality of memory cells, and a 1-bit memory cell is selected during operation (the configuration of the memory block will be described in detail later). Memory blocks MB1 and MB3 are arranged on one side of the central area in the first direction (horizontal direction in FIG. 1) of memory blocks MB1 to MB4, and memory blocks MB2 and MB4 are arranged on the other side. In this central region, data input / output pad portions 3a, 3b, 3c and 3d are arranged corresponding to memory blocks MB1 to MB4 and adjacent to the corresponding memory blocks. In the following description, the “pad portion” is used as a term indicating both a pad connected to the lead frame and a buffer provided in the vicinity thereof.
[0059]
Pad portion 3a exchanges data with memory block MB1 via internal data bus 2a. Data input / output pad portion 3b inputs / outputs data to / from memory block MB2 via internal data bus 2b. Data input / output pad unit 3c inputs / outputs data via memory block MB3 and internal data bus 2c. Data input / output pad unit 3d exchanges data with memory block MB4 via internal data bus 2d. For reasons that will be described in detail later, data input / output pad portions 3a-3d are arranged near the center position (in the horizontal direction in the figure) of corresponding memory blocks MB1-MB4.
[0060]
Power supply pads 5 and 6 are arranged at both ends of the central area, and power supply pads 7 are arranged at the central area of the central area. Power supply pad 5 transmits power supply voltage V1 (Vcc and Vss) to data input / output pad portions 3c and 3d, and power supply pad 6 transmits power supply voltage V2 (Vcc and Vss) to data input / output pad portions 3a and 3b. Power supply pad 7 transmits power supply voltage V3 (Vcc and Vss) to a control circuit included in peripheral circuit 4 indicated by a broken line block and an external signal input buffer such as an address signal and a block selection signal described later.
[0061]
This semiconductor memory device has a lead-on-chip structure as a package structure, each having a plurality of lead frames whose tips extend to the upper center of the semiconductor chip 1, and each lead frame tip and each pad are bonded wires. Connected by In FIG. 1, corresponding external pin terminals are also shown. That is, power supply pad 5 is connected to pin terminal 15a for inputting power supply voltage Vcc and pin terminal 15b for inputting ground voltage Vss. Data input / output terminals 17c and 17d are connected to pad portions 3c and 3d, respectively. Power supply pad 7 is connected to pin terminal 16a for receiving power supply voltage Vcc and pin terminal 16b for receiving ground voltage Vss. The data input / output pad unit 3a is connected to the data input / output pin terminal 17a, and the data input / output pad unit 3b is connected to the data input / output pin terminal 17b. Power supply pad 6 is connected to power supply voltage Vcc input pin terminal 15c and ground voltage Vss input pin terminal 15b. The arrangement positions of the pin terminals and the arrangement positions of the pads substantially correspond to each other. Internal data buses 2a-2d extend over corresponding memory blocks MB1-MB4, and each has the same length.
[0062]
FIG. 2 schematically shows configurations of the pad section and the power supply pad shown in FIG. FIG. 2 shows the configuration of the pad portions 3a and 3b and the power supply pad 6. In FIG. 2, the pad portion 3a is connected to the internal data bus 2a.ThroughInput / output buffer 3aa for exchanging data, and input / output buffer 3aa and dataOfIt includes a pad 3ab for giving and receiving. The data input / output pad unit 3b is an input / output buffer 3b for transferring data via the internal data bus 2b.aAnd pad 3bb for exchanging data signals with input / output buffer 3ba. Power supply pad 6 receives power supply voltage Vcc from external pin terminal 15c and transmits it to internal power supply lines 6aa and 6ab, and receives ground voltage Vss through pin terminal 15d and via ground lines 6ba and 6bb. A ground pad 6b for transmission is included. Power supply lines 6aa and 6ab are formed of the same layer wiring, and ground lines 6ba and 6bb are of the same wiring layer.ArrangementFormed with lines. Input / output buffer 3aa operates using power supply voltage Vcc of power supply line 6aa and ground voltage Vss on ground line 6ba as operating power supply voltages. Input / output buffer 3ba operates using power supply voltage Vcc on power supply line 6ab and ground voltage Vss on ground line 6bb as operating power supply voltages. In the following description, the power supply voltage includes both voltages Vcc and Vss unless otherwise specified.
[0063]
As shown in FIGS. 1 and 2, voltage V2 (Vcc and Vss) applied to power supply pad 6 is used by input / output buffers 3aa and 3ba included in data input / output pad portions 3a and 3b. On the other hand, voltage V1 (Vcc and Vss) on power supply pad 5 is used only for input / output buffers included in data input / output pad portions 3c and 3d. Since each of the power supply pads 5 and 6 reduces the load, the power supply voltage can be stably supplied, and the input / output buffer included in the corresponding data input / output pad unit can be driven at a high speed accordingly. That is, for example, in FIG. 2, power supply lines 6aa and 6ab and ground lines 6ba and 6bb flow.I.e. consumedAmount of currentButWhen predetermined, sufficient current is supplied in input / output buffers 3aa and 3ba which operate using the voltages on the power supply line and ground line as operating power supply voltages, and pads 3ab and 3bb can be stably and rapidly read during data reading. It can be charged and discharged.
[0064]
Moreover, the current supply capability of the power supply pad 6 isTwoWhen input / output buffers 3aa and 3ba can supply sufficient currentButIncreased number of I / O buffersThenA large amount of current is consumed in accordance with the operation of these input / output buffers, the voltages on power supply lines 6aa and 6ab and ground lines 6ba and 6bb vary, the voltage level of the data signal output from the input / output buffer varies, and is stable. It becomes impossible to operate. However, by reducing the number of input / output buffers connected to one power supply pad in this way, it is possible to stably transmit power supply voltage Vcc and ground voltage Vss at a constant voltage level even during operation. Further, by arranging the power supply pads corresponding to the groups of the memory blocks as shown in FIG. 1, the lengths of the power supply lines and the ground lines between the power supply pads and the input / output pad portions can be shortened. A change in voltage due to wiring resistance in the power supply line and the ground line can be prevented, and constant power supply voltage Vcc and ground voltage Vss can be supplied stably.
[0065]
Further, by disposing the power supply pad 7 used only for the peripheral circuit at the center of the chip, the power supply voltage Vcc and the ground voltage Vss (shown as voltage V3) can be stably supplied to the peripheral circuit for the same reason. The peripheral circuit 4 can operate stably and at high speed.
[0066]
Further, the following advantages can be obtained by arranging data input / output pad portions DQ1 to DQ3 in the vicinity of the central portion of corresponding memory blocks MB1 to MB4, respectively.
[0067]
FIG. 3 schematically shows the configuration of one memory block. In FIG. 3, memory block MB is divided into n (for example, 32) memory array blocks MA1-MAn. A row decoder RD is provided for these memory arrays MA1 to MAn, and a column decoder CD is provided in parallel with the extending direction of internal data bus 2 in the vicinity of memory arrays MA1 to MAn. A local column circuit LCC is provided adjacent to the column decoder CD, and a local row circuit LRC is provided adjacent to the row decoder RD. A control signal and an address signal are applied to local column circuit LCC and local row circuit LRC from master control circuit 4a. Row decoder RD may be arranged corresponding to each of memory cell arrays MA1-MAn.
[0068]
In operation, row decoder RD selects one word line only in a predetermined number (for example, one) of memory arrays MA1-MAn. All the memory arrays except the memory array including the selected word line maintain the standby state (this operation is realized by the local row system circuit LRC). A column selection signal from the column decoder CD is applied to a selected one of the memory arrays MA1 to MAn. Therefore, only the selected memory array is connected to internal data bus 2.
[0069]
Internal data bus 2 extends over memory arrays MA1 to MAn. Therefore, for example, when the memory array MA1 is selected, this selection memorearRead data from the ray MA1 is transmitted to one end of the internal data bus 2 via the local column circuit LCC. On the other hand, when memory array MAn is selected, the data in memory array MAn is transmitted to the other end of internal data bus 2 via local column circuit LCC. By arranging data input / output pad portion 3 near the center of internal data bus 2, the time required for read data to be transmitted to pad portion 3 when memory array MA1 is selected and memory array MAn are selected. Sometimes, the time when the memory cell data is transmitted to the pad unit 3 can be made equal, and the time difference between the memory cell data transmitted to the pad unit 3 caused by the position of the selected memory array can be reduced. it can. For example, when pad portion 3 is provided at the other end of data bus 2 close to master control circuit 4a, the time that the data read from memory array MA1 is transmitted to pad portion 3 is the longest, and the access time Is determined by this worst case, and high-speed reading cannot be performed.
[0070]
Therefore, as shown in FIG. 3, by arranging the data input / output pad portion 3 in the vicinity of the central portion of the data bus 2 (the central portion of the memory block MB), the data reading time difference depending on the position of the selected memory array can be reduced. High-speed reading can be realized. This also applies to the data write operation. Even when the number of bits of data read from one memory block increases to 2 bits and 4 bits, the data input / output pad portion is arranged as centrally as possible in the memory block MB. This minimizes the variation in the data read time difference depending on the position of the selected memory array.
[0071]
As described above, by arranging the data input / output pad portions in a distributed manner corresponding to each memory block, it is possible to arrange the power pads corresponding to the groups of the data input / output pad portions arranged in a distributed manner. The number of data input / output buffers connected to one power supply pad can be reduced, the power supply voltage and ground voltage of each data input / output buffer can be stabilized, and the semiconductor operates stably and at high speed. A storage device can be realized.
[0072]
In addition, when the data input / output pad is arranged near the center of the corresponding memory block, the memory block has an array division structure, and the position on the internal data line to which the selected memory cell data is transmitted is different. In this case, the shift of the memory cell data propagation time due to the selected array position can be reduced, and data can be input / output at high speed. Further, by arranging the input / output pad portion in the vicinity of the corresponding memory block corresponding to each memory block, the internal data lines need only be arranged over the corresponding memory block, and the internal data line from one end to the other end of the chip There is no need to extend the data bus, the length of the internal data line can be reduced, the propagation delay of the data signal on the internal data line can be reduced, and data can be input / output at high speed. it can.
[0073]
Further, by arranging a power supply pad dedicated to the peripheral circuit in the center of the chip, the power supply voltage and the ground voltage can be stably supplied to the peripheral circuit, and the peripheral circuit can be operated at high speed and stably. The peripheral circuit 4 steps down the external power supply voltage Vcc to generate an internal operating power supply voltage, a substrate bias generation circuit that generates a negative voltage Vbb as a substrate bias voltage, and a bit line precharge or memory cell capacitor cell When a circuit for generating an intermediate potential to be applied to the plate is included, these voltages can be transmitted to each of the memory cell blocks MB1 to MB4 with a short wiring length. Further, the wiring layout is simplified by simplifying the wiring layout. Thereby, a necessary voltage can be reliably transmitted to each circuit stably.
[0074]
[External signal pad layout]
FIG. 4 schematically shows a layout of an external signal pad of the semiconductor memory device according to the present invention. In the configuration shown in FIG. 4, the same reference is made to the portion corresponding to the configuration shown in FIG.MarkA detailed description is omitted.
[0075]
In FIG. 4, a peripheral circuit is arranged at the center between one data input / output pad portions 3a and 3b and the other data input / output pad portions 3c and 3d. This peripheral circuit has a master control circuit 4a for controlling an access operation to the memory blocks MB1 to MB4, and a peripheral pad portion 21a receiving an address signal and a clock signal (access control signals such as a row address strobe signal and a write enable signal). , 21b, 21c, and 21d. Power supply pads 7 for these peripheral circuits are arranged in the vicinity of the master control circuit 4a. Each of peripheral pad portions 21a-21d transmits an input signal to master control circuit 4a via signal lines 22a-22d. By symmetrically arranging the peripheral pads 21a to 21d in the central portion of the central region with the master control circuit 4a as the center, the length of the signal lines 22a to 22d can be shortened, and the propagation delay of the address signal and the clock signal (This is because by shortening the signal line, the resistance and parasitic capacitance of each signal line can be reduced, and the RC delay can be reduced).
[0076]
Since the propagation delay of the signal line can be reduced, the setup time and hold time of the external signal (address signal and clock signal) can be shortened, and high-speed access is realized (the internal operation start timing is advanced. Because it can be). The shortening of the setup time and hold time will be described below with reference to FIG.
[0077]
FIG. 5 is a diagram exemplarily showing the setup time and hold time of the address signal. FIG. 5A shows the setup time and hold time required for the external control signal during the data read operation. In the DRAM, the row address signal and the column address signal are given in a time division manner. For the address signal, an RAS previous row address setup time tsu (RA-RAS) for setting the row address signal in a definite state before the fall of the row address strobe signal / RAS is defined, and the external row address strobe signal RAS post-row address hold time th (RAS-RA) for maintaining the row address signal after the fall of / RAS is defined. After this RAS row address hold time th (RAS-RA) is completed, the row selection operation is started internally in the DRAM.
[0078]
Similarly, for the column address signal, CAS pre-column address setup time tsu (CA-CAS) and CAS post-column address hold time th (CAS-CA) are defined for column address strobe signal / CAS. The valid output data Q is output after the RAS access time ta (RAS) has elapsed since the row address strobe signal / RAS fell. This time is also defined by a time CAS access time ta (CAS) after column address strobe signal / CAS falls and becomes active. In the DRAM, a RAS “H” pulse width tw (RASH) is defined to precharge internal signal lines and internal nodes to an initial state. Once signal / RAS is raised to a high level, signal / RAS cannot be lowered until after RAS “H” pulse width tw (RASH) has elapsed.
[0079]
These setup time, hold time and access time are all determined by external specifications. Therefore, as shown in FIG. 5B, when the internal signal has a delay time Td with respect to the external signal, the setup time and the hold time become longer by this delay time Td. Therefore, as shown in FIG. 5A, the internal row selection start operation timing is delayed by this delay time Td, and the RAS access time and CAS access time are lengthened, so that data can be read at high speed. Disappear. Therefore, it is preferable from the viewpoint of high-speed access that the delay time Td be as short as possible and the setup time and hold time be as short as possible.
[0080]
As shown in FIG. 4, by arranging the external signal input pad portions 21a to 21d on both sides of the master control circuit 4a as the center, the length of the signal lines 22a to 22d can be shortened, and the internal signal propagation delay time can be reduced. The delay time Td can be shortened accordingly. Thereby, the setup time and hold time can be shortened, and high-speed access is realized.
[0081]
[Power distribution method]
FIG. 6 is a diagram showing an example of the configuration of power supply voltage distribution in the power supply pad layout according to the present invention. 6 shows a configuration of an area between power supply pad 6 and memory blocks MB1 and MB2 of the semiconductor memory device shown in FIG. In FIG. 6, data input / output pad portions 3a and 3b, peripheral pad portions PA1 to PA3 receiving external signals (address signal and clock signal), power supply pad 7 for peripheral circuits, and power supply voltage from power supply pad 7 The master control circuit 4a which operates in response to the above is shown.
[0082]
In FIG. 6, data input / output pad portions 3a and 3b operate by receiving power supply voltage (including Vcc and Vss) from power supply pad 6 through power supply line (including ground line) 30. Peripheral pad portions PA1-PA3 commonly receive a power supply voltage (including Vcc and Vss) from power supply pad 7 through power supply line 31. Master control circuit 4a operates by receiving power supply voltage (including Vcc and Vss) from power supply pad 7 through power supply line 32. Power supply lines 33a and 33b are also provided on power supply pad 7, and transmit power supply voltages (including Vcc and Vss) to local circuits of memory blocks MB1 and MB2, respectively. The power supply lines 31, 32, 33a and 33b are different wirings (wiring layers at the same level). By forming the power supply lines 31, 32, 33a and 33b with separate wirings, it is possible to prevent the voltage fluctuations on these wirings from affecting each other and to stably stabilize the peripheral circuit (peripheral pad portion PA1). -PA3 and the master control circuit 4a) can be operated. At this time, since the data input / output pad portions 3a and 3b are supplied with the power supply voltage from the power supply pad 6 provided in the vicinity via the power supply line 30, the power supply voltage is stable and operates at high speed. be able to.
[0083]
As shown in FIG. 6, a power supply line 30 (including both a power supply line for supplying a power supply voltage Vcc and a ground line for supplying a ground voltage Vss) connected to a power supply pad 6 and a pad 7 for a peripheral circuit are connected. The power supply line 31 is arranged separately from each other, and only the power supply line for supplying the power supply voltage to only the data input / output buffers included in the pad portions DQ1 and DQ2 is connected to the power supply pad 6. By connecting only the power supply line for supplying the power supply voltage to the buffer circuit for the control signal or address signal included in the peripheral pad portions PA1 to PA3 to the pad 7 for use, the following advantages can be obtained. Even if the voltages Vcc and / or Vss on the power supply line 30 fluctuate during the operation of the data input / output buffers included in the pad portions 3a and 3b, this influence is applied to the data input / output buffers included in the pads 3a and 3b. The voltage fluctuation on the power supply line 30 has no effect on the buffers for inputting control signals and address signals included in the peripheral pad portions PA1 to PA3. Therefore, peripheral circuits included in peripheral pad portions PA1-PA3 and master control circuit 4a are for peripheral circuits.Power supplyIt operates by receiving a stable power supply voltage from the pad 7. That is, the peripheral circuit can stably operate even when data signals are input / output.
[0084]
Further, a power supply voltage can be separately applied to the data input / output buffer and the peripheral circuit, and signals such as HSTL (high speed transistor logic; high level is 1.2V, low level is 0.8V), etc. It is possible to easily cope with a high-speed interface in which the power supply voltage level for input / output and the internal operation power supply voltage level are different. That is, for example, an external interface level power supply voltage is applied to the power input / output pad 6 for data input / output to operate the data input / output buffer at the voltage level of the high speed interface, A voltage of a higher voltage level is applied, a step-down circuit is provided in the peripheral circuit portion, and this internal step-down circuit is applied to the peripheral circuit included in the peripheral circuit pad portion. Thereby, the buffer for inputting the control signal and the address signal operates with the power supply voltage corresponding to the external interface, and the internal circuit can operate with a higher voltage level. In this case, conversely, a configuration in which a high-speed interface level power supply voltage is applied to the peripheral circuit pad 7, a booster circuit is provided in the peripheral circuit, and a power supply voltage for the operation of the internal circuit is generated from the booster circuit is used. May be. In any configuration, it is possible to easily cope with an interface in which the internal operation power supply voltage level and the power supply voltage level for signal input / output are different.
[0085]
FIG. 7 is a diagram illustrating another configuration example of the power distribution. In the configuration shown in FIG. 7, unlike the configuration shown in FIG. 6, the power supply voltage (Vss and Vcc) is applied from the power supply pad 6 to the peripheral pad portion PA1 through the power supply line 40. Power supply voltages (Vcc and Vss) are transmitted from power supply pad 7 to power supply line 41 to peripheral pad portions PA2 and PA3. Power supply voltage is transmitted from power supply pad 7 to memory blocks MB1 and MB2 via power supply lines 42a and 42b, respectively. Also in this case, data input / output pad portions 3a and 3b and peripheral pad portion PA receive power supply voltages via different power supply lines, and data input / output pad portions 3a and 3b are stabilized via power supply line 30. It operates stably and at high speed when supplied with power supply voltage.
[0086]
In the configuration shown in FIGS. 6 and 7, a power supply pad is further provided between the peripheral pad portion PA1 and the data input / output pad portion 3b, and a power supply voltage is supplied from the additional power supply pad to the peripheral pad portion. It may be used. In this case, for example, a configuration in which the power supply voltage is separately applied to the address signal input pad unit and the clock signal input pad unit may be used.
[0087]
In either case, power supply pads are provided in the vicinity of the peripheral circuits (peripheral pad section and master control circuit section), and the power supply voltage is transmitted from the power supply pad 7 to these peripheral circuits to shorten the length of the power supply line. The peripheral circuit can be operated stably.
[0088]
[Pin assignment]
FIG. 8 shows a package and pin arrangement for housing the semiconductor memory device of the present invention. In FIG. 8, this semiconductor integrated circuit device (semiconductor memory device) 50 includes, for example, 40 external pin terminals. Power supply voltage Vcc and ground voltage Vss are applied to the terminals of pin numbers 1 and 40, respectively. Pin numbers 2, 3, 38 and 39 adjacent to the pin terminals of pin numbers 1 and 40 are used as data input / output pin terminals. On the other side, power supply voltage Vcc and ground voltage Vss are applied to pin terminals 20 and 21. Adjacent to these pin terminals of pin numbers 20 and 21, pin terminals of pin numbers 18, 19, 22, and 23 for data input / output are arranged. Voltages Vcc and Vss applied to the pin terminals of pin numbers 20 and 21 are used in a data input / output buffer for inputting / outputting data to / from the pin terminals of pin numbers 18, 19, 22 and 23.
[0089]
Power supply voltages Vcc and Vss are applied to the pin terminals of pin numbers 9 and 32 in the center of the chip. The voltages Vcc and Vss applied to the pin terminals of these pin numbers 9 and 32 are used in the peripheral circuit (external address signal and external clock signal input buffer). Pin terminals with pin numbers 4 to 8, pin numbers 10 to 17, pin numbers 24 to 31 and pin terminals 33 to 37 are used as address signal or clock signal input pin terminals, respectively. The semiconductor memory device has a lead-on-chip structure, and a lead frame extends from each pin terminal to the vicinity of the pad shown in FIG. 8 and the like, and the lead frame and the pad are bonded wires in that portion. Connected. Therefore, the arrangement positions of the pin terminals and the arrangement positions of the pad portions described so far have a substantially corresponding relationship (however, since the pad portions are arranged in one row and the pin terminals are arranged in two rows, a complete 1 Not a one-to-one relationship).
[0090]
The voltage Vcc and Vss input pin terminals (pads) at both ends are used as pin terminals for supplying a power supply voltage and a ground voltage to the data input / output pad portion, and the data input / output pin terminals are both upper and lower sides of the semiconductor memory device 50 of FIG. As described above, the address signal and clock signal input pin terminals are arranged in the central area between the data input / output pin terminals, and the power supply pin terminals for peripheral circuits are arranged in the central part. Chip pad layout can be realized.
[0091]
[Pin assignment 2]
FIG. 9 shows another arrangement of the external pin terminals of the semiconductor memory device according to the present invention. In FIG. 9, external pin terminals provided outside the package are generally shown. 9, power supply pin terminals PT1 and PT13 for applying a power supply voltage Vcc are arranged at both ends on one side in the long side direction of the package 55, and pins for applying a ground voltage Vss at both ends on the other side of the package 55. Terminals PT14 and PT26 are arranged. Data pin terminals PT2 and PT3 for inputting / outputting data signals are arranged adjacent to power supply pin terminal PT1, and external data pin terminals for inputting / outputting data signals are adjacent to the other power supply pin terminal PT13. PT11 and PT12 are arranged. SameInPin terminals PT15 and PT16 for inputting / outputting data signals are arranged adjacent to the ground pin terminal PT14, and pin terminals PT24 and PT25 for inputting / outputting data signals are arranged adjacent to the ground pin terminal PT26. Is done.
[0092]
In the configuration shown in FIG. 9, a pin terminal PT4 for supplying power supply voltage Vcc is disposed adjacent to data pin terminal PT3, and ground voltage Vss is applied adjacent to data input / output pin terminal PT16. A pin terminal PT17 is provided for this purpose. SameInA power supply pin terminal PT10 for supplying the power supply voltage Vcc is disposed adjacent to the pin terminal PT11, and a ground pin terminal PT23 for supplying the ground voltage Vss is disposed adjacent to the data input / output pin terminal PT24. Is done. Power supply voltage Vcc applied to pin terminals PT1 and PT4 and ground voltage Vss applied to pin terminals PT14 and PT17 are data input / output pin terminals PT2, PT3, PT15 and PT16.ThroughThis is a power supply voltage for a data input / output buffer for inputting / outputting data. Similarly, power supply voltage Vcc applied to pin terminals PT10 and PT13 and ground voltage Vss applied to pin terminals PT23 and PT26 are pin terminals PT11, PT12, PT24 and PT25.ThroughUsed only for data input / output buffer for data input / output.
[0093]
A pin terminal PT7 for supplying the power supply voltage Vcc is arranged at the center of the package 55.InCorresponding to the pin terminal PT7, a ground pin terminal PT20 for supplying the ground voltage Vss is arranged. Pin terminals PT5 to PT6 for inputting an address signal and a clock signal (external control signal) are arranged between the pin terminals PT4 and PT7.InPin terminals PT8 to PT9 for inputting an address signal and a clock signal are arranged between pin terminals PT7 and PT10. Pin terminals PT18 to PT19 for inputting address signals and clock signals are arranged between the pin terminal PT20 and the pin terminal 17, and for inputting address signals and clock signals between the pin terminal PT20 and the pin terminal PT23. Pin terminals PT21 to PT22 are arranged. Power supply voltages Vcc and Vss applied to pin terminals PT7 and PT20 arranged at the center of package 55 are used only in a peripheral circuit that receives the address signal and the clock signal and generates an internal control signal.
[0094]
As shown in FIG. 9, the power supply pins (Vcc and Vss) can be supplied from the pin terminals on both sides to the data input / output buffer by arranging the power supply pins with the data input / output pins interposed therebetween. Thus, it is possible to prevent a change in power supply voltage (voltage fluctuation due to wiring resistance) depending on the distance from the pad to the data input / output buffer, and supply power supply voltages (Vcc and Vss) from two pin terminals. Power to the data input / output buffer.FlowThe supply power is increased, and the power supply voltage can be stably supplied to the data input / output buffer.
[0095]
FIG. 10 is a diagram showing a layout of pads and circuits of the semiconductor memory device having the pin terminal arrangement shown in FIG. In FIG. 10, only half of the package shown in FIG. 9 is shown. The configuration shown in FIG.NameA typical layout is placed on a chip housed inside the package. In FIG. 10, the data input / output buffer and the peripheral circuit are highlighted, and the memory block is not shown.
[0096]
In FIG. 10, pin terminals arranged outside the semiconductor chip 1 are exemplarily shown. This pin terminal includes a power supply pin terminal PTAA for supplying a power supply voltage Vcc arranged at one end of the semiconductor chip 1, and data input / output pin terminals PTDA and PTDB arranged adjacent to the pin terminal PTAA. And pin terminal PTAB for supplying power supply voltage Vcc arranged adjacent to data input / output pin terminal PTDB. In the center of chip 1MeetA power supply pin terminal PTAE for supplying power supply voltage Vcc for the peripheral circuit is arranged.
[0097]
The same applies to the other side of the semiconductor chip 1InGround pin terminals PTAC and PTAD for supplying ground voltage Vss are arranged opposite to power supply pin terminals PTAA and PTAB, and data input / output pin terminals PTDC and PTDD are arranged between these pin terminals PTAC and PTAD. Be placed. In addition, a pin terminal PTAF for supplying the ground voltage Vss is disposed opposite to the power supply pin terminal PTAE at the center of the chip 1.
[0098]
Power supply pin terminals PTAA and PTAC are connected to power supply pad 60a, and pin terminals PTAB and PTAD are connected to power supply pad 60b. Power supply pad 60a includes a pad 60aa receiving power supply voltage Vcc from pin terminal PTAA, and a pad 60ab receiving ground voltage Vss from ground pin terminal PTAC. Power supply pad 60b includes a pad 60ba receiving power supply voltage Vcc from pin terminal PTAB and a pad 60bb receiving ground voltage Vss from pin terminal PTAD. A data input / output pad portion for exchanging data signals with pin terminals PTDA to PTDD is arranged between power supply pads 60a and 60b. In FIG. 10, pad 80aa for exchanging data signals with input / output buffer 80ab, pad 80ba for exchanging data signals with input / output buffer 80bb, pad 80ca for exchanging data signals with input / output buffer 80bb, I / O buffer 80dbA pad 80da for exchanging data signals is shown. These pads 80aa-80da are shown arranged in a row. Data input / output pads 80aa, 80ba, 80ca, and 80da are connected to pin terminals PTDA, PTDC, PTDB, and PTDD, respectively, as indicated by broken lines in FIG.
[0099]
Power supply voltage supply lines 61a and 61b are arranged so as to surround input / output buffers 80ab, 80bb, 80cb and 80db from power supply pads 60aa and 60ba, and input / output buffers 80ab, 80bb and 80cb are arranged from ground pads 60ab and 60bb. And ground voltage supply lines 62a and 62b are arranged to surround 80db. Power supply voltage supply line 61a and ground voltage supply line 62a (collectively referred to as power supply wiring) supply power supply voltages Vcc and Vss to input / output buffers 80ab and 80cb, and power supply wirings 61b and 62bInput / output buffers 80bb and 80dbPower supplyPressureVcc and Vss are supplied. Since input / output buffers 80ab-80db are supplied with power supply voltages Vcc and Vss from two power supply pads 60a and 60b, respectively, these input / output buffers 80ab-80dbofPower supply fluctuations of the power supply wires 61a, 61b, 62a and 62b during operation can be sufficiently suppressed, and the input / output buffers 80ab to 80db can be stably operated by being supplied with a stable power supply voltage.
[0100]
On the other hand, pads 63 and 64 are arranged facing peripheral circuit pin terminals PTAE and PTAF, respectively. Pads 63 and 64 are connected to corresponding lead terminals PTAE and PTAF from bonding wires indicated by broken lines in the figure, and are supplied with power supply voltage Vcc and ground voltage Vss. Pad 63 supplies power supply voltage Vcc on power supply voltage supply line 65, and pad 64 supplies ground voltage Vss to ground voltage supply line 66. Peripheral circuit 67 arranged adjacent to pads 63 and 64 operates using power supply voltages Vcc and Vss on power supply lines 65 and 66 as operating power supply voltages. The power supply wirings 65 and 66 connected to the pads 63 and 64 supply the power supply voltage only to the peripheral circuit 67.. ElectricSource pads 60a and 60b are connected only to a power supply wiring for supplying a power supply voltage to an input / output buffer for exchanging data signals. Power supply lines for supplying a power supply voltage from power supply pads 60a and 60b to other peripheral circuits are not connected. Therefore, even if the power supply voltage on power supply lines 61a, 61b, 62a and 62b fluctuates during data signal input / output, power supply lines 65 and 66 for peripheral circuit 67 are not affected by the fluctuation of the power supply voltage. , Can maintain a stable power level. As a result, the peripheral circuit 67 can operate stably without receiving fluctuations in the power supply voltage during data signal input / output.
[0101]
[Pin assignment 3]
FIG. 11 shows a third pin arrangement of a package for housing the semiconductor memory device according to the present invention. In the pin arrangement shown in FIG. 11, power supply pins are arranged between data input / output pin terminals. That is, at one end of one side of package 55a, power supply pin terminal PT2a receiving one power supply voltage Vcc is arranged between data input / output pin terminals PT1a and PT3a, and at the other end on one side of package 55a, A power supply pin terminal PT12a receiving power supply voltage Vcc is arranged between data input / output pin terminals PT11a and PT13a.
[0102]
On the other side of package 55a, a ground pin terminal PT15a receiving the other power supply voltage (ground potential) Vss is arranged between data input / output pin terminals PT14a and PT16a at one end of the package 55a, and a ground pin terminal at the other end. PT25a is arranged between data input / output pin terminals PT24a and PT26a. The power supply pin terminal PT2a is arranged so as to face the ground pin terminal PT15a, and the power supply pin terminal PT12a and the ground pin terminal PT25a are arranged so as to face each other.
[0103]
On the other hand, the power supply pin terminal PT7a receiving the power supply voltage Vcc is arranged at the central portion on one side of the package 55a in order to supply the power supply voltage to the peripheral circuit, and the peripheral circuit power supply is provided at the central portion on the other side of the package 55a. A ground pin terminal PT20a is arranged opposite to the pin terminal PT7a.
[0104]
Pin terminals PT4a-PT6a, PT8a-PT10a, PT17a-PT19a and PT21a-PT23a are pin terminals for peripheral circuits that receive an address signal or a clock (control) signal.
[0105]
FIG. 12 shows an internal arrangement of the semiconductor memory device housed in package 55a shown in FIG. In FIG. 12, memory blocks are not shown in order to simplify the drawing. In addition, only the configuration of one side of the semiconductor memory device is shown. A configuration similar to the configuration shown in FIG. 12 is also arranged for the other memory block portion (not shown).
[0106]
In FIG. 12, a power supply pad (pad for supplying voltages Vcc and Vss) 70 is arranged between data input / output pads 74a and 75a. The power pad 70Lead frameIncluding a power supply pad 70a connected to the pin terminal PT12a and a ground pad 70b connected to the ground pin terminal PT25a.
[0107]
The pad 74a isPin terminalThe data input / output buffer (I / O buffer) 74b is connected to the PT 26a and adjacent thereto. An I / O buffer 73b is disposed adjacent to the I / O buffer 74b. The I / O buffer 73b is connected to a data input / output pad 73a disposed adjacent thereto. The data input / output pad 73aPiEndChild PConnected to T13a.
[0108]
On the other hand, a data input / output pad (DQ pad) 75a is disposed adjacent to the ground pad 70b. DQ pad 75a is connected to an I / O buffer 75b disposed adjacent thereto, andPin terminalConnected to PT11a. An I / O buffer 76b is disposed adjacent to the I / O buffer 75b. This I / O buffer 76b receives frame read (via DQ pad 76a).IePin terminal) It is connected to PT24a.
[0109]
A set of the DQ pad and the I / O buffer constitutes a DQ pad portion. DQ pad portions 73 (73a, 73b), 74 (74a, 74b), 75 (75a, 75b), and 76 (76a, 76b) and power supply pad 70Is the firstAre aligned along the direction of 1.
[0110]
I / O buffers 73b, 74b, 75b, and 76b receive power supply voltage Vcc from pad 70a through power supply line 71, and receive ground potential Vss from pad 70b through ground line 72.
[0111]
I / O buffers 73 b and 74 b and I / O buffers 76 b and 75 b are arranged symmetrically with respect to power supply pad 70. Therefore, the distance between power supply line 71 and ground line 72 with respect to pad 70 can be made equal for I / O buffers 73b and 74b and I / O buffers 75b and 76b. Therefore, the influence of the wiring capacitance and wiring resistance of power supply line 71 and ground line 72 on these I / O buffers 73b and 76b can be made equal to each other. Accordingly, the influence of the power supply voltage Vcc and the ground potential Vss on the output data determination timing can be made equal for all the I / O buffers 73b to 76b, and the access time can be reduced. Access is realized.
[0112]
In addition, the wiring resistance of power supply line 71 (ground line 72) with respect to I / O buffers 73b and 74b can be made equal to that with respect to I / O buffers 76 and 75b (because the wiring length is substantially the same). These I / O buffers 73b to 76bPower supply voltage Vcc (or ground voltage Vss) having substantially the same voltage level can be supplied, signal voltage levels output from I / O buffers 73b to 76b can be made substantially equal to each other, and signal voltage levels are different from each other. Malfunction can be prevented, and accurate operation can be guaranteed.
[0113]
As for the peripheral circuit, the peripheral pad portion 77c is representatively shown. Peripheral pad portion 77c receives power supply voltage Vcc through power supply line 78 from power supply pad 77a disposed at the center of the chip, and receives ground potential Vss through ground line 79 from ground pad 77b. Power supply pad 77a and ground pad 77b are connected to power supply pin terminal PT7a and ground pin terminal PT20a arranged to face each other.
[0114]
The peripheral pad portion 77c is not shown.PEndChildFrom a pad that receives the address signal or clock signal and a pad (not shown).ThisAnd a buffer for outputting the buffered signal. The configuration of the peripheral pad portion is the same as that in the embodiment described above. In FIG. 12, a broken line and a padPin terminalThe bonding wire which connects is shown.
[0115]
[Other internal arrangement 2]
FIG. 13 is a diagram showing another internal arrangement of the semiconductor memory device housed in package 55a shown in FIG. In FIG. 13, only the portion related to data input / output is shown.
[0116]
In FIG. 13, power supply pad 90a is connected to frame lead PT12a via a bonding wire indicated by a broken line and receives power supply voltage Vcc. The ground pad 90b is disposed adjacent to the power supply pad 90a, is connected to the frame lead PT25a via a bonding wire indicated by a broken line, and receives the ground potential Vss therefrom. I / O buffers 91b and 92b and I / O buffers 93b and 94b are arranged symmetrically with respect to pads 90a and 90b. DQ pads 91a and 92a are arranged adjacent to I / O buffers 91b and 92b, respectively. The pad 91a is connected to the I / O buffer 91b and connected to the frame lead (pin terminal) PT13a via a bonding wire indicated by a broken line. The pad 92a is connected to the I / O buffer 92b and connected to the frame lead (pin terminal) PT26a via a bonding wire indicated by a broken line.
[0117]
DQ pads 93a and 94a are arranged adjacent to I / O buffers 93b and 94b, respectively. The pad 93a is connected to the opposing frame lead PT11a via a bonding wire indicated by a broken line and connected to the adjacent I / O buffer 93b. The pad 94a is connected to the opposing frame lead PT24a via a bonding wire (shown by a broken line) and is connected to a corresponding I / O buffer 94b.
[0118]
Pads 90a, 90b, 91a, 92a, 93a and 94a are arranged in alignment with each other along the first direction in the region between I / O buffers 91b and 93b and I / O buffers 92b and 94b.
[0119]
Power supply line 95a and ground line 96a are, ElectricSource pads 90a and 90bInPower supply voltage Vcc and ground potential Vss are connected to I / O buffers 91b and 93b, respectively.
[0120]
A power supply line 95b and a ground line 96b connected to power supply pads 90a and 90b are arranged along the outside of I / O buffers 92b and 94b, respectively. I / O buffers 92b and 94b are connected to power supply voltage Vcc and ground potential Vss. Are supplied from the power line 95b and the ground line 96b.
[0121]
Wiring extending from pad 90a to power supply lines 95a and 95b is shown to intersect with ground lines 96a and 96b. In order to realize the configuration having this intersection, wiring formed in a wiring layer different from the wiring layer in which the ground line is formed in this intersection region is used. By adopting a two-layer structure, an intersection can be easily realized.
[0122]
In the configuration shown in FIG. 13, one power line 95 (95a or 95b) and one ground line 96 (96a or 96b) merely drive two I / O buffers.Power ofThe load on the source line is reduced, and the I / O buffer is stably supplied with the power supply voltage and the ground voltage supplied from these power supply line and ground line.
[0123]
[Pin assignment 4]
FIG. 14 shows a fourth pin arrangement of the package for housing the semiconductor memory device according to the present invention.
[0124]
In FIG. 14, this package 55b includes 16 DQ pin terminals, that is, DQ pin terminals PT1b, PT3b, PT4b, PT6b, PT8b, PT10b, PT11b and PT13b on one side of the package 55b, and DQ pin on the other side of the package 55b. Pin terminals PT14b, PT16b, PT17b, PT19b, PT21b, PT23b, PT24b and PT26b are included.
[0125]
In the pin arrangement shown in FIG. 14, the power supply pin terminal and the ground pin terminal are arranged on each side of the package 55b. That is, on one side of package 55b, power supply pin terminal PT2b is arranged between DQ pin terminals PT1b and PT3b, and ground pin terminal PT5.bIs arranged between DQ pin terminals PT4b and PT6b. Also, the package 55boneOn the other side, the ground pin terminal PT9b is disposed between the DQ pin terminals PT8b and PT10b, and the power supply pin terminal PT12b is disposed between the DQ pin terminals PT11b and PT13b.
[0126]
Ground pin terminal PT15 arranged corresponding to pin terminal PT2bbIs arranged between DQ pin terminals PT14b and PT16b, and power supply pin terminal PT18b is arranged between DQ pin terminals PT17b and PT19b so as to face ground pin terminal PT5b. The power pin terminal PT22b is disposed between the DQ pin terminals PT21b and PT23b so as to face the ground pin terminal PT9b, and the ground pin terminal PT25b is disposed between the DQ pin terminals PT24b and PT26b so as to face the power pin terminal PT12b. Is done.
[0127]
Power pin terminal PT7b and the ground pin terminal PT20b are arranged at the central portion of the package 55b, and are used to supply the power supply voltage Vcc and the ground potential Vss to the peripheral circuits of the semiconductor memory device housed in the package 55b.
[0128]
In the LOC structure, the power supply pad is disposed in the central region of the memory chip. Therefore, in the internal wiring layout, which of power supply pin terminal and ground pin terminal is arranged on which side of this package 55b is not affected at all. In addition, according to the pin arrangement shown in FIG. 14, the following effects can be obtained.
[0129]
FIG. 15 is a diagram showing an internal layout of a semiconductor memory device housed in a package having the same pin arrangement as that shown in FIG. The semiconductor memory device shown in FIG. 15 has a x32-bit configuration for inputting / outputting 32-bit data. In FIG. 15, only the portion related to the portion for inputting / outputting 16-bit data is representatively shown. Show.
[0130]
Referring to FIG. 15, this semiconductor memory device includes two memory blocks MB # 1 and MB # 2 in which 8-bit memory cells are simultaneously selected. Memory block MB # 1 between memory blocks MB # 1 and MB # 2 and I / O (DQ) pad portions 100a-100h for inputting / outputting data are arranged in a line, and memory block MB I / O pad portions 100i-100p for inputting / outputting data with # 2 are arranged in a line.
[0131]
The power supply pad 101 is disposed between the pad portions 100a and 100b, and the power supply pad 101 is opposed to the power supply pad 101.SourceEndChild PConnected to P1. A ground pad 102 is disposed between the pad portions 100c and 100d and the corresponding contact.EarthEndChild GConnected to P1. A power supply pad 103 is disposed between the pad portions 100e and 100f and faces the power supplySupply lead (Pin terminal) connected to PP2. A ground pad 104 is disposed between the pad portions 100g and 100h and connected to a corresponding ground lead (pin terminal) GP2. Power supply pads 101 and 103 are connected to supply power supply voltage Vcc on power supply line 109a extending along one side of pad portions 100a-100h. Ground pads 102 and 104 are ground lines extending along the other side of pad portions 100a-100h.110aConnected to supply the ground voltage Vss. DQ pad portions 100a-100h operate using voltages Vcc and Vss on wirings 109a and 110a as operating power supply voltages.
[0132]
DQ pad portion 100i-100p, The ground pad 105 is disposed between the pad portions 100i and 100j and connected to the opposing ground lead (pin terminal) GP3. A power supply pad 106 is disposed between the pad portions 100k and 100l and connected to the opposing power supply lead (pin terminal) PP3. The grounding pad 107 is disposed between the pad portions 100m and 100n, and is opposed to the grounding lead (pin terminal) GP.4And a power supply lead (pin terminal) PP which is disposed between and faces the pad portions 100o and 100p.4Connected to.
[0133]
Ground pads 105 and 107 are connected to supply ground voltage Vss on ground line 110b extending along one side of DQ pad portions 100i-100p in parallel with ground line 110a. Power supply pads 106 and 108 are connected to supply power supply voltage Vcc to power supply line 109b extending along the other side of DQ pad portions 100i-100p.
[0134]
DQ pad portions 100i-100p operate using voltages Vcc and Vss on wirings 109b and 110b as operating power supply voltages. The DQ pad portions 100a to 100h are connected to the corresponding frame leads DQT1 to DQT16.
[0135]
As shown in FIG. 15, by arranging the DQ pad portions 100a to 100p in two rows in a zigzag shape, a large number of DQ pads are provided in a limited region with a sufficient area margin along the first direction. The pad portion can be arranged, and the pitch condition at the time of high integration for the DQ pad portion can be relaxed.
[0136]
By placing both power and ground pins on each side of the package, the power and ground pads can be placed in line with the DQ pad portion. A set of power and ground lines can be separately arranged for a group of DQ pad portions aligned on one column and a group of DQ pad portions arranged aligned on the other column. Thus, the layout of the power supply line and the ground line for the DQ pad portion arranged in a zigzag shape becomes easy.
[0137]
One power supply line receives power supply voltage Vcc from a plurality of power supply pads, and one ground line receives ground voltage Vss from a plurality of ground pads. Therefore, the voltages on these power supply line and ground line can be stabilized, and the internal circuit (I / O buffer in the DQ pad portion) can be operated stably. These power supply lines and ground lines are only required to supply power supply voltages and ground voltages only to the corresponding DQ pad portions, and the load on these power supply lines and ground lines can be reduced. The DQ pad portion can be operated at high speed and stably.
[0138]
[Example of change]
FIG. 16 is a diagram showing a modified example of the internal layout of the DQ pad portion, power supply pad, and ground pad shown in FIG. The arrangement shown in FIG. 16 is the same as the arrangement shown in FIG. 15 except for the arrangement of the power supply line and the ground line, and parts corresponding to those shown in FIG. 15 are given the same reference numerals. Detailed description thereof will be omitted.
[0139]
In FIG. 16, the power pad 101 is connected to the power line 115a, and the ground pad 105 is connected to the ground line 116a. The power supply line 115a and the ground line 116a are arranged parallel to each other between the DQ pad portions 100a and 100b and the DQ pad portions 100i and 100j, and voltages Vcc and Vss are applied only to these DQ pad portions 100a, 100b, 100i and 100j. Supply.
[0140]
Ground pad 102 is connected to ground line 116b, and power supply pad 106 is connected to power supply line 115b. Wirings 115b and 116b are arranged in parallel between DQ pad portions 100c and 100d and DQ pad portions 100k and 100l, and supply voltages Vcc and Vss only to these DQ pad portions 100c, 100d, 100k and 100l. To do.
[0141]
Power supply pad 103 and ground pad 107 are connected to power supply line 115c and ground line 116c arranged in parallel between DQ pad portions 100e and 100f and DQ pad portions 100m and 100n, respectively. Power supply line 115c and ground line 116c supply voltages Vcc and Vss only to these DQ pad portions 100e, 100f, 100m and 100n.
[0142]
The ground pad 104 and the power pad 108 are connected to the ground line 116d and the power line 115d arranged in parallel between the DQ pad parts 100g and 100h and the DQ pad parts 100o and 100p, and these DQ pad parts 100g, 100h and 100o. Voltages Vss and Vcc are supplied as operating power supply voltages only to 100 and 100p.
[0143]
The power supply lines and the ground lines are grouped and alternately arranged in the arrangement direction. Each set of one power supply line and one ground line is merely required to supply power supply voltage Vcc and ground voltage Vss only to the corresponding group of DQ pad portions. Therefore, the power supply line and the ground line have reduced wiring capacitance and wiring resistance, and the load is reduced. Accordingly, each DQ pad part can stably receive an operating power supply voltage, and the DQ pad part is stable and fast. Can work. In addition, the power supply lines and the ground lines are only arranged in two rows, the wiring occupation area can be reduced, and high density and high integration of the semiconductor memory device can be easily realized.
[0144]
[Modification 2]
FIG. 17 shows still another modification of the internal layout of the semiconductor memory device according to the present invention. In FIG. 17, the arrangement of pin terminals (lead frames) is the same as that shown in FIGS. 15 and 16, and the corresponding parts are denoted by the same reference numerals.
[0145]
The DQ pad portions 100a-100p are arranged in two rows and shifted from each other along the first direction. This is the same as the arrangement shown in FIGS. In FIG. 17, each of DQ pad portions 100a-100p is shown to include I / O buffers 120a-120p and DQ pad portions 122a-122p. DQ pad portions 122a-122p simplify the drawingRuTherefore, they are connected to frame leads (pin terminals) DQT1 to DQT16 through bonding wires not shown.
[0146]
The power pads 130a-130d are arranged in one row in alignment with the DQ pads 122a-122h, and the ground pads 132a-132d are also arranged in alignment so as to form another row in alignment with the DQ pads 122i-122p. The Power supply pads 130a-130d are connected to power supply frame leads (pin terminals) PP1, PP3, PP2 and PP4 through bonding wires indicated by broken lines. The ground pads 132a to 132d are respectively connected to ground frame leads (pin terminals) GP3, GP1, GP4 and GP2 through bonding wires indicated by broken lines.
[0147]
The power supply line 125 is connected to the power supply pads 130a to 130d, and supplies the power supply voltage Vcc to the DQ pad portions 100a to 100p (I / O buffers 120a to 120p) in common. The ground line 127 is connected to the ground pads 132a to 132d, and the ground voltage V is commonly supplied to the DQ pad portions 100a to 100p.ssSupply.
[0148]
This power line 125 isPower supplyEach part between the pads may be formed of the same wiring layer and separated from each other. That is, for example, the power supply wiring between the power pads 130a and 130b may be configured by a wiring different from or different from the power supply wiring between the power pads 130b and 130c. Such an arrangement is also applied to the ground line 127. By using such a divided power supply wiring structure and a divided ground line structure, it is possible to prevent power supply noise generated in one DQ pad portion from propagating to another DQ pad portion.
[0149]
In the arrangement shown in FIG. 17, the operation power supply voltage transmission lines are arranged in two rows, and the wiring occupation area can be reduced accordingly. In addition, this arrangement does not require the power supply lines and the ground lines to be alternately arranged along the first direction, and the layout of the power supply lines and the ground lines is facilitated.
[0150]
[Modification 3]
FIG. 18 shows still another semiconductor memory device housed in the package 55b shown in FIG.InsideIt is a figure which shows a part layout. The semiconductor memory device 140 shown in FIG. 18 does not have a LOC structure. The semiconductor memory device 140 has a configuration of a pad peripheral arrangement in which pads are arranged around the chip. That is, the DQ pad portions 150a-150 around the outside of the memory block MBA.d, Power pad 152a and ground pad 154aAre aligned. In the outer peripheral portion of the other memory block MBB, DQ pad portions 150e-150h, ground pad 154b, and power supply pad 152b are arranged in alignment with each other.
[0151]
Power pad 152a is DQ pad part150a and 150bAnd connected to power supply line 156a extending along one side of DQ pad portions 150a-150d. Ground pad 154a is disposed between DQ pad portions 150c and 150d and is connected to a ground line 158a extending along the other side of DQ pad portions 150a-150d.
[0152]
On the other side of semiconductor device (chip) 140, ground pad 154b is disposed between DQ pad portions 150e and 150f, and power supply pad 152b is disposed between DQ pad portions 150g and 150h. Ground line 158b and power supply line 156b are disposed along one side and the other side of DQ pad portions 150e-150h.
[0153]
DQ pad portions 150a-150d and 150e-150h receive operation power supply voltages from corresponding power supply lines 156a or 156b and corresponding ground lines 158a and 158b, and execute data input / output operations for memory blocks MBA and MBB.
[0154]
By alternately arranging the power supply pads and the ground pads on each side of the chip peripheral portion of the pad peripheral arrangement type semiconductor memory device, the power supply lines and the ground lines are arranged in each group of the DQ pad portions with the minimum wiring length. Therefore, the wiring layout is facilitated, and the operation power supply voltage can be stably supplied to the corresponding DQ pad portion.
[0155]
Peripheral circuit 160 arranged in the central portion of semiconductor memory device 140 receives power supply voltage Vcc from power supply pad 161 arranged on one side via power supply line 163 and ground voltage from ground pad 162 arranged on the other side. The semiconductor device operates by receiving Vss via the ground line 164, and controls an access operation to the semiconductor memory device.
[0156]
[Pin assignment 5]
FIG. 19 shows still another pin arrangement of the package of the semiconductor memory device according to the present invention.
[0157]
In the configuration shown in FIG. 19, a power supply pin terminal that receives power supply voltage Vcc and a ground pin terminal that receives ground voltage Vss are arranged on each side of memory package 55c with a pair of data input / output pin terminals interposed therebetween. The That is, on one side of memory package 55c, data input / output (DQ) pin terminals PT2c and PT3c at one end are arranged between power supply pin terminal PT1c and ground pin terminal PT4c, and at the other end, DQ pin terminal PT11c and PT 12c is arranged between power supply pin terminal 10c and ground pin terminal 13c.
[0158]
On the other side of memory package 55c, DQ pin terminals PT15c and 16c are arranged between ground pin terminal 14c and power supply pin terminal PT17c at one end, and DQ pin terminals PT24c and PT25c are connected to ground pin terminal PT23c and power supply at the other end. Arranged between pin terminals PT26c.
[0159]
Power supply pin terminal PT7c and ground pin terminal PT20c arranged at the center of each side of package 55c receive signals from address / clock pin terminals PT5c-PT6c, PT8c-PT9c, PT18c-PT19c and PT21c-PT22c. The circuit is used to supply operating power supply voltages of power supply voltage Vcc and ground voltage Vss to the circuit. Pin terminals PT1c-PT26c are arranged corresponding to internal bonding pads of the semiconductor memory device housed in package 55c.
[0160]
FIG. 20 shows an internal layout of the semiconductor memory device housed in package 55c shown in FIG. In FIG. 20, like the configuration shown in FIG. 10, only the portion related to the portion for inputting / outputting 4-bit data is representatively shown.
[0161]
The arrangement of FIG. 20 includes a pad portion 60a and a lead PTA.GAnd PTAHThe configuration is the same as that shown in FIG. 10 except for the connection between them, and the corresponding parts are denoted by the same reference numerals, and detailed description thereof is omitted.
[0162]
Referring to FIG. 20, pad portion (power supply pad) 60a is connected to power supply frame lead (pin terminal) PTAH1 (for example, pin terminal PT26c) via a bonding wire indicated by a broken line.aAnd a ground pad 180ab connected to a ground frame lead PTAG (for example, pin terminal PT13c) via a bonding wire indicated by a broken line.
[0163]
The configuration shown in FIG. 20 is the same as the arrangement shown in FIG. 10 because the arrangement of the internal pads is the same as the arrangement shown in FIG. Give effect.
[0164]
The pin arrangement shown in FIG. 19 can also be applied to a pad peripheral arrangement as shown in FIG.
[0165]
[Pin assignment 6]
FIG. 21 is a diagram showing still another pin arrangement of the package according to the present invention. In the pin arrangement shown in FIG. 21, address / clock pin terminals (peripheral pin terminals) are arranged between power supply pin terminals or between ground pin terminals. That is, on one side of package 55d, address / clock pin terminals PT5d-PT7d are arranged between power supply pin terminals PT4d and PT8d, and address / clock pin terminals PT10d-PT12d are arranged between power supply pin terminals PT9d and PT13d. Is done. On the other side of package 55d, address / clock pin terminals PT21d-PT23d are arranged between ground pin terminals PT20d and PT24d, and address / clock pin terminals PT26d-PT28d are arranged between ground pin terminals PT25d and PT29d. At the center of the package 55d, the power pin terminal PT8d and PT9d is arranged adjacent to each other and facing the ground pin terminals PT24d and PT25d arranged on the other side.
[0166]
Regarding the DQ pin terminal, on one side of the package 55d, the power supply pin terminal PT2d is disposed between the DQ pin terminals PT1d and PT3d, and the power supply pin terminal PT15d is disposed between the DQ pin terminals PT14d and PT16d. On the other side of package 55d, ground pin terminal PT18d is disposed between DQ pin terminals PT17a and PT19d at one end, and ground pin terminal PT31d is disposed between DQ pin terminals PT30d and PT32d at the other end. .
[0167]
According to the pin arrangement shown in FIG. 21, a powerful operating power supply voltage supply source can be realized for the peripheral circuit as shown in FIG.
[0168]
FIG. 22 is a diagram showing an internal layout of the semiconductor memory device housed in the package shown in FIG. In FIG. 22, only one arrangement of one and the other ends of the semiconductor memory device is representatively shown. In addition, memory blocks are not shown for the sake of simplicity.
[0169]
In FIG. 22, power pad portion 200 includes a power pad and a ground pad arranged between DQ pad portions (DQ1, DQ2) 202a, 202b and DQ pad portions (DQ3, DQ4) 202c, 202d. Each DQ pad portion 202a-202d includes an I / O buffer and a DQ pad portion. DQ pad part (DQ1, DQ3202a, 202cReceives operating power supply voltages Vcc and Vss through power supply wiring 210 including a power supply line and a ground line. The power supply wiring 210 is connected to the pad portion 200. The DQ pad part (DQ2, DQ4)202b, 202dReceives operating power supply voltages Vcc and Vss from power supply line 212 from pad portion 200.
[0170]
Each of the peripheral pad portions (PA1-PA3) includes a peripheral pad and a buffer, and is disposed between power supply pad portions 204a and 204b. DQ pad portions 202a-202d, power pad portions 200, 204a, 204b and peripheral pad portions 206a-206c are arranged in alignment with each other. Peripheral pad portions 206a-206c receive power supply voltage Vcc from power supply pad portions 204a and 204b through power supply line 214 and receive ground potential Vss through ground line 216. Each of power supply line 214 and ground line 216 only needs to have a power supply structure according to the internal structure of peripheral pad portions 206a-206c.
[0171]
Power supply pad portion 204a also supplies operating power supply voltages Vcc and Vss to memory block MB1 (not shown) via power supply wiring 217a, and to the other memory block MB2 (not shown) via power supply wiring 218a. It is shown to supply similar operating power supply voltages Vcc and Vss. Power supply pad portion 204b supplies operation power supply voltages Vcc and Vss to memory block MB1 through power supply wiring 217b, and supplies operation power supply voltages Vcc and Vss to memory block MB2 through power supply wiring 218b. Indicated.
[0172]
The power pad portion 204 c is arranged symmetrically with respect to the power pad portion 204 b with respect to the master control circuit 208. Master control circuit 208 receives operating power supply voltages Vcc and Vss through power supply wiring 220 from power supply pad portions 204b and 204c.
[0173]
According to the arrangement shown in FIG. 22, peripheral pad portions 206a-206c and master control circuit 208 receive operating power supply voltages Vcc and Vss from two pad portions, and these circuit portions are enhanced power supply voltage sources. It operates stably and accurately in response to the operating power supply voltage.
[0174]
In the pin arrangement shown in FIG. 21, a power supply pin terminal that receives power supply voltage Vcc and a ground pin terminal that receives ground voltage Vss may be arranged on the respective sides of package 55d.
[0175]
[Pin assignment7]
FIG. 23 is a diagram showing still another pin arrangement of the package for housing the semiconductor memory device according to the present invention. In the pin arrangement shown in FIG. 23, as a DQ power supply source, power supply pin terminals are arranged so as to face each other on both sides of the package 55a, and ground pin terminals are arranged so as to face each other on both sides of the package 55e. . A power pin terminal and a ground pin terminal are arranged on each side of the package 55e. That is, at one end of one side of package 55e, power supply pin terminal PT1e and ground pin terminal PT4e are arranged so as to sandwich DQ pin terminals PT2e and PT3e therebetween, and at the other side of package 55e, DQ pin terminal PT15e and A power supply pin terminal PT14e and a ground pin terminal PT17e are arranged so as to sandwich PT16e therebetween. Power supply pin terminal PT1e and ground pin terminal PT4e are arranged to face power supply pin terminal 14e and ground pin terminal PT17e, respectively. At the other end of the package 55e, the power supply pin terminal PT10e and the ground pin terminal PT13e are arranged so as to sandwich the DQ pin terminals PT11e and PT12e therebetween. At the other end of the package 55e, the power supply pin terminal PT23e and the ground pin terminal PT26e. Are arranged so as to sandwich power supply DQ pin terminals PT24e and PT25e therebetween. Power supply pin terminal PT10e and ground pin terminal PT13e are arranged to face power supply pin terminal PT23e and ground pin terminal PT26e, respectively.
[0176]
At the center of the package 55e, the power supply pin terminal PT7e is disposed on one side of the package 55e, and the ground pin terminal PT20e is disposed on the other side so as to face the power supply pin terminal PT7e.
[0177]
Voltages Vcc and Vss applied to pin terminals PT7e and PT20e are operation power supplies of peripheral circuits which operate in response to signals applied via address / clock pin terminals PT5e-PT6e, PT8e-PT9e, PT18e-PT19e and PT21e-PT22e. Used as voltage.
[0178]
FIG. 24 shows an internal layout of the semiconductor memory device housed in the package shown in FIG. The arrangement shown in FIG. 24 is the same as the arrangement shown in FIG. 20 except for the power supply pad portion. The corresponding portions are denoted by the same reference numerals, and detailed description thereof is omitted.
[0179]
In FIG. 24, power supply pad 260a is connected to frame leads (pin terminals) PTAB and PTAI disposed on both sides of the semiconductor memory device (chip) via bonding wires indicated by broken lines, and ground pad 260b is provided on both sides of the chip. It is connected to the arranged frame leads (pin terminals) PTAG and PTAC via bonding wires indicated by broken lines.
[0180]
Power supply line 261 is arranged to be connected to power supply pad 260a and surround the DQ pad portion (I / O buffer and DQ pad). A ground line 262 is connected to the ground pad 260b and disposed so as to surround the DQ pad portion. Since power supply pad 260a receives power supply voltage Vcc from two frame leads (pin terminals) PTAB and PTAI and ground pad 260b receives ground voltage Vss from two frame leads (pin terminals) PTAG and PTAC, these wirings 261 and The voltage on 262 is stabilized, and the I / O buffer included in the DQ pad portion can be stably operated.
[0181]
[Example of change]
FIG. 25 shows an arrangement of internal pads of the semiconductor memory device according to the present invention. In the arrangement shown in FIG. 25, four memory blocks MB1-MB4 (300a-300d) are shown as an example. DQ pad portions DQ1-DQ4 (305a-305d) are arranged corresponding to memory blocks 300a-300d, respectively. The arrangement of the DQ pad portion is the same as that shown in FIG. DQ pad portions 305a-305d input / output data to / from corresponding memory blocks MB1-MB4 (300a-300d), respectively.
[0182]
In the arrangement shown in FIG. 25, power supply bus bar 320a is further arranged on one side of chip 1 so as to be coupled to power supply pin terminals 15a and 15c and to extend over the chip to supply power voltage Vcc. To communicate. Power supply bus bar 320a has a portion extending over memory blocks 300a and 300c and extending in parallel with the central region.
[0183]
A ground bus bar 320b for supplying a ground potential is coupled to the ground pin terminals 15b and 15d on the other side of the chip 1 and extends over the chip 1 to transmit the ground voltage Vss. Ground bus bar 320b extends over memory blocks 300b and 300d, and has a portion parallel to the central region and parallel to (opposed to) power supply bus bar 320a.
[0184]
Each of power bus bar 320a and ground bus bar 320b is composed of a low-resistance conductor having a width sufficiently wider than the internal power supply wiring, and stably supplies power supply voltage Vcc and ground voltage Vss.
Power pad portions 310a-310d are aligned with and corresponding to DQ pad portions 305a-305d.
[0185]
Power supply pad portion 310a-310dofEach includes a power pad and a ground pad, and these ground pad and power pad are connected to ground bus bar 320b and power bus bar 320a, respectively.
[0186]
Each of power supply pad portions 310a-310d supplies power supply voltage Vcc and ground voltage Vss only to the corresponding DQ pad portion. For example, power supply pad portion 310a applies operating power supply voltages Vcc and Vss to DQ pad portion 305Supply only to a.
[0187]
There is no power supply wiring arranged to extend over a plurality of DQ pad portions. In other words, the power supply line and the ground line are only arranged with the minimum length, so that the area occupied by the power supply wiring can be reduced, and the peripheral circuit is arranged in the center portion of the chip where the power supply wiring is not provided. This can be used as a region for improving the chip area utilization efficiency.
[0188]
In addition, power bus bar 320a and ground bus bar 320b have sufficiently large line widths (wider than bonding wires), and DQ pad portions 305a-305d are stably supplied with an operating power supply voltage and operate stably. Can do.
[0189]
Furthermore, DQ pad part 305a-305dofEach receives an operating power supply voltage from a corresponding power supply pad portion 310a-310d, and power supply noise (ground noise or power supply voltage noise) generated in a certain DQ pad portion is reliably transmitted by the power supply bus bar 320a and the ground bus bar 320b. Absorbed and this power supply noise can be prevented from affecting other DQ pad portions, and the influence of noise can be reliably suppressed.
[0190]
Further, the power supply wiring does not extend beyond the corresponding DQ pad portion, and the DQ pad portions 305a to 305d are arranged in close proximity to the corresponding memory blocks 300a to 300d, and therefore the memory blocks 300a and 300b. And the area between the memory blocks 300c and 300d can be used for arranging peripheral circuits. In FIG. 25, the peripheral circuit region 4 is arranged at the central portion. In this region 4, since the power supply wiring for the DQ pad portion is not provided, this peripheral circuit region 4 can be used exclusively for the arrangement of the peripheral circuit, and the power supply wiring of this DQ pad portion is used. A complicated wiring layout to avoid is not required, the wiring layout for the peripheral circuit is facilitated, and the internal pad layout shown in FIG. 1 and the like can be easily realized. The peripheral circuit region 4 includes a power supply pad portion 7 as in the configuration shown in FIG. The power pad portion 7 may be coupled to the power bus bar 320a and the ground bus bar 320b, or may be connected to another power pin terminal (shown in FIG. 25) via a bonding wire and a frame lead.
[0191]
In the power supply pad portion, the power supply pad and the ground pad may be arranged so as to sandwich the corresponding DQ pad portion in the first direction. In addition, the arrangement of the power bus bar and the ground bus bar may be used in combination with that of the above-described embodiment. By arranging the power supply bus bar and the ground bus bar, the voltages Vcc and Vss can be stably supplied to each pad portion, and the wiring layout is facilitated.
[0192]
In the above embodiment, the peripheral circuit is described as having a function related to the operation of receiving the address signal and the clock signal and controlling the internal access operation. However, the peripheral circuit arranged at the center of the chip is a high voltage generating circuit for boosting a word line, which is normally used in a semiconductor circuit, and a negative voltage Vbb for generating a negative voltage Vbb applied to the substrate region of the memory array. A circuit that generates a constant voltage, such as a voltage generation circuit and an intermediate voltage generation circuit that generates an intermediate voltage for bit line precharging, may be included. In this case, by arranging a circuit that generates such a constant voltage in the center, all the wiring values for transmitting the constant voltage to each memory cell array can be made equal and affected by wiring resistance and the like. Therefore, a desired constant voltage of the same voltage level can be supplied to the memory array block, and stable operating characteristics can be ensured.
[0193]
In the above-described embodiment, a configuration in which data input / output is performed in units of 4 bits and all memory blocks operate simultaneously to input / output 1-bit memory cell data is shown as an example. However, data input / output may be performed in units of x8 bits or x16 bits. Furthermore, the block may use a configuration in which only two memory blocks are activated by changing the internal circuit.
[0194]
Further, in the above embodiment, the pad layout of the semiconductor memory device having the lead-on-chip configuration has been described. However, even in the case where the semiconductor memory device is not such a lead-on-chip configuration, the data input / output pad is also provided. Are distributed corresponding to each memory block, each data input / output pad is grouped and a power pad is provided for each., DeThe external signal (address signal and clock signal) input pad is provided in the area between the data input / output pad sections, and the power supply voltage to these peripheral circuits (which may be only the input buffer) is supplied to the central section. The same effect can be obtained as long as the configuration is provided with a pad for this purpose, and a semiconductor memory device that operates stably and at high speed can be realized.
[0195]
【The invention's effect】
As described above, according to the present invention, pad portions for performing data input / output are distributed and arranged corresponding to each memory block, and external signal input pads are arranged in a region between data input / output pad portions. Therefore, the power supply pads for the data input / output pad can be distributed and distributed, the load on the power supply line can be distributed, and an input / output buffer that operates stably at high speed can be realized. By providing a power supply pad exclusively for the peripheral circuit, the peripheral circuit can be operated stably, and by arranging the peripheral circuit in the center, the external clock signal and address signal lines can be shortened, and setup and hold A semiconductor memory device capable of reducing time and operating at high speed can be realized. If the peripheral circuit includes a constant voltage generation circuit, a constant voltage can be stably supplied to each memory block.
[0196]
Further, with the above-described configuration, the internal data bus only needs to extend over the corresponding memory block, the length of the internal data bus can be shortened, and the data signal propagation delay in the data bus can be reduced.
[0231]
  According to the first aspect of the present invention, the internal data bus, the data input / output buffer, and the pad are grouped in correspondence with the group of memory blocks, and data is exchanged between the corresponding groups. The data can be made the same for each data input / output buffer, and data can be transferred at high speed.In addition, power supply pads are arranged corresponding to each group of data input / output buffers, and power is supplied from the corresponding power supply pads to the data input / output buffers, reducing the power supply load and providing stable data input / output buffers. Power can be supplied and the data input / output buffer can be operated stably.
  Claim 2 or3According to the invention, a buffer for receiving an external signal for access control is arranged in the central part of the central area between the memory blocks. Even if the master control circuit is arranged in the central part of the chip, the external signal can be transmitted with the shortest signal line. A signal can be transmitted to the master control circuit, setup time and hold time can be shortened, and high-speed access can be realized. In addition, an internal access control signal can be transferred from the central master control circuit to each group of memory blocks with the same signal line arrangement..
[Brief description of the drawings]
1 schematically shows a chip layout and an arrangement of internal pin terminals of a semiconductor memory device according to an embodiment of the present invention; FIG.
FIG. 2 is a diagram schematically showing the configuration of a power supply pad and a data input / output pad unit shown in FIG.
3 schematically shows a configuration of a memory block of the semiconductor memory device shown in FIG. 1; FIG.
FIG. 4 is a diagram showing a layout of a peripheral circuit section in the semiconductor memory device of the present invention.
5 is a signal waveform diagram used for explaining the effects of the semiconductor memory device shown in FIG. 4 while showing the setup time and hold-up time defined for the semiconductor memory device.
FIG. 6 is a diagram showing an example of a form of distribution of power supply voltage from a power supply pad in the semiconductor memory device of the present invention.
FIG. 7 is a diagram showing another form of distribution of the power supply voltage from the power supply pad in the semiconductor memory device of the present invention.
FIG. 8 is a diagram showing an arrangement of external pin terminals in the semiconductor memory device of the present invention.
FIG. 9 is a diagram showing another arrangement of external pin terminals in the semiconductor device of the present invention.
10 schematically shows an internal layout of the semiconductor memory device having the external pin terminal arrangement shown in FIG. 9. FIG.
FIG. 11 is a diagram showing still another external pin arrangement of the semiconductor memory device according to the present invention.
12 shows an internal pad arrangement of the semiconductor memory device housed in the package shown in FIG.
13 is a diagram showing another internal pad arrangement of the semiconductor memory device housed in the package shown in FIG. 11. FIG.
FIG. 14 shows still another external pin arrangement of the semiconductor memory device according to the present invention.
15 is a diagram showing an internal pad arrangement of the semiconductor memory device housed in the package shown in FIG. 14;
16 is a diagram showing another internal pad arrangement of the semiconductor memory device housed in the package shown in FIG. 14;
17 is a diagram showing still another internal pad arrangement of the semiconductor memory device housed in the package shown in FIG. 14;
FIG. 18 is a diagram showing still another internal pad arrangement of the semiconductor memory device housed in the package shown in FIG. 14;
FIG. 19 shows still another external pin arrangement of the semiconductor memory device according to the present invention.
20 shows an internal pad arrangement of the semiconductor memory device housed in the package shown in FIG.
FIG. 21 shows still another external pin arrangement of the semiconductor memory device according to the present invention.
22 shows an internal pad arrangement of the semiconductor memory device housed in the package shown in FIG. 21. FIG.
FIG. 23 shows still another external pin arrangement of the semiconductor memory device according to the present invention.
24 shows an internal pad arrangement of the semiconductor memory device housed in the package shown in FIG. 23. FIG.
FIG. 25 shows still another internal pad arrangement of the semiconductor memory device according to the present invention.
FIG. 26 schematically shows an entire configuration of a conventional semiconductor memory device.
FIG. 27 is a diagram for illustrating the arrangement of peripheral circuits in a conventional semiconductor memory device;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Semiconductor memory device (semiconductor chip), 2a, 2b, 2c, 2d Internal data bus, 3a, 3b, 3c, 3d Data input / output pad part, 4 Peripheral circuit, 4a
Master control circuit, 5, 6, 7 power supply pad, MB1, MB2, MB, MB4 memory block, 3aa, 3ba input / output buffer, 3ab, 3bb data input / output pad, 6a power supply voltage pad, 6b ground voltage pad, MA1 to MAn Memory array, LCC local column circuit, LRC local row circuit, 21a, 21b, 21c, 21d external signal input pad section, 22a, 22b, 22c, 22d internal signal line, PA1, PA2, PA3 peripheral pad section, 30, 31, 32, 33a, 33b, 40, 42a, 42b Power supply line, 60a, 60b Power supply pad, 60aa, 60bb, 63 Power supply voltage pad, 60ab, 60ba, 64 Ground voltage pad, 61a, 61b, 65 Power supply voltage transmission 62a, 62b, 66 ground voltage transmission line, 0aa, 80ba, 80ca, 80da Data I / O pad, 80ab, 80bb, 80cb, 80db I / O buffer, 67 Peripheral circuit, 70 Power pad portion, 70a Power pad, 70b Ground pad, 73a, 74a, 75a, 76a DQ pad 73b, 74b, 75b, 76b I / O buffer, 77a power pad, 77b ground pad, 77c peripheral circuit, 91a, 92a, 93a, 94a DQ pad, 91b, 92b, 93b 94b DQ buffer, 90a power pad, 90b ground Pad, 95a Power line, 96a Ground line, 100a to 100b DQ pad part, 101, 103, 106, 108 Power pad, 102, 104, 105, 107 Ground pad, 109a, 109b Power line, 110a 110b Ground line, 115a, 115b, 115c, 115d Power line, 116a, 116b, 116c, 116d Ground line, 125 Power line, 127 Ground line, 130a-130d Power pad, 132a-132d Ground pad, MBA, MBB Memory block, 150a ~ 150h DQ pad portion, 152a, 152b power pad, 154a, 154b ground pad, 160 peripheral circuit, 161 power pad, 162 ground pad, 163 power line, 164 ground line, 80aa, 80ba, 80ca, 80da DQ pad, 180aa ground Pad, 180ab power pad, 200 power pad portion, 202a-202d DQ pad portion, 210, 212, 214, 216 power wiring, 206a-206c peripheral pad portion, 204a, 204b, 2 4c peripheral circuit power pad section 208 a peripheral circuit, 260b grounding pads, 260a supply pads, 300a-300d memory blocks, 310a to 310d power pad portions, 305a-305d DQ pad portions, 320a power bus bar, 320b ground bus bar.

Claims (3)

長方形の形状を有する領域に設けられた半導体記憶装置であって、
前記長方形の一方の短辺に比べ、前記一方の短辺と対をなす他方の短辺に近く、前記長方形の一方の長辺に比べ、前記一方の長辺と対をなす他方の長辺に近い位置に設けられた、複数のメモリセルを有する第１のメモリブロックと、
前記一方の短辺に比べ、前記他方の短辺に近く、前記他方の長辺に比べ、前記一方の長辺に近い位置に前記第１のメモリブロックに対向して設けられた、複数のメモリセルを有する第２のメモリブロックと、
前記他方の短辺に比べ、前記一方の短辺に近く、前記一方の長辺に比べ、前記他方の長辺に近い位置に設けられた、複数のメモリセルを有する第３のメモリブロックと、
前記他方の短辺に比べ、前記一方の短辺に近く、前記他方の長辺に比べ、前記一方の長辺に近い位置に前記第３のメモリブロックに対向して設けられた、複数のメモリセルを有する第４のメモリブロックと、
前記第１のメモリブロックと前記第２のメモリブロックの間に挟まれる第１の中央領域に設けられた複数の第１のデータ入出力パッドと、
対応の前記複数の第１のデータ入出力パッドにそれぞれ接続され、前記第１の中央領域に設けられた複数の第１のデータ入出力バッファと、
前記第１の中央領域に前記一方の長辺もしくは前記他方の長辺が延びる方向に沿って設けられ、対応する前記第１のデータ入出力バッファと、対応する前記第１のメモリブロックもしくは対応する前記第２のメモリブロックとに、それぞれ接続された複数の第１の内部データバスと、
前記第３のメモリブロックと前記第４のメモリブロックとの間に挟まれる第２の中央領域に設けられた複数の第２のデータ入出力パッドと、
対応する前記第２のデータ入出力パッドにそれぞれ接続され、前記第２の中央領域に設けられた複数の第２のデータ入出力バッファと、
前記第２の中央領域に前記一方の長辺もしくは前記他方の長辺が延びる方向に沿って設けられ、対応する前記第２のデータ入出力バッファと、対応する前記第３のメモリブロックもしくは前記第４のメモリブロックとに、それぞれ接続され、前記第１の内部データバスとは分離して設けられる複数の第２の内部データバスと
前記第１のメモリブロックと前記第２のメモリブロックの間であり、前記一方の短辺に比べ、前記他方の短辺に近い位置に設けられた前記第１の入出力バッファに電源を供給する第１の電源パッドと、
前記第３のメモリブロックと前記第４のメモリブロックの間であり、前記他方の短辺に比べ、前記一方の短辺に近い位置に設けられた前記第２の入出力バッファに電源を供給する第２の電源パッドと、
前記第１の入出力バッファと前記第１の電源パッドとを接続する第１の電源線と、
前記第２の入出力バッファと前記第２の電源パッドとを接続する第２の電源線とを備える、半導体記憶装置。A semiconductor memory device provided in a region having a rectangular shape,
Compared to one short side of the rectangle, close to the other short side paired with the one short side, and compared to one long side of the rectangle to the other long side paired with the one long side A first memory block having a plurality of memory cells provided in a close position;
A plurality of memories provided opposite to the first memory block at a position closer to the other short side than the one short side and closer to the one long side than the other long side A second memory block having cells;
Compared to the short side of the other, close to the short side of the hand, the comparison with the other hand long sides of which are provided at a position closer to the other long side, the third memory block having a plurality of memory cells When,
A plurality of memories provided opposite to the third memory block at a position closer to the one short side than the other short side and closer to the one long side than the other long side A fourth memory block having cells;
A plurality of first data input-output pads provided on a first central region sandwiched between the first memory block and the second memory blocks,
A plurality of first data input / output buffers respectively connected to the corresponding plurality of first data input / output pads and provided in the first central region;
The first central region is provided along the direction in which the one long side or the other long side extends, and the corresponding first data input / output buffer and the corresponding first memory block or the corresponding A plurality of first internal data buses respectively connected to the second memory block;
A plurality of second data input / output pads provided in a second central region sandwiched between the third memory block and the fourth memory block;
A plurality of second data input / output buffers respectively connected to the corresponding second data input / output pads and provided in the second central region;
The second central area is provided along the direction in which the one long side or the other long side extends, and the corresponding second data input / output buffer and the corresponding third memory block or the second long side A plurality of second internal data buses connected to each of the four memory blocks and provided separately from the first internal data bus;
Power is supplied to the first input / output buffer provided between the first memory block and the second memory block and closer to the other short side than the one short side. A first power pad;
Power is supplied to the second input / output buffer provided between the third memory block and the fourth memory block and closer to the one short side than the other short side. A second power pad;
A first power supply line connecting the first input / output buffer and the first power supply pad;
A semiconductor memory device comprising: a second power supply line connecting the second input / output buffer and the second power supply pad . 前記第１、第２、第３、および第４のメモリブロックへのアクセス動
作を制御するアクセス制御信号を受ける周辺パッドと、前記周辺パッドに対応して設けられたバッファとを含む周辺パッド部が、前記第１のデータ入出力バッファと前記第２のデータ入出力バッファとの間に設けられた、請求項１に記載の半導体記憶装置。A peripheral pad portion including a peripheral pad that receives an access control signal for controlling an access operation to the first, second, third, and fourth memory blocks, and a buffer provided corresponding to the peripheral pad; 2. The semiconductor memory device according to claim 1, wherein the semiconductor memory device is provided between the first data input / output buffer and the second data input / output buffer. 前記第１、第２、第３、および第４のメモリブロックへのアクセス動作を制御するアクセス制御信号を受けて動作するマスタ制御回路が、前記周辺パッド部と信号線を介して接続され、
前記マスタ制御回路および前記信号線が、前記第１のデータ入出力バッファと前記第２のデータ入出力バッファの間に設けられた、請求項２に記載の半導体記憶装置。A master control circuit that operates in response to an access control signal that controls an access operation to the first, second, third, and fourth memory blocks is connected to the peripheral pad portion via a signal line;
3. The semiconductor memory device according to claim 2, wherein the master control circuit and the signal line are provided between the first data input / output buffer and the second data input / output buffer.
JP11186695A 1994-05-20 1995-05-10 Semiconductor memory device Expired - Fee Related JP3789955B2 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP11186695A JP3789955B2 (en) 1994-05-20 1995-05-10 Semiconductor memory device
US08/616,734 US5604710A (en) 1994-05-20 1996-03-15 Arrangement of power supply and data input/output pads in semiconductor memory device
US08/768,090 US5838627A (en) 1994-05-20 1996-12-16 Arrangement of power supply and data input/output pads in semiconductor memory device

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP10687994 1994-05-20
JP6-106879 1994-11-29
JP29420594 1994-11-29
JP6-294205 1994-11-29
JP11186695A JP3789955B2 (en) 1994-05-20 1995-05-10 Semiconductor memory device

Related Child Applications (2)

Application Number Title Priority Date Filing Date
JP2004351709A Division JP4160043B2 (en) 1994-05-20 2004-12-03 Semiconductor integrated circuit device
JP2004351708A Division JP3980591B2 (en) 1994-05-20 2004-12-03 Semiconductor memory device

Publications (2)

Publication Number Publication Date
JPH08212774A JPH08212774A (en) 1996-08-20
JP3789955B2 true JP3789955B2 (en) 2006-06-28

Family

ID=27310854

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11186695A Expired - Fee Related JP3789955B2 (en) 1994-05-20 1995-05-10 Semiconductor memory device

Country Status (1)

Country Link
JP (1) JP3789955B2 (en)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214638A (en) 1998-01-29 1999-08-06 Mitsubishi Electric Corp Semiconductor memory
JP3668064B2 (en) 1999-08-27 2005-07-06 株式会社東芝 Semiconductor memory device
KR100606242B1 (en) 2004-01-30 2006-07-31 삼성전자주식회사 Volatile Memory Device for buffering between non-Volatile Memory and host, Multi-chip packaged Semiconductor Device and Apparatus for processing data using the same
JP4797791B2 (en) * 2005-06-30 2011-10-19 セイコーエプソン株式会社 Integrated circuit device and electronic apparatus
JP2010146725A (en) * 2010-02-03 2010-07-01 Renesas Technology Corp Dynamic type semiconductor memory device
US8796863B2 (en) 2010-02-09 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and semiconductor packages
JP6058336B2 (en) * 2012-09-28 2017-01-11 ルネサスエレクトロニクス株式会社 Semiconductor device
JP2016004896A (en) 2014-06-17 2016-01-12 マイクロン テクノロジー， インク． Semiconductor device

Also Published As

Publication number Publication date
JPH08212774A (en) 1996-08-20

Similar Documents

Publication Publication Date Title
US5838627A (en) Arrangement of power supply and data input/output pads in semiconductor memory device
KR100564469B1 (en) Semiconductor circuit device adaptable to plurality of types of packages
CN1627438B (en) Semiconductor integrated circuit device
KR100820294B1 (en) A semiconductor memory device
US20110205824A1 (en) Data processing system
KR100311328B1 (en) Semiconductor integrated circuit device with large internal bus width, including memory and logic circuit
US4739497A (en) Semiconductor memory
US5367492A (en) Semiconductor memory device providing reduced test time
US6823485B1 (en) Semiconductor storage device and test system
JP3789955B2 (en) Semiconductor memory device
KR20000017466A (en) Semiconductor integrated circuit device
US11573916B2 (en) Apparatuses and methods for writing data to a memory
JP3434398B2 (en) Semiconductor device
KR100274923B1 (en) Logic semiconductor integrated circuit device having embedded dynamic random access memory
KR970000331B1 (en) Semiconductor memory device
JP2001084754A (en) Semiconductor integrated circuit and memory module provided therewith
KR100294965B1 (en) How to configure an input / output device and its circuit
JP4160043B2 (en) Semiconductor integrated circuit device
JP3980591B2 (en) Semiconductor memory device
US8674411B2 (en) Semiconductor device employing circuit blocks having the same characteristics
CN102682834A (en) Device comprising storage unit array and device and method of operating memorizer
KR0154601B1 (en) Arrangement of power supply pads in semiconductor memory device
KR20040014155A (en) Semiconductor memory device having time reduced in testing of memory cell data reading or writing, or testing of sense amplifier performance
US7016247B2 (en) Semiconductor memory apparatus
US11646347B2 (en) Semiconductor device having transistors in which source/drain regions are shared

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041005

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050927

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051220

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060215

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060322

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060330

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090407

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100407

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110407

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120407

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120407

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130407

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130407

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140407

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees