JP3754628B2 - パワー半導体素子回路及びこれを用いたインバータ装置 - Google Patents
パワー半導体素子回路及びこれを用いたインバータ装置 Download PDFInfo
- Publication number
- JP3754628B2 JP3754628B2 JP2001128218A JP2001128218A JP3754628B2 JP 3754628 B2 JP3754628 B2 JP 3754628B2 JP 2001128218 A JP2001128218 A JP 2001128218A JP 2001128218 A JP2001128218 A JP 2001128218A JP 3754628 B2 JP3754628 B2 JP 3754628B2
- Authority
- JP
- Japan
- Prior art keywords
- power semiconductor
- circuit
- semiconductor element
- semiconductor device
- light
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Thyristors (AREA)
- Power Conversion In General (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、通電電流の変化を検知して通電電流を制御するパワー半導体素子回路及びこれを用いたインバータ装置に関する。
【０００２】
【従来の技術】
通電電流の変化を検知して通電電流を制御するパワー半導体素子回路においては、パワー半導体素子を流れる通電電流の増加又は減少等の変化を検出して検出信号を出力する検出回路を有する。この検出信号を用いて、通電電流の異常な増加又は減少を抑制したり、短絡などの異常時に負荷やパワー半導体素子回路自体を保護するために電流を遮断するなどの制御が行われている。
上記の制御においては通電電流を高い感度で検出する必要がある。検出回路の２つの従来例を図９の（ａ）及び（ｂ）の回路図を参照して説明する。図９の（ａ）に示す第１の従来例では、太陽電池、燃料電池などの直流電源５０に、制御素子としてのＩＧＢＴ(Insulated gate bipolar transistor)５１を経て負荷５２が接続されている。ＩＧＢＴ５１と電源５０との間の電路５９にＣＴ等の検出用コイル５３を設け、電路５９を流れる電流の変化により検出用コイル５３に誘起する電圧Ｖ１を検出信号として駆動回路５５に入力する。駆動回路５５は電圧Ｖ１に基づいてＩＧＢＴ５１を制御する。例えば負荷５２で短絡事故が発生すると電路５９を流れる電流が急増し、電流の急増により電圧Ｖ１も急増する。駆動回路５５は電圧Ｖ１が所定値を超えると、ＩＧＢＴ５１のゲート電圧を制御してＩＧＢＴ５１をオフにする。これにより、異常が発生したときの、電源５０、ＩＧＢＴ５１及び負荷５２の損傷を防止する。
【０００３】
図９の（ｂ）は第２の従来例の回路図を示す。図において、直流電源５０に、制御素子としてのＩＧＢＴ５１及び抵抗５４を介して負荷５２が接続されている。負荷５２を流れる電流は抵抗５４で検出され、検出信号としての電圧Ｖ２が得られる。電圧Ｖ２は駆動回路５５に入力され、前記第１の従来例と同様にＩＧＢＴ５１を制御する。
【０００４】
【発明が解決しようとする課題】
第１の従来例の検出用コイル５３を用いた検出回路では以下の問題を有する。通電電流が大きいパワー半導体素子回路の場合、電路５９の電線は太いものが必要である。例えば、５００Ａ級のポリエチレン絶縁ビニールシースケーブル（通称ＣＶケーブル）の直径は約３５ｍｍである。また１５００Ａ級のＣＶケーブルの直径は約６５ｍｍである。これらのＣＶケーブルを取り囲むように形成する検出用コイル５３の直径は７０ｍｍから１００ｍｍ程度の大型のものになり、重量も大きくなる。
このような大型の検出用コイル５３の検出応答時間は１〜１０マイクロ秒程度と比較的長く、ＩＧＢＴ５１の電流の制御もこの分遅れる。この制御の遅れにより、短絡事故が発生したとき大電流が負荷５２やＩＧＢＴ５１を流れ、これらに障害を与えるおそれがある。また電流変化の速度が遅い場合は検出用コイル５３の検出出力のレベルが極めて低い。従って大きな電流変化があっても検出できないことがある。
【０００５】
第２の従来例の抵抗５４を用いた検出回路では、通電電流の変化が緩やかな場合でも通電電流の変化を容易に検出できる。しかし通電電流が大きい場合、検出用の抵抗５４で大きな電力損失が発生し発熱する。
例えば、常時の通電電流が５００Ａのパワー半導体素子回路で、０．００２オームの抵抗を用いた場合５００Ｗの電力損失が生じる。例えば負荷５２で短絡事故等が発生し通電電流が１０００Ａに増大すると、電力損失は２ｋＷに及ぶ。このように、抵抗５４での電力損失が大きい点が問題であった。検出応答時間は１ミリ秒から速いものでも１マイクロ秒と比較的長く、ＩＧＢＴ５１の制御にこの分の遅れが生じる。従って、短絡事故が発生したとき大電流が流れ抵抗５４の破損やＩＧＢＴ５１や負荷５２の破損を招くおそれがある。更に、発熱による抵抗５４の破損を防ぐためには、熱容量の大きい大型の抵抗素子を用いたり、水冷など冷却手段を有する抵抗素子を用いる必要があるため、大型で重いものになり価格も高価になるという問題があった。
【０００６】
本発明は、パワー半導体素子回路の通電電流を検出用コイルや検出用抵抗を用いずに検出する、小型、軽量、高速かつ低損失のパワー半導体素子回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のパワー半導体素子回路は、
電源と負荷とを接続する電路に設けられて前記電路の電流を制御するパワー半導体素子を備え、
前記パワー半導体素子は、実質的に同じバンドギャップを有するワイドギャップ半導体材料からなるｐ型層とｎ型層とが少なくとも三層交互に、複数層積層されたバイポーラ型のパワー半導体素子であって、前記複数層のうち中間に挟まれた層に電気的に接続されてこの素子を通して流れる通電電流を制御する制御端子を備え、前記複数層のうち少なくとも一つの層に、前記通電電流に応じて光を発生する再結合センターが含まれ、前記再結合センターで発生した光が外部へ放射されるようになっており、
前記パワー半導体素子の放射光を検出し検出信号を出力する受光素子、及び、
前記受光素子の前記検出信号が入力され、前記検出信号に応じた制御信号を前記パワー半導体素子の前記制御端子に印加して前記パワー半導体素子の通電電流を制御するゲート駆動回路を有する。
本発明によれば、パワー半導体素子の通電電流に応じて変化する放射光を受光素子で検出し、受光素子の検出信号に基づいてパワー半導体素子を制御するので、通電電流の変化とパワー半導体素子の制御までの時間である制御の応答時間が短い。また光を用いて検出するので電気ノイズの影響を受けにくい。
【０００８】
一実施形態のパワー半導体素子回路では、前記パワー半導体素子はシリコン基板上に設けられていることを特徴とする。
【０００９】
一実施形態のパワー半導体素子回路では、前記再結合センターを含む前記層のうち一部分のみに前記再結合センターが含まれていることを特徴とする。
一実施形態のパワー半導体素子回路では、前記電源が直流電源であることを特徴とする。
一実施形態のパワー半導体素子回路では、前記受光素子が前記パワー半導体素子のパッケージに内蔵されていることを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子の放射光を前記受光素子に伝送する光ファイバを更に備えることを特徴とする。
一実施形態のパワー半導体素子回路では、前記ゲート駆動回路は、前記通電電流が所定値を超えたことを判定する判定制御回路を有し、前記判定制御回路の判定出力を前記制御端子に印加して前記パワー半導体素子を制御することを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子の前記ワイドギャップ半導体材料は炭化珪素であることを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子の前記再結合センターはアルミニウム原子と窒素原子を含むことを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子は、前記制御端子としてのゲートを有する絶縁ゲートバイポーラトランジスタであることを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子は、前記制御端子としてのＰチャネルゲートと、前記再結合センターを含む前記層としてのＰ型バッファ層とを有するＰチャネル絶縁ゲートバイポーラトランジスタであることを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子は、前記制御端子としてのゲートを有するゲートターンオフサイリスタであることを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子は、前記制御端子としてのアノードゲートを有するアノードゲート構造のゲートターンオフサイリスタであることを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子の前記ワイドギャップ半導体材料は窒化ガリウムであることを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子の前記再結合センターを含む前記層がｎ型層であり、前記再結合センターはシリコン原子からなることを特徴とする。
一実施形態のパワー半導体素子回路では、前記再結合センターを、前記ｎ型層の一部分のみに有することを特徴とする。
【００１０】
本発明のインバータ装置は、
直流電源の正及び負の端子間に接続された複数の、２つのパワー半導体素子が直列接続された直列接続体、
前記直列接続体の接続点に接続された負荷、
前記パワー半導体素子を制御する制御回路、及び
前記パワー半導体素子にそれぞれ逆並列に接続されたフライホイールダイオード
を有するインバータ装置において、
前記直列接続体の２つのパワー半導体素子の少なくとも一方が、実質的に同じバンドギャップを有するワイドギャップ半導体材料からなるｐ型層とｎ型層とが少なくとも三層交互に、複数層積層されたバイポーラ型のパワー半導体素子であって、前記複数層のうち中間に挟まれた層に電気的に接続されてこの素子を通して流れる通電電流を制御する制御端子を備え、複数層のうち少なくとも一つの層に、前記通電電流に応じて光を発生する再結合センターが含まれ、前記再結合センターで発生した光が外部へ放射されるようになっており、
前記パワー半導体素子の放射光を検出し検出信号を出力する受光素子、及び、
前記受光素子の前記検出信号が入力され、前記検出信号に応じた制御信号を前記パワー半導体素子の前記制御端子に印加して前記パワー半導体素子の通電電流を制御するゲート駆動回路を有することを特徴とする。
【００１１】
【発明の実施の形態】
本発明のパワー半導体素子回路の実施の形態を以下に説明する。パワー半導体素子回路に用いるパワー半導体素子（以下、適宜「半導体制御素子」または「バイポーラ半導体制御素子」という。）に適した材料として、炭化珪素（ＳｉＣ）、ガリウムナイトライド（ＧａＮ）、ダイヤモンドなどのワイドギャップ半導体材料が知られている。ワイドギャップ半導体材料は、シリコン（Ｓｉ）の半導体材料に比べて絶縁破壊電界と熱伝導率が高く、高い温度でも動作するという優れた物理的特性を有している。このため、ワイドギャップ半導体材料で形成したワイドギャップ半導体素子は高耐電圧かつ低損失であり、半導体素子で発生する損失が少ない。また発生した熱を放散しやすく、かなり高い温度になるまで電流を増加させることができるので、大電流を制御するパワー半導体素子回路の半導体素子に適している。
【００１２】
ワイドギャップ半導体材料において、接合を形成しているｎ型層とｐ型層のいずれか一方にキャリアの再結合センター（電子と正孔とが再結合して消滅する過程を促進させる不純物原子や複数不純物原子の複合体が存在する場所）を形成することにより、接合を通って電流を流すと光を発する発光性ワイドギャップ半導体素子を得ることができる。ワイドギャップ半導体材料を用いて発光性ワイドギャップのバイポーラ半導体制御素子を構成し、素子の一部に光の放射部を設けると、そこから光を放射させることができる。この光を受光素子で検出し、得られた検出出力から、通電電流の値やその変化を検出することができる。放射する光の強さはバイポーラ半導体制御素子を流れる電流にほぼ比例する。直線性のよい光電変換特性を有する受光素子を用いると、受光素子の検出出力は、バイポーラ半導体制御素子を流れる電流に比例する。従って、受光素子の検出出力でバイポーラ半導体制御素子の駆動回路を動作させるとバイポーラ半導体制御素子の通電電流を制御することができる。なお、再結合センターの数は多すぎると、必要とする放射光を確保する以上に電子や正孔を再結合させるために半導体素子のオン電圧が高くなり電力損失が大きくなってしまう。このため、再結合センターを形成する不純物原子等のドープ量を適正化したり、ドープする領域を半導体層の一部に局在化させたりするのが望ましい。例えば光の放射部に対向する半導体層の領域等に限定することもその一方法である。
【００１３】
受光素子としては、Ｓｉ半導体受光素子、ワイドギャップ半導体受光素子または光導電素子等を用いる。受光素子は、例えば一辺が数ｍｍ、厚さが１ｍｍ程度の略正方形の平板状であり、発光性ワイドギャップのバイポーラ半導体制御素子のパッケージ内に設ける。この構成により光バイポーラ半導体制御素子を作る。光バイポーラ半導体制御素子において、受光素子とバイポーラ半導体制御素子とは電気的に絶縁されており、受光素子の受光面をバイポーラ半導体制御素子の光放射部に対向させている。受光素子をバイポーラ半導体制御素子のパッケージ内に内蔵したことによるパッケージの容積の増加は、耐圧６ｋＶ級の素子で約３ｃｍ３程度であり、重量の増加も１００グラム程度である。光バイポーラ半導体制御素子の総合伝達効率は、バイポーラ半導体制御素子の発光効率、光が受光素子に集光される集光効率、及び受光素子に集光された光が電気に変換される光電変換効率の積で表され半導体材料により大きく変化するが、０．００５〜２％程度である。例えば０．１％にするとバイポーラ半導体制御素子に流れる電流が５００Ａのとき、受光素子に発生する光電流は０．５Ａ程度である。短絡事故などにより電流が例えば１０００Ａに増加しても受光素子に発生する光電流は１Ａ程度である。受光素子には通常２０〜３０Ｖ以下の電圧を印加するので、受光素子で発生する電力損失は２０〜３０Ｗ程度である。
【００１４】
受光素子の光電流はバイポーラ半導体制御素子を流れる電流に比例して増減するので、電流が緩やかに変化する場合でも検出できる。
なお、本発明の他の好ましい実施形態としては、発光性ワイドギャップ半導体材料を用いたバイポーラ半導体制御素子の光を光ファイバを介して受光素子で検出する方法がある。例えばバイポーラ半導体制御素子のパッケージに、光ファイバを入射端がバイポーラ半導体制御素子の発光部に対向するように取り付ける。光ファイバの出射端には受光素子を取り付ける。この構成では前記の効果に加えてバイポーラ半導体制御素子と受光素子間の絶縁耐圧を容易に高くすることができる。
【００１５】
以下、本発明の好適な実施例について図１から図８を参照して説明する。
《第１実施例》
本発明の第１実施例のパワー半導体素子回路を図１から図４を参照して説明する。
図１は本実施例のパワー半導体素子回路の回路図である。図において、太陽電池、燃料電池等の直流電源１３に、パワー半導体素子回路の半導体制御素子としてのゲートターンオフサイリスタ（ＧＴＯ）１を経て負荷１４が接続されている。直流電源１３は、交流電源の交流を整流装置により整流し平滑して得られる直流の電源であってもよい。ＧＴＯ１は発光性ワイドギャップ半導体材料のＳｉＣを用いて製作した発光性ワイドギャップのバイポーラ半導体制御素子であり、ＧＴＯ１を流れる電流にほぼ比例する強さの光を放射する。矢印１Ａで示す放射光は、図２を用いて後で詳細に説明する、ＧＴＯ１のパッケージ内に設けられた受光素子２により受光される。受光素子２のカソード９Ｂは電源９ｃを介して電源１３の負極Ｇに接続され、アノード２Ａは判定制御回路７の入力端１０に接続されている。ＧＴＯ１のゲート１６にターンオン回路３及びターンオフ回路５が接続されている。ターンオン回路３は、ＧＴＯ１のゲートと負極Ｇとの間に直列に接続された電源３Ａとトランジスタ３Ｂと抵抗３Ｃを有する。トランジスタ３Ｂのゲート端子４にＧＴＯ１をオンにするための正のパルス信号が印加される。オフ回路５は、電源１３の負極Ｇに正極が接続された直流電源５Ａ、直流電源５Ａの負極とＧＴＯ１のゲートとの間に直列に接続された抵抗５ＢとＦＥＴ５Ｃを有する。ＦＥＴ５Ｃのソースと負極Ｇ間にはコンデンサ５Ｄが接続されている。ＦＥＴ５Ｃのゲート６にＧＴＯ１をオフにするための正のパルス信号が印加される。判定制御回路７は、出力端が前記ゲート６に接続されたコンパレータ８を有する。コンパレータ８の一方の入力端子１１は基準電圧を発生する基準電源９に接続され、他方の入力端子１０は受光素子２のアノード２Ａに接続されている。入力端子１０と負極Ｇ間に抵抗１２が接続されている。
【００１６】
次に本実施例のパワー半導体素子回路の動作を説明する。
ＧＴＯ１は、例えば耐電圧６ｋＶ、電流容量２００ＡのＳｉＣ−ＧＴＯサイリスタであり、受光素子２はシリコンホトダイオードを用いている。ＧＴＯ１をオンにするときは、ターンオン回路３の入力端子４に正のパルス信号を与える。これによりトランジスタ３Ｂをオンにすると、ＧＴＯ１はオンになり所定の電流（例えば１００Ａ）が電源１３から負荷１４に流れる。オン状態のＧＴＯ１をオフにするときは、ターンオフ回路５の入力端子６に正のパルス信号を与えてＦＥＴ５Ｃをオンにする。これによりＧＴＯ１のゲート１６から直流電源５Ａに電流がバイパスされて、ＧＴＯ１の通電電流が遮断され負荷１４の運転が停止する。通電中のＧＴＯ１の放射光は受光素子２で検出され、発生した光電流２Ｃが判定制御回路７の入力端子１０から抵抗１２を経て負極Ｇに流れる。入力端子１０に生じた電圧はコンパレータ８で基準電源９の電圧と比較される。負荷１４に短絡などの異常が発生したときは、ＧＴＯ１に正常時を上回る大きな電流が流れ放射光の強度が増加する。その結果、受光素子２の光電流が増加してコンパレータ８の検出端子１０の電圧も増加する。検出端子１０の電圧がコンパレータ８の入力端子１１の基準電圧よりも高くなるとコンパレータ８の出力がハイレベルとなり、ターンオフ回路５のＦＥＴ５ＣがオンになってＧＴＯ１をオフにする。例えば１５０Ａ程度の電流が流れた場合コンパレータ８の入力端子１０の電圧が入力端子１１の基準電圧を上回るように設定すると、１５０Ａを超える電流が流れるとＧＴＯ１はオフとなり、電源１３と負荷１４の間を遮断する。これにより負荷１４が破損したり、パワー半導体素子回路が破損するのを防止できる。
【００１７】
なおＧＴＯ１のカソード１３Ａとアノード１４Ａ間に既知のスナバ回路を接続するのが望ましい。スナバ回路は、抵抗、コンデンサ、ダイオードなどを組み合わせたものが望ましい。
図２は、ＧＴＯ１と受光素子２を１つのパッケージに収納した耐電圧６ｋＶ、電流容量２００Ａの光ＧＴＯ素子１００の断面図である。図において、アノード電極１４Ａに接続されている金属ベース３の中央部にＧＴＯ１が固定されている。ＧＴＯ１の表面には、ＧＴＯ１を電流が流れるとき光を放射する光放射窓１９が設けられている。金属ベース３には、金属製のキャップ４が固定されている。キャップ４の内面には絶縁板２Ｄを介してホトダイオード２が、受光部２ＢをＧＴＯ１の光放射窓１９に向けて取り付けられている。金属ベース３は２つの孔１７、１８を有している。孔１７からカソード電極１３Ａが導出され、孔１８からゲート電極１６が導出されている。キャップ４は２つの孔１０、１１を有している。孔１０から受光素子２のアノード電極２Ａが導出され、孔１１からカソード電極９Ｂが導出されている。孔１０、１１、１７、１８はいずれも既知の気密封止材で気密に封止されている。光ＧＴＯ素子１００、ターンオン回路３、ターンオフ回路５及び判定制御回路７でパワー半導体素子回路を構成している。
【００１８】
光ＧＴＯ素子１００のパッケージ内において、ＧＴＯ１のカソード２０は、カソード電極１３Ａに２本の導線１４Ｂ、１４Ｃで接続されている。ＧＴＯ１のゲート１６Ａは導線１５でゲート電極１６に接続されている。導線１４Ｂ、１４Ｃ、１５の数は電流量に応じて増減すればよい。受光素子２のアノード７Ａは導線６でアノード電極２Ａに接続され、カソード９Ａは導線２８でカソード電極９Ｂに接続されている。ＧＴＯ１と受光素子２は電気的に絶縁されている。ＧＴＯ１の光放射窓１９と受光素子２の受光部２Ｂとの間の距離は約１ｃｍである。受光素子２のシリコンホトダイオードは、１辺が３ｍｍの略正方形であり厚さは約０．５ｍｍである。アノード電極１４Ａ、ゲート電極１６及びカソード電極１３Ａはともに長さが約３ｃｍである。前記のように、シリコンホトダイオードが小型であるので光ＧＴＯ１００の大きさは小さい。この光ＧＴＯ１００を、耐電圧６ｋＶ電流容量２００ＡのＳｉＣ−ＧＴＯサイリスタと比較すると、光ＧＴＯ１００では重量が約１００グラム増加し、容積が数パーセント増加した。図２に示すように、光ＧＴＯ１では、アノード２０の導線を取付けるためのパッドの一部を除去して光放射窓１９を設けているので、発光効率は比較的低い。また光放射窓１９と受光素子２の受光部２Ｂとの間を約１ｃｍ離して集光効率を低くしている。従って異常時に通電電流が２００Ａから瞬間的に１０００Ａに増加したときでも、受光素子２の光電流は１２０ｍＡ程度である。受光素子２の印加電圧が例えば１０Ｖのとき電力損失は約１．２Ｗであり極めて低い値である。
【００１９】
負荷１４における短絡事故等により電流が急増してから、受光素子２が電流の急増を検出するまでの検出応答時間は０．１マイクロ秒以下である。受光素子２の検出から判定制御回路７及び駆動回路２３の動作によりＧＴＯ１がオフになるまでの時間は２〜３マイクロ秒であり極めて短時間である。発明者は、ＧＴＯ１の通電電流が２００Ａを超えたときＧＴＯ１がオフとなるように、判定制御回路７の基準電源９の電圧を設定して負荷１４で短絡を発生させる実験を行った。その結果、短絡が発生して電流が約４０％増加して約２８０Ａになった時点で制御が働きＧＴＯ１はオフとなった。この実験結果から短絡電流を大幅に抑制することができることが判った。短絡電流が大きくならないのでパワー半導体素子回路の各構成部品は電力容量の小さいものでよく、パワー半導体素子回路の小型化、軽量化、低損失化が実現できる。このように本実施例によればパワー半導素子回路の小型化、軽量化に加えて高速・低損失化も実現できる。
【００２０】
発光性のワイドギャップバイポーラ半導体制御素子について以下に詳細に説明する。
従来のＧＴＯなどのバイポーラ半導体制御素子では、オン電圧を低くして低損失にするために、接合を形成しているｐ型又はｎ型の半導体層内においてキャリアの再結合が出来るだけ生じないように構成している。すなわち各半導体層に再結合センターを出来るだけ含まないようにしている。これに対して、本発明の発光性ワイドギャップバイポーラ半導体制御素子では、前記従来のバイポーラ半導体制御素子とは逆に、バイポーラ半導体制御素子を形成する複数の半導体層の内の少なくとも一層にある程度の再結合センターが存在するように構成している。再結合センターは、少なくとも１つのＳｉＣ半導体層にアクセプタであるアルミニウムとドナーである窒素の原子をドープすることにより得られる。このようにすると、アルミニウム原子が作る不純物レベルに捕獲された正孔と、窒素原子が作る不純物レベルに捕獲された電子が再結合することにより光が発生する。半導体層に多数のアルミニウム原子と窒素原子をドープして多数の再結合センターを形成すると放射光の強さは大きくなる。しかし、再結合により、電子や正孔の流れが阻害されるのでバイポーラ制御素子のオン抵抗が高くなり従ってオン電圧も高くなる。その結果バイポーラ制御素子の電力損失が大きくなる。そこで、放射光の強さとオン抵抗の大きさを、実用性を考慮しつつ望ましい値に設定する必要がある。本実施例の発光性ワイドギャップバイポーラ半導体材料すなわちＳｉＣでは、アルミニウム原子及び窒素原子の数をそれぞれ１×１０１５〜１×１０１９ａｔｏｍ／ｃｍ３の範囲にするのが望ましい。ＳｉＣの場合は、アルミニウムはｐ型不純物として働き、窒素はｎ型不純物として働く。そこで、再結合センターを有する半導体層がｐ型の場合は、アルミニウムを窒素より多くドープする必要がある。例えばアルミニウムを１×１０２１ａｔｏｍ／ｃｍ３程度まで増加させてもよい。また再結合センターを有する半導体層がｎ型の場合は、窒素をアルミニウムより多くドープする必要がある。例えば窒素を１×１０２１ａｔｏｍ／ｃｍ３程度まで増加させてもよい。
【００２１】
本実施例に用いている発光性のワイドギャップＧＴＯ１の詳細な構造を図３及び図４を参照して説明する。図３はＧＴＯ１の平面図であり、図４は、図３の一部のＩＶ−ＩＶ断面図である。図２のＧＴＯ１は、図３のＩＩ−ＩＩ断面図を示している。
【００２２】
図３及び図４において、ＧＴＯ１は、図４の断面図に示すように、カソード電極３１に厚さ約１００μｍのｐ型層３２を形成し、その上に厚さ約７０μｍのｎ型層３３を形成している。ｎ型層３３の上に再結合センターを有する厚さ約３μｍのｐ型層３４を形成する。ｐ型層３４の図において両端部にゲート電極１６Ａを形成する。ｐ型層３４の図において中央部に厚さ約２μｍのｎ型層３５を形成し、ｎ型層３５にアノード電極２０を形成する。ｐ型層３４には、アルミニウム原子を３．５×１０１７ａｔｏｍ／ｃｍ３及び窒素原子を８×１０１６ａｔｏｍ／ｃｍ３の濃度でドープしている。これにより例えば１００Ａ／ｃｍ２の電流密度で通電したとき、オン電圧は５．２Ｖと比較的低い値であった。またこの通電状態での放射光の強さは約１６ミリワット（ｍＷ）であり、放射光の波長は約４７０ナノメータ（ｎｍ）であった。図２及び図３に示すように、ＧＴＯ１の外周領域には電界を緩和するための既知のターミネーション領域３７が形成されている。光放射窓の周囲はカソード電極２０で取り囲まれており、光放射窓に対向するカソード電極のないｐ型層を電流が十分流れるようにしている。なお、ｐ型層３４の光放射窓にほぼ対向する部分以外はアルミニウムのみドープし窒素をドープしないようにした場合も実験したがオン電圧を低減する上で効果があった。
【００２３】
《第２実施例》
図５は、本発明の第２実施例のパワー半導体素子回路の回路図である。図において、直流電源１３に光ＩＧＢＴ１０１を経て負荷１４が接続されている。光ＩＧＢＴ１０１は、発光性ワイドギャップ半導体材料を用いて作ったバイポーラ半導体制御素子としてのｐチャネルＳｉＣ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）２１と、受光素子２２としてのシリコンホトダイオードが１つのパッケージ（図示省略）内に収納されている。パッケージ内の構成は図２に示す光ＧＴＯ１００の構成に類似であり、ＳｉＣ−ＩＧＢＴ２１の矢印２１Ａで示す放射光が受光素子２２の受光部に入射するようになされている。受光素子２２のカソードと電源１３の負極との間に、直流電源１０３が、その正極がカソードに接続されるように接続されている。ＳｉＣ−ＩＧＢＴ２１のゲートには、ＳｉＣ−ＩＧＢＴ２１の通電を制御する駆動回路２３の出力端２３Ａが接続されている。駆動回路２３の入力端２４には、ＳｉＣ−ＩＧＢＴ２１を外部の装置から制御する制御信号が入力される。受光素子２２のアノードは判定制御回路７の抵抗１２を経て入力端１０に接続されている。判定制御回路７の回路構成は図１のものと同じであるので同じ動作をする。判定制御回路７の出力端７Ａは駆動回路２３の入力端２３Ｂに接続されている。光ＩＧＢＴ１０１、駆動回路２３、判定制御回路７でパワー半導体素子回路を構成している。
【００２４】
負荷１４の変動等によりＳｉＣ−ＩＧＢＴ２１を流れる電流が増加すると、受光素子２２を流れる矢印２２Ｃで示す光電流が増加し、判定制御回路７の入力端１０の電圧が増加する。入力端１０の電圧が基準電源９の電圧より高くなると、コンパレータ８の出力端７Ａがハイレベルとなる。その結果駆動回路２３は、出力端２３Ａのレベルを低下させてＳｉＣ−ＩＧＢＴ２１を流れる電流を減らすように制御する。負荷１４を流れる電流が所定値より減少すると、前記と逆の動作をしてＳｉＣ−ＩＧＢＴ２１を流れる電流を増加させる。これによって負荷１４を流れる電流をほぼ一定の範囲に保つことができる。また負荷１４に短絡事故等の異常が発生し大電流が流れたときは、ＳｉＣ−ＩＧＢＴ２１の電流を大幅に減らすかＳｉＣ−ＩＧＢＴ２１をオフにして事故による損傷を防止する。本実施例のＳｉＣ−ＩＧＢＴ２１の詳細な構成は図示を省略するが、ｐ型バッファ半導体層にアルミニウム原子を１．６×１０１７ａｔｏｍ／ｃｍ３、窒素原子を６×１０１６ａｔｏｍ／ｃｍ３の濃度でドープしている。これにより、例えば１００Ａ／ｃｍ２の電流密度で通電したとき、オン電圧は４．６Ｖと比較的低い値であった。この通電状態での放射光の強さは約８ｍＷであり、波長は約４７０ｎｍであった。
【００２５】
本実施例の具体例では、ＩＧＢＴ２１として、耐電圧６ｋＶ、電流容量１００ＡのＳｉＣ−ｐチャネルＩＧＢＴを用い、受光素子２２としてシリコンホトダイオードを用いる。通常の使用状態では、駆動回路２３の入力端子２４に駆動信号を入力する。これによりＩＧＢＴ２１のゲートに負電圧が印加され、ＩＧＢＴ２１はオンになる。ＩＧＢＴ２１をオフにするときは、前記駆動信号のレベルを零にするか、場合によっては逆極性の駆動信号を印加する。これによりＩＧＢＴ２１をオフにして負荷１４を流れる電流を遮断することができる。前記具体例では、負荷１４に短絡事故が発生して電流が例えば８００Ａにまで増加したとしても、受光素子２２を流れる電流は９０ｍＡ程度である。直流電源１０３の電圧が１０Ｖとすれば、受光素子２２の電力損失は０．９Ｗ程度と極めて少なく、ＩＧＢＴ２１と同じパッケージ内に収納しても問題はない。
【００２６】
負荷１４における短絡事故等により電流が急増してから、受光素子２２が電流の急増を検出するまでの検出応答時間は０．１マイクロ秒以下である。受光素子２２の検出から判定制御回路７及び駆動回路２３の動作によりＩＧＢＴ２１がオフになるまでの時間は約１マイクロ秒であり極めて短時間である。発明者は、ＩＧＢＴ２１の通電電流が１００Ａを超えたときＩＧＢＴ２１がオフとなるように、判定制御回路７の基準電源９の電圧を設定して負荷１４で短絡を発生させる実験を行った。その結果、短絡が発生して電流が約５０％増加して約１５０Ａになった時点で制御が働きＩＧＢＴ２１はオフとなった。この実験結果から短絡電流を大幅に抑制することができることが判った。短絡電流が大きくならないのでパワー半導体素子回路の各構成部品は電力容量の小さいものでよく、パワー半導体素子回路の小型化、軽量化、高速・低損失化が実現できる。
【００２７】
《第３実施例》
図６は第３実施例の９ｋＶのパワー半導体素子回路４０の回路図である。図において、ＧＴＯ４１のアノード電極４９Ａは、負荷１４と判定制御回路４８の一方の入力端子に接続され、カソード電極４９Ｂは電源１３の負極に接続されている。直流電源１３にＧＴＯ４１を経て負荷１４が接続されている。本実施例に用いるＧＴＯ４１は、発光性ワイドギャップ半導体材料であるＳｉＣを用いたゲートターンオフサイリスタ（ＧＴＯ）である。ＧＴＯ４１は図７の断面図に示すように、ｎ型基板を用いｎ型のベース領域にゲートを設けたアノードゲート構造のＳｉＣ−ＧＴＯである。図７において、片面にカソード電極４９Ｂを有する厚さ約２５０μｍのｎ型ＳｉＣ基板３６の他方の面に、厚さ約９５μｍのｐ型層３７を形成している。ｐ型層３７の上に再結合センターを有する厚さ約３μｍのｎ型層３８を形成している。ｎ型層３８の中央部に厚さ約２μｍのｐ型層を形成し、その上にアノード電極４９Ａを設けている。ｎ型層３８の両端部にゲート電極４９Ｃを設けている。
【００２８】
このＳｉＣ−ＧＴＯは、ベース領域であるｎ型層３８にアルミニウム原子を８×１０１６ａｔｏｍ／ｃｍ３及び窒素原子を２．８×１０１７ａｔｏｍ／ｃｍ３の濃度でドープしている。１００Ａ／ｃｍ２の電流密度で通電したときのオン電圧は４．１Ｖと比較的低い値であった。またこの通電状態での放射光の強さは１３ｍＷであり、放射光の波長は約４７０ｎｍであった。
本実施例では、ＧＴＯ４１の発光部に光ファイバ４３の一方の端部を配置し、光ファイバの他方の端部にフォトダイオード等の受光素子４２が配置されている。これにより、ＧＴＯ４１の放射光は光ファイバ４３を通って受光素子４２に入射する。ＧＴＯ４１と受光素子４２の間が光ファイバ４３によって電気的に隔離されているので、電源１３、負荷１４及びＧＴＯ４１を含む回路が高電圧であっても、受光素子４２及び判定制御回路４８は前記高電圧の影響を少なくできる。又受光素子４２をＧＴＯ４１より離して設けることができるので装置製作にあたり自由度が大きくなる。外部の装置からＧＴＯ４１をオンにするときは、ターンオン回路４４の入力端子４５に正のパルス電圧を印加し、ＧＴＯ４１をオフにするときは、同様にターンオフ回路４６の入力端子４７に正のパルスを印加する。ＧＴＯ４１を流れる電流が増加し、放射光の強さが増加すると、光ファイバ４３を経て受光素子４２に入射する入射光の強さも増加する。入射光の強さに実質的に比例する受光素子４２の検出電流は、判定制御回路４８に印加され基準電源９の出力電流と比較される。受光素子４２の入射光の強さが増加して、受光素子４２を流れる電流が所定電流値を超えると、判定制御回路４８の出力端４８Ａの出力信号がターンオフ回路４６に印加されＧＴＯ４１をオフにする。基準電源９の出力電流は任意に変えることができ、この出力電流を加減することにより前記の所定電流値を所望の値に設定することができる。これにより、ＧＴＯ４１の電流を制御することができる。本実施例は電源１３の電圧が９ｋＶ以上、負荷１４を流れる電流が２００Ａ以上のパワー半導体回路により適している。またアノードゲート構造のＧＴＯサイリスタはＳｉＣのｎ型基板を用いているのでＳｉＣのｐ型基板を用いる第１実施例のものに比べて、オン抵抗が５分の１以下になる。従って通電時のＧＴＯ４１の電力損失は非常に少ない。ＧＴＯ４１のヒートシンクも小型のものでよく、小型、軽量のパワー半導体素子回路が実現できる。
【００２９】
負荷１４における短絡事故等により電流が急増してから、受光素子４２が電流の急増を検出するまでの検出応答時間は０．１マイクロ秒以下である。受光素子４２の検出から判定制御回路７及び駆動回路２３の動作によりＧＴＯ４１がオフになるまでの時間は２〜３マイクロ秒であり極めて短時間である。発明者は、ＧＴＯ４１の通電電流が４００Ａを超えたときＧＴＯ４１がオフとなるように、判定制御回路７の基準電源９の電圧を設定して負荷１４で短絡を発生させる実験を行った。その結果、短絡が発生して電流が約４０％増加して約５６０Ａになった時点で制御が働きＧＴＯ４１はオフとなった。この実験結果から短絡電流を大幅に抑制することができることが判った。短絡電流が大きくならないのでパワー半導体素子回路の各構成部品は電力容量の小さいものでよく、パワー半導体素子回路の小型化、軽量化、高速・低損失化が実現できる。なお、ｎ型ベース層において光放射窓に対向する部分（図７の３８Ａ）のみアルミニウムと窒素をドープし、それ以外は窒素のみをドープすることにより放射光強度を確保しつつ、オン抵抗を更に低減する上で効果があった。
【００３０】
《第４実施例》
図８は、本発明のパワー半導体素子回路を用いたインバータ装置のブロック図である。本実施例ではインバータ装置の制御回路の一部に例えば前記第３実施例のパワー半導体素子回路４０を用いている。パワー半導体素子回路４０の代わりに、前記第１又は第２実施例のパワー半導体素子回路を用いてもよい。図８において、例えば、直流電源１３の正極側に接続された制御回路は、前記第３実施例のパワー半導体素子回路４０であり、それぞれのＧＴＯ４１には既知のＰＷＭ制御回路を含む制御回路７４やフライホイールダイオード４１Ａを接続している。直流電源１３の電圧があまり高くないときは、ＧＴＯ４１とシリコンホトダイオード４２との間の光の伝達に光ファイバ４３を用いず両者を近づけて配置して、ＧＴＯ４１の光を直接ホトダイオード４２に入射してもよい。直流電源１３の負極側の半導体制御素子には、発光性ではないアノードゲートＧＴＯ７２を用いている。アノードゲートＧＴＯ７２の代わりに正極側と同じパワー半導体素子回路４０を用いてもよいが、発光性のＧＴＯ４１はアノードゲートＧＴＯ７２よりオン電圧が大きいのでその分電力損失が大きくなる点と、ＧＴＯ４１の方がコストが高い点で不利になる。制御装置７３はインバータのスイッチング素子の既知のＰＷＭ制御回路等と同様のものでよい。
本実施例によればＧＴＯ４１を流れる通電電流に実質的に比例する放射光をホトダイオード４２で受けて前記通電電流を検出し、検出した電流を基準電源９の電流に重畳して判定制御回路４８に印加する。これにより、ＰＷＭ制御回路を介してＧＴＯ４１の通電パルス幅を制御し、ＧＴＯ４１の通電電流を制御することができ、小型・軽量かつ低損失のインバータ装置を得ることができる。また、ホトダイオードの検出電流を用いて、通電パルスの幅だけでなく通電パルスの高さも制御することにより、供給電流を増減できる小型・軽量・低損失のインバータ装置を得ることもできる。
【００３１】
以上、本発明のパワー半導体素子回路の４つの実施例について説明したが、本発明はさらに多くの適用範囲あるいは派生構造をカバーするものである。例えばワイドギャップ半導体材料を用いたＧＴＯ−サイリスタ及びＩＧＢＴは、エミッタスイッチサイリスタや静電誘導サイリスタ等の他のワイドギャップ半導体バイポーラ制御素子でもよく、更にＳｉ基板の上に積層された複数のワイドギャップ半導体層で形成されたバイポーラ制御素子でもよい。また前記ＧＴＯ−サイリスタやＩＧＢＴは、Ｓｉやワイドギャップ半導体材料で形成されたＭＯＳＦＥＴ等のユニポーラ素子と、ワイドギャップ半導体材料で形成されたバイポーラ制御素子を組み合わせたハイブリッド素子でもよい。例えばワイドギャップ半導体材料を用いたバイポーラトランジスタのエミッタとコレクタ間に、Ｓｉ−ＭＯＳＦＥＴを接続したハイブリッド構成の素子等でも良い。
【００３２】
ワイドギャップ半導体ＧＴＯサイリスタは、ワイドギャップ半導体材料の窒化ガリウム（ＧａＮ）を用いて形成してもよい。窒化ガリウムのＧＴＯサイリスタ（ＧａＮ−ＧＴＯ）は、実施例３の図７に示すようなアノードゲート構造にするのが望ましく、ｎ型及びｐ型の各半導体層の厚さや不純物濃度も図７のものとほぼ同じにすればよい。ＧａＮ−ＧＴＯでは、ｐ型不純物としては亜鉛（Ｚｎ）、ｎ型不純物としてはシリコン（Ｓｉ）が適している。ｎ型ベース（図７のｎ型層３８）に２．８×１０１７ａｔｏｍ／ｃｍ３の濃度のＳｉ原子をドープすると、Ｓｉ原子による再結合センターが形成され、発光性ＧａＮ−ＧＴＯが得られる。放射光の波長は約４７０ｎｍであり、同じ通電電流のときの放射光の強さはＳｉＣ−ＧＴＯより強い。ＧａＮ−ＧＴＯの耐電圧は１２００Ｖ（電流７５Ａ）であり、ＳｉＣ−ＧＴＯよりは低い。図６のパワー半導体素子回路４０において、ＳｉＣのＧＴＯ４１の代わりにＧａＮ−ＧＴＯを用いることにより、第３実施例と同じような効果を有するパワー半導体素子回路２を得ることができる。
受光素子は、Ｓｉホトダイオード以外の、ホトトランジスタやＣｄＳ光導電素子等でもよく、ＳｉＣホトダイオード等のワイドギャップ半導体材料を用いた受光素子でもよい。
【００３３】
【発明の効果】
以上の各実施例で詳細に説明したように、本発明のパワー半導体素子回路は、通電電流に応じた光を発するパワー半導体素子の放射光を受光素子で検出することによって電流を検出し、その検出出力によりパワー半導体制御素子電流を制御する。これにより、パワー半導体素子回路の小型化、軽量化、高速化及び低損失化ができる。
【図面の簡単な説明】
【図１】 本発明の第１実施例のパワー半導体素子回路の回路図
【図２】 第１実施例のパワー半導体素子回路に用いる、パワー半導体素子と受光素子を含むパッケージの断面図
【図３】 第１実施例のＧＴＯ１の平面図
【図４】 図３のＧＴＯ１のＩＶ−ＩＶ断面図
【図５】 本発明の第２実施例のパワー半導体素子回路の回路図
【図６】 本発明の第３実施例のパワー半導体素子回路の回路図
【図７】 第３実施例のＳｉＣ−ＧＴＯの断面
【図８】 本発明のインバータ装置の回路図
【図９】 （ａ）は第１の従来例のパワー半導体素子回路の回路図
（ｂ）は第２の従来例のパワー半導体素子回路の回路図
【符号の説明】
１ 半導体制御素子
２ 受光素子
２Ａ アノード電極
３ ターンオン回路
５ ターンオフ回路
７ 判定回路
８ コンパレータ
９ 基準電源
９Ａ カソード
９Ｂ カソード電極
１３ 直流電源
１３Ａ カソード
１４ 負荷
１４Ａ アノード電極
１６ ゲート電極
１９ 光放射窓
２１ 絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）
２２ 受光素子
２３ 駆動回路
３１ カソード電極
３２、３４ ｎ型層
３３、３５ ｐ型層
３７ ターミネーション領域
４１ 光ＧＴＯ
４２ 受光素子
４３ 光ファイバ
４４ ターンオン回路
４６ ターンオフ回路
４８ 判定回路
７２ アノードゲートＧＴＯ
７３ 制御装置
１００ 光ＧＴＯ素子
１０１ 光ＩＧＢＴ
【発明の属する技術分野】
本発明は、通電電流の変化を検知して通電電流を制御するパワー半導体素子回路及びこれを用いたインバータ装置に関する。
【０００２】
【従来の技術】
通電電流の変化を検知して通電電流を制御するパワー半導体素子回路においては、パワー半導体素子を流れる通電電流の増加又は減少等の変化を検出して検出信号を出力する検出回路を有する。この検出信号を用いて、通電電流の異常な増加又は減少を抑制したり、短絡などの異常時に負荷やパワー半導体素子回路自体を保護するために電流を遮断するなどの制御が行われている。
上記の制御においては通電電流を高い感度で検出する必要がある。検出回路の２つの従来例を図９の（ａ）及び（ｂ）の回路図を参照して説明する。図９の（ａ）に示す第１の従来例では、太陽電池、燃料電池などの直流電源５０に、制御素子としてのＩＧＢＴ(Insulated gate bipolar transistor)５１を経て負荷５２が接続されている。ＩＧＢＴ５１と電源５０との間の電路５９にＣＴ等の検出用コイル５３を設け、電路５９を流れる電流の変化により検出用コイル５３に誘起する電圧Ｖ１を検出信号として駆動回路５５に入力する。駆動回路５５は電圧Ｖ１に基づいてＩＧＢＴ５１を制御する。例えば負荷５２で短絡事故が発生すると電路５９を流れる電流が急増し、電流の急増により電圧Ｖ１も急増する。駆動回路５５は電圧Ｖ１が所定値を超えると、ＩＧＢＴ５１のゲート電圧を制御してＩＧＢＴ５１をオフにする。これにより、異常が発生したときの、電源５０、ＩＧＢＴ５１及び負荷５２の損傷を防止する。
【０００３】
図９の（ｂ）は第２の従来例の回路図を示す。図において、直流電源５０に、制御素子としてのＩＧＢＴ５１及び抵抗５４を介して負荷５２が接続されている。負荷５２を流れる電流は抵抗５４で検出され、検出信号としての電圧Ｖ２が得られる。電圧Ｖ２は駆動回路５５に入力され、前記第１の従来例と同様にＩＧＢＴ５１を制御する。
【０００４】
【発明が解決しようとする課題】
第１の従来例の検出用コイル５３を用いた検出回路では以下の問題を有する。通電電流が大きいパワー半導体素子回路の場合、電路５９の電線は太いものが必要である。例えば、５００Ａ級のポリエチレン絶縁ビニールシースケーブル（通称ＣＶケーブル）の直径は約３５ｍｍである。また１５００Ａ級のＣＶケーブルの直径は約６５ｍｍである。これらのＣＶケーブルを取り囲むように形成する検出用コイル５３の直径は７０ｍｍから１００ｍｍ程度の大型のものになり、重量も大きくなる。
このような大型の検出用コイル５３の検出応答時間は１〜１０マイクロ秒程度と比較的長く、ＩＧＢＴ５１の電流の制御もこの分遅れる。この制御の遅れにより、短絡事故が発生したとき大電流が負荷５２やＩＧＢＴ５１を流れ、これらに障害を与えるおそれがある。また電流変化の速度が遅い場合は検出用コイル５３の検出出力のレベルが極めて低い。従って大きな電流変化があっても検出できないことがある。
【０００５】
第２の従来例の抵抗５４を用いた検出回路では、通電電流の変化が緩やかな場合でも通電電流の変化を容易に検出できる。しかし通電電流が大きい場合、検出用の抵抗５４で大きな電力損失が発生し発熱する。
例えば、常時の通電電流が５００Ａのパワー半導体素子回路で、０．００２オームの抵抗を用いた場合５００Ｗの電力損失が生じる。例えば負荷５２で短絡事故等が発生し通電電流が１０００Ａに増大すると、電力損失は２ｋＷに及ぶ。このように、抵抗５４での電力損失が大きい点が問題であった。検出応答時間は１ミリ秒から速いものでも１マイクロ秒と比較的長く、ＩＧＢＴ５１の制御にこの分の遅れが生じる。従って、短絡事故が発生したとき大電流が流れ抵抗５４の破損やＩＧＢＴ５１や負荷５２の破損を招くおそれがある。更に、発熱による抵抗５４の破損を防ぐためには、熱容量の大きい大型の抵抗素子を用いたり、水冷など冷却手段を有する抵抗素子を用いる必要があるため、大型で重いものになり価格も高価になるという問題があった。
【０００６】
本発明は、パワー半導体素子回路の通電電流を検出用コイルや検出用抵抗を用いずに検出する、小型、軽量、高速かつ低損失のパワー半導体素子回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明のパワー半導体素子回路は、
電源と負荷とを接続する電路に設けられて前記電路の電流を制御するパワー半導体素子を備え、
前記パワー半導体素子は、実質的に同じバンドギャップを有するワイドギャップ半導体材料からなるｐ型層とｎ型層とが少なくとも三層交互に、複数層積層されたバイポーラ型のパワー半導体素子であって、前記複数層のうち中間に挟まれた層に電気的に接続されてこの素子を通して流れる通電電流を制御する制御端子を備え、前記複数層のうち少なくとも一つの層に、前記通電電流に応じて光を発生する再結合センターが含まれ、前記再結合センターで発生した光が外部へ放射されるようになっており、
前記パワー半導体素子の放射光を検出し検出信号を出力する受光素子、及び、
前記受光素子の前記検出信号が入力され、前記検出信号に応じた制御信号を前記パワー半導体素子の前記制御端子に印加して前記パワー半導体素子の通電電流を制御するゲート駆動回路を有する。
本発明によれば、パワー半導体素子の通電電流に応じて変化する放射光を受光素子で検出し、受光素子の検出信号に基づいてパワー半導体素子を制御するので、通電電流の変化とパワー半導体素子の制御までの時間である制御の応答時間が短い。また光を用いて検出するので電気ノイズの影響を受けにくい。
【０００８】
一実施形態のパワー半導体素子回路では、前記パワー半導体素子はシリコン基板上に設けられていることを特徴とする。
【０００９】
一実施形態のパワー半導体素子回路では、前記再結合センターを含む前記層のうち一部分のみに前記再結合センターが含まれていることを特徴とする。
一実施形態のパワー半導体素子回路では、前記電源が直流電源であることを特徴とする。
一実施形態のパワー半導体素子回路では、前記受光素子が前記パワー半導体素子のパッケージに内蔵されていることを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子の放射光を前記受光素子に伝送する光ファイバを更に備えることを特徴とする。
一実施形態のパワー半導体素子回路では、前記ゲート駆動回路は、前記通電電流が所定値を超えたことを判定する判定制御回路を有し、前記判定制御回路の判定出力を前記制御端子に印加して前記パワー半導体素子を制御することを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子の前記ワイドギャップ半導体材料は炭化珪素であることを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子の前記再結合センターはアルミニウム原子と窒素原子を含むことを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子は、前記制御端子としてのゲートを有する絶縁ゲートバイポーラトランジスタであることを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子は、前記制御端子としてのＰチャネルゲートと、前記再結合センターを含む前記層としてのＰ型バッファ層とを有するＰチャネル絶縁ゲートバイポーラトランジスタであることを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子は、前記制御端子としてのゲートを有するゲートターンオフサイリスタであることを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子は、前記制御端子としてのアノードゲートを有するアノードゲート構造のゲートターンオフサイリスタであることを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子の前記ワイドギャップ半導体材料は窒化ガリウムであることを特徴とする。
一実施形態のパワー半導体素子回路では、前記パワー半導体素子の前記再結合センターを含む前記層がｎ型層であり、前記再結合センターはシリコン原子からなることを特徴とする。
一実施形態のパワー半導体素子回路では、前記再結合センターを、前記ｎ型層の一部分のみに有することを特徴とする。
【００１０】
本発明のインバータ装置は、
直流電源の正及び負の端子間に接続された複数の、２つのパワー半導体素子が直列接続された直列接続体、
前記直列接続体の接続点に接続された負荷、
前記パワー半導体素子を制御する制御回路、及び
前記パワー半導体素子にそれぞれ逆並列に接続されたフライホイールダイオード
を有するインバータ装置において、
前記直列接続体の２つのパワー半導体素子の少なくとも一方が、実質的に同じバンドギャップを有するワイドギャップ半導体材料からなるｐ型層とｎ型層とが少なくとも三層交互に、複数層積層されたバイポーラ型のパワー半導体素子であって、前記複数層のうち中間に挟まれた層に電気的に接続されてこの素子を通して流れる通電電流を制御する制御端子を備え、複数層のうち少なくとも一つの層に、前記通電電流に応じて光を発生する再結合センターが含まれ、前記再結合センターで発生した光が外部へ放射されるようになっており、
前記パワー半導体素子の放射光を検出し検出信号を出力する受光素子、及び、
前記受光素子の前記検出信号が入力され、前記検出信号に応じた制御信号を前記パワー半導体素子の前記制御端子に印加して前記パワー半導体素子の通電電流を制御するゲート駆動回路を有することを特徴とする。
【００１１】
【発明の実施の形態】
本発明のパワー半導体素子回路の実施の形態を以下に説明する。パワー半導体素子回路に用いるパワー半導体素子（以下、適宜「半導体制御素子」または「バイポーラ半導体制御素子」という。）に適した材料として、炭化珪素（ＳｉＣ）、ガリウムナイトライド（ＧａＮ）、ダイヤモンドなどのワイドギャップ半導体材料が知られている。ワイドギャップ半導体材料は、シリコン（Ｓｉ）の半導体材料に比べて絶縁破壊電界と熱伝導率が高く、高い温度でも動作するという優れた物理的特性を有している。このため、ワイドギャップ半導体材料で形成したワイドギャップ半導体素子は高耐電圧かつ低損失であり、半導体素子で発生する損失が少ない。また発生した熱を放散しやすく、かなり高い温度になるまで電流を増加させることができるので、大電流を制御するパワー半導体素子回路の半導体素子に適している。
【００１２】
ワイドギャップ半導体材料において、接合を形成しているｎ型層とｐ型層のいずれか一方にキャリアの再結合センター（電子と正孔とが再結合して消滅する過程を促進させる不純物原子や複数不純物原子の複合体が存在する場所）を形成することにより、接合を通って電流を流すと光を発する発光性ワイドギャップ半導体素子を得ることができる。ワイドギャップ半導体材料を用いて発光性ワイドギャップのバイポーラ半導体制御素子を構成し、素子の一部に光の放射部を設けると、そこから光を放射させることができる。この光を受光素子で検出し、得られた検出出力から、通電電流の値やその変化を検出することができる。放射する光の強さはバイポーラ半導体制御素子を流れる電流にほぼ比例する。直線性のよい光電変換特性を有する受光素子を用いると、受光素子の検出出力は、バイポーラ半導体制御素子を流れる電流に比例する。従って、受光素子の検出出力でバイポーラ半導体制御素子の駆動回路を動作させるとバイポーラ半導体制御素子の通電電流を制御することができる。なお、再結合センターの数は多すぎると、必要とする放射光を確保する以上に電子や正孔を再結合させるために半導体素子のオン電圧が高くなり電力損失が大きくなってしまう。このため、再結合センターを形成する不純物原子等のドープ量を適正化したり、ドープする領域を半導体層の一部に局在化させたりするのが望ましい。例えば光の放射部に対向する半導体層の領域等に限定することもその一方法である。
【００１３】
受光素子としては、Ｓｉ半導体受光素子、ワイドギャップ半導体受光素子または光導電素子等を用いる。受光素子は、例えば一辺が数ｍｍ、厚さが１ｍｍ程度の略正方形の平板状であり、発光性ワイドギャップのバイポーラ半導体制御素子のパッケージ内に設ける。この構成により光バイポーラ半導体制御素子を作る。光バイポーラ半導体制御素子において、受光素子とバイポーラ半導体制御素子とは電気的に絶縁されており、受光素子の受光面をバイポーラ半導体制御素子の光放射部に対向させている。受光素子をバイポーラ半導体制御素子のパッケージ内に内蔵したことによるパッケージの容積の増加は、耐圧６ｋＶ級の素子で約３ｃｍ３程度であり、重量の増加も１００グラム程度である。光バイポーラ半導体制御素子の総合伝達効率は、バイポーラ半導体制御素子の発光効率、光が受光素子に集光される集光効率、及び受光素子に集光された光が電気に変換される光電変換効率の積で表され半導体材料により大きく変化するが、０．００５〜２％程度である。例えば０．１％にするとバイポーラ半導体制御素子に流れる電流が５００Ａのとき、受光素子に発生する光電流は０．５Ａ程度である。短絡事故などにより電流が例えば１０００Ａに増加しても受光素子に発生する光電流は１Ａ程度である。受光素子には通常２０〜３０Ｖ以下の電圧を印加するので、受光素子で発生する電力損失は２０〜３０Ｗ程度である。
【００１４】
受光素子の光電流はバイポーラ半導体制御素子を流れる電流に比例して増減するので、電流が緩やかに変化する場合でも検出できる。
なお、本発明の他の好ましい実施形態としては、発光性ワイドギャップ半導体材料を用いたバイポーラ半導体制御素子の光を光ファイバを介して受光素子で検出する方法がある。例えばバイポーラ半導体制御素子のパッケージに、光ファイバを入射端がバイポーラ半導体制御素子の発光部に対向するように取り付ける。光ファイバの出射端には受光素子を取り付ける。この構成では前記の効果に加えてバイポーラ半導体制御素子と受光素子間の絶縁耐圧を容易に高くすることができる。
【００１５】
以下、本発明の好適な実施例について図１から図８を参照して説明する。
《第１実施例》
本発明の第１実施例のパワー半導体素子回路を図１から図４を参照して説明する。
図１は本実施例のパワー半導体素子回路の回路図である。図において、太陽電池、燃料電池等の直流電源１３に、パワー半導体素子回路の半導体制御素子としてのゲートターンオフサイリスタ（ＧＴＯ）１を経て負荷１４が接続されている。直流電源１３は、交流電源の交流を整流装置により整流し平滑して得られる直流の電源であってもよい。ＧＴＯ１は発光性ワイドギャップ半導体材料のＳｉＣを用いて製作した発光性ワイドギャップのバイポーラ半導体制御素子であり、ＧＴＯ１を流れる電流にほぼ比例する強さの光を放射する。矢印１Ａで示す放射光は、図２を用いて後で詳細に説明する、ＧＴＯ１のパッケージ内に設けられた受光素子２により受光される。受光素子２のカソード９Ｂは電源９ｃを介して電源１３の負極Ｇに接続され、アノード２Ａは判定制御回路７の入力端１０に接続されている。ＧＴＯ１のゲート１６にターンオン回路３及びターンオフ回路５が接続されている。ターンオン回路３は、ＧＴＯ１のゲートと負極Ｇとの間に直列に接続された電源３Ａとトランジスタ３Ｂと抵抗３Ｃを有する。トランジスタ３Ｂのゲート端子４にＧＴＯ１をオンにするための正のパルス信号が印加される。オフ回路５は、電源１３の負極Ｇに正極が接続された直流電源５Ａ、直流電源５Ａの負極とＧＴＯ１のゲートとの間に直列に接続された抵抗５ＢとＦＥＴ５Ｃを有する。ＦＥＴ５Ｃのソースと負極Ｇ間にはコンデンサ５Ｄが接続されている。ＦＥＴ５Ｃのゲート６にＧＴＯ１をオフにするための正のパルス信号が印加される。判定制御回路７は、出力端が前記ゲート６に接続されたコンパレータ８を有する。コンパレータ８の一方の入力端子１１は基準電圧を発生する基準電源９に接続され、他方の入力端子１０は受光素子２のアノード２Ａに接続されている。入力端子１０と負極Ｇ間に抵抗１２が接続されている。
【００１６】
次に本実施例のパワー半導体素子回路の動作を説明する。
ＧＴＯ１は、例えば耐電圧６ｋＶ、電流容量２００ＡのＳｉＣ−ＧＴＯサイリスタであり、受光素子２はシリコンホトダイオードを用いている。ＧＴＯ１をオンにするときは、ターンオン回路３の入力端子４に正のパルス信号を与える。これによりトランジスタ３Ｂをオンにすると、ＧＴＯ１はオンになり所定の電流（例えば１００Ａ）が電源１３から負荷１４に流れる。オン状態のＧＴＯ１をオフにするときは、ターンオフ回路５の入力端子６に正のパルス信号を与えてＦＥＴ５Ｃをオンにする。これによりＧＴＯ１のゲート１６から直流電源５Ａに電流がバイパスされて、ＧＴＯ１の通電電流が遮断され負荷１４の運転が停止する。通電中のＧＴＯ１の放射光は受光素子２で検出され、発生した光電流２Ｃが判定制御回路７の入力端子１０から抵抗１２を経て負極Ｇに流れる。入力端子１０に生じた電圧はコンパレータ８で基準電源９の電圧と比較される。負荷１４に短絡などの異常が発生したときは、ＧＴＯ１に正常時を上回る大きな電流が流れ放射光の強度が増加する。その結果、受光素子２の光電流が増加してコンパレータ８の検出端子１０の電圧も増加する。検出端子１０の電圧がコンパレータ８の入力端子１１の基準電圧よりも高くなるとコンパレータ８の出力がハイレベルとなり、ターンオフ回路５のＦＥＴ５ＣがオンになってＧＴＯ１をオフにする。例えば１５０Ａ程度の電流が流れた場合コンパレータ８の入力端子１０の電圧が入力端子１１の基準電圧を上回るように設定すると、１５０Ａを超える電流が流れるとＧＴＯ１はオフとなり、電源１３と負荷１４の間を遮断する。これにより負荷１４が破損したり、パワー半導体素子回路が破損するのを防止できる。
【００１７】
なおＧＴＯ１のカソード１３Ａとアノード１４Ａ間に既知のスナバ回路を接続するのが望ましい。スナバ回路は、抵抗、コンデンサ、ダイオードなどを組み合わせたものが望ましい。
図２は、ＧＴＯ１と受光素子２を１つのパッケージに収納した耐電圧６ｋＶ、電流容量２００Ａの光ＧＴＯ素子１００の断面図である。図において、アノード電極１４Ａに接続されている金属ベース３の中央部にＧＴＯ１が固定されている。ＧＴＯ１の表面には、ＧＴＯ１を電流が流れるとき光を放射する光放射窓１９が設けられている。金属ベース３には、金属製のキャップ４が固定されている。キャップ４の内面には絶縁板２Ｄを介してホトダイオード２が、受光部２ＢをＧＴＯ１の光放射窓１９に向けて取り付けられている。金属ベース３は２つの孔１７、１８を有している。孔１７からカソード電極１３Ａが導出され、孔１８からゲート電極１６が導出されている。キャップ４は２つの孔１０、１１を有している。孔１０から受光素子２のアノード電極２Ａが導出され、孔１１からカソード電極９Ｂが導出されている。孔１０、１１、１７、１８はいずれも既知の気密封止材で気密に封止されている。光ＧＴＯ素子１００、ターンオン回路３、ターンオフ回路５及び判定制御回路７でパワー半導体素子回路を構成している。
【００１８】
光ＧＴＯ素子１００のパッケージ内において、ＧＴＯ１のカソード２０は、カソード電極１３Ａに２本の導線１４Ｂ、１４Ｃで接続されている。ＧＴＯ１のゲート１６Ａは導線１５でゲート電極１６に接続されている。導線１４Ｂ、１４Ｃ、１５の数は電流量に応じて増減すればよい。受光素子２のアノード７Ａは導線６でアノード電極２Ａに接続され、カソード９Ａは導線２８でカソード電極９Ｂに接続されている。ＧＴＯ１と受光素子２は電気的に絶縁されている。ＧＴＯ１の光放射窓１９と受光素子２の受光部２Ｂとの間の距離は約１ｃｍである。受光素子２のシリコンホトダイオードは、１辺が３ｍｍの略正方形であり厚さは約０．５ｍｍである。アノード電極１４Ａ、ゲート電極１６及びカソード電極１３Ａはともに長さが約３ｃｍである。前記のように、シリコンホトダイオードが小型であるので光ＧＴＯ１００の大きさは小さい。この光ＧＴＯ１００を、耐電圧６ｋＶ電流容量２００ＡのＳｉＣ−ＧＴＯサイリスタと比較すると、光ＧＴＯ１００では重量が約１００グラム増加し、容積が数パーセント増加した。図２に示すように、光ＧＴＯ１では、アノード２０の導線を取付けるためのパッドの一部を除去して光放射窓１９を設けているので、発光効率は比較的低い。また光放射窓１９と受光素子２の受光部２Ｂとの間を約１ｃｍ離して集光効率を低くしている。従って異常時に通電電流が２００Ａから瞬間的に１０００Ａに増加したときでも、受光素子２の光電流は１２０ｍＡ程度である。受光素子２の印加電圧が例えば１０Ｖのとき電力損失は約１．２Ｗであり極めて低い値である。
【００１９】
負荷１４における短絡事故等により電流が急増してから、受光素子２が電流の急増を検出するまでの検出応答時間は０．１マイクロ秒以下である。受光素子２の検出から判定制御回路７及び駆動回路２３の動作によりＧＴＯ１がオフになるまでの時間は２〜３マイクロ秒であり極めて短時間である。発明者は、ＧＴＯ１の通電電流が２００Ａを超えたときＧＴＯ１がオフとなるように、判定制御回路７の基準電源９の電圧を設定して負荷１４で短絡を発生させる実験を行った。その結果、短絡が発生して電流が約４０％増加して約２８０Ａになった時点で制御が働きＧＴＯ１はオフとなった。この実験結果から短絡電流を大幅に抑制することができることが判った。短絡電流が大きくならないのでパワー半導体素子回路の各構成部品は電力容量の小さいものでよく、パワー半導体素子回路の小型化、軽量化、低損失化が実現できる。このように本実施例によればパワー半導素子回路の小型化、軽量化に加えて高速・低損失化も実現できる。
【００２０】
発光性のワイドギャップバイポーラ半導体制御素子について以下に詳細に説明する。
従来のＧＴＯなどのバイポーラ半導体制御素子では、オン電圧を低くして低損失にするために、接合を形成しているｐ型又はｎ型の半導体層内においてキャリアの再結合が出来るだけ生じないように構成している。すなわち各半導体層に再結合センターを出来るだけ含まないようにしている。これに対して、本発明の発光性ワイドギャップバイポーラ半導体制御素子では、前記従来のバイポーラ半導体制御素子とは逆に、バイポーラ半導体制御素子を形成する複数の半導体層の内の少なくとも一層にある程度の再結合センターが存在するように構成している。再結合センターは、少なくとも１つのＳｉＣ半導体層にアクセプタであるアルミニウムとドナーである窒素の原子をドープすることにより得られる。このようにすると、アルミニウム原子が作る不純物レベルに捕獲された正孔と、窒素原子が作る不純物レベルに捕獲された電子が再結合することにより光が発生する。半導体層に多数のアルミニウム原子と窒素原子をドープして多数の再結合センターを形成すると放射光の強さは大きくなる。しかし、再結合により、電子や正孔の流れが阻害されるのでバイポーラ制御素子のオン抵抗が高くなり従ってオン電圧も高くなる。その結果バイポーラ制御素子の電力損失が大きくなる。そこで、放射光の強さとオン抵抗の大きさを、実用性を考慮しつつ望ましい値に設定する必要がある。本実施例の発光性ワイドギャップバイポーラ半導体材料すなわちＳｉＣでは、アルミニウム原子及び窒素原子の数をそれぞれ１×１０１５〜１×１０１９ａｔｏｍ／ｃｍ３の範囲にするのが望ましい。ＳｉＣの場合は、アルミニウムはｐ型不純物として働き、窒素はｎ型不純物として働く。そこで、再結合センターを有する半導体層がｐ型の場合は、アルミニウムを窒素より多くドープする必要がある。例えばアルミニウムを１×１０２１ａｔｏｍ／ｃｍ３程度まで増加させてもよい。また再結合センターを有する半導体層がｎ型の場合は、窒素をアルミニウムより多くドープする必要がある。例えば窒素を１×１０２１ａｔｏｍ／ｃｍ３程度まで増加させてもよい。
【００２１】
本実施例に用いている発光性のワイドギャップＧＴＯ１の詳細な構造を図３及び図４を参照して説明する。図３はＧＴＯ１の平面図であり、図４は、図３の一部のＩＶ−ＩＶ断面図である。図２のＧＴＯ１は、図３のＩＩ−ＩＩ断面図を示している。
【００２２】
図３及び図４において、ＧＴＯ１は、図４の断面図に示すように、カソード電極３１に厚さ約１００μｍのｐ型層３２を形成し、その上に厚さ約７０μｍのｎ型層３３を形成している。ｎ型層３３の上に再結合センターを有する厚さ約３μｍのｐ型層３４を形成する。ｐ型層３４の図において両端部にゲート電極１６Ａを形成する。ｐ型層３４の図において中央部に厚さ約２μｍのｎ型層３５を形成し、ｎ型層３５にアノード電極２０を形成する。ｐ型層３４には、アルミニウム原子を３．５×１０１７ａｔｏｍ／ｃｍ３及び窒素原子を８×１０１６ａｔｏｍ／ｃｍ３の濃度でドープしている。これにより例えば１００Ａ／ｃｍ２の電流密度で通電したとき、オン電圧は５．２Ｖと比較的低い値であった。またこの通電状態での放射光の強さは約１６ミリワット（ｍＷ）であり、放射光の波長は約４７０ナノメータ（ｎｍ）であった。図２及び図３に示すように、ＧＴＯ１の外周領域には電界を緩和するための既知のターミネーション領域３７が形成されている。光放射窓の周囲はカソード電極２０で取り囲まれており、光放射窓に対向するカソード電極のないｐ型層を電流が十分流れるようにしている。なお、ｐ型層３４の光放射窓にほぼ対向する部分以外はアルミニウムのみドープし窒素をドープしないようにした場合も実験したがオン電圧を低減する上で効果があった。
【００２３】
《第２実施例》
図５は、本発明の第２実施例のパワー半導体素子回路の回路図である。図において、直流電源１３に光ＩＧＢＴ１０１を経て負荷１４が接続されている。光ＩＧＢＴ１０１は、発光性ワイドギャップ半導体材料を用いて作ったバイポーラ半導体制御素子としてのｐチャネルＳｉＣ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）２１と、受光素子２２としてのシリコンホトダイオードが１つのパッケージ（図示省略）内に収納されている。パッケージ内の構成は図２に示す光ＧＴＯ１００の構成に類似であり、ＳｉＣ−ＩＧＢＴ２１の矢印２１Ａで示す放射光が受光素子２２の受光部に入射するようになされている。受光素子２２のカソードと電源１３の負極との間に、直流電源１０３が、その正極がカソードに接続されるように接続されている。ＳｉＣ−ＩＧＢＴ２１のゲートには、ＳｉＣ−ＩＧＢＴ２１の通電を制御する駆動回路２３の出力端２３Ａが接続されている。駆動回路２３の入力端２４には、ＳｉＣ−ＩＧＢＴ２１を外部の装置から制御する制御信号が入力される。受光素子２２のアノードは判定制御回路７の抵抗１２を経て入力端１０に接続されている。判定制御回路７の回路構成は図１のものと同じであるので同じ動作をする。判定制御回路７の出力端７Ａは駆動回路２３の入力端２３Ｂに接続されている。光ＩＧＢＴ１０１、駆動回路２３、判定制御回路７でパワー半導体素子回路を構成している。
【００２４】
負荷１４の変動等によりＳｉＣ−ＩＧＢＴ２１を流れる電流が増加すると、受光素子２２を流れる矢印２２Ｃで示す光電流が増加し、判定制御回路７の入力端１０の電圧が増加する。入力端１０の電圧が基準電源９の電圧より高くなると、コンパレータ８の出力端７Ａがハイレベルとなる。その結果駆動回路２３は、出力端２３Ａのレベルを低下させてＳｉＣ−ＩＧＢＴ２１を流れる電流を減らすように制御する。負荷１４を流れる電流が所定値より減少すると、前記と逆の動作をしてＳｉＣ−ＩＧＢＴ２１を流れる電流を増加させる。これによって負荷１４を流れる電流をほぼ一定の範囲に保つことができる。また負荷１４に短絡事故等の異常が発生し大電流が流れたときは、ＳｉＣ−ＩＧＢＴ２１の電流を大幅に減らすかＳｉＣ−ＩＧＢＴ２１をオフにして事故による損傷を防止する。本実施例のＳｉＣ−ＩＧＢＴ２１の詳細な構成は図示を省略するが、ｐ型バッファ半導体層にアルミニウム原子を１．６×１０１７ａｔｏｍ／ｃｍ３、窒素原子を６×１０１６ａｔｏｍ／ｃｍ３の濃度でドープしている。これにより、例えば１００Ａ／ｃｍ２の電流密度で通電したとき、オン電圧は４．６Ｖと比較的低い値であった。この通電状態での放射光の強さは約８ｍＷであり、波長は約４７０ｎｍであった。
【００２５】
本実施例の具体例では、ＩＧＢＴ２１として、耐電圧６ｋＶ、電流容量１００ＡのＳｉＣ−ｐチャネルＩＧＢＴを用い、受光素子２２としてシリコンホトダイオードを用いる。通常の使用状態では、駆動回路２３の入力端子２４に駆動信号を入力する。これによりＩＧＢＴ２１のゲートに負電圧が印加され、ＩＧＢＴ２１はオンになる。ＩＧＢＴ２１をオフにするときは、前記駆動信号のレベルを零にするか、場合によっては逆極性の駆動信号を印加する。これによりＩＧＢＴ２１をオフにして負荷１４を流れる電流を遮断することができる。前記具体例では、負荷１４に短絡事故が発生して電流が例えば８００Ａにまで増加したとしても、受光素子２２を流れる電流は９０ｍＡ程度である。直流電源１０３の電圧が１０Ｖとすれば、受光素子２２の電力損失は０．９Ｗ程度と極めて少なく、ＩＧＢＴ２１と同じパッケージ内に収納しても問題はない。
【００２６】
負荷１４における短絡事故等により電流が急増してから、受光素子２２が電流の急増を検出するまでの検出応答時間は０．１マイクロ秒以下である。受光素子２２の検出から判定制御回路７及び駆動回路２３の動作によりＩＧＢＴ２１がオフになるまでの時間は約１マイクロ秒であり極めて短時間である。発明者は、ＩＧＢＴ２１の通電電流が１００Ａを超えたときＩＧＢＴ２１がオフとなるように、判定制御回路７の基準電源９の電圧を設定して負荷１４で短絡を発生させる実験を行った。その結果、短絡が発生して電流が約５０％増加して約１５０Ａになった時点で制御が働きＩＧＢＴ２１はオフとなった。この実験結果から短絡電流を大幅に抑制することができることが判った。短絡電流が大きくならないのでパワー半導体素子回路の各構成部品は電力容量の小さいものでよく、パワー半導体素子回路の小型化、軽量化、高速・低損失化が実現できる。
【００２７】
《第３実施例》
図６は第３実施例の９ｋＶのパワー半導体素子回路４０の回路図である。図において、ＧＴＯ４１のアノード電極４９Ａは、負荷１４と判定制御回路４８の一方の入力端子に接続され、カソード電極４９Ｂは電源１３の負極に接続されている。直流電源１３にＧＴＯ４１を経て負荷１４が接続されている。本実施例に用いるＧＴＯ４１は、発光性ワイドギャップ半導体材料であるＳｉＣを用いたゲートターンオフサイリスタ（ＧＴＯ）である。ＧＴＯ４１は図７の断面図に示すように、ｎ型基板を用いｎ型のベース領域にゲートを設けたアノードゲート構造のＳｉＣ−ＧＴＯである。図７において、片面にカソード電極４９Ｂを有する厚さ約２５０μｍのｎ型ＳｉＣ基板３６の他方の面に、厚さ約９５μｍのｐ型層３７を形成している。ｐ型層３７の上に再結合センターを有する厚さ約３μｍのｎ型層３８を形成している。ｎ型層３８の中央部に厚さ約２μｍのｐ型層を形成し、その上にアノード電極４９Ａを設けている。ｎ型層３８の両端部にゲート電極４９Ｃを設けている。
【００２８】
このＳｉＣ−ＧＴＯは、ベース領域であるｎ型層３８にアルミニウム原子を８×１０１６ａｔｏｍ／ｃｍ３及び窒素原子を２．８×１０１７ａｔｏｍ／ｃｍ３の濃度でドープしている。１００Ａ／ｃｍ２の電流密度で通電したときのオン電圧は４．１Ｖと比較的低い値であった。またこの通電状態での放射光の強さは１３ｍＷであり、放射光の波長は約４７０ｎｍであった。
本実施例では、ＧＴＯ４１の発光部に光ファイバ４３の一方の端部を配置し、光ファイバの他方の端部にフォトダイオード等の受光素子４２が配置されている。これにより、ＧＴＯ４１の放射光は光ファイバ４３を通って受光素子４２に入射する。ＧＴＯ４１と受光素子４２の間が光ファイバ４３によって電気的に隔離されているので、電源１３、負荷１４及びＧＴＯ４１を含む回路が高電圧であっても、受光素子４２及び判定制御回路４８は前記高電圧の影響を少なくできる。又受光素子４２をＧＴＯ４１より離して設けることができるので装置製作にあたり自由度が大きくなる。外部の装置からＧＴＯ４１をオンにするときは、ターンオン回路４４の入力端子４５に正のパルス電圧を印加し、ＧＴＯ４１をオフにするときは、同様にターンオフ回路４６の入力端子４７に正のパルスを印加する。ＧＴＯ４１を流れる電流が増加し、放射光の強さが増加すると、光ファイバ４３を経て受光素子４２に入射する入射光の強さも増加する。入射光の強さに実質的に比例する受光素子４２の検出電流は、判定制御回路４８に印加され基準電源９の出力電流と比較される。受光素子４２の入射光の強さが増加して、受光素子４２を流れる電流が所定電流値を超えると、判定制御回路４８の出力端４８Ａの出力信号がターンオフ回路４６に印加されＧＴＯ４１をオフにする。基準電源９の出力電流は任意に変えることができ、この出力電流を加減することにより前記の所定電流値を所望の値に設定することができる。これにより、ＧＴＯ４１の電流を制御することができる。本実施例は電源１３の電圧が９ｋＶ以上、負荷１４を流れる電流が２００Ａ以上のパワー半導体回路により適している。またアノードゲート構造のＧＴＯサイリスタはＳｉＣのｎ型基板を用いているのでＳｉＣのｐ型基板を用いる第１実施例のものに比べて、オン抵抗が５分の１以下になる。従って通電時のＧＴＯ４１の電力損失は非常に少ない。ＧＴＯ４１のヒートシンクも小型のものでよく、小型、軽量のパワー半導体素子回路が実現できる。
【００２９】
負荷１４における短絡事故等により電流が急増してから、受光素子４２が電流の急増を検出するまでの検出応答時間は０．１マイクロ秒以下である。受光素子４２の検出から判定制御回路７及び駆動回路２３の動作によりＧＴＯ４１がオフになるまでの時間は２〜３マイクロ秒であり極めて短時間である。発明者は、ＧＴＯ４１の通電電流が４００Ａを超えたときＧＴＯ４１がオフとなるように、判定制御回路７の基準電源９の電圧を設定して負荷１４で短絡を発生させる実験を行った。その結果、短絡が発生して電流が約４０％増加して約５６０Ａになった時点で制御が働きＧＴＯ４１はオフとなった。この実験結果から短絡電流を大幅に抑制することができることが判った。短絡電流が大きくならないのでパワー半導体素子回路の各構成部品は電力容量の小さいものでよく、パワー半導体素子回路の小型化、軽量化、高速・低損失化が実現できる。なお、ｎ型ベース層において光放射窓に対向する部分（図７の３８Ａ）のみアルミニウムと窒素をドープし、それ以外は窒素のみをドープすることにより放射光強度を確保しつつ、オン抵抗を更に低減する上で効果があった。
【００３０】
《第４実施例》
図８は、本発明のパワー半導体素子回路を用いたインバータ装置のブロック図である。本実施例ではインバータ装置の制御回路の一部に例えば前記第３実施例のパワー半導体素子回路４０を用いている。パワー半導体素子回路４０の代わりに、前記第１又は第２実施例のパワー半導体素子回路を用いてもよい。図８において、例えば、直流電源１３の正極側に接続された制御回路は、前記第３実施例のパワー半導体素子回路４０であり、それぞれのＧＴＯ４１には既知のＰＷＭ制御回路を含む制御回路７４やフライホイールダイオード４１Ａを接続している。直流電源１３の電圧があまり高くないときは、ＧＴＯ４１とシリコンホトダイオード４２との間の光の伝達に光ファイバ４３を用いず両者を近づけて配置して、ＧＴＯ４１の光を直接ホトダイオード４２に入射してもよい。直流電源１３の負極側の半導体制御素子には、発光性ではないアノードゲートＧＴＯ７２を用いている。アノードゲートＧＴＯ７２の代わりに正極側と同じパワー半導体素子回路４０を用いてもよいが、発光性のＧＴＯ４１はアノードゲートＧＴＯ７２よりオン電圧が大きいのでその分電力損失が大きくなる点と、ＧＴＯ４１の方がコストが高い点で不利になる。制御装置７３はインバータのスイッチング素子の既知のＰＷＭ制御回路等と同様のものでよい。
本実施例によればＧＴＯ４１を流れる通電電流に実質的に比例する放射光をホトダイオード４２で受けて前記通電電流を検出し、検出した電流を基準電源９の電流に重畳して判定制御回路４８に印加する。これにより、ＰＷＭ制御回路を介してＧＴＯ４１の通電パルス幅を制御し、ＧＴＯ４１の通電電流を制御することができ、小型・軽量かつ低損失のインバータ装置を得ることができる。また、ホトダイオードの検出電流を用いて、通電パルスの幅だけでなく通電パルスの高さも制御することにより、供給電流を増減できる小型・軽量・低損失のインバータ装置を得ることもできる。
【００３１】
以上、本発明のパワー半導体素子回路の４つの実施例について説明したが、本発明はさらに多くの適用範囲あるいは派生構造をカバーするものである。例えばワイドギャップ半導体材料を用いたＧＴＯ−サイリスタ及びＩＧＢＴは、エミッタスイッチサイリスタや静電誘導サイリスタ等の他のワイドギャップ半導体バイポーラ制御素子でもよく、更にＳｉ基板の上に積層された複数のワイドギャップ半導体層で形成されたバイポーラ制御素子でもよい。また前記ＧＴＯ−サイリスタやＩＧＢＴは、Ｓｉやワイドギャップ半導体材料で形成されたＭＯＳＦＥＴ等のユニポーラ素子と、ワイドギャップ半導体材料で形成されたバイポーラ制御素子を組み合わせたハイブリッド素子でもよい。例えばワイドギャップ半導体材料を用いたバイポーラトランジスタのエミッタとコレクタ間に、Ｓｉ−ＭＯＳＦＥＴを接続したハイブリッド構成の素子等でも良い。
【００３２】
ワイドギャップ半導体ＧＴＯサイリスタは、ワイドギャップ半導体材料の窒化ガリウム（ＧａＮ）を用いて形成してもよい。窒化ガリウムのＧＴＯサイリスタ（ＧａＮ−ＧＴＯ）は、実施例３の図７に示すようなアノードゲート構造にするのが望ましく、ｎ型及びｐ型の各半導体層の厚さや不純物濃度も図７のものとほぼ同じにすればよい。ＧａＮ−ＧＴＯでは、ｐ型不純物としては亜鉛（Ｚｎ）、ｎ型不純物としてはシリコン（Ｓｉ）が適している。ｎ型ベース（図７のｎ型層３８）に２．８×１０１７ａｔｏｍ／ｃｍ３の濃度のＳｉ原子をドープすると、Ｓｉ原子による再結合センターが形成され、発光性ＧａＮ−ＧＴＯが得られる。放射光の波長は約４７０ｎｍであり、同じ通電電流のときの放射光の強さはＳｉＣ−ＧＴＯより強い。ＧａＮ−ＧＴＯの耐電圧は１２００Ｖ（電流７５Ａ）であり、ＳｉＣ−ＧＴＯよりは低い。図６のパワー半導体素子回路４０において、ＳｉＣのＧＴＯ４１の代わりにＧａＮ−ＧＴＯを用いることにより、第３実施例と同じような効果を有するパワー半導体素子回路２を得ることができる。
受光素子は、Ｓｉホトダイオード以外の、ホトトランジスタやＣｄＳ光導電素子等でもよく、ＳｉＣホトダイオード等のワイドギャップ半導体材料を用いた受光素子でもよい。
【００３３】
【発明の効果】
以上の各実施例で詳細に説明したように、本発明のパワー半導体素子回路は、通電電流に応じた光を発するパワー半導体素子の放射光を受光素子で検出することによって電流を検出し、その検出出力によりパワー半導体制御素子電流を制御する。これにより、パワー半導体素子回路の小型化、軽量化、高速化及び低損失化ができる。
【図面の簡単な説明】
【図１】 本発明の第１実施例のパワー半導体素子回路の回路図
【図２】 第１実施例のパワー半導体素子回路に用いる、パワー半導体素子と受光素子を含むパッケージの断面図
【図３】 第１実施例のＧＴＯ１の平面図
【図４】 図３のＧＴＯ１のＩＶ−ＩＶ断面図
【図５】 本発明の第２実施例のパワー半導体素子回路の回路図
【図６】 本発明の第３実施例のパワー半導体素子回路の回路図
【図７】 第３実施例のＳｉＣ−ＧＴＯの断面
【図８】 本発明のインバータ装置の回路図
【図９】 （ａ）は第１の従来例のパワー半導体素子回路の回路図
（ｂ）は第２の従来例のパワー半導体素子回路の回路図
【符号の説明】
１ 半導体制御素子
２ 受光素子
２Ａ アノード電極
３ ターンオン回路
５ ターンオフ回路
７ 判定回路
８ コンパレータ
９ 基準電源
９Ａ カソード
９Ｂ カソード電極
１３ 直流電源
１３Ａ カソード
１４ 負荷
１４Ａ アノード電極
１６ ゲート電極
１９ 光放射窓
２１ 絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）
２２ 受光素子
２３ 駆動回路
３１ カソード電極
３２、３４ ｎ型層
３３、３５ ｐ型層
３７ ターミネーション領域
４１ 光ＧＴＯ
４２ 受光素子
４３ 光ファイバ
４４ ターンオン回路
４６ ターンオフ回路
４８ 判定回路
７２ アノードゲートＧＴＯ
７３ 制御装置
１００ 光ＧＴＯ素子
１０１ 光ＩＧＢＴ
Claims (17)
- 電源と負荷とを接続する電路に設けられて前記電路の電流を制御するパワー半導体素子を備え、
前記パワー半導体素子は、実質的に同じバンドギャップを有するワイドギャップ半導体材料からなるｐ型層とｎ型層とが少なくとも三層交互に、複数層積層されたバイポーラ型のパワー半導体素子であって、前記複数層のうち中間に挟まれた層に電気的に接続されてこの素子を通して流れる通電電流を制御する制御端子を備え、前記複数層のうち少なくとも一つの層に、前記通電電流に応じて光を発生する再結合センターが含まれ、前記再結合センターで発生した光が外部へ放射されるようになっており、
前記パワー半導体素子の放射光を検出し検出信号を出力する受光素子、及び、
前記受光素子の前記検出信号が入力され、前記検出信号に応じた制御信号を前記パワー半導体素子の前記制御端子に印加して前記パワー半導体素子の通電電流を制御するゲート駆動回路
を有するパワー半導体素子回路。 - 前記パワー半導体素子はシリコン基板上に設けられていることを特徴とする請求項１記載のパワー半導体素子回路。
- 前記再結合センターを含む前記層のうち一部分のみに前記再結合センターが含まれていることを特徴とする請求項１記載のパワー半導体素子回路。
- 前記電源が直流電源であることを特徴とする請求項１記載のパワー半導体素子回路。
- 前記受光素子が前記パワー半導体素子のパッケージに内蔵されていることを特徴とする請求項１記載のパワー半導体素子回路。
- 前記パワー半導体素子の放射光を前記受光素子に伝送する光ファイバを更に備えることを特徴とする請求項１記載のパワー半導体素子回路。
- 前記ゲート駆動回路は、前記通電電流が所定値を超えたことを判定する判定制御回路を有し、前記判定制御回路の判定出力を前記制御端子に印加して前記パワー半導体素子を制御することを特徴とする請求項１記載のパワー半導体素子回路。
- 前記パワー半導体素子の前記ワイドギャップ半導体材料は炭化珪素であることを特徴とする請求項１記載のパワー半導体素子回路。
- 前記パワー半導体素子の前記再結合センターはアルミニウム原子と窒素原子を含むことを特徴とする請求項１記載のパワー半導体素子回路。
- 前記パワー半導体素子は、前記制御端子としてのゲートを有する絶縁ゲートバイポーラトランジスタであることを特徴とする請求項１記載のパワー半導体素子回路。
- 前記パワー半導体素子は、前記制御端子としてのＰチャネルゲートと、前記再結合センターを含む前記層としてのＰ型バッファ層とを有するＰチャネル絶縁ゲートバイポーラトランジスタであることを特徴とする請求項１記載のパワー半導体素子回路。
- 前記パワー半導体素子は、前記制御端子としてのゲートを有するゲートターンオフサイリスタであることを特徴とする請求項１記載のパワー半導体素子回路。
- 前記パワー半導体素子は、前記制御端子としてのアノードゲートを有するアノードゲート構造のゲートターンオフサイリスタであることを特徴とする請求項１記載のパワー半導体素子回路。
- 前記パワー半導体素子の前記ワイドギャップ半導体材料は窒化ガリウムであることを特徴とする請求項１記載のパワー半導体素子回路。
- 前記パワー半導体素子の前記再結合センターを含む前記層がｎ型層であり、前記再結合センターはシリコン原子からなることを特徴とする請求項１４記載のパワー半導体素子回路。
- 前記再結合センターを、前記ｎ型層の一部分のみに有することを特徴とする請求項１５記載のパワー半導体素子回路。
- 直流電源の正及び負の端子間に接続された複数の、２つのパワー半導体素子が直列接続された直列接続体、
前記直列接続体の接続点に接続された負荷、
前記パワー半導体素子を制御する制御回路、及び
前記パワー半導体素子にそれぞれ逆並列に接続されたフライホイールダイオード
を有するインバータ装置において、
前記直列接続体の２つのパワー半導体素子の少なくとも一方が、実質的に同じバンドギャップを有するワイドギャップ半導体材料からなるｐ型層とｎ型層とが少なくとも三層交互に、複数層積層されたバイポーラ型のパワー半導体素子であって、前記複数層のうち中間に挟まれた層に電気的に接続されてこの素子を通して流れる通電電流を制御する制御端子を備え、前記複数層のうち少なくとも一つの層に、前記通電電流に応じて光を発生する再結合センターが含まれ、前記再結合センターで発生した光が外部へ放射されるようになっており、
前記パワー半導体素子の放射光を検出し検出信号を出力する受光素子、及び、
前記受光素子の前記検出信号が入力され、前記検出信号に応じた制御信号を前記パワー半導体素子の前記制御端子に印加して前記パワー半導体素子の通電電流を制御するゲート駆動回路
を有することを特徴とするインバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001128218A JP3754628B2 (ja) | 2001-04-25 | 2001-04-25 | パワー半導体素子回路及びこれを用いたインバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001128218A JP3754628B2 (ja) | 2001-04-25 | 2001-04-25 | パワー半導体素子回路及びこれを用いたインバータ装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005317084A Division JP2006080560A (ja) | 2005-10-31 | 2005-10-31 | 光結合パワー半導体素子 |
| JP2005317067A Division JP4537936B2 (ja) | 2005-10-31 | 2005-10-31 | パワー半導体素子 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002325427A JP2002325427A (ja) | 2002-11-08 |
| JP2002325427A5 JP2002325427A5 (ja) | 2005-04-28 |
| JP3754628B2 true JP3754628B2 (ja) | 2006-03-15 |
Family
ID=18976954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001128218A Expired - Fee Related JP3754628B2 (ja) | 2001-04-25 | 2001-04-25 | パワー半導体素子回路及びこれを用いたインバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3754628B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3971316B2 (ja) * | 2003-01-31 | 2007-09-05 | 関西電力株式会社 | 瞬時大電力供給装置 |
| EP1619724A4 (en) * | 2003-04-09 | 2008-11-12 | Kansai Electric Power Co | GATE-CUT-OUT THYRISTOR |
| CN100416803C (zh) * | 2003-08-22 | 2008-09-03 | 关西电力株式会社 | 半导体装置及制造方法、使用该半导体装置的电力变换装置 |
| US7554220B2 (en) * | 2004-07-19 | 2009-06-30 | The Kansai Electric Power Co., Inc. | Stable power supplying apparatus |
| JP5567925B2 (ja) * | 2010-07-28 | 2014-08-06 | パナソニック株式会社 | スイッチ装置 |
| WO2014196285A1 (ja) * | 2013-06-04 | 2014-12-11 | 富士電機株式会社 | 半導体装置 |
| JP6234090B2 (ja) | 2013-07-09 | 2017-11-22 | 三菱電機株式会社 | 半導体装置 |
| JP5835679B1 (ja) * | 2014-05-27 | 2015-12-24 | 良孝 菅原 | 電力変換回路とその適用電力変換装置 |
| CN110707077A (zh) * | 2019-09-12 | 2020-01-17 | 华为技术有限公司 | 二极管分立器件、带旁路功能的电路及变换器 |
| DE102022124808A1 (de) | 2022-09-27 | 2024-03-28 | Infineon Technologies Ag | Leistungs-halbleitervorrichtung, messsystem und verfahren zum bestimmen eines stroms einer leistungs-halbleitervorrichtung |
-
2001
- 2001-04-25 JP JP2001128218A patent/JP3754628B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002325427A (ja) | 2002-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4741630B2 (ja) | 半導体装置の動作方法 | |
| JP2008294452A5 (ja) | ||
| EP0794578B1 (en) | Diode and power converting apparatus | |
| JP3754628B2 (ja) | パワー半導体素子回路及びこれを用いたインバータ装置 | |
| US4791470A (en) | Reverse conducting gate turn-off thyristor device | |
| JP3600802B2 (ja) | 限流装置 | |
| JP2006080560A (ja) | 光結合パワー半導体素子 | |
| JP2002325427A5 (ja) | ||
| JP4537936B2 (ja) | パワー半導体素子 | |
| US4595939A (en) | Radiation-controllable thyristor with multiple, non-concentric amplified stages | |
| US8461620B2 (en) | Laser pumping of thyristors for fast high current rise-times | |
| JP6715736B2 (ja) | 半導体装置および電力変換装置 | |
| US20060145298A1 (en) | Semiconductor device | |
| JP2023074722A (ja) | 半導体装置および電力変換装置 | |
| JP2005151779A (ja) | 高周波電源装置 | |
| JP4128993B2 (ja) | 系統連系装置及びこれに含まれる整流性素子の異常の検出方法 | |
| US6222141B1 (en) | Irradiation controlled switch | |
| US20050047459A1 (en) | Laser-gated and pumped multi-layer semiconductor power switch with reduced forward losses | |
| CN116491058B (zh) | 包括可切换旁路器件的模块 | |
| US20230170404A1 (en) | Semiconductor device and electric power conversion device | |
| Sharma | Power electronics | |
| US9159820B2 (en) | Buried gate static induction thyristor | |
| US20130161690A1 (en) | Semiconductor device | |
| JPS596771A (ja) | ゲ−トタ−ンオフサイリスタ装置 | |
| JPS6086862A (ja) | 光駆動型半導体制御整流装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040616 |
|
| RD13 | Notification of appointment of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7433 Effective date: 20040616 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040616 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050822 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050830 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051031 Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20051031 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20051031 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051129 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051216 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091222 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101222 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111222 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |