JP3749191B2 - 高耐圧半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、高耐圧半導体装置に関する。
【０００２】
【従来の技術】
従来の高耐圧半導体装置は、例えば、特開２０００−１２８５４号公報に開示されている。この公報に開示された高耐圧半導体装置は、絶縁ゲート型トランジスタであり、以下、図１２を参照しながら、従来の絶縁ゲート型トランジスタについての説明をする。図１２は、従来の絶縁ゲート型トランジスタの断面構造を模式的に示している。
【０００３】
図１２に示した絶縁ゲート型トランジスタは、Ｐ型の半導体基板１と、半導体基板１内に形成された低濃度のＮ型不純物を含むドレインオフセット拡散領域２と、ドレインオフセット拡散領域２内に埋め込まれたＰ型不純物を含む低濃度埋め込み拡散領域３と、ドレインオフセット拡散領域２内に位置する高濃度のＮ型不純物を含むドレイン拡散領域４と、半導体基板１内に形成された高濃度のＮ型不純物を含むソース拡散領域５と、高濃度のＰ型不純物を含むコンタクト用拡散領域１９とを有している。低濃度埋め込み拡散領域３は、ドレインに高電圧を印加した時にドレインオフセット拡散領域２の空乏化を助長する機能を有している。なお、図示していないが、低濃度埋め込み拡散領域３の一部は、半導体基板１と接続されている。また、半導体基板１内には、ソース拡散領域５とコンタクト用拡散領域１９とを囲むように、Ｐ型不純物を含むパンチスルー防止用拡散領域２０が形成されている。パンチスルー防止用拡散領域２０は、ＭＯＳトランジスタの活性領域となるドレインオフセット拡散領域２とソース拡散領域５との間のＰ型不純物濃度を高めて、その間でのパンチスルー現象を防止する機能を有している。
【０００４】
半導体基板１上には、膜厚の薄いゲート酸化膜６と膜厚の厚い酸化膜（フィールド酸化膜）７とが形成されており、酸化膜６、７のうち、ドレインオフセット拡散領域２とソース拡散領域５との間の上に位置する部分上には、ポリシリコンから構成されたゲート電極１１が設けられている。なお、酸化膜６、７のうち、ドレインオフセット拡散領域２とドレイン拡散領域４との間の上に位置する部分上には、ドレインポリシリコン電極１８が形成されている。酸化膜６、７、ゲート電極１１およびドレインポリシリコン電極１８を覆うように、層間絶縁膜８が形成されている。
【０００５】
コンタクト用拡散領域１９、ソース拡散領域５およびドレイン拡散領域４のそれぞれには、金属電極１２、１３および１４が接続されている。金属電極１２は、ボディとなるＰ型半導体基板１と接続するためのボディ用金属電極であり、金属電極１３は、ソース拡散領域５とコンタクトをとるためのソース用金属電極であり、そして、金属電極１４は、ドレイン拡散領域４にコンタクトをとるためのドレイン用金属電極である。金属電極１２、１３、１４および層間絶縁膜８の上には、表面保護膜９が形成されており、さらにその上には、封止用樹脂１０が形成されている。
【０００６】
図１２に示した絶縁ゲート型トランジスタでは、ソース用金属電極１３、ボディ用金属電極１２、低濃度Ｐ型埋め込み拡散領域３にＧＮＤ電位が与えられ、且つ、ドレイン用金属電極１４には正の高電位が与えられ、ゲート電極１１には制御電圧が与えられる。ゲート電極１１に閾値以上の正電位（制御電圧）が与えられると、ゲート電極１１直下の半導体基板１表面近傍がＰ型からＮ型に反転し、これによって、いわゆるチャネル領域が生じ、絶縁ゲート型トランジスタは導通することになる。この時の導通電流は、ドレイン拡散領域４からドレインオフセット拡散領域２、半導体基板１表面のチャネル領域を経由してソース拡散領域５に至るように流れる。逆に、ゲート電極１１に与える電圧をしきい値電圧未満にすると、チャネル領域が小さくなり、絶縁ゲート型トランジスタは非導通になる。
【０００７】
なお、本明細書において、トランジスタの非導通状態を維持することを耐圧と定義し、高いバイアス電圧（例えば、１００Ｖ以上）で非導通状態を維持することを高耐圧と定義する。また、トランジスタが導通している状態でのソース・ドレイン間の抵抗値をオン抵抗と定義する。
【０００８】
次に、図１３を参照する。図１３は、図１２に示した高耐圧半導体装置（絶縁ゲート型トランジスタ）に、常温時において高電圧（６００Ｖ）を与えた時の電位分布を示しており、各電位毎の等電位線を破線で表している。なお、この電位分布（等電位線）は、本願発明者によるシミュレーション結果に基づいて表されている。
【０００９】
図１３に示した電位分布は、Ｐ型の半導体基板１、Ｐ型の低濃度埋め込み拡散領域３、Ｎ型のソース拡散領域５に０（Ｖ）を与え、ゲート電極１１に０（Ｖ）を与え、Ｎ型のドレイン拡散領域４に６００（Ｖ）を与えた例の場合を示しており、その場合における等電位線を破線で示している。
【００１０】
図示した高耐圧半導体装置は、ドレインオフセット拡散領域２内を全て空乏化して初期耐圧を確保する所謂リサーフと呼ばれる技術を活用している。その原理を以下に説明する。
【００１１】
この高耐圧半導体装置を動作させる場合、通常、半導体基板１およびソース拡散層領域５を０（Ｖ）にして、動作に必要なドレイン電圧を金属電極１４に与える。そのドレイン電圧を０（Ｖ）から除々に上げていくと、ドレイン電圧が低い時には、Ｐ型の半導体基板１とＮ型のドレインオフセット拡散領域２とのＰＮ接合による空乏層が半導体基板１内とドレインオフセット拡散領域２内とに延びるとともに、Ｐ型の低濃度埋め込み拡散領域３とドレインオフセット拡散領域２とのＰＮ接合による空乏層も、低濃度埋め込み拡散領域３内とドレインオフセット拡散領域２内とに延びる。図１３において、低濃度埋め込み拡散領域３の縦方向の濃度分布は、中心部の濃度が高く、中心部から上下方向にいくにしたがって濃度が低くなる濃度分布を持っている。したがって、低濃度埋め込み拡散領域３内の縦方向の電位は、中心部を低く保つように分布する。
【００１２】
また、低濃度埋め込み拡散領域３内のソース側の部分は０（Ｖ）に設定されており、且つ、ドレイン側に延在するように配置されるため、低濃度埋め込み拡散領域３内の横方向の電位は、ソースからドレイン方向に向かって電位が高くなるように分布する。従って、図１３に示すように、低濃度埋め込み拡散領域３内の等電位線は、ドレイン側に凸の形状となる。
【００１３】
次に、ドレイン電圧を上昇させていくと、半導体基板１とドレインオフセット拡散領域２とのＰＮ接合から延びた空乏層が、低濃度埋め込み拡散領域３とドレインオフセット拡散領域とのＰＮ接合から延びた空乏層とがつながる。さらに電圧を上昇させると、ドレインオフセット拡散領域２内は、ドレイン拡散領域４近傍を除いて空乏化する。それよりさらに電圧を上昇させると、ドレインオフセット拡散領域２内のほとんどの部分が空乏化する。すなわち、ドレインオフセット拡散領域２内を空乏化させることによって、ドレインオフセット拡散領域２内の電界集中を緩和して高耐圧特性を得ることができる。この構成において、低濃度埋め込み拡散領域３は、ドレインオフセット拡散領域２の空乏化を助長する効果を有する。このため、低濃度埋め込み拡散領域３が無い場合と比較すると、ドレインオフセット拡散領域２の不純物濃度を高く設定しても、比較的低いドレイン電圧でドレインオフセット拡散領域２内の空乏化が達成され、その結果、ドレインオフセット拡散領域２内の電界が緩和され、高耐圧特性を確保することができる。しかも、同じ高耐圧特性を維持するには、低濃度埋め込み拡散領域３が無い場合に比べて、ドレインオフセット拡散領域２の不純物濃度を高めることができるため、絶縁ゲート型トランジスタのオン抵抗を低減することが可能となる。
【００１４】
図１３に示した構成において、ドレインオフセット拡散領域２は、ドレイン拡散領域４近傍を除いて、空乏化しているため、ドレインオフセット拡散領域２内の等電位線は、一様に分布している。特に表面近傍においては、水平方向に対してほぼ垂直な分布になっている。
【００１５】
次に、トランジスタが導通状態となった時の電流経路を図１４に示す。ドレイン電極１４から流入する電流は、ドレイン拡散領域４に入った後、ドレインオフセット拡散領域２内を流れる。ドレインオフセット拡散領域２内を流れる電流は、ドレインオフセット拡散領域２内に埋め込まれた低濃度埋め込み拡散領域３を境に上層部と下層部に分かれて流れ、再び合流した後、半導体基板１表面のゲート電極１１直下に形成されたチャネル領域を経由してソース拡散領域５に流れこむ。そして、ドレインオフセット拡散領域２内の上層部は、不純物濃度が下層部に比べて高い濃度であり、比抵抗が下層部に比べて小さいため、電流のほとんどは上層部を流れることになる。従って、不純物濃度の高い上層部を流れる電流の電流量が、絶縁ゲート型トランジスタのオン抵抗（導通時のソース・ドレイン間抵抗）を低くする上で重要なポイントになる。
【００１６】
【発明が解決しようとする課題】
しかしながら、例えば、５００（Ｖ）以上の高電圧、例えば６００（Ｖ）をドレイン用金属電極１４に印加したまま、周囲温度１５０℃の高温状態で上記従来の高耐圧半導体装置を動作させると、オン抵抗（トランジスタ導通時のソース・ドレイン間の抵抗）が増大する方向に変動するという現象が生じる。この現象は、高温バイアス試験という寿命試験を実行することによって再現することができ、ドレイン用の金属電極１４の印加電圧を大きくするとそのオン抵抗変動が顕著になり、逆に印加電圧を下げるとオン抵抗変動が少なくなるものである。
【００１７】
高温バイアス試験におけるオン抵抗変動については、まだそのメカニズムは解明されておらず推論の域を出ない。しかし、次のようなことを推論することができる。
【００１８】
一般的に半導体チップは、封止用樹脂で封止されており、水分が樹脂パッケージの中に浸透しないように対策されている。しかし、封止用樹脂として一般的に用いられるノボラックエポキシ樹脂には、０．９％〜１．６％の水酸基ＯＨが含まれており、この水酸基ＯＨが高温時に活性化すると、一般的には絶縁物として考えられている封止用樹脂１０が半絶縁状態（高抵抗で導通する状態）になる。
【００１９】
通常、高耐圧半導体装置においては、半導体チップを封止用樹脂１０によってモールドし、複数の外部端子（図示せず）と半導体チップ上の複数のパッド（図示せず）との間をそれぞれ金属ワイヤ（図示せず）によって接続している。それらの金属ワイヤには、接地電位である０（Ｖ）、電源電圧である６００（Ｖ）、および制御信号がそれぞれ印加されるから、上述した理由で封止用樹脂１０が半絶縁状態になれば、６００（Ｖ）と０（Ｖ）との中間電位が表面保護膜９の表面に与えられるものと推測される。半導体チップのレイアウトによって左右されることであるが、例えば、半導体チップの絶縁ゲート型トランジスタ側に接地用パッド（図示せず）が設けられ、そして、そこから離れた位置に電源用パッド（図示せず）が設けられている場合、絶縁ゲート型トランジスタ上に位置する封止用樹脂１０が約１００（Ｖ）の中間電位になることがあり得る。そのようなことを考え合わせて、高温バイアス試験時に半導体チップの表面保護膜９と封止用樹脂１０との界面が１００（Ｖ）の電位を持った場合を仮定し、その時の電位分布がどのようになるかを本願発明者は検討した。
【００２０】
以下、図１５を参照しながら、高温バイアス試験時における電位分布について説明する。図１５は、図１４で説明したのと同じバイアス条件の下、高温状態にした高温バイアス試験をしている最中の電位分布を想定した図であり、図において等電位線を破線で示している。
【００２１】
図１５に示すように、高温バイアス試験時において表面保護膜９と封止用樹脂１０との界面の電位は１００Ｖになるため、ドレインオフセット拡散領域２表面の等電位線の１００Ｖ以下の部分はソース側に傾き、１００Ｖを超える部分はドレイン側に傾く。１００Ｖを超える等電位線がドレイン側へ傾くことは、Ｎ型ドレインオフセット拡散領域２表面と酸化膜７との界面において、酸化膜７側の電位がＮ型ドレインオフセット拡散領域２表面に対して負電位になることを意味する。
【００２２】
加えて、半導体領域と酸化膜との界面において、酸化膜側が高温雰囲気中で負電位になると、その界面のＳｉ−Ｈ、Ｓｉ−ＯＨなどの結合が破壊され正の固定電荷が発生することが報告されている（日科技連出版社発行の著書『半導体デバイスの信頼性技術』）。このような現象によって、ドレインオフセット拡散領域２と酸化膜７との界面に正の固定電荷が発生すると、酸化膜７中に負の可動電荷も発生する。すると、酸化膜７中の負の可動電荷は、ドレイン用金属電極１４の正の高電位に時間の経過と共に引き寄せられ、酸化膜７中のドレイン用金属電極１４寄りに負電荷が多く分布する領域が生じる。この時、酸化膜７中のドレイン用金属電極１４寄りに移動した負の可動電荷は、酸化膜７中の等電位線がドレイン側へと傾いているため、酸化膜７とドレインオフセット拡散領域２との界面に分布するようになる。また、負の可動電荷が発生した元々の箇所には、正の固定電荷が多く分布する領域が生じる。
【００２３】
すなわち、ドレイン用金属電極１４に近い酸化膜７中の界面には負電荷が多く存在するため、ドレインオフセット拡散領域２中の正孔が引き寄せられて、ドレインオフセット拡散領域２の表面は、Ｐ型に反転してＰ型反転層２３になる。一方、正の固定電荷が残存した領域では、ドレインオフセット拡散領域２中の電子が引き寄せられて、ドレインオフセット拡散領域２中の電子密度が局部的に高くなり、ドレインオフセット拡散領域２の表面近傍には、Ｎ型蓄積層２４が生じることになる。このようにして、Ｐ型反転層２３とＮ型蓄積層２４とがドレインオフセット拡散領域２の表面に生じると、Ｐ型反転層２３の発生により、ドレインオフセット拡散領域２内の上層の電流経路が狭くなり、その結果、オン抵抗の経時的な増大がもたらされると考えられる。
【００２４】
本発明はかかる諸点に鑑みてなされたものであり、その主な目的は、高温で使用してもオン抵抗が劣化しないような高信頼性の高耐圧半導体装置を提供することにある。
【００２５】
【課題を解決するための手段】
本発明による高耐圧半導体装置は、第１導電型の半導体層と、前記第１導電型の半導体層内に形成された第２導電型のドレインオフセット拡散領域と、前記ドレインオフセット拡散領域から離間して前記第１導電型の半導体層内に形成された第２導電型のソース拡散領域と、前記ドレインオフセット拡散領域内に形成された第２導電型のドレイン拡散領域と、前記ドレインオフセット拡散領域に埋設され、且つ少なくとも一部が前記第１導電型の半導体層に電気的に接続された第１導電型の埋め込み拡散領域と、前記第１導電型の半導体層のうち前記ソース拡散領域と前記ドレインオフセット拡散領域との間に位置する部分の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ドレインオフセット拡散領域上に形成されたフィールド絶縁膜と、前記フィールド絶縁膜上にフローティング状態で形成された環状の複数のプレート電極と、前記フィールド絶縁膜および前記複数のプレート電極の上に形成された層間絶縁膜と、前記複数のプレート電極上に位置する前記層間絶縁膜上に形成された複数の環状金属電極の部分及び当該複数の環状金属電極同士をそれぞれ電気的に接続する連結部を有していると共に、前記複数の環状金属電極が前記ドレイン拡散領域と電気的に接続されている金属電極とを備えており、前記複数の環状金属電極は、当該複数の環状金属電極のそれぞれに対応して直下に位置する前記複数のプレート電極とそれぞれ前記層間絶縁膜を介して容量結合されている。
【００２６】
ある実施形態において、前記ドレイン拡散領域は、前記ドレインオフセット拡散領域の中央部に形成され、且つ、前記半導体層の法線方向からみて略円形の形状を有しており、前記ソース拡散領域は、前記ドレインオフセット拡散領域の外周を包囲するようにして前記外周から所定の間隔をおいて前記半導体層内に形成されており、前記埋め込み拡散領域は、前記ドレイン拡散領域の前記略円形の外周を包囲するように前記ドレインオフセット拡散領域内に埋設されている。
【００２７】
ある実施形態において、前記複数のプレート電極は、前記ドレイン拡散領域を中心としてそれぞれが同心円の円環状に形成されている。
【００２８】
ある実施形態において、前記複数の環状金属電極は、円環状の平面形状をしている。
【００２９】
ある実施形態において、前記金属電極は、前記半導体層の法線方向からみて、前記ドレイン拡散領域を中心として、前記複数のプレート電極のうちの最も前記ドレイン拡散領域寄りに位置するプレート電極の外縁までの全ての領域を覆う部分を有している。
【００３０】
ある実施形態において、前記複数の環状金属電極のうちの少なくとも１つの幅は、その下方に位置するプレート電極の幅よりも小さい。
【００３１】
ある実施形態において、前記金属電極は、前記半導体層の法線方向からみて、前記少なくとも１つのプレート電極の一部と交差するように延在された部分を前記層間絶縁膜上に有する。
【００３２】
ある実施形態において、前記金属電極および前記層間絶縁膜の上に形成された表面保護膜と、前記表面保護膜上に形成された封止樹脂部とをさらに備えている。
【００３３】
ある実施形態において、前記表面保護膜は、ポリイミド系樹脂から構成された上層と、それよりも下層に、無機系材料から構成された絶縁層とを含む多層膜である。
【００３４】
ある実施形態において、前記半導体層は、半導体基板である。
【００３５】
ある実施形態において、前記第１導電型の半導体層は、少なくとも表面に絶縁層が形成された基板上に形成されている。
【００３６】
本発明によると、フィールド絶縁膜上にフローティング状態で形成された少なくとも１つのプレート電極と、当該少なくとも１つのプレート電極と容量結合され、且つ、その一部がドレイン拡散領域と電気的に接続されている金属電極とを備えているため、ドレインオフセット拡散領域とフィールド絶縁膜との界面における正の固定電荷および負の可動電荷の発生を抑制することができる。その結果、高温バイアス信頼性試験においてもオン抵抗が変動しない高信頼性の高耐圧半導体装置を提供することができる。
【００３７】
【発明の実施の形態】
以下、図面を参照しながら、本発明による実施形態を説明する。以下の図面においては、説明の簡潔さのため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。以下の実施形態では、１００Ｖ以上（例えば、５００〜８００Ｖ）の耐圧を有する高耐圧半導体装置に焦点を合わせて説明する。なお、本発明は、以下の実施形態に限定されない。
（実施形態１）
図１から図４を参照しながら、実施形態１にかかる高耐圧半導体装置を説明する。図１は、本実施形態の高耐圧半導体装置の断面構造を模式的に示す断面斜視図である。なお、図１においては、本実施形態の構成を見やすくするために、半導体チップの最上層となる表面保護膜および封止用樹脂は省略している。
【００３８】
本実施形態の高耐圧半導体装置（絶縁ゲート型トランジスタ）は、第１導電型の半導体層１と、半導体層１内に形成された第２導電型のドレインオフセット拡散領域２と、ドレインオフセット拡散領域２から離間して半導体層１内に形成された第２導電型のソース拡散領域５と、ドレインオフセット拡散領域２内に形成された第２導電型のドレイン拡散領域４と、ドレインオフセット拡散領域２に埋設され、且つ少なくとも一部が半導体層１に電気的に接続された第１導電型の埋め込み拡散領域３とを有しており、半導体層１のうちソース拡散領域５とドレインオフセット拡散領域２との間に位置する部分の上には、ゲート絶縁膜６が形成されており、ゲート絶縁膜６上には、ゲート電極１１が形成されている。ドレインオフセット拡散領域２上には、フィールド絶縁膜７が形成されており、そして、フィールド絶縁膜７上には、フローティング状態で形成されたプレート電極１５ａ、１６ａ、１７ａが設けられている。フィールド絶縁膜７およびプレート電極１５ａ、１６ａ、１７ａの上には、層間絶縁膜８が形成されており、プレート電極１５ａ、１６ａ、１７ａ上に位置する層間絶縁膜８上には、その一部がドレイン拡散領域４と電気的に接続され、且つ各プレート電極１５ａ、１６ａ、１７ａと容量結合されている金属電極１４および１４−１〜１４−４が形成されている。
【００３９】
さらに説明すると、本実施形態の半導体層１は、Ｐ型の半導体基板（Ｐ型のシリコン基板）であり、ドレインオフセット拡散領域２は、低濃度のＮ型不純物を含むドレインオフセット拡散領域である。埋め込み拡散領域３は、Ｐ型の低濃度埋め込み拡散領域であり、ドレインに高電圧を印加した時にドレインオフセット拡散領域２内の空乏化を助長する機能を有している。ドレイン拡散領域４は、高濃度のＮ型不純物を含むドレイン拡散領域であり、ソース拡散領域５は、高濃度のＮ型不純物を含むソース拡散領域である。なお、本実施形態の高耐圧半導体装置でも、既に上記で説明したリサーフと呼ばれる技術を活用している。
【００４０】
本実施形態において、ドレイン拡散領域４は、ドレインオフセット拡散領域２の中央部に形成されており、半導体基板１の法線方向からみて略円形の形状を有している。また、ソース拡散領域５は、ドレインオフセット拡散領域２の外周を包囲するようにして、当該外周から所定の間隔（例えば、２．５μｍ）をおいて半導体基板１内に形成されている。埋め込み拡散領域３は、ドレイン拡散領域４の略円形の外周を包囲するようにドレインオフセット拡散領域２内に埋設されている。
【００４１】
また、Ｐ型の半導体基板１には、高濃度のＰ型不純物を含むコンタクト用拡散領域１９が設けられており、コンタクト用拡散領域１９およびソース拡散領域５を囲むように、Ｐ型不純物を含むパンチスルー防止用拡散領域２０が形成されている。パンチスルー防止用拡散領域２０は、ＭＯＳトランジスタの活性領域となるドレインオフセット拡散領域２とソース拡散領域５との間のＰ型不純物濃度を高めて、領域２と５との間のパンチスルー現象による耐圧の低下を防止する機能を有している。
【００４２】
また、本実施形態におけるゲート絶縁膜６は、膜厚の薄いゲート酸化膜であり、フィールド絶縁膜７は、膜厚の厚い酸化膜である。本実施形態において、ゲート絶縁膜６とフィールド絶縁膜７とは共に繋がっており、例えば、酸化シリコンから構成されている。そして、ゲート絶縁膜６上に位置するゲート電極１１は、ポリシリコンから構成されている。また、酸化膜６、７のうち、ドレインオフセット拡散領域２とドレイン拡散領域４との間の上に位置する部分上には、ドレインポリシリコン電極１８が形成されている。なお、図１中には示していないが、層間絶縁膜８上には、表面保護膜９が形成されており、その上には、封止用樹脂１０が形成されている。
【００４３】
半導体基板１におけるコンタクト用拡散領域１９には、ボディとなる半導体基板１と接続するためのボディ用の金属電極１２が接続されており、ソース拡散領域５には、ソース拡散領域５とコンタクトをとるためのソース用の金属電極１３が接続されている。なお、本実施形態では、金属電極１２と１３とを電気的に接続して使用している。ドレイン拡散領域４には、ドレイン拡散領域４とコンタクトをとるためのドレイン用の金属電極１４が接続されている。金属電極１２、１３、１４は、それぞれ、アルミニウムまたはアルミニウム合金から構成されている。
【００４４】
ドレイン用金属電極１４は、上端の平面形状が円盤状を成す円盤状金属電極（または円柱状金属電極）であり、ドレイン用金属電極１４は、平面形状が環状を成す複数の環状金属電極１４−１、１４−２、１４−３と電気的に接続されており、ドレイン用金属電極１４と環状金属電極１４−１、１４−２、１４−３とは、連結部１４−４によって連結されている。環状金属電極１４−１、１４−２、１４−３のそれぞれと、電気的にフローティング状態になっているプレート電極１５ａ、１６ａ、１７ａのそれぞれとは、互いに容量結合されている。本実施形態において、プレート電極１５ａ、１６ａ、１７ａは、ドレイン拡散領域４を中心として同心円状に形成された円環状の複数の電極であり、ポリシリコンから構成されている。なお、プレート電極１５ａ、１６ａ、１７ａと、環状金属電極１４−１、１４−２、１４−３とは、共に、基板法線方向からみて、同じ同心円となっている。
【００４５】
次に、図２から図４を参照しながら、本実施形態の高耐圧半導体装置の動作を説明する。
【００４６】
図２は、本実施形態の高耐圧半導体装置における寄生容量を説明するための要部断面図である。また、図３は、高耐圧半導体装置の常温時の電位分布（ポテンシャル分布）を示す概念図であり、図４は、高温バイアス試験中の電位分布を示す概念図である。
【００４７】
図３および図４の電位分布は、本願発明者によるシミュレーションの結果に基づいて表されている。なお、本実施形態の条件を例示すると、Ｐ型半導体基板１の不純物濃度は、２×１０¹⁴ｃｍ^-3であり、Ｎ型ドレインオフセット拡散領域２の不純物表面濃度は、１．５×１０¹⁶ｃｍ^-3 で、拡散深さは７．５μｍである。Ｐ型低濃度埋め込み拡散領域３の不純物ピーク濃度は、７．０×１０¹⁶ｃｍ^-3で、深さ方向拡散幅は１．０μｍである。ドレイン拡散領域４およびソース拡散領域５の不純物表面濃度は、８．０×１０¹⁹ｃｍ^-3で、拡散深さは０．２μｍである。厚い酸化膜７の厚さは、１μｍであり、層間絶縁膜８の材質は、ＣＶＤ酸化膜で、その厚さは４μｍである。表面保護膜９の材質は、シリコン窒化膜で、その厚さは１μｍである。プレート電極１５ａ、１６ａ、１７ａの材質は、ポリシリコンまたはＡｌであり、そして、その幅は９μｍで、各電極の間隔は１μｍである。一方、環状金属電極１４−１、１４−２、１４−３の材質は、Ａｌであり、そして、その幅は９μｍで、各電極の間隔は１μｍである。
【００４８】
図２は、図１に示した構成では省略した表面保護膜９および封止用樹脂１０も示している。本実施形態の表面保護膜９は、例えば、シリケートガラス、シリコンナイトライド、ポリイミド系樹脂から構成されている。あるいは、これらの組み合わせによって構成してもよく、表面保護膜９は、積層膜として構成してもよい。表面保護膜９を積層膜として構成する場合、上層には、ポリイミド系樹脂からなる絶縁層を形成するのが好ましい。その場合、下層には、無機材料からなる絶縁層（例えば、シリケートガラス層、シリコンナイトライド層）が形成される。ポリイミド系樹脂としては、ポリイミド樹脂（ポリイミド）の他、ポリアミドイミド樹脂、ポリアミド酸樹脂（ポリイミド樹脂の前駆体）などを挙げることができる。そして、本実施形態の封止用樹脂１０は、例えば、ノボラックエポキシ樹脂等から構成されている。
【００４９】
なお、ポリイミド系樹脂は、ノボラックエポキシ樹脂とは異なって高温（１５０℃）でも高い絶縁性を維持するので、信頼性の高い有機絶縁膜として活用することができる。また、ＣＶＤ法で形成する場合の無機系の絶縁膜と比較して、ポリイミド系樹脂は、その膜厚を制御し易いという利点もある。例えば、ポリイミド系樹脂の前駆体の粘度を高めたり、その前駆体を２度塗りすることにより、容易に膜厚を厚くすることができる。それゆえ、表面保護膜９が、ポリイミド樹脂層から構成されている場合や、ポリイミド樹脂層を例えば最上層に有する多層膜から構成されている場合には、表面保護膜の厚さを容易に制御することができる。表面保護膜９の厚さを厚くすると、プレート電極１５ａ、１６ａ、１７ａと封止用樹脂１０との容量結合を小さくすることができるため、高温時の耐圧劣化およびオン抵抗の増大を防ぐ効果をより大きくすることができる。
【００５０】
本実施形態では、ドレイン拡散領域４に電気的に接続されている環状金属電極１４−１、１４−２、１４−３のそれぞれと、電気的にフローティング状態になっているプレート電極１５ａ、１６ａ、１７ａのそれぞれとは、互いに容量結合されている。このため、プレート電極１５ａとドレインオフセット拡散領域２の間には寄生容量Ｃａ１が存在し、プレート電極１６ａとドレインオフセット拡散領域２の間には寄生容量Ｃａ２が存在し、そしてプレート電極１７ａとドレインオフセット拡散領域２との間には寄生容量Ｃａ３が存在する。また、プレート電極１５ａと金属電極１４−１の間には寄生容量Ｃｂ１が存在し、プレート電極１６ａと金属電極１４−２の間には寄生容量Ｃｂ２が存在し、そして、プレート電極１７ａと金属電極１４−３との間には寄生容量Ｃｂ３が存在する。
【００５１】
なお、金属電極１４−１と封止用樹脂１０との間には寄生容量Ｃｃ１が存在し、金属電極１４−２と封止用樹脂１０との間には寄生容量Ｃｃ２が存在し、そして、金属電極１４−３と封止用樹脂１０との間には寄生容量Ｃｃ３が存在する。ただし、金属電極１４−１、１４−２、１４−３には、ドレイン用の金属電極１４の印加電圧（５００Ｖ）が印加されるため、寄生容量Ｃｃ１、Ｃｃ２、Ｃｃ３は、プレート電極１５ａ、１６ａ、１７ａの電位に影響を与えない。それゆえ、プレート電極１５ａ、１６ａ、１７ａの電位を検討する場合、寄生容量Ｃａ１、Ｃａ２、Ｃａ３、Ｃｂ１、Ｃｂ２、Ｃｂ３の影響について考えれば良い。
【００５２】
ドレイン用の金属電極１４の印加電圧が５００Ｖである場合、プレート電極１５ａの電位は、その直下に位置する部分のドレインオフセット拡散領域２の電位とドレイン電圧５００Ｖとの電位差を、Ｃａ１とＣｂ１の直列回路で分圧した電位となる。同様に、プレート電極１６ａの電位は、その直下に位置する部分のドレインオフセット拡散領域２の電位とドレイン電圧５００（Ｖ）との電位差を、Ｃａ２とＣｂ２の直列回路で分圧した電位となる。また、プレート電極１７ａの電位は、その直下に位置する部分のドレインオフセット拡散領域２の電位とドレイン電圧５００（Ｖ）との電位差をＣａ３とＣｂ３の直列回路で分圧した電位となる。
【００５３】
本願発明者は、Ｃａ１とＣｂ１との容量比、Ｃａ２とＣｂ２との容量比、Ｃａ３とＣｂ３との容量比がそれぞれ４対１の容量比である場合を想定して、プレート電極１５ａ、１６ａ、１７ａの電位を概算した。その結果を、図３を参照しながら説明する。図３は、ドレイン用金属電極１４に５００（Ｖ）印加した場合のポテンシャル分布を示した概念図であり、図３において、０Ｖ、１００Ｖ、２００Ｖ、３００Ｖ、４００Ｖ、４５０Ｖ、４８０Ｖ、５００Ｖの等電位線を破線で表している。
【００５４】
この場合、最もドレイン拡散領域４寄りのプレート電極１７ａ直下に位置する部分のドレインオフセット拡散領域２の電位は、ドレイン電圧より幾分下がり、約４９０（Ｖ）程度になる。また、よりソース拡散領域５側に近いプレート電極１６ａ直下に位置する部分のドレインオフセット拡散領域２の電位は、約４７０（Ｖ）程度になる。また、最もソース拡散領域５寄りのプレート電極１５ａ直下に位置する部分のドレインオフセット拡散領域２の電位は約４４０（Ｖ）程度になる。
【００５５】
これらの電位を元にして、前述したプレート電極１５ａの電位を概算すると、その電位は、プレート電極１５ａ直下に位置する部分のドレインオフセット拡散領域２の電位（約４４０Ｖ）と、金属電極１４−１の電圧５００（Ｖ）との電位差を、Ｃａ１とＣｂ１の直列回路で分圧した電位となるから、約４５０（Ｖ）となる。同様に、プレート電極１６ａの電位を概算すると、その電位は、その直下に位置する部分のドレインオフセット拡散領域２の電位（約４７０Ｖ）と金属電極１４−２の電圧５００（Ｖ）との電位差を、Ｃａ２とＣｂ２の直列回路で分圧した電位となるから、約４７５（Ｖ）となる。また、プレート電極１７ａの電位を概算すると、その電位は、その直下に位置する部分のドレインオフセット拡散領域２の電位（約４９０Ｖ）と金属電極１４−３の電位（５００Ｖ）との電位差を、Ｃａ３とＣｂ３との直列回路で分圧した電位となるから、プレート電極１７ａの電位は、ドレインオフセット拡散領域２の電位（約４９０Ｖ）に対して数Ｖ高い電位となる。
【００５６】
したがって、金属電極１４−１、１４−２、１４−３および１５ａ、１６ａ、１７ａを配置した部分ならびにその近傍において、酸化膜７とドレインオフセット拡散領域２との界面を横切る等電位線は、ソース側に傾き、その結果、酸化膜７側がドレインオフセット拡散領域２の表面に対して正電位になる。
【００５７】
次に、図３の場合と同じバイアス条件で高温バイアス信頼性試験を実行している最中のポテンシャル分布を図４に示す。図４においては、表面保護膜９と封止用樹脂１０との界面が１００（Ｖ）の電位を持った場合を仮定している。
【００５８】
この場合、金属電極１４−１、１４−２、１４−３、プレート電極１５ａ、１６ａ、１７ａを配置した部分は、ドレイン電極１４の電位５００（Ｖ）が金属電極１４−１、１４−２、１４−３に印加されているため、表面保護膜９と封止用樹脂１０との界面１００（Ｖ）の影響を受けず、酸化膜７とドレインオフセット拡散領域２との界面を横切る等電位線のソース側への傾きは、維持される。その結果、スロートラップは生じない。
【００５９】
なお、ポリシリコンゲート電極１１がフィールドプレート効果を持つため、ポリシリコンゲート電極１１近傍の等電位線は、ドレイン側に傾き、その結果、この部分での酸化膜７とドレインオフセット拡散領域２との界面においては、酸化膜７側が負電位となる。従って、この部分では、スロートラップによる正の固定電荷および負の可動電荷が発生し、負の可動電荷は、酸化膜７中をドレイン側に移動することになる。しかし、金属電極１４−１、１４−２、１４−３、プレート電極１５ａ、１６ａ、１７ａを配置した部分で、等電位線がソース側に傾いているため、負の可動電荷は、酸化膜７とドレインオフセット拡散領域２との界面ではなく、酸化膜７とプレート電極１５ａ、１６ａ、１７ａとの界面付近に分布することになる。したがって、ドレインオフセット拡散領域２表面のＰ型反転層の発生を防止することができ、高温バイアス試験でオン抵抗を増大させることがなくなる。
【００６０】
本実施形態では、複数のプレート電極１５ａ、１６ａ、１７ａの直上に位置する層間絶縁膜８のそれぞれの上にドレイン用の金属電極１４を延在させて（１４−１、１４−２、１４−３）、複数のプレート電極１５ａ、１６ａ、１７ａと金属電極１４−１、１４−２、１４−３とを容量結合させている。したがって、プレート電極１５ａ、１６ａ、１７ａ直上の金属電極１４−１、１４−２、１４−３との間の寄生容量（Ｃｂ１、Ｃｂ２、Ｃｂ３）と、そのプレート電極１５ａ、１６ａ、１７ａ直下に位置するドレインオフセット拡散領域２との間の寄生容量（Ｃａ１、Ｃａ２、Ｃａ３）との直列回路で分圧された電圧でそのプレート電極１５ａ、１６ａ、１７ａの電位が決まるため、表面保護膜９以上の上層の影響をほとんど受けないような構成にすることができる。本実施形態の構成では、フローティング状態の各プレート電極１５ａ、１６ａ、１７ａにドレインオフセット拡散領域２よりも高い電位を安定に与えることができるため、ドレインオフセット拡散領域２と酸化膜７との界面において、正の固定電荷および負の可動電荷が発生しないようにすることができ、その結果、高温バイアス信頼性試験においてもオン抵抗が変動しないような高信頼性の高耐圧半導体装置を実現することができる。
【００６１】
なお、本実施形態では、フローティング状態のプレート電極（１５ａ、１６ａ、１７ａ）の数が３つである構成にしたが、プレート電極の数は、３つに限らず、少なくとも１つあれば、従来の構成よりも、オン抵抗の変動を抑制することができ、信頼性を向上させることができる。また、勿論、より多くのプレート電極を設けた構成にしてもよい。
【００６２】
また、図５に示すように、金属電極１４−１、１４−２、１４−３の幅をプレート電極１５ａ、１６ａ、１７ａの幅よりも狭くしてもよい。金属電極（１４−１、１４−２、１４−３）の幅を変更することによって、寄生容量（図２中のＣｂ１、Ｃｂ２、Ｃｂ３）の値を適宜変更することができ、それによって、プレート電極１５ａ、１６ａ、１７ａの電位を所望の電位にすることができる。したがって、ドレイン用金属電極１４の印加電圧に応じて、金属電極（１４−１、１４−２、１４−３）の幅を変更することによって、簡便に所望のプレート電極（１５ａ、１６ａ、１７ａ）の電位を設定することが可能となる。
【００６３】
なお、図５に示した構成の場合には、プレート電極１５ａ、１６ａ、１７ａのうち、基板法線方向において金属電極１４−１、１４−２、１４−３で覆われない部分ができるため、表面保護膜９と封止用樹脂１０との界面の電位の影響を、図１に示した構成よりも受けやすくなる。しかし、金属電極１４−１、１４−２、１４−３の幅を適切に設定することによって、高温バイアス試験時においても、プレート電極１５ａ、１６ａ、１７ａの電位を、各プレート電極直下に位置するドレインオフセット拡散領域２表面の電位よりも高い電位に維持させることは可能である。したがって、図５に示した構成においても、図１に示した構成と同様に、高温バイアス信頼性試験においてもオン抵抗が変動しないような高信頼性の高耐圧半導体装置を実現することができる。
【００６４】
また、図６に示すように、図５に示した構成を改変して、最もドレイン側に位置する金属電極１４−３の幅をプレート電極１７ａの幅と同じにしてもよい。このようにすれば、図５に示した構成と比べて、表面保護膜９と封止用樹脂１０との界面の電位の影響をプレート電極１７ａが受けにくい構成にすることができる。
【００６５】
さらに、図７に示すように、金属電極１４−３とドレイン用金属電極１４の上端部とを一体に形成して、プレート電極１７ａをドレイン金属電極１４で完全に覆うような構成にしてもよい。換言すると、基板法線方向からみて、ドレイン拡散領域４を中心として、円環状の金属電極１４−３の外縁までの全ての領域を覆うようにドレイン用金属電極１４の上端部を延在させた構成としてもよい。
【００６６】
このような構成にすると、仮に、ドレイン用金属電極１４の上層の表面保護膜９に欠陥が生じて、絶縁不良になったとしても、ドレイン用金属電極１４にドレイン電圧が与えられるため、絶縁不良の影響は金属電極１４で遮断されることとなり、その結果、下層部にあるプレート電極１７ａやその直下のドレインオフセット拡散領域２部分に悪影響を与えないようにすることができる。
【００６７】
なお、図７に示した構成にすると、プレート電極１７ａとドレイン金属電極１４との寄生容量（図２中のＣｂ３）が大きくなるため、プレート電極１７ａの電位は、上述した構成のものよりも高くなる。しかし、図７に示した構成でも、プレート電極１７ａ直下のドレインオフセット拡散領域２表面に対して、酸化膜７側がより高い電位（正の電位）になるので、ドレインオフセット拡散領域２の表面にＰ型反転層が生じることがない。その結果、高温バイアス試験を行っても、オン抵抗の増加は生じない。
【００６８】
以上のように本実施形態によれば、プレート電極とその上層に位置する金属電極との間の寄生容量、及び、プレート電極とプレート電極直下のドレインオフセット拡散領域との間の寄生容量の存在によって容量直列回路が構成され、この容量直列回路によりプレート電極直下のドレインオフセット拡散領域部分の電位とドレイン電圧を分圧して、フローティング状態のプレート電極に適度なバイアス電圧を与えることができる。これにより、高温バイアス試験等の信頼性試験時においても、Ｐ型反転層がドレインオフセット拡散領域表面に発生することを防止して、オン抵抗が経時的に増大しない高い信頼性が得られる。また、ドレイン電圧が印加された環状の金属電極でプレート電極を覆った構成の場合においては、ストレスによって欠陥が生じ易い表面保護膜が絶縁不良を起こしても、下層のドレインオフセット拡散領域に対して安定な電位を与えることができ、高温バイアス試験時のオン抵抗の経時変動だけでなく、表面保護膜の絶縁不良に起因する耐圧不良も防止できる。
（実施形態２）
図８を参照しながら、本発明による実施形態２にかかる高耐圧半導体装置を説明する。図８は、本実施形態にかかる高耐圧半導体装置の平面図である。なお、図面を見やすくするため、金属電極とプレート電極のみを表示している。
【００６９】
図８に示した高耐圧半導体装置は、図７に示した構成の高耐圧半導体装置を大電流で用いる場合の平面構造を示しており、図８中のＸ−Ｘ’での断面構造（ソース・ドレイン間の断面構造）は、ソース金属電極１３とボディ金属電極１２を互いに接続してソース・ボディ共通金属電極１３−１としていること以外は、図７に示した断面構造と同じである。なお、説明の簡潔化を図るため、実施形態１と異なる点を主に説明し、実施形態１と同様の点の説明は省略または簡略化する。
【００７０】
本実施形態では、ドレイン金属電極用ボンディングパッド２１をドレイン金属電極１４内に配置している。また、ソース・ボディ金属電極用ボンディングパッド２２をソース・ボディ共通金属電極１３−１内に配置している。なお、ボンディングパッド２１または２２は、パッド部となる領域のドレイン金属電極１４またはソース・ボディ共通金属電極１３−１上の表面保護膜９を除去して、金属電極１４または１３−１を露出させることによって形成することができる。
【００７１】
また、図８に示した構成では、単位面積あたりのゲート幅を大きくとるために、ドレインおよびソースの形状が指形状となるようにしている。なお、本実施形態では、ドレイン、ソースの形状を指形状としているが、ドレイン、ソースの指形状をさらに複数個設けた櫛形状にしてもよい。
【００７２】
本実施形態の高耐圧半導体装置では、ドレインおよびソースの形状を指形状（または櫛形形状）にすることによって単位面積あたりのゲート幅を大きくとることができる。このため、数百ｍＡ〜数十Ａの大電流で使用することができ、かつ、高温バイアス試験においても、オン抵抗の増大しないパワートランジスタを実現することができる。
（実施形態３）
図９および図１０を参照しながら、本発明による実施形態３にかかる高耐圧半導体装置を説明する。図９は、本実施形態にかかる高耐圧半導体装置の断面斜視図であり、図１０は、その平面図である。
【００７３】
本実施形態の高耐圧半導体装置は、金属電極１４の一部と、プレート電極１５ａ、１６ａ、１７ａとが交差するように金属電極１４が延ばされて形成されている点において、上記実施形態１および２と異なる。すなわち、本実施形態では、プレート電極１５ａ、１６ａ、１７ａ上に延在させる金属電極１４の形状を環状（１４−１、１４−２、１４−３）から、放射状にしたものである。なお、他の点は、上記実施形態１の構成と同様であるので、説明の簡略化を図るため、実施形態１と同様の点の説明は省略または簡略化する。
【００７４】
本実施形態の構成においては、ドレイン金属電極１４とプレート電極１５ａ、１６ａ、１７ａとの間の寄生容量Ｃｂ１、Ｃｂ２、Ｃｂ３は、ドレイン金属電極１４がプレート電極１５ａ、１６ａ、１７ａと交差する領域の面積比に依存する。このため、ドレイン金属電極１４がプレート電極１５ａ、１６ａ、１７ａと交差する本数、及び、交差するドレイン金属電極の幅を適宜設定することにより、寄生容量値Ｃｂ１、Ｃｂ２、Ｃｂ３を任意に設計することが可能である。
【００７５】
すなわち、図５に示した構成や図６に示した構成では、環状金属電極１４−１や１４−２の横幅を狭くして寄生容量値Ｃｂ１やＣｂ２を最小にしたくても、金属電極形成工程における製造可能な最小パターン幅で制限され、寄生容量Ｃｂ１とＣａ１との容量比を大きくするにも限界がある。一方、本実施形態の構成によると、ドレイン金属電極１４を形成工程での最小幅にした場合でも、ドレイン金属電極１４とプレート電極１５ａ、１６ａ、１７ａとの交差する本数を少なくすることによって、図５や図６に示した構成よりも小さな寄生容量値Ｃｂ１を実現することができる。したがって、寄生容量Ｃｂ１とＣａ１との容量比を大きくして、プレート電極１５ａの電位を、よりドレインオフセット拡散領域２表面の電位に近づけることができるため、ゲート電極１１とプレート電極１５ａ間の電界を緩和することができ、より高い初期耐圧を確保することが可能になる。
【００７６】
なお、本実施形態では、平面形状を図１０に示したように円形にしたが、これに限定されず、図１１に示すように平面形状を長細状（例えば、トラック状）にしてもよい。ドレイン領域の直線部分には、円形部分と同様にプレート電極１５ａ、１６ａ、１７ａに対して交差するようにドレイン金属電極１４を細状に延在させた構成にしている。
【００７７】
なお、本実施形態において、金属電極１４は、プレート電極１５ａ、１６ａ、１７ａ全てに交差するように延在させているが、延在させた複数の細状の金属電極１４は、プレート電極１５ａ、１６ａ、１７ａ全てに交差させる必要はなく、プレート電極との所望の寄生容量値を得るように各々を任意の幅・長さ・形状にしてもよい。
（他の実施形態）
上述した実施形態においては、ゲート電極１１とプレート電極１５ａとの間に、プレート電極と金属電極とを配置しない構造について説明したが、ゲート電極１１とプレート電極１５ａとの間にプレート電極と金属電極とを配置してもよい。ただし、この場合、ゲート電極１１と隣接するプレート電極との間の電界強度が強くなるため耐圧は低くなるが、所望とする耐圧レベルとの兼ね合いで用いればよい。
【００７８】
また、ドレインオフセット拡散領域２内に１つの低濃度埋め込み拡散領域３を形成した構成の場合について説明したが、ドレインオフセット拡散領域２内に複数個の低濃度埋め込み拡散領域３を形成した構成にしても、同様に、高温バイアス信頼性試験においてもオン抵抗が変動しないような高信頼性の高耐圧半導体装置を実現することができる。
【００７９】
さらに、ドレインオフセット拡散領域２内の上層に（特に、低濃度埋め込み拡散領域３よりも上層に）Ｎ型不純物拡散領域（図示せず）を別途追加して形成しても構わない。この場合、追加するＮ型不純物拡散領域は、ドレインオフセット拡散領域２の不純物濃度と同等か、それよりも１桁程度高い不純物濃度で形成すると、オン抵抗を小さくできる点で有利であり、耐圧が幾分低下する程度であり、耐圧のバラツキもオン抵抗のバラツキも小さくなる。
【００８０】
また、上述の各実施形態では、絶縁ゲート型トランジスタのボディ用半導体領域をＰ型の半導体基板１として説明したが、Ｎ型の半導体基板に形成したＰ型ウエル領域をボディ用半導体領域として扱っても良いし、半導体基板（またはＳＯＩ基板）上の絶縁膜で絶縁分離され島状に形成されたＰ型半導体領域をボディ用半導体領域として扱っても良い。少なくとも表面に絶縁層が形成された基板（ＳＯＩ基板）を用いる場合、ボディ用半導体領域（第１導電型の半導体層）１は、例えばシリコン基板上に形成された絶縁層上に設けられることになる。
【００８１】
更には、Ｐ型もしくはＮ型の半導体基板にＮ型ウエル領域とＰ型ウエル領域を形成し、Ｎ型ウエル領域をＰチャンネル用の絶縁ゲート型トランジスタのボディ用半導体領域とし、Ｐ型ウエル領域を同じくＮチャンネル用のボディ用半導体領域として、極性の異なる絶縁ゲート型トランジスタを同一の半導体基板上に集積化することもできる。加えて、既知のＰＮ接合分離技術や誘電体分離技術を用いて、１つの半導体基板上に複数のボディ用半導体領域を形成することも可能であり、ドレイン拡散領域４は必ずしも半導体基板の中央に形成しなくてもよい。
【００８２】
そして、上述の実施形態では、パンチスルー防止用拡散領域２０を設けて、ゲート電極１１直下の半導体基板１の不純物濃度を部分的に高め、ソース拡散領域５とドレインオフセット拡散領域２との間でパンチスルー現象が起きにくくなるような構成にしているが、パンチスルー防止用拡散領域２０は所望とする耐圧レベルとの兼ね合いで必要とされるものであり、必ずしも必要なものではない。
【００８３】
【発明の効果】
本発明によると、フィールド絶縁膜上にフローティング状態で形成された少なくとも１つのプレート電極と、当該少なくとも１つのプレート電極と容量結合され、その一部がドレイン拡散領域と電気的に接続されている金属電極とを備えているため、ドレインオフセット拡散領域とフィールド絶縁膜との界面における正の固定電荷および負の可動電荷の発生を抑制することができる。その結果、高温バイアス信頼性試験においてもオン抵抗が変動しないような高信頼性の高耐圧半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明による実施形態１にかかる高耐圧半導体装置の断面斜視図である。
【図２】実施形態１にかかる高耐圧半導体装置の要部断面構造を示す要部断面図であるい。
【図３】実施形態１にかかる高耐圧半導体装置の常温時の電位分布を説明するための断面図である。
【図４】実施形態１にかかる高耐圧半導体装置の高温バイアス試験中の電位分布を説明するための断面図である。
【図５】実施形態１にかかる高耐圧半導体装置の改変例を示す断面図である。
【図６】実施形態１にかかる高耐圧半導体装置の改変例を示す断面図である。
【図７】実施形態１にかかる高耐圧半導体装置の改変例を示す断面図である。
【図８】本発明による実施形態２にかかる高耐圧半導体装置の平面図である。
【図９】本発明による実施形態３にかかる高耐圧半導体装置の断面斜視図である。
【図１０】実施形態３にかかる高耐圧半導体装置の平面図である。
【図１１】実施形態３にかかる高耐圧半導体装置の改変例を示す平面図である。
【図１２】従来の高耐圧半導体装置の断面図である。
【図１３】従来の高耐圧半導体装置の常温時の電位分布を説明するための断面図である。
【図１４】従来の高耐圧半導体装置における電流経路を説明するための断面図である。
【図１５】従来の高耐圧半導体装置における高温バイアス試験時の耐圧劣化を説明するための断面図である。
【符号の説明】
１ 半導体基板
２ ドレインオフセット拡散領域
３ 低濃度埋め込み拡散領域
４ ドレイン拡散領域
５ ソース拡散領域
６ ゲート酸化膜
７ 厚い酸化膜
８ 層間絶縁膜
９ 表面保護膜
１０ 封止用樹脂
１１ ゲート電極
１２ ボディ用の金属電極
１３ ソース用の金属電極
１３−１ ソース・ボディ共通の金属電極
１４ ドレイン用の金属電極
１４−１、１４−２、１４−３ 環状金属電極
１４−４ 金属電極連結部
１５ａ、１６ａ、１７ａ プレート電極
１８ ドレインポリシリコン電極
１９ コンタクト用拡散領域
２０ パンチスルー防止用拡散領域
２１ ドレイン金属用ボンディングパッド領域
２３ Ｐ型反転層
２４ Ｎ型反転層

Claims (10)

1. 第１導電型の半導体層と、
   前記第１導電型の半導体層内に形成された第２導電型のドレインオフセット拡散領域と、
   前記ドレインオフセット拡散領域から離間して前記第１導電型の半導体層内に形成された第２導電型のソース拡散領域と、
   前記ドレインオフセット拡散領域内に形成された第２導電型のドレイン拡散領域と、
   前記ドレインオフセット拡散領域に埋設され、且つ少なくとも一部が前記第１導電型の半導体層に電気的に接続された第１導電型の埋め込み拡散領域と、
   前記第１導電型の半導体層のうち前記ソース拡散領域と前記ドレインオフセット拡散領域との間に位置する部分の上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ドレインオフセット拡散領域上に形成されたフィールド絶縁膜と、
   前記フィールド絶縁膜上にフローティング状態で形成された環状の複数のプレート電極と、
   前記フィールド絶縁膜および前記複数のプレート電極の上に形成された層間絶縁膜と、
   前記複数のプレート電極上に位置する前記層間絶縁膜上に形成された複数の環状金属電極の部分及び当該複数の環状金属電極同士をそれぞれ電気的に接続する連結部を有していると共に、前記複数の環状金属電極が前記ドレイン拡散領域と電気的に接続されている金属電極とを備え、
   前記複数の環状金属電極は、当該複数の環状金属電極のそれぞれに対応して直下に位置する前記複数のプレート電極とそれぞれ容量結合されている、高耐圧半導体装置。
2. 前記ドレイン拡散領域は、前記ドレインオフセット拡散領域の中央部に形成され、且つ、前記半導体層の法線方向からみて略円形の形状を有しており、
   前記ソース拡散領域は、前記ドレインオフセット拡散領域の外周を包囲するようにして前記外周から所定の間隔をおいて前記半導体層内に形成されており、前記埋め込み拡散領域は、前記ドレイン拡散領域の前記略円形の外周を包囲するように前記ドレインオフセット拡散領域内に埋設されている、請求項１に記載の高耐圧半導体装置。
3. 前記複数のプレート電極は、前記ドレイン拡散領域を中心としてそれぞれが同心円の円環状に形成されている、請求項２に記載の高耐圧半導体装置。
4. 前記複数の環状金属電極は、円環状の平面形状をしている、請求項３に記載の高耐圧半導体装置。
5. 前記金属電極は、前記半導体層の法線方向からみて、前記ドレイン拡散領域を中心として、前記複数のプレート電極のうちの最も前記ドレイン拡散領域寄りに位置するプレート電極の外縁までの全ての領域を覆う部分を有している、請求項３に記載の高耐圧半導体装置。
6. 前記複数の環状金属電極のうちの少なくとも１つの幅は、その下方に位置するプレート電極の幅よりも小さい、請求項１から４の何れか一つに記載の高耐圧半導体装置。
7. 前記金属電極および前記層間絶縁膜の上に形成された表面保護膜と、前記表面保護膜上に形成された封止樹脂部とをさらに備える、請求項１から６の何れか一つに記載の高耐圧半導体装置。
8. 前記表面保護膜は、ポリイミド系樹脂から構成された上層と、それよりも下層に、無機系材料から構成された絶縁層とを含む多層膜である、請求項７に記載の高耐圧半導体装置。
9. 前記半導体層は、半導体基板である、請求項７に記載の高耐圧半導体装置。
10. 前記第１導電型の半導体層は、少なくとも表面に絶縁層が形成された基板上に形成されている、請求項７に記載の高耐圧半導体装置。

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