[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP3425131B2 - 高耐圧半導体装置 - Google Patents

高耐圧半導体装置

Info

Publication number
JP3425131B2
JP3425131B2 JP2000378321A JP2000378321A JP3425131B2 JP 3425131 B2 JP3425131 B2 JP 3425131B2 JP 2000378321 A JP2000378321 A JP 2000378321A JP 2000378321 A JP2000378321 A JP 2000378321A JP 3425131 B2 JP3425131 B2 JP 3425131B2
Authority
JP
Japan
Prior art keywords
diffusion region
region
insulating film
electrodes
metal electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000378321A
Other languages
English (en)
Other versions
JP2001237423A (ja
Inventor
正明 野田
晃久 生田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2000378321A priority Critical patent/JP3425131B2/ja
Publication of JP2001237423A publication Critical patent/JP2001237423A/ja
Application granted granted Critical
Publication of JP3425131B2 publication Critical patent/JP3425131B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/404Multiple field plate structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、高耐圧半導体装置
に関する。
【0002】
【従来の技術】図14を参照しながら、従来の高耐圧半
導体装置を説明する。図14は、絶縁ゲート型トランジ
スタの断面構造を模式的に示す断面斜視図である。
【0003】図14に示した絶縁ゲート型トランジスタ
は、P型の半導体基板1と、基板1上に形成された低濃
度のN型不純物を含む半導体領域2と、素子間を電気的
に分離するP型の分離拡散領域3と、半導体領域2内に
形成されたP型不純物を含むボディ拡散領域4と、ボデ
ィ拡散領域4内に形成された高濃度のN型不純物を含む
ソース拡散領域5と、半導体領域2内に形成された高濃
度のN型不純物を含むドレイン拡散領域6とを有してい
る。
【0004】半導体領域2上には、薄い膜厚で形成され
たゲート酸化膜7と、ゲート酸化膜7よりも厚さが厚い
酸化膜8とが形成されており、酸化膜7および8の上に
は層間絶縁膜9が形成されている。また、酸化膜7およ
び8の上には、ポリシリコン製の電極10b、11b、
12bが設けられており、電極10bはゲート電極であ
り、電極11bは電気的にフローティングとなっている
プレート電極であり、そして、電極12bはドレイン用
金属電極15と接続されたプレート電極である。なお、
構造を見やすくするために、電極10b、11b、12
bの周辺に位置する層間絶縁膜9は省略している。
【0005】図中の電極13、14、15、16および
17は、それぞれ金属製の電極である。電極13はボデ
ィ拡散領域4と接続するためのボディ用金属電極であ
り、電極14はソース拡散領域5とコンタクトをとるた
めのソース用金属電極であり、電極16及び17は電気
的にフローティングとなっているフローティング金属電
極であり、そして、電極15はドレイン拡散領域6にコ
ンタクトをとるためのドレイン用金属電極である。ま
た、図14には示していないが、電極13〜17および
層間絶縁膜9の上には、表面保護膜が形成されており、
その上には、封止用樹脂が形成されている。
【0006】図14に示した構造では、P型の半導体基
板1上に形成されたN型の半導体領域2の所定領域がP
型の分離拡散領域3によって取り囲まれており、その半
導体領域2のほぼ中央にドレイン拡散領域6が形成され
ている。また、半導体領域2の周縁にあるP型の分離拡
散領域3に沿って、P型のボディ拡散領域4が形成され
ており、ボディ拡散領域4内には、N型のソース拡散領
域5が形成されている。 図14に示した絶縁ゲート型
トランジスタにおいては、ソース用金属電極14、ボデ
ィ用金属電極13、半導体基板1および分離拡散領域3
にGND電位が与えられ、一方、ドレイン用金属電極1
5には正の高電位が与えられ、ゲート電極10bには制
御電圧が与えられる。ドレイン拡散領域6と接続された
プレート電極12bおよびプレート電極11bは、フィ
ールドプレートの一種であり、その上に形成された層間
絶縁膜9の更に上に形成されるフローティング金属電極
16、17との容量結合によって、ドレイン用金属電極
15からゲート電極10bまでの電位を分圧して、半導
体領域2表面の電位分布が局部的に集中しないようにす
る役割を有している。
【0007】次に、図14に示した絶縁ゲート型トラン
ジスタの動作を簡単に説明する。ゲート電極10bに閾
値以上の正電位(制御電圧)が与えられると、ゲート電
極10b直下のP型のボディ拡散領域4の表面近傍がN
型に反転し、その結果、いわゆるチャネル領域が生じ
て、絶縁ゲート型トランジスタは導通になる。この時の
導通電流は、ドレイン拡散領域6から半導体領域2、ボ
ディ拡散領域4表面のチャネル領域を経由してソース拡
散領域5に至るように流れる。逆に、ゲート電極10b
に与える電圧を閾値電圧以下にすると、チャネル領域が
小さくなり、絶縁ゲート型トランジスタは非導通にな
る。本明細書では、トランジスタが非導通状態を維持す
ることを耐圧と定義し、高いバイアス電圧(例えば、1
00V以上)で非導通状態を維持することを高耐圧と定
義する。
【0008】図15は、図14に示した高耐圧半導体装
置における寄生容量を示している。また、図16は、図
14に示した高耐圧半導体装置に高電圧(600V)を
与えた時の電位分布を示しており、各電位毎の等電位線
を破線で表している。
【0009】図15に示すように、ゲート電極10bと
フローティング金属電極17との間には寄生容量C1が
存在し、フローティング金属電極17とプレート電極1
1bとの間には寄生容量C2が存在し、プレート電極1
1bとフローティング金属電極16との間には寄生容量
C3が存在し、そして、フローティング金属電極16と
ドレイン電位に接続されたプレート電極12bとの間に
は寄生容量C4が存在する。これらの寄生容量C1〜C
4による直列接続回路の分圧作用によって、プレート電
極11bの電位を設定して、半導体領域2に適切な電位
分布を与えている。なお、図15中の封止用樹脂19と
の間に生じる寄生容量C5およびC6については、通常
は存在しないものと考えられるものであり、そのことに
ついては後述する。
【0010】次に、図16を参照する。図16は、常温
時における従来の高耐圧半導体装置の電位分布の概念を
説明するための模式図である。なお、本願発明者は、図
16に示した電位分布と、本願発明者が行ったシュミレ
ーションの結果とが同様の傾向を示すことを確認してい
る。
【0011】図16に示した電位分布は、P型の半導体
基板1、P型の分離拡散領域3、P型のボディ拡散領域
4およびN型のソース拡散領域5に0(V)を与え、そ
して、ゲート電極10bに0(V)を与え、N型のドレ
イン拡散領域6に600(V)を与えた場合のものを例
示している。なお、ゲート電極10bに与えられる制御
電圧は10(V)前後の値であるが、ドレイン用金属電
極15に与えられる600(V)の値と比べると極めて
小さい値であり、0(V)でも10(V)でもほぼ同様
の結果となるため、便宜上、制御電圧は0(V)として
いる。
【0012】図16に示すように、プレート電極12b
にドレイン拡散領域6と同じ600(V)の高電位が与
えられると、プレート電極11bには、600(V)と
0(V)との中間電位が与えられることになり、これに
よって、半導体領域2内の電位分布を表す等電位線は、
半導体領域2表面に対してほぼ垂直となり、且つほぼ等
間隔になる。その結果、半導体領域2内の電界集中を緩
和することができ、高耐圧の特性を維持することができ
る。
【0013】
【発明が解決しようとする課題】しかしながら、例え
ば、500(V)以上の高電圧、例えば600(V)を
ドレイン用金属電極15に印加したまま、周囲温度15
0℃の高温状態で動作させるとソース・ドレイン間耐圧
(ソース用金属電極14とドレイン用金属電極15との
間の耐圧)が劣化するという現象が生じる。この現象
は、高温バイアス試験という寿命試験で再現でき、ドレ
イン用金属電極15の印加電圧を大きくするとその耐圧
劣化が顕著になり、印加電圧を下げると耐圧劣化が少な
くなる。
【0014】高温バイアス試験におけるソース・ドレイ
ン間耐圧の劣化については、そのメカニズムはまだ解明
されておらず推論の域を出ない。しかし、次のようなこ
とが推論できる。
【0015】一般的に半導体チップは、封止用樹脂で封
止され、水分が樹脂パッケージの中に浸透しないように
対策されている。しかし、封止用樹脂として一般的に用
いられるノボラックエポキシ樹脂には0.9%〜1.6
%の水酸基OHが含まれており、この水酸基OHが高温
時に活性化して、一般的には絶縁物として考えられてい
る封止用樹脂19が半絶縁状態(高抵抗で導通する状
態)になる。
【0016】通常、高耐圧半導体装置は、半導体チップ
を封止用樹脂19でモールドしており、複数の外部端子
(図示せず)と半導体チップ上の複数のパッド(図示せ
ず)との間をそれぞれ金属ワイヤ(図示せず)によって
接続している。それらの金属ワイヤには接地電位である
0(V)、電源電圧である600(V)、および制御信
号がそれぞれ印加されるから、上述した理由で封止用樹
脂19が半絶縁状態になれば、600(V)と0(V)
との中間電位が表面保護膜18の表面に与えられるもの
と推測される。半導体チップのレイアウトで左右される
ことであるが、例えば、半導体チップ上の絶縁ゲート型
トランジスタの側に接地用パッド(図示せず)が設けら
れ、電源用パッド(図示せず)がそこから離れた位置に
設けられている場合、絶縁ゲート型トランジスタ上の封
止用樹脂19が約100(V)の中間電位になることが
あり得る。そのようなことを考え合わせて、高温バイア
ス試験時に半導体チップの表面保護膜18と封止用樹脂
19との界面が100(V)の電位を持った場合を仮定
し、その時の電位分布がどのようになるかを本願発明者
は検討した。
【0017】以下、図17を参照しながら、高温バイア
ス試験時における電位分布について説明する。図17
は、図16で説明したのと同じバイアス条件の下、高温
状態にした高温バイアス試験をしている最中の電位分布
を想定した図であり、図において等電位線を破線で示し
ている。
【0018】図17においては、フローティング金属電
極17には、上述した寄生容量C1、C2が付属する他
に、封止用樹脂19との間に形成される寄生容量C5が
存在する(図15参照)。また、フローティング金属電
極16についても、前述した寄生容量C3、C4が付属
する他に、封止用樹脂19との間に形成される寄生容量
C6が存在する。従って、寄生容量C5、C6が、寄生
容量C1〜C4に対して同程度の容量値を持つ場合、高
温バイアス試験中に封止用樹脂19が半絶縁状態にな
り、封止用樹脂19におけるフローティング金属電極1
6、17上の箇所が100(V)になると、室温では約
450(V)であったフローティング金属電極16の電
位が、寄生容量C6の影響によって約300(V)に低
下する。それと同様に、室温では約150(V)であっ
たフローティング金属電極17の電位は、寄生容量C5
の影響で約130(V)に低下する。それに応じて、プ
レート電極11bの電位は、室温で約300(V)だっ
たものが200(V)に低下する。その結果、図17に
示すように、半導体領域2と酸化膜8との界面を横切る
等電位線のうち、200(V)以上の部分は、ドレイン
拡散領域6の方向へと傾き、そして、その界面における
酸化膜8側の電位は、N型の半導体領域2表面に対して
負電位になる。
【0019】なお、N型の半導体領域2と酸化膜8との
界面において、酸化膜8側が高温雰囲気中で負電位にな
ると、その界面のSi−H、Si−OHなどの結合が破
壊され、正の固定電荷が発生することが報告されている
(日科技連出版社発行の著書『半導体デバイスの信頼性
技術』)。このような現象が起きて、半導体領域2と酸
化膜8との界面に正の固定電荷が発生すると、酸化膜8
中に負の可動電荷も発生する。すると、酸化膜8中の負
の可動電荷は、ドレイン用金属電極15の正の高電位に
時間の経過と共に引き寄せられ、酸化膜8中のドレイン
用金属電極15寄りに負電荷が多く分布する領域が生じ
る一方、負の可動電荷が発生した元々の箇所に正の固定
電荷が多く分布する領域が生じる。すなわち、ドレイン
用金属電極15に近い酸化膜8中の界面には負電荷が多
く存在するため、半導体領域2中の正孔が引き寄せら
れ、N型の半導体領域2の表面がP型に反転してP型反
転層30になる。また、正の固定電荷が残存した領域で
は、半導体領域2中の電子が引き寄せられ、半導体領域
2中の電子密度が局部的に高くなり、半導体領域2の表
面近傍にN型蓄積層31が生じる。
【0020】このようにして、図17に示したP型反転
層30とN型蓄積層31とが半導体領域2の表面に形成
された場合、P型反転層30のドレイン拡散領域6に近
い部分で電界集中が発生し、それによって、高耐圧半導
体装置の耐圧を経時的に劣化させるものと考えられる。
【0021】次に、図18を参照しながら、第2の従来
例としての高耐圧半導体装置を説明する。図18は、第
2の従来例の高耐圧半導体装置の要部断面図である。な
お、図18中の部位において、第1の従来例(図15)
と同じ部位には同じ符号を付与して説明を省略する。
【0022】図18に示した高耐圧半導体装置は、P型
のガードリング領域23、24を設けることによって半
導体装置の高耐圧化を図ったものである。図18に示し
た第2の従来例と、図15に示した第1の従来例との違
いは、第2の従来例では、フローティング金属電極(図
15中の16、17)を設けていない点、およびN型の
半導体領域2内にP型のガードリング領域23、24が
形成されている点である。
【0023】図18に示した従来の半導体装置では、ゲ
ート電極10bとガードリング領域23との間に寄生容
量C7が存在し、ガードリング領域23とプレート電極
11bとの間に寄生容量C8が存在し、プレート電極1
1bとガードリング領域24との間に寄生容量C9が存
在し、そして、ガードリング領域24とプレート電極1
2bとの間に寄生容量C10が存在する。これらの寄生
容量C7〜C10による直列回路によって、ドレイン用
金属電極15とソース用金属電極14との間に印加され
る電圧を分圧し、ガードリング領域23、24およびプ
レート電極11bの電位を設定している。少なくとも、
室温状態ではそのように考えても支障はない。
【0024】この構成において、第1の従来例と同様に
高温バイアス試験を行うと、封止用樹脂19が半絶縁状
態となり、その結果、表面保護膜18表面が600
(V)と0(V)との中間電位を持つことになる。その
中間電位が約100(V)という低い電位になったとす
れば、封止用樹脂19とプレート電極11bとの間に寄
生容量C11が存在するため、例えば、室温であれば約
300(V)になるプレート電極11bの電位が約20
0(V)まで低下するようなことが起こる。すると、ガ
ードリング領域23と24との間にP型反転層30が生
じて、ガードリング領域23と24との間が導通し、高
耐圧半導体装置の耐圧が低下する。
【0025】本発明はかかる諸点に鑑みてなされたもの
であり、その主な目的は、高温で使用してもドレイン・
ソース間の耐圧が劣化しない高信頼性の高耐圧半導体装
置を提供することにある。
【0026】
【課題を解決するための手段】本発明による第1の高耐
圧半導体装置は、第1導電型の半導体基板上に形成され
た第2導電型の半導体領域と、前記半導体領域の中央部
に形成された第2導電型のドレイン拡散領域と、前記ド
レイン拡散領域から離間し且つ前記ドレイン拡散領域を
包囲するように前記半導体領域内に形成された第1導電
型のボディ拡散領域と、前記ボディ拡散領域内に形成さ
れた第2導電型のソース拡散領域と、前記ボディ拡散領
域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極と、前記ボディ拡散領域と前記
ドレイン拡散領域との間に位置する前記半導体領域の上
に形成されたフィールド絶縁膜と、前記ドレイン拡散領
域と電気的に接続された金属電極と、前記ドレイン拡散
領域から離間し且つ基板法線方向から見て前記ドレイン
拡散領域を包囲するように前記フィールド絶縁膜上にフ
ローティング状態で形成された複数のプレート電極と、
前記ゲート絶縁膜および前記フィールド絶縁膜と前記複
数のプレート電極との上に形成された層間絶縁膜とを備
え、前記ドレイン拡散領域は、基板法線方向からみて略
円形の平面形状を有し、前記複数のプレート電極は、前
記ドレイン拡散領域を中心として同心円となるような環
状の平面形状を有しており、前記金属電極は、前記複数
のプレート電極のそれぞれの上に層間絶縁膜を介して形
成された複数の環状金属電極を前記金属電極の前記一部
として有しており、当該複数の環状金属電極のそれぞれ
は、前記ドレイン拡散領域と電気的に接続されており、
前記複数のプレート電極のそれぞれは、当該複数のプレ
ート電極のそれぞれの直上に存する前記複数の環状金属
電極のそれぞれと互いに容量結合している。
【0027】ある実施形態において、前記ドレイン拡散
領域は、基板法線方向からみて略円形の平面形状を有
し、前記ボディ拡散領域および前記ソース拡散領域は、
それぞれ、前記ドレイン拡散領域を中心として同心円と
なるような環状の平面形状を有している。
【0028】ある実施形態において、前記ドレイン拡散
領域は、基板法線方向からみて略円形の平面形状を有
し、前記複数のプレート電極は、前記ドレイン拡散領域
を中心として同心円となるような環状の平面形状を有し
ており、前記金属電極は、前記複数のプレート電極のそ
れぞれの上に層間絶縁膜を介して形成された複数の環状
金属電極を前記金属電極の前記一部として有しており、
当該複数の環状金属電極のそれぞれは、前記ドレイン拡
散領域と電気的に接続されている。
【0029】ある実施形態において、前記複数の環状金
属電極のうちの少なくとも1つは、当該環状金属電極と
容量結合しているプレート電極よりも狭い横幅を有す
る。
【0030】ある実施形態において、前記金属電極は、
前記複数のプレート電極のうちの最も前記ドレイン拡散
領域寄りに位置するプレート電極の上面の全てを前記層
間絶縁膜を介して覆っている部分を有している。
【0031】ある実施形態において、前記複数の環状金
属電極のそれぞれの横幅は、前記ドレイン拡散領域から
離れるほど狭くなっている。
【0032】本発明による第2の高耐圧半導体装置は、
第1導電型の半導体基板上に形成された第2導電型の半
導体領域と、前記半導体領域の中央部に形成された第2
導電型のドレイン拡散領域と、前記ドレイン拡散領域か
ら離間し且つ前記ドレイン拡散領域を包囲するように前
記半導体領域内に形成された第1導電型のボディ拡散領
域と、前記ボディ拡散領域内に形成された第2導電型の
ソース拡散領域と、前記ボディ拡散領域上に形成された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲー
ト電極と、前記ボディ拡散領域と前記ドレイン拡散領域
との間に位置する前記半導体領域の上に形成されたフィ
ールド絶縁膜と、前記ドレイン拡散領域と電気的に接続
された金属電極と、前記ドレイン拡散領域から離間し且
つ基板法線方向から見て前記ドレイン拡散領域を包囲す
るように前記フィールド絶縁膜上にフローティング状態
で形成された複数のプレート電極と、前記ゲート絶縁膜
および前記フィールド絶縁膜と前記複数のプレート電極
との上に形成された層間絶縁膜とを備え、前記金属電極
の一部は、前記プレート電極のそれぞれの上に位置する
前記層間絶縁膜上に延在しており、前記金属電極の一部
と前記複数のプレート電極のそれぞれとは、互いに容量
結合しており、前記複数のプレート電極のそれぞれの
下に位置する前記半導体領域の上部に、第1導電型の複
数のガードリング領域が形成されている。
【0033】ある実施形態において、前記複数のプレー
ト電極のそれぞれの下に位置する前記半導体領域の上部
に、第1導電型の複数のガードリング領域が形成されて
おり、前記複数のガードリング領域は、前記ドレイン拡
散領域を中心として同心円となるような環状の平面形状
を有している。
【0034】ある実施形態において、前記半導体領域を
包囲する第1導電型の分離拡散領域をさらに有し、前記
半導体領域が接合分離されている。
【0035】ある実施形態において、前記半導体領域を
包囲する分離用の絶縁膜をさらに有し、前記半導体領域
が絶縁分離されている。
【0036】ある実施形態において、さらに、前記第1
導電型の半導体基板上に形成された絶縁層を有し、前記
第2導電型の半導体領域は、前記半導体基板上に形成さ
れた前記絶縁層上に形成されている。
【0037】ある実施形態において、前記金属電極およ
び前記層間絶縁膜の上に形成された表面保護膜と、前記
表面保護膜上に形成された封止樹脂部とをさらに有す
る。
【0038】
【発明の実施の形態】以下、図面を参照しながら、本発
明による実施形態を説明する。以下の図面においては、
説明の簡潔さのため、実質的に同一の機能を有する構成
要素を同一の参照符号で示す。以下の実施形態では、1
00V以上(例えば、500〜800V)の耐圧を有す
る高耐圧半導体装置に焦点を合わせて説明する。なお、
本発明は、以下の実施形態に限定されない。 (実施形態1)図1から図3を参照しながら、実施形態
1にかかる高耐圧半導体装置を説明する。図1は、本実
施形態の高耐圧半導体装置の断面構造を模式的に示す断
面斜視図であり、図1に示した高耐圧半導体装置は、P
N接合分離技術を用いて構成されている。なお、図1に
おいては、本実施形態の構成を見やすくするために、半
導体チップの最上層となる表面保護膜およびそれをモー
ルドする封止用樹脂は省略している。また、電極10
a、11a、12aの周辺に位置する層間絶縁膜9も省
略している。
【0039】本実施形態の高耐圧半導体装置は、P型の
半導体基板1と、半導体基板1に低濃度N型不純物が導
入されて形成された半導体領域2と、半導体領域2の中
央部に高濃度N型不純物が導入されて形成されたドレイ
ン拡散領域6と、ドレイン拡散領域6から離間し且つド
レイン拡散領域6を包囲するように半導体領域2内にP
型不純物が導入されて形成されたボディ拡散領域4と、
ボディ拡散領域4内に高濃度N型不純物が導入されて形
成されたソース拡散領域5とを有している。なお、半導
体領域2は、P型不純物が導入されて形成された分離拡
散領域3によって、素子分離(PN接合分離)されてい
る。
【0040】ボディ拡散領域4上には、厚さが薄い酸化
膜(ゲート絶縁膜)7が形成されており、ゲート絶縁膜
7の上には、ドープドポリシリコンからなるゲート電極
10aが形成されている。ボディ拡散領域4とドレイン
拡散領域6との間に位置する半導体領域2の上には、厚
さが厚い酸化膜(フィールド絶縁膜)8が形成されてい
る。フィールド絶縁膜8上には、ドレイン拡散領域6か
ら離間し且つ基板法線方向から見てドレイン拡散領域6
を包囲するように複数のプレート電極11a、12aが
形成されている。プレート電極11a、12aは、それ
ぞれ、電気的にフローティング状態になっており、ドー
プドポリシリコンから構成されている。なお、図1には
示していないが、酸化膜7、8および電極10a、11
a、12a上には、酸化膜または窒化膜などから構成さ
れた層間絶縁膜9が形成されている。
【0041】ボディ拡散領域4には、ボディ用金属電極
13が接続されており、そして、ソース拡散領域5に
は、ソース用金属電極14が接続されている。また、ド
レイン拡散領域6には、ドレイン用金属電極15が接続
されており、ドレイン用金属電極15の一部(15−
1、15−2)は、プレート電極11a、12aのそれ
ぞれの上に位置する層間絶縁膜(図示せず)上に延在し
ており、金属電極15の一部(15−1、15−2)と
プレート電極11a、12aのそれぞれとは、互いに容
量結合している。なお、ドレイン用金属電極15の一部
15−1、15−2は、連結部15−3およびドレイン
用金属電極本体(15)を介して、ドレイン拡散領域6
に電気的に接続されている。図1では省略しているが、
金属電極13、14、15(15−1〜15−3)を覆
うように層間絶縁膜(図2中の9)上に表面保護膜(図
2中の18)が形成されており、そして、その上をモー
ルドする封止用樹脂(図2中の19)が形成されてい
る。
【0042】図1に示すように、本実施形態の高耐圧半
導体装置は、半導体基板1上の半導体領域をP型の分離
拡散領域3で包囲することによって、周辺デバイスと電
気的に分離されたN型の半導体領域2(デバイス形成用
の島)を有している。その半導体領域2のほぼ中央に
は、N型のドレイン拡散領域6が形成されており、半導
体領域2の周縁に位置する分離拡散領域3の近傍には、
それに沿ってボディ拡散領域4が形成されており、更に
そのボディ拡散領域4内には、高濃度N型のソース拡散
領域5が形成されている。したがって、ボディ拡散領域
4およびソース拡散領域5は、ドレイン拡散領域6から
離間され、それを包囲する環状の平面形状を有してい
る。
【0043】なお、高耐圧特性を高めるためには、局部
的な電界集中を避けることが重要であり、ボディ拡散領
域4およびソース拡散領域5を円環状にするのが理想で
ある。このため、本実施形態では、円環状の構成にして
いるが、これに限定されない。角部を鈍角とした多角形
の環状のものであっても、楕円の環状にしたものであっ
ても円環状のものに近い高耐圧特性を得ることができ
る。
【0044】また、ドレイン拡散領域6の平面形状は、
ボディ拡散領域4に対応した形状にするのが高耐圧特性
を得る上で得策であり、平面形状を円形にするのが理想
であるため、本実施形態では、ドレイン拡散領域6の平
面形状を円形にしている。ただし、これに限定されず、
略円形であってもよい。例えば、角部を鈍角した多角形
の環状であっても良いし、楕円形状であっても良い。
【0045】すなわち、ドレイン拡散領域6の平面形状
を円形とし、それを同心円とした円環状となるようにボ
ディ拡散領域4を形成するのが理想であるが、それらが
類型の関係にあれば殆ど問題とはならない。例えば、ボ
ディ拡散領域4の平面形状を円環状とし、ドレイン拡散
領域6の平面形状を多角形とする関係であっても、半導
体装置の高耐圧特性が幾分低下する程度で、実質的な差
異は生じない。
【0046】さらに、分離拡散領域3の平面形状は、ボ
ディ拡散領域4の平面形状と必ずしも一致させる必要性
はなく、ボディ拡散領域4が円環状またはその類型を成
していれば、半導体領域2の平面形状が四角形となるよ
うに半導体領域2を分離拡散領域3で包囲しても構わな
い。
【0047】本実施形態における半導体領域2は、P型
の半導体基板1上にN型のエピタキシャル層を成長させ
て構成しても良いし、P型の半導体基板1に選択的にN
型ウエルを形成し、そのN型ウエルを半導体領域2とし
て活用しても良い。なお、そのN型ウエルを半導体領域
2として活用する場合には、P型の分離拡散領域3に相
当するものは必ずしも必要ではない。また、本実施形態
における半導体領域2は、低濃度N型不純物を導入して
構成するものであり、P型の半導体基板1とN型の半導
体領域2との界面に高濃度N型の埋込拡散層が存在しな
いものを前提としている。しかし、ドレイン拡散領域6
直下の界面のみに局部的に高濃度N型の埋込拡散領域
(図示せず)を設けても構わない。その場合は、局部的
に設けた埋込拡散領域と半導体基板1のPN接合でブレ
ークダウン現象を起こさせて、絶縁ゲート型トランジス
タのドレインに印加される印加電圧を制限することがで
き、静電気、電源サージ、落雷等によるサージに対する
耐圧を高めることができる。
【0048】以上に説明した耐圧は、高耐圧半導体装置
の初期耐圧に関するものである。以下に、高温バイアス
状態における寿命試験であってもその初期耐圧を維持す
ることができる動作原理について説明する。
【0049】図1に加えて、図2および図3も参照しな
がら、説明を続ける。図1〜図3に示した構成は、高耐
圧特性を得る上で理想的な構造を有するものを例示して
いる。つまり、半導体領域2の中心部に形成されるドレ
イン拡散領域6は円形状をしており、それを中心にそれ
と同心円になるような円環状の分離拡散領域3が形成さ
れ、それに合わせてボディ拡散領域4およびソース拡散
領域5も円環状に形成されている。そして、ドレイン拡
散領域6寄りのボディ拡散領域4上を覆う酸化膜(ゲー
ト酸化膜)7は薄い膜厚で形成され、ドレイン拡散領域
6寄りの半導体領域2上には厚い膜厚の酸化膜(フィー
ルド酸化膜)8が形成されており、そのゲート酸化膜7
上にゲート電極10aが形成されている。そのゲート電
極10aは、ボディ拡散領域4の形状に合わせて円環状
の平面形状を成しており、不純物がドープされているこ
とによって導電性を有するものである。
【0050】プレート電極11aおよび12aは、膜厚
の厚い酸化膜(フィールド酸化膜)8上に互いに離間し
て形成されており、そして、円形状のドレイン拡散領域
6を中心として同心円になるような円環状の平面形状を
有している。プレート電極11aおよび12aは、不純
物がドープされたポリシリコンから構成されており、導
電性を有している。
【0051】プレート電極11a上には、層間絶縁膜9
を介して環状の金属電極15−1が配置されており、一
方、プレート電極12a上には、層間絶縁膜9を介して
環状の金属電極15−2が配置されている。それらは金
属製の連結部(結合部)15−3によってドレイン用金
属電極15に電気的に接続されている。環状の金属電極
15−1、15−2は、その下層に位置するプレート電
極11aまたは12aの平面形状と同じかその類型にす
ると良い。
【0052】ボディ用金属電極13、ソース用金属電極
14、ドレイン用金属電極15および層間絶縁膜9の上
は、表面保護膜18によって被覆されて、半導体チップ
の表面は保護されている。更にその上は封止用樹脂19
によってモールドされている。表面保護膜18は、例え
ば、シリケートガラスまたはポリイミドから構成されて
おり、封止用樹脂19は、例えば、ノボラックエポキシ
樹脂などから構成されている。
【0053】図2に示すように、プレート電極11aと
半導体領域2との間には寄生容量Ca1が存在し、プレ
ート電極12aと半導体領域2との間には寄生容量Ca
2が存在している。また、プレート電極11aと金属電
極15−1との間には、寄生容量Cb1が存在してお
り、プレート電極12aと金属電極15−2との間に
は、寄生容量Cb2が存在している。そして、金属電極
15−1と封止用樹脂19との間には寄生容量Cc1が
存在し、金属電極15−2と封止用樹脂19との間には
寄生容量Cc2が存在している。なお、金属電極15−
1、15−2には、ドレイン用金属電極15の印加電圧
600(V)が印加されるため、寄生容量Cc1、Cc
2は、プレート電極11a、12aにまで影響を及ぼさ
ない。したがって、寄生容量Ca1、Ca2、Cb1、
Cb2の影響について考えれば良い。
【0054】プレート電極11aの電位は、その直下に
位置する部分の半導体領域2の電位とドレイン電圧60
0(V)との電位差を、Ca1とCb1との直列回路で
分圧した電位となる。また、プレート電極12aの電位
は、その直下に位置する部分の半導体領域2の電位とド
レイン電圧600(V)との電位差を、Ca2とCb2
との直列回路で分圧した電位となる。このことを前提と
して以下説明を続ける。
【0055】半導体領域2と半導体基板1との界面に高
濃度N型の埋込拡散領域を設けない本実施形態の高耐圧
半導体装置の場合、いわゆるリサーフと呼ばれる技術を
活用して初期耐圧を確保する。その原理を次に説明す
る。
【0056】通常、ソース拡散領域5、ボディ拡散領域
4、分離拡散領域3および半導体基板1は0(V)に
し、ドレイン用金属電極15に動作に必要なドレイン電
圧を与える。そのドレイン電圧を0(V)から徐々に上
げてゆくと、まだそのドレイン電圧が低い時には、P型
のボディ拡散領域4とN型の半導体領域2とのPN接合
による空乏層は、ボディ拡散領域4から半導体領域2に
向けて四方八方に伸びる。それと同様に、分離拡散領域
3とのPN接合からも、半導体基板1とのPN接合から
も伸びてゆく。そして、ボディ拡散領域4直下におい
て、半導体基板1から上に伸びる空乏層および分離拡散
領域3から伸びる空乏層と、ボディ拡散領域4から下に
伸びる空乏層とが何れぶつかりあうようになる。更にド
レイン電圧を上昇させると、今度はドレイン拡散領域の
方向に向かって伸びるようになる。そして、その空乏層
がドレイン拡散領域6のような高濃度N型拡散領域に突
き当たると、ブレークダウン現象を起こすが、電圧の印
加によって空乏層が横方向に伸び続ける間は耐圧を確保
することができる。このように、PN接合で生じる空乏
層を横方向に広げさせて、半導体装置の耐圧を確保する
技術をリサーフ技術と呼んでいる。この技術によれば、
半導体領域の厚みが小さくても、横方向の距離を確保す
れば高耐圧特性を得ることができる。
【0057】図2に示した構成では、ドレイン用金属電
極15に600(V)の電圧を与えても、図2における
ドレイン拡散領域6の近傍では空乏化されないように、
ボディ拡散領域4とドレイン拡散領域6との距離を確保
した高耐圧のデバイス設計がなされている。そして、こ
の構成においては、空乏層内ではPN接合からの距離に
依存して電位が変化し、まだ空乏化されていない部分内
では同電位となる。これらのことから、図2に示した構
成においては、ドレイン拡散領域6に一番近いプレート
電極12a直下に位置する部分の半導体領域2の電位
は、ドレイン電圧よりも幾分下がる程度であり、約50
0(V)程度になる。また、ボディ拡散領域4とドレイ
ン拡散領域6との中央よりもボディ拡散領域4寄りのプ
レート電極11a直下に位置する半導体領域2の部分の
電位は、ドレイン電圧600(V)の半分より少なめの
電位となり、約240(V)になる。
【0058】これらを基にして、前述したプレート電極
11aの電位を検証すると、その電位は、プレート電極
11a直下の半導体領域2部分の電位(約240V)
と、金属電極15−1の電圧600(V)との電位差
を、Ca1とCb1の直列回路で分圧した電位となるの
で、約420(V)となる。また、プレート電極12a
の電位を検証すると、その電位は、その直下の半導体領
域2部分の電位(約500V)と金属電極15−2の電
圧600(V)との電位差を、Ca2とCb2の直列回
路で分圧した電位となるので、約550(V)となる。
【0059】これと同じ条件での電位分布の概念図を図
3に示す。図3では、ドレイン用金属電極15に600
Vを印加した場合のポテンシャル分布を、100V、2
00V、300V、400V、500V、600Vの等
電位線を破線で表している。なお、図3に示した電位分
布は、本願発明者が行ったシミュレーションの結果と同
様の傾向を示している。
【0060】図3から理解できるように、酸化膜8と半
導体領域2との界面では、半導体領域2のほぼ全域に渡
って酸化膜8側が高電位になるため、高温バイアス試験
をしても、従来例のように負の可動電荷が発生しない。
それゆえ、P型反転層の発生を防止することができ、高
温バイアス試験で初期耐圧が劣化する心配を取り除くこ
とができる。
【0061】本実施形態では、複数のプレート電極(1
1a、12a)のそれぞれの直上の層間絶縁膜9上にま
でドレイン用金属電極15を延在させて、プレート電極
(11a、12a)と金属電極(15−1、15−2)
とを容量結合させているため、プレート電極(11a、
12a)とその直上の金属電極(15−1、15−2)
との間の寄生容量と、そのプレート電極(11a、12
a)直下の半導体領域2との間の寄生容量との直列回路
で分圧された電圧によって、そのプレート電極(11
a、12a)の電位を決定することができ、表面保護膜
18以上の上層の影響を殆ど受けないようにすることが
できる。その結果、フローティング状態の各プレート電
極(11a、12a)に半導体領域2よりも高い電位を
安定して与えることができ、高温バイアス信頼性試験に
おいてもソース・ドレイン間耐圧が劣化しない高耐圧半
導体装置を実現することができる。
【0062】上述した本実施形態の構成では、プレート
電極11a、12aの横幅と金属電極15−1、15−
2の横幅とを等しくしている。この構成においては、C
a1とCb1の直列回路によってほぼ1/2の分圧を行
うので、プレート電極11aの電位と、その直下に位置
する部分の半導体領域2の電位との差が約180(V)
となる。場合によっては、その差電圧が大きいために、
ゲート電極10a寄りのプレート電極11a端部の近傍
で電界集中が大きくなり、初期耐圧が十分に確保できな
い問題が生じるおそれがある。そこで、この問題を回避
すべく、プレート電極と半導体領域との電位差を小さく
するように、以下の実施形態2のような改変を行っても
よい。 (実施形態2)図4は、実施形態2にかかる高耐圧半導
体装置の断面構造を模式的に示している。本実施形態で
は、上記実施形態1と異なり、金属電極15−1、15
−2の横幅がプレート電極11a、12aの1/2倍に
なるように構成されている。実施形態2の高耐圧半導体
装置を実施形態1のものと同様に検証すると、本実施形
態の構成においては、プレート電極11a直下に位置す
る部分の半導体領域2の電位(約240V)と、金属電
極15−1の電圧600(V)との電位差を、Ca1と
Cb1の直列回路で分圧したものがプレート電極11a
と半導体領域2との電位差(約120V)となるため、
プレート電極11aは約360(V)となる。また、プ
レート電極12aの電位を検証すると、その電位は、そ
の直下の半導体領域2部分の電位(約500V)と金属
電極15−2の電圧600(V)との電位差を、Ca2
とCb2の直列回路で分圧した電位となるため、約53
0(V)となる。
【0063】これと同じ条件での電位分布の概念図を図
4に示す。図4中の破線は、等電位線を表している。な
お、図4に示した電位分布は、本願発明者が行ったシミ
ュレーションの結果と同様の傾向を示している。
【0064】図4から理解できるように、酸化膜8と半
導体領域2との界面では、半導体領域2のほぼ全域に渡
って酸化膜8側が高電位になる。その結果、P型反転層
の発生を防止して高温バイアス試験での耐圧劣化を防止
することができる。しかも、金属電極15−1、15−
2の横幅をプレート電極11a、12aと等しくした上
記実施形態1の実験結果に比べると、環状の金属電極1
5−1、15−2の横幅を1/2倍した本実施形態の実
験結果の方が、プレート電極11aのゲート電極10a
寄り端部における電界集中を緩和することができること
がわかった。具体的には、上記実施形態1の例に比べて
約200(V)大きい初期耐圧が本実施形態の構成で得
られ、初期耐圧は約700(V)となった。
【0065】本実施形態では、プレート電極(11a、
12a)と環状金属電極(15−1、15−2)との容
量結合よりも、プレート電極(11a、12a)と半導
体領域2との容量結合の方を大きくすることができるた
め、プレート電極(11a、12a)とその直下の半導
体領域2との電位差を小さくすることができ、その結
果、ボディ拡散領域近傍での電界集中を緩和することが
でき、初期耐圧を十分に確保することができる。しか
も、その耐圧は高温バイアス試験においても劣化しな
い。
【0066】実施形態1および2において本願発明者が
行った実験で使用した条件を示すと、P型の半導体基板
1は、抵抗率50Ω・cmのものを使用し、N型の半導
体領域2は、抵抗率5Ω・cmで厚み15μmとし、膜
厚の厚い酸化膜(フィールド酸化膜)8の厚みは2μm
とした。そして、層間絶縁膜9は、1.2μm厚のCV
D膜と、8.5wt%のリンを含んだ1.8μm厚のC
VD膜とを積層した2層構造とした。また、表面保護膜
18は、4.0wt%のリンを含んだ0.5μm厚のC
VD膜と、1.0μmの窒化膜とを積層した2層構造の
ものを用いた。これらの条件の下での実験により、高温
バイアス試験においてソース・ドレイン間耐圧が劣化し
ない良好な結果が得られた。
【0067】なお、実施形態2においては、環状の金属
電極15−1、15−2は、その直下に位置するプレー
ト電極11a、12aの1/2の横幅としたが、半導体
装置に要求される耐圧が低め(例えば、500V程度の
もの)であれば、少し太め(例えば、2/3倍)の横幅
であれば良いし、逆に高めの耐圧が要求されるのであれ
ば、少し細め(例えば、1/4倍)の横幅に設定すれば
良い。
【0068】上述の実施形態2の構成は、如何なる状況
でも表面保護膜18の絶縁性を確保することができると
いう前提に立ったものであり、金属電極15−1、15
−2の横幅をプレート電極11a、12aの横幅に対し
て一律に(1/2倍と)狭くされている。しかし、この
構成の場合、仮に表面保護膜18の欠陥が生じて絶縁性
が損なわれた時、高電位側のプレート電極12aがその
影響を受け易くなるという不都合が生じるおそれがあ
る。そこで、この不都合を回避すべく、以下の実施形態
3のような改変を行ってもよい。 (実施形態3)図5は、実施形態3にかかる高耐圧半導
体装置の要部断面構造を模式的に示している。本実施形
態では、上記実施形態2と異なり、プレート電極に対す
る金属電極との容量結合と、半導体領域2との容量結合
との割合をプレート電極毎に異ならせた構成にしてい
る。この構成によって、表面保護膜18の絶縁性が損な
われた場合でも、高電位側のプレート電極12aへの影
響を小さくすることが可能となる。
【0069】図5に示した構成においては、環状の金属
電極15−1の横幅をプレート電極11aの1/2幅に
した上で、環状の金属電極15−2の横幅を広くしてい
る。つまり、最もドレイン拡散領域6寄りに位置するプ
レート電極12aの上面の全てを層間絶縁膜9を介して
覆うように、環状の金属電極15−2の横幅を広くした
構成にしている。その他の点については、上記実施形態
1および2と同じであるため、説明を省略する。
【0070】本実施形態のように、環状の金属電極15
−2の横幅を下層部に位置するプレート電極12aの横
幅よりも広くしても、プレート電極12aと金属電極1
5−2との間の寄生容量Cb2の値はほとんど変わらな
いため、実質的に上記実施形態と同様な作用・効果を得
ることができる。
【0071】また、図5における金属電極15−2の横
幅を更に広げてドレイン用金属電極15と一体化させ
て、図6に示すような円盤状の平面形状を有する金属電
極15−4にしても、上記実施形態と同様な作用・効果
を得ることができる。なお、図6は、図5に示した構成
の改変例であり、円盤状の金属電極15−4と、P型の
ガードリング領域23、24とを設けたこと以外は、図
5に示した構成と同じである。P型のガードリング領域
23、24の働きについては後述する。なお、図6にお
いてP型のガードリング領域23、24を設けない構成
にすることも可能である。
【0072】図6に示した構成では、フローティング状
態のプレート電極12aの上層を金属電極15−4で完
全に覆っているため、表面保護膜18に欠陥が生じて絶
縁不良状態になったとしても、ドレイン用金属電極から
金属電極15−4にドレイン電圧が与えられるため、絶
縁不良の影響は金属電極15−4で遮断され、下層部に
在るプレート電極12aやその直下に位置する半導体領
域2部分に悪影響を与えない。
【0073】一方、ボディ拡散領域4寄りに形成された
フローティング状態のプレート電極11aは、半導体領
域2との間の寄生容量Ca1と、環状の金属電極15−
1との間の寄生容量Cb1との直列回路による分圧で電
位が決まる。そして、金属電極15−1の横幅がプレー
ト電極の横幅の1/2となっているため、Ca1/Cb
1が約2倍の状態であり、プレート電極11aの電位
は、その直下の半導体領域2部分の電位より少し高めに
設定される。従って、半導体領域2の表面にP型反転層
が生じることは無く、それゆえ、高温バイアス試験のよ
うな寿命試験を行っても、耐圧の劣化は生じない。ま
た、半導体領域2表面の電位が金属電極15−1と15
−2(または15−4)によって段階的に下げられるた
め、局部的な電界集中は避けられ、高い初期耐圧が得ら
れる。
【0074】なお、表面保護膜18に欠陥が生じた場合
でも、環状の金属電極15−1は、ドレイン用金属電極
15に接続されているため、絶縁不良の影響を受けずに
ドレイン電圧の電位を維持することができる。また、絶
縁不良によって金属電極15−1の周辺部が導電性を持
つと、その導電性を持った部分がドレイン電圧と同じ電
位となり、その結果、寄生容量Cb1が等価的に大きく
なって、プレート電極11aの電位が多少高めに設定さ
れる。即ち、ストレスの影響を受け易い表面保護膜18
が絶縁不良を起こしても、その絶縁不良が程度の小さな
ものであれば、信頼性に殆ど影響しない高信頼性の高耐
圧半導体装置を実現することができる。
【0075】上述した実施形態(図1や図5など)で
は、2つのフローティング状態のプレート電極(11
a、12a)を用いた例で説明したが、これに限定され
ない。例えば、プレート電極を更に増やして3つや4つ
とし、その上層にそれぞれ環状の金属電極を設けること
も可能である。また、その複数の金属電極の横幅をドレ
イン拡散領域6から離れるごとに段階的に狭くすれば、
電界集中をより緩和することができ、高い初期耐圧を確
保できる他、表面保護膜の絶縁不良に対する影響をより
受けにくくすることができる。つまり、このような構成
の場合、ドレイン拡散領域6から遠ざかるほどプレート
電極と半導体領域2との容量結合が大きくなる結果、半
導体領域との電位差が小さくなるため、半導体領域の全
域に渡って電界集中を軽減することができ、初期耐圧を
高くすることができる。しかも、その耐圧は高温バイア
ス試験においても劣化しない。
【0076】図7は、図6に示した構成の改変例の平面
構成を模式的に示している。図7中のX−X’線に沿っ
た断面構成(ソース・ドレイン間の断面構造)は、図6
中のプレート電極11a、12aの間にさらにプレート
電極11a’を設け、且つプレート電極11a’の上方
に環状の金属電極15−1’を設けた構成に対応する。
また、ソース金属電極14とボディ金属電極13を互い
に接続してソース・ボディ共通金属電極14−1として
いる。これら以外の点は、図6に示した構成と同様であ
る。なお、図面を見やすくするため、金属電極とプレー
ト電極のみを表示している。
【0077】図7に示した構成において、ドレイン金属
電極用ボンディングパッド121をドレイン金属電極1
5内に配置し、そして、ソース・ボディ金属電極用ボン
ディングパッド122をソース・ボディ共通金属電極1
4−1内に配置している。なお、ボンディングパッド1
21または122は、パッド部となる領域の金属電極上
の表面保護膜18を除去することによって、金属電極を
露出させたものである。
【0078】また、図7に示した構成では、単位面積あ
たりのゲート幅を大きくとるために、ドレインおよびソ
ースの形状が指形状となるようにしている。なお、ドレ
イン、ソースの指形状をさらに複数個設けた櫛形状にし
てもよい。図7に示した構成によれば、ドレインおよび
ソースの形状が指形状(または櫛形状)にされているの
で単位面積あたりのゲート幅を大きくとることができ
る。このため、数百mA〜数十Aの大電流での使用する
ことができ、かつ、高温バイアス試験においても、耐圧
が劣化しない高耐圧パワートランジスタを実現すること
ができる。
【0079】さらに、他の改変を行うことも可能であ
る。上記実施形態では、金属電極15の一部(15−1
等)を円環状にしたが、図8に示すように、金属電極1
5の一部が、基板法線方向から見て放射状となるように
構成してもよい。すなわち、金属電極15の一部とプレ
ート電極11a、11a’、12aとが交差するように
した金属電極15にしてもよい。このような構成にして
も、上記実施形態と同様に、高温バイアス試験時に負の
可動電荷の発生を防止することができ、初期耐圧の劣化
を抑制することができる。なお、図8に示すような円形
に限らず、図9に示すような略楕円(またはトラック
状)の形状にしてもよい。 (実施形態4)次に、図10を参照しながら、実施形態
4にかかる高耐圧半導体装置を説明する。図10は、本
実施形態の高耐圧半導体装置の要部断面構造を模式的に
示している。本実施形態は、誘電体分離構造を有してい
る点において、PN接合分離構造を有する上記実施形態
と異なる。同様の点については、説明の簡潔化を図るた
め省略する。
【0080】本実施形態の高耐圧半導体装置は、誘電体
分離法を用いて半導体領域2の周辺を絶縁物で完全に包
囲した構造を有している。すなわち、P型の半導体基板
1上に形成された張り付け用酸化膜20の上に半導体領
域2が形成され、半導体領域2の周辺にトレンチ溝が形
成され、そのトレンチ溝内に分離用酸化膜21とポリシ
リコン層22とが埋設された構成となっている。
【0081】次に、この構成の動作を説明する。通常
は、ボディ用金属電極13及びソース用金属電極14と
半導体基板1を接地電位とし、ドレイン用金属電極15
に正の電圧を印加し、ゲート電極10aに約10(V)
の制御電圧を与えて動作させる。それゆえ、500V〜
800Vのような高電圧における耐圧を考える場合に
は、ゲート電極10aの電位は、接地電位とほぼ等しい
と考えても支障はない。
【0082】図10に示した構成において、ドレイン電
圧を徐々に上昇させると、ボディ拡散領域4と半導体領
域2とのPN接合で発生する空乏層は、ボディ拡散領域
4から横方向にも下方向にも広がる。その広がりが下方
の張り付け用酸化膜20まで達すると、横方向のドレイ
ン拡散領域6に向かって広がる。ドレイン電圧の大きさ
に応じて空乏層の広がりが変動する間は、高耐圧半導体
装置の耐圧は維持され、その空乏層がドレイン拡散領域
6のような高濃度N型不純物の領域にぶつかると、ブレ
ークダウン現象が起きる。
【0083】このように、半導体領域2の分離方法を変
更した本実施形態の構成においても、上述した実施形態
1の構成と同様にリサーフ技術を適用することができ
る。また、半導体領域2上の構造を上記実施形態2また
は3と同じようにすれば、同様に耐圧に関する信頼性
(特に、高温バイアスによる寿命試験)をより向上させ
ることができる。本実施形態のような誘電体分離構造を
採用した場合、半導体領域2と半導体基板1との間の寄
生容量が極めて小さくすることができるため、高周波特
性または高速スイッチング特性と高耐圧特性との両方を
満足する半導体装置を実現することができるため利点が
大きい。 (実施形態5)次に、図11を参照しながら、実施形態
5にかかる高耐圧半導体装置を説明する。図11は、本
実施形態の高耐圧半導体装置の要部断面構造を模式的に
示している。本実施形態の高耐圧半導体装置は、図4に
示した実施形態2の構成におけるプレート電極11a、
12aの直下に位置する半導体領域2に、ガードリング
領域23および24が付加された構成を有している。他
の点については、実施形態2の構成と同様であり、説明
の簡潔化を図るため省略する。
【0084】本実施形態の構成においては、ボディ拡散
領域4とドレイン拡散領域6との間に位置する半導体領
域2内にP型不純物を拡散することによってガードリン
グ領域23と24とが形成されている。ガードリング領
域23は、プレート電極11a直下に位置し、一方、ガ
ードリング領域24は、プレート電極12a直下に位置
している。P型のガードリング領域23、24は、ドレ
イン拡散領域6を中心として、基板法線方向から見た平
面形状が同心円となるような円環状の形状を成してい
る。
【0085】ボディ拡散領域4とドレイン拡散領域6と
の間にガードリング領域23、24を形成した場合、P
型のボディ拡散領域4とN型の半導体領域2とのPN接
合で生じる空乏層が横方向に広がる時、ガードリング領
域23や24から広がる空乏層とくっつき合って、空乏
層全体の曲率を大きくすることができ、その結果、電界
集中を緩和して初期耐圧を大幅に向上することができ
る。
【0086】本実施形態においては、プレート電極11
a、12aの電位は、ドレイン用金属電極15との間の
寄生容量Cb1、Cb2と、ガードリング領域23、2
4表面との間の寄生容量Ca1、Ca2との直列回路に
よって決定されるため、プレート電極11a及び12a
の電位を、ガードリング領域23、24の表面電位や半
導体領域2の表面電位よりも高電位に設定することがで
きる。その結果、半導体領域2表面より酸化膜8側の電
位を高くすることができ、高温バイアス試験時にN型の
半導体領域2の表面にP型反転層が生じることを防止す
ることができるため、ソース・ドレイン間の耐圧が劣化
しないような優れた信頼性を得ることができる。
【0087】なお、図11に示した構成に対し、次のよ
うな改変を行うことも可能である。図12は、図11に
示した構成の改変例を示しており、半導体領域2を誘電
体分離した構造を有している。より詳細に説明すると、
図12に示した高耐圧半導体装置は、P型の半導体基板
1上に張り付け用酸化膜20が形成され、且つ、その上
にN型の半導体領域2が配置されたSOI基板と、当該
SOI基板に分離用溝が形成され、その分離用溝に分離
用酸化膜21及びポリシリコン層22が埋設された構造
を有している。半導体領域2が誘電体分離されている点
以外は、図11に示した構成と基本的には変わらないた
め、同様の点については、説明を省略する。
【0088】誘電体分離構造を採用した場合にも、PN
接合分離構造と同じようにリサーフ技術を活用できるこ
とは、上記実施形態4で説明した通りであり、図12に
示した構成の耐圧特性は、図11に示した構成のものと
ほぼ同等となる。したがって、誘電体分離構造を採用す
ることによって、高耐圧特性の信頼性と高周波特性の両
方を満足する高耐圧半導体装置を実現することができ
る。
【0089】さらに、図12に示した構成を、図13に
示すような構成にすることも可能である。図13に示し
た構成は、図12におけるドレイン拡散領域6に一番近
い金属電極15−4をドレイン用金属電極15と一体化
して、その金属電極15−4を円盤状にしたものであ
る。
【0090】このような構成にすると、ドレイン拡散領
域6に一番近いプレート電極12aの上を円盤状の金属
電極15−4で完全に覆って、プレート電極12aをド
レイン電圧に近い電位にすることができるため、その結
果、表面保護膜18が絶縁不良を起こしても、その下層
部への悪影響を阻止することができる。また、ボディ拡
散領域4に近いプレート電極11aの横幅に対して、プ
レート電極11aの上層に位置する環状の金属電極15
−1の横幅を1/2倍としているため、直下の半導体領
域2部分との容量結合を大きくすることができる。その
結果、その半導体領域2部分との電位差を余り大きくし
ないようにすることができ、局所的な電界集中を避ける
ことができ、初期耐圧を高くすることができる。さら
に、表面保護膜18が絶縁不良を起こして、金属電極1
5−1の周辺部が導電性を持つようになったとしても、
寄生容量が等価的に大きくなり、プレート電極11aの
電位が多少大きめに設定されるだけなので、高耐圧に関
する信頼性が殆ど損なわれないという利点も得られる。
【0091】
【発明の効果】本発明の高耐圧半導体装置によれば、フ
ィールド絶縁膜上にフローティング状態で形成された複
数のプレート電極のそれぞれの上に位置する層間絶縁膜
上に金属電極の一部が延在しており、その金属電極の一
部と複数のプレート電極のそれぞれとが互いに容量結合
している。このため、この容量結合により構成される容
量直列回路によって、プレート電極直下の半導体領域部
分の電位とドレイン電圧とを分圧して、フローティング
状態のプレート電極に適切なバイアス電圧を与えること
が可能となる。その結果、半導体領域表面に発生し易い
P型反転層を抑制することができるため、高温バイアス
試験においても耐圧が劣化しない優れた信頼性を得るこ
とができる。
【0092】また、複数のプレート電極のうちの最もド
レイン拡散領域寄りに位置する環状のプレート電極の上
面の全てを層間絶縁膜を介して覆っている部分が金属電
極の一部として設けられている場合、ストレスを受け易
い表面保護膜が絶縁不良を起こしても、下層の半導体領
域に対して安定な電位を与えることができ、高温バイア
ス試験時の耐圧劣化だけでなく、表面保護膜の絶縁不良
に起因する耐圧不良も防止することができる。
【図面の簡単な説明】
【図1】本発明による実施形態1にかかる高耐圧半導体
装置を模式的に示す断面斜視図である。
【図2】実施形態1にかかる高耐圧半導体装置の要部断
面構造を示す要部断面図である。
【図3】実施形態1にかかる高耐圧半導体装置の電位分
布を説明するための断面図である。
【図4】実施形態2にかかる高耐圧半導体装置の要部断
面構造を示す要部断面図である。
【図5】実施形態3にかかる高耐圧半導体装置の要部断
面構造を示す要部断面図である。
【図6】実施形態3の改変例の要部断面構造を示す要部
断面図である。
【図7】実施形態3の改変例の平面構成を示す平面図で
ある。
【図8】実施形態3の改変例の平面構造を示す平面図で
ある。
【図9】実施形態3の改変例の平面構造を示す平面図で
ある。
【図10】実施形態4にかかる高耐圧半導体装置の要部
断面構造を示す要部断面図である。
【図11】実施形態5にかかる高耐圧半導体装置の要部
断面構造を示す要部断面図である。
【図12】実施形態5の改変例の要部断面構造を示す要
部断面図である。
【図13】実施形態5の改変例の要部断面構造を示す要
部断面図である。
【図14】第1の従来例である高耐圧半導体装置の断面
斜視図である。
【図15】第1の従来例の要部断面構造を示す要部断面
図である。
【図16】第1の従来例における常温時の電位分布を説
明するための断面図である。
【図17】第1の従来例における高温バイアス試験時の
耐圧劣化を説明するための断面図である。
【図18】第2の従来例である高耐圧半導体装置の耐圧
劣化を説明するための断面図である。
【符号の説明】
1 半導体基板 2 半導体領域 3 分離拡散領域 4 ボディ拡散領域 5 ソース拡散領域 6 ドレイン拡散領域 7 ゲート絶縁膜(薄い酸化膜) 8 フィールド絶縁膜(厚い酸化膜) 9 層間絶縁膜 10a ゲート電極 11a、12a プレート電極 13 ボディ用金属電極 14 ソース用金属電極 15 ドレイン用金属電極 15−1、15−2 環状金属電極 15−3 連結部 18 表面保護膜 19 封止用樹脂 20 張り付け用酸化膜 21 分離用酸化膜 22 ポリシリコン層 23、24 ガードリング領域
フロントページの続き (56)参考文献 特開 平10−242454(JP,A) 特開 平7−135307(JP,A) 特開 平11−251597(JP,A) 特開 昭61−168253(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 29/06 H01L 21/336

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1導電型の半導体基板上に形成された
    第2導電型の半導体領域と、 前記半導体領域の中央部に形成された第2導電型のドレ
    イン拡散領域と、 前記ドレイン拡散領域から離間し且つ前記ドレイン拡散
    領域を包囲するように前記半導体領域内に形成された第
    1導電型のボディ拡散領域と、 前記ボディ拡散領域内に形成された第2導電型のソース
    拡散領域と、 前記ボディ拡散領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ボディ拡散領域と前記ドレイン拡散領域との間に位
    置する前記半導体領域の上に形成されたフィールド絶縁
    膜と、 前記ドレイン拡散領域と電気的に接続された金属電極
    と、 前記ドレイン拡散領域から離間し且つ基板法線方向から
    見て前記ドレイン拡散領域を包囲するように前記フィー
    ルド絶縁膜上にフローティング状態で形成された複数の
    プレート電極と、 前記ゲート絶縁膜および前記フィールド絶縁膜と前記複
    数のプレート電極との上に形成された層間絶縁膜とを備
    え、 前記ドレイン拡散領域は、基板法線方向からみて略円形
    の平面形状を有し、 前記複数のプレート電極は、前記ドレイン拡散領域を中
    心として同心円となるような環状の平面形状を有してお
    り、 前記金属電極は、前記複数のプレート電極のそれぞれの
    上に層間絶縁膜を介して形成された複数の環状金属電極
    を前記金属電極の前記一部として有しており、当該複数
    の環状金属電極のそれぞれは、前記ドレイン拡散領域と
    電気的に接続されており、 前記複数のプレート電極のそれぞれは、当該複数のプレ
    ート電極のそれぞれの直上に存する前記複数の環状金属
    電極のそれぞれと互いに容量結合している、 高耐圧半導
    体装置。
  2. 【請求項2】 前記複数の環状金属電極のうちの少なく
    とも1つは、当該環状金属電極と容量結合しているプレ
    ート電極よりも狭い横幅を有する、請求項に記載の高
    耐圧半導体装置。
  3. 【請求項3】 前記金属電極は、前記複数のプレート電
    極のうちの最も前記ドレイン拡散領域寄りに位置するプ
    レート電極の上面の全てを前記層間絶縁膜を介して覆っ
    ている部分を有している、請求項1または2に記載の高
    耐圧半導体装置。
  4. 【請求項4】 前記複数の環状金属電極のそれぞれの横
    幅は、前記ドレイン拡散領域から離れるほど狭くなって
    いる、請求項からの何れかに記載の高耐圧半導体装
    置。
  5. 【請求項5】 第1導電型の半導体基板上に形成された
    第2導電型の半導体領域と、 前記半導体領域の中央部に形成された第2導電型のドレ
    イン拡散領域と、 前記ドレイン拡散領域から離間し且つ前記ドレイン拡散
    領域を包囲するように前記半導体領域内に形成された第
    1導電型のボディ拡散領域と、 前記ボディ拡散領域内に形成された第2導電型のソース
    拡散領域と、 前記ボディ拡散領域上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記ボディ拡散領域と前記ドレイン拡散領域との間に位
    置する前記半導体領域の上に形成されたフィールド絶縁
    膜と、 前記ドレイン拡散領域と電気的に接続された金属電極
    と、 前記ドレイン拡散領域から離間し且つ基板法線方向から
    見て前記ドレイン拡散領域を包囲するように前記フィー
    ルド絶縁膜上にフローティング状態で形成された複数の
    プレート電極と、 前記ゲート絶縁膜および前記フィールド絶縁膜と前記複
    数のプレート電極との上に形成された層間絶縁膜とを備
    え、 前記金属電極の一部は、前記プレート電極のそれぞれの
    上に位置する前記層間絶縁膜上に延在しており、前記金
    属電極の一部と前記複数のプレート電極のそれぞれと
    は、互いに容量結合しており、 前記複数のプレート電極のそれぞれの下に位置する前
    記半導体領域の上部に、第1導電型の複数のガードリン
    グ領域が形成されている、高耐圧半導体装置。
  6. 【請求項6】 前記ドレイン拡散領域は、基板法線方向
    からみて略円形の平面形状を有し、 前記複数のプレート電極は、前記ドレイン拡散領域を中
    心として同心円となるような環状の平面形状を有してお
    り、 前記金属電極は、前記複数のプレート電極のそれぞれの
    上に層間絶縁膜を介して形成された複数の環状金属電極
    を前記金属電極の前記一部として有しており、当該複数
    の環状金属電極のそれぞれは、前記ドレイン拡散領域と
    電気的に接続されている、請求項5 に記載の高耐圧半導
    体装置。
  7. 【請求項7】 前記金属電極は、前記複数のプレート電
    極のうちの最も前記ドレイン拡散領域寄りに位置するプ
    レート電極の上面の全てを前記層間絶縁膜を介して覆っ
    ている部分を有している、請求項5または6に記載の高
    耐圧半導体装置。
  8. 【請求項8】 前記複数のガードリング領域は、前記ド
    レイン拡散領域を中心として同心円となるような環状の
    平面形状を有している、請求項に記載の高耐圧半導体
    装置。
  9. 【請求項9】 前記半導体領域を包囲する第1導電型の
    分離拡散領域をさらに有し、前記半導体領域が接合分離
    されている、請求項1から8の何れかに記載の高耐圧半
    導体装置。
  10. 【請求項10】 前記半導体領域を包囲する分離用の絶
    縁膜をさらに有し、前記半導体領域が絶縁分離されてい
    る、請求項1から8の何れかに記載の高耐圧半導体装
    置。
  11. 【請求項11】 前記第1導電型の半導体基板上に形成
    された絶縁層をさらに有し、 前記第2導電型の半導体領域は、前記半導体基板上に形
    成された前記絶縁層上に形成されている、請求項1から
    10の何れかに記載の高耐圧半導体装置。
  12. 【請求項12】 前記金属電極および前記層間絶縁膜の
    上に形成された表面保護膜と、前記表面保護膜上に形成
    された封止樹脂部とをさらに有する、請求項1から11
    の何れか一つに記載の高耐圧半導体装置。
JP2000378321A 1999-12-17 2000-12-13 高耐圧半導体装置 Expired - Fee Related JP3425131B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000378321A JP3425131B2 (ja) 1999-12-17 2000-12-13 高耐圧半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP11-359273 1999-12-17
JP35927399 1999-12-17
JP2000378321A JP3425131B2 (ja) 1999-12-17 2000-12-13 高耐圧半導体装置

Publications (2)

Publication Number Publication Date
JP2001237423A JP2001237423A (ja) 2001-08-31
JP3425131B2 true JP3425131B2 (ja) 2003-07-07

Family

ID=26580937

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000378321A Expired - Fee Related JP3425131B2 (ja) 1999-12-17 2000-12-13 高耐圧半導体装置

Country Status (1)

Country Link
JP (1) JP3425131B2 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677641B2 (en) * 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US7368777B2 (en) 2003-12-30 2008-05-06 Fairchild Semiconductor Corporation Accumulation device with charge balance structure and method of forming the same
JP4667756B2 (ja) * 2004-03-03 2011-04-13 三菱電機株式会社 半導体装置
JP4546796B2 (ja) * 2004-09-16 2010-09-15 パナソニック株式会社 半導体装置
JP4906281B2 (ja) * 2005-03-30 2012-03-28 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US8080848B2 (en) 2006-05-11 2011-12-20 Fairchild Semiconductor Corporation High voltage semiconductor device with lateral series capacitive structure
JP4601603B2 (ja) * 2006-12-27 2010-12-22 ルネサスエレクトロニクス株式会社 パワーmisfet、半導体装置およびdc/dcコンバータ
US8193565B2 (en) 2008-04-18 2012-06-05 Fairchild Semiconductor Corporation Multi-level lateral floating coupled capacitor transistor structures
JP2010157582A (ja) * 2008-12-26 2010-07-15 Rohm Co Ltd 半導体装置
JP5172907B2 (ja) * 2010-07-26 2013-03-27 三菱電機株式会社 半導体装置
JP5762353B2 (ja) * 2012-05-01 2015-08-12 三菱電機株式会社 半導体装置
JP6362936B2 (ja) * 2014-06-30 2018-07-25 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
JP6704789B2 (ja) * 2016-05-24 2020-06-03 ローム株式会社 半導体装置
JP7129408B2 (ja) 2018-04-16 2022-09-01 ヌヴォトンテクノロジージャパン株式会社 半導体装置
DE112022003040T5 (de) * 2021-07-21 2024-04-04 Rohm Co., Ltd. Halbleiterbauelement
CN116153979B (zh) * 2022-12-28 2023-11-03 苏州华太电子技术股份有限公司 Ldmos终端结构以及ldmos终端结构的制作方法

Also Published As

Publication number Publication date
JP2001237423A (ja) 2001-08-31

Similar Documents

Publication Publication Date Title
KR100683293B1 (ko) 고내압 반도체장치
JP3425131B2 (ja) 高耐圧半導体装置
KR100535062B1 (ko) 고내압 반도체장치
US6617652B2 (en) High breakdown voltage semiconductor device
US10573736B2 (en) Heterojunction semiconductor device for reducing parasitic capacitance
US6825536B2 (en) Lateral power MOSFET for high switching speeds
JP3905981B2 (ja) 高耐圧半導体装置
JP2020150179A (ja) 半導体装置
US20160027774A1 (en) Bidirectional switch
JP2001044431A (ja) 半導体装置
US10453916B2 (en) Semiconductor device
JP3654872B2 (ja) 高耐圧半導体装置
JP3749191B2 (ja) 高耐圧半導体装置
JP3796998B2 (ja) 高耐圧半導体装置
JP4995364B2 (ja) 半導体集積回路装置
JP2002094033A (ja) 半導体装置
JP3106844B2 (ja) 横型絶縁ゲート型バイポーラトランジスタ
JP4846400B2 (ja) 半導体装置
JP2022161434A (ja) 半導体装置
JP3362384B2 (ja) 半導体装置
JP3342944B2 (ja) 横型高耐圧半導体素子
JP2551162B2 (ja) 絶縁ゲート型半導体装置
JPH07115126A (ja) 半導体集積回路装置
CN116093130A (zh) 半导体器件
JP3033251B2 (ja) 半導体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090502

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100502

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110502

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110502

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120502

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees