JP3748335B2

JP3748335B2 - 半導体集積回路装置

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Publication number: JP3748335B2
Application number: JP28528798A
Authority: JP
Inventors: 直治篠崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-10-07
Filing date: 1998-10-07
Publication date: 2006-02-22
Anticipated expiration: 2018-10-07
Also published as: JP2000114958A

Description

【０００１】
【発明の属する技術分野】
本発明は、信号処理動作が高速化された半導体記憶装置に好適な入力回路を備えた半導体集積回路装置に関する。
【０００２】
近年、半導体記憶装置の更なる高速化に伴い、該装置には小振幅化された外部クロック信号が入力され、又、この外部クロック信号は相補信号として入力される。このような半導体記憶装置には、外部からの相補クロック信号を内部回路で動作可能な振幅の内部クロック信号に増幅する入力回路が備えられる。そして、この入力回路では、後段の回路の動作マージンを向上するため、同じタイミングで立ち上がり及び立ち下がる相補のクロック信号を生成することが望まれている。
【０００３】
【従来の技術】
図７は、従来の半導体記憶装置における入力部１の一例を示す。入力部１は、３つの入力回路２ａ〜２ｃ、２つのラッチ回路３ａ，３ｂ、及び、出力回路４を備えている。
【０００４】
入力回路２ａには、外部から入力パッド５ａを介してアドレス信号A00 が入力されるとともに、外部から入力パッド５ｃを介して基準電圧Ｖref が入力される。入力回路２ａは、基準電圧Ｖref に基づいて外部アドレス信号A00 を増幅し、その増幅信号をアドレス信号a00zとして次段のラッチ回路３ａに出力する。
【０００５】
ラッチ回路３ａには、前記アドレス信号a00zと正相クロック信号clkzが入力される。ラッチ回路３ａは、正相クロック信号clkzの立ち上がりに応答してアドレス信号a00zをラッチし、そのラッチ信号を内部アドレス信号a00cz として図示しない次段の回路に出力する。
【０００６】
入力回路２ｂには、外部から入力パッド５ｂを介して制御信号RAS バーが入力されるとともに、基準電圧Ｖref が入力される。入力回路２ｂは、基準電圧Ｖref に基づいて外部制御信号RAS バーを増幅し、その増幅信号を制御信号raszとして次段のラッチ回路３ｂに出力する。
【０００７】
ラッチ回路３ｂには、前記制御信号raszと正相クロック信号clkzが入力される。ラッチ回路３ｂは、正相クロック信号clkzの立ち上がりに応答して制御信号raszをラッチし、そのラッチ信号を内部制御信号rascz として図示しない次段の回路に出力する。
【０００８】
前記正相クロック信号clkzは入力回路２ｃで生成される。即ち、入力回路２ｃには、外部から入力パッド５ｄを介して正相クロック信号CLK が入力されるとともに、外部から入力パッド５ｅを介して逆相クロック信号CLK バーが入力される。入力回路２ｃは、外部からの相補クロック信号CLK ，CLK バーをそれぞれ増幅し、それら増幅信号を相補クロック信号clkz，clkzバーとして次段の前記ラッチ回路３ａ，３ｂ及び出力回路４に出力する。
【０００９】
このような入力回路２ｃは、図８に示すように一般的な差動増幅回路であって、３つのＮＭＯＳトランジスタＴN1〜ＴN3、２つのＰＭＯＳトランジスタＴP1，ＴP2、及び、２つのインバータ回路６ａ，６ｂで構成される。
【００１０】
ＮＭＯＳトランジスタＴN1，ＴN2のソースは互いに接続され、該ソースはＮＭＯＳトランジスタＴN3を介して低電位側電源ＶSSに接続される。このＮＭＯＳトランジスタＴN3のゲートには高電位側電源ＶCCが供給される。つまり、ＮＭＯＳトランジスタＴN3は定電流源として動作する。
【００１１】
又、ＮＭＯＳトランジスタＴN1のドレインはＰＭＯＳトランジスタＴP1を介して高電位側電源ＶCCに接続される。ＮＭＯＳトランジスタＴN2のドレインはＰＭＯＳトランジスタＴP2を介して高電位側電源ＶCCに接続される。ＰＭＯＳトランジスタＴP1，ＴP2はカレントミラー回路７を構成している。即ち、ＰＭＯＳトランジスタＴP1，ＴP2のゲートは互いに接続されるとともに、該ゲートはＰＭＯＳトランジスタＴP2のドレインに接続される。
【００１２】
ＮＭＯＳトランジスタＴN1のゲートには前記正相クロック信号CLK が入力され、ＮＭＯＳトランジスタＴN2のゲートには前記逆相クロック信号CLK バーが入力される。
【００１３】
ＮＭＯＳトランジスタＴN1のドレインとＰＭＯＳトランジスタＴP1のドレインとの間のノードＮ１は第１出力ノードであって、該ノードＮ１はインバータ回路６ａの入力端子に接続される。インバータ回路６ａは、出力端子から増幅した正相クロック信号clkzを出力する。
【００１４】
ＮＭＯＳトランジスタＴN2のドレインとＰＭＯＳトランジスタＴP2のドレインとの間のノードＮ２は第２出力ノードであって、該ノードＮ２はインバータ回路６ｂの入力端子に接続される。インバータ回路６ｂは、出力端子から増幅した逆相クロック信号clkzバーを出力する。
【００１５】
このような入力回路２ｃでは、外部の正相クロック信号CLK が立ち上がり、外部の逆相クロック信号CLK バーが立ち下がると、ＮＭＯＳトランジスタＴN1がオンされ、ＮＭＯＳトランジスタＴN2がオフされる。すると、ノードＮ１の電位が下降し、ノードＮ２の電位が上昇する。そのため、インバータ回路６ａは正相クロック信号clkzを立ち上げ、インバータ回路６ｂは逆相クロック信号clkzバーを立ち下げる。
【００１６】
一方、外部の正相クロック信号CLK が立ち下がり、外部の逆相クロック信号CLK バーが立ち上がると、ＮＭＯＳトランジスタＴN1がオフされ、ＮＭＯＳトランジスタＴN2がオンされる。すると、ノードＮ１の電位が上昇し、ノードＮ２の電位が下降する。そのため、インバータ回路６ａは正相クロック信号clkzを立ち下げ、インバータ回路６ｂは逆相クロック信号clkzバーを立ち上げる。従って、入力回路２ｃは、図１０に示すように、外部の相補クロック信号CLK ，CLK バーに基づいて、それぞれ増幅した同相の相補クロック信号clkz，clkzバーを生成する。
【００１７】
出力回路４には、前記相補クロック信号clkz，clkzバーと、データ信号dataz ，datax とが入力される。このデータ信号dataz ，datax は、出力パッド５ｆをハイインピーダンスにし、又、出力パッド５ｆから出力される内部データ信号DQ00をＨ，Ｌレベルとして、該内部データ信号DQ00を３値化するために必要となる２ビットデータである。
【００１８】
図９において出力回路４の詳細な回路構成を示すと、相補クロック信号clkz，clkzバーはＮＯＲ回路４ａに入力される。ＮＯＲ回路４ａの出力信号は各転送ゲート４ｂ，４ｃにゲート制御信号として入力される。一方、データ信号dataz ，datax はそれぞれ転送ゲート４ｂ，４ｃを介して各ラッチ回路４ｄ，４ｅに入力される。ラッチ回路４ｄの出力端子はＰＭＯＳトランジスタＴP3のゲートに接続され、ラッチ回路４ｅの出力端子はＮＭＯＳトランジスタＴN4のゲートに接続される。ＰＭＯＳトランジスタＴP3とＮＭＯＳトランジスタＴN4は電源ＶCC，ＶSS間に直列に接続され、そのドレイン、即ちノードＮ３からは内部データ信号DQ00が出力パッド５ｆを介して出力される。
【００１９】
このような出力回路４では、クロック信号clkz，clkzバーのいずれか一方の立ち上がりに応答して、両転送ゲート４ｂ，４ｃが導通状態になる。すると、データ信号dataz ，datax がラッチ回路４ｄ，４ｅにてラッチされ、データ信号dataz ，datax の反転信号が各ＭＯＳトランジスタＴP3，ＴN4のゲートに入力される。
【００２０】
図１０に示すように、データ信号dataz ，datax がＬ，Ｈレベルのとき、両ＭＯＳトランジスタＴP3，ＴN4はオフ状態であって、ノードＮ３、即ち出力パッド５ｆはハイインピーダンスにある。
【００２１】
次いで、データ信号dataz がＨレベルになり、クロック信号clkzが立ち上がると、ＰＭＯＳトランジスタＴP3がオンされ、Ｈレベルの内部データ信号DQ00が出力される。
【００２２】
次いで、データ信号dataz ，datax がともにＬレベルになり、クロック信号clkzバーが立ち上がると、ＰＭＯＳトランジスタＴP3がオフされ、ＮＭＯＳトランジスタがオンされて、Ｌレベルの内部データ信号DQ00が出力される。
【００２３】
次いで、データ信号datax がＨレベルになり、クロック信号clkzが立ち上がると、ＮＭＯＳトランジスタＴN4がオフされ、出力パッド５ｆはハイインピーダンスになる。こうして出力回路４は、クロック信号clkz，clkzバーのいずれか一方の立ち上がりに応答して、図１０に示すような内部データ信号DQ00を出力する。
【００２４】
【発明が解決しようとする課題】
ところが、図８に示す入力回路２ｃにおいて、ＮＭＯＳトランジスタＴN1とＰＭＯＳトランジスタＴP1はそのオンオフ動作が相補で行われるのに対し、ＮＭＯＳトランジスタＴN2とＰＭＯＳトランジスタＴP2はそのオンオフ動作が同相で行われる。即ち、クロック信号clkzバーが立ち上がると、ＮＭＯＳトランジスタＴN2がオンしてノードＮ２の電位が下降するが、ノードＮ２の電位が下降することによってＰＭＯＳトランジスタＴP2がオンして、ノードＮ２にドレイン電流を供給してしまう。一方、クロック信号clkzバーが立ち下がると、ＮＭＯＳトランジスタＴN2がオフしてノードＮ２の電位が上昇するが、ノードＮ２の電位が上昇することによってＰＭＯＳトランジスタＴP2がオフして、ノードＮ２に対するドレイン電流の供給を止めてしまう。
【００２５】
そのため、ノードＮ１の電位の振幅に対し、ノードＮ２の電位の振幅が小さくなってしまう。その結果、インバータ回路６ａ，６ｂの動作速度に差が生じ、クロック信号clkz，clkzバーのエッジが相対的にずれてしまう。すると、図９に示す出力回路４において、転送ゲート４ｂ，４ｃの導通・非導通の切り換えタイミングがずれて、間違ったレベルの内部データ信号DQ00を出力するおそれがある。
【００２６】
本発明は、上記問題点を解決するためになされたものであって、その目的は、外部相補信号を増幅した内部相補信号に基づいて信号処理を行う信号処理回路を備えた半導体集積回路装置において、増幅時の内部相補信号の相対的なエッジのずれを防止して、正確な信号処理を行わせることができる半導体集積回路装置を提供することにある。
【００２７】
【課題を解決するための手段】
請求項１に記載の発明によれば、入力回路は、外部相補信号がそれぞれ入力される一対のトランジスタを備え、各トランジスタの動作に基づいて、出力ノードから内部正相信号を出力する第１の差動増幅回路と、外部相補信号がそれぞれ入力される一対のトランジスタを備え、各トランジスタの動作に基づいて、出力ノードから内部正相信号とは位相が反転した内部逆相信号を出力する第２の差動増幅回路とで構成される。つまり、内部相補信号は、それぞれ別個の差動増幅回路の出力ノードで生成される。従って、第１，第２の差動増幅回路にて生成される内部相補信号の相対的なエッジのずれが防止され、信号処理回路において内部相補信号に基づいて正確な信号処理を行わせることができる。
【００２８】
さらに、第１，第２の差動増幅回路の出力端子のうちの少なくとも１つに、該出力端子に接続される回路の負荷が等しくなるように疑似回路が接続される。従って、この疑似回路によって、第１，第２の差動増幅回路の動作特性が同じになる。その結果、第１，第２の差動増幅回路にて生成される内部相補信号は相対的にエッジがずれることが防止され、信号処理回路において内部相補信号に基づいて正確な信号処理を行わせることができる。
【００２９】
請求項２に記載の発明によれば、入力回路で生成される内部相補信号が、信号処理回路を含み前記相補信号で動作する回路のみに供給される。このことにより、第１，第２の差動増幅回路の動作特性が同じになる。従って、第１，第２の差動増幅回路にて生成される内部相補信号は相対的にエッジがずれることが防止され、信号処理回路において内部相補信号に基づいて正確な信号処理を行わせることができる。
【００３０】
請求項３に記載の発明によれば、内部正相信号又は内部逆相信号にて動作する内部処理回路を有し、該内部処理回路に対して外部相補信号に基づいて生成した内部正相信号又は内部逆相信号を供給する第３の差動増幅回路からなる第３の入力回路が備えられる。即ち、前記相補信号で動作する回路以外の内部処理回路には、第３の入力回路で生成される内部正相信号又は内部逆相信号が供給される。つまり、入力回路で生成される内部相補信号が、信号処理回路を含み前記相補信号で動作する回路のみに供給されるので、第１，第２の差動増幅回路の動作特性が同じになる。従って、第１，第２の差動増幅回路にて生成される内部相補信号は相対的にエッジがずれることが防止され、信号処理回路において内部相補信号に基づいて正確な信号処理を行わせることができる。
【００３１】
請求項４に記載の発明によれば、外部相補信号が入力される各入力パッドのうちの少なくとも１つに、該入力パッドに接続される回路の負荷が等しくなるように疑似回路が接続される。従って、この疑似回路によって、入力パッドに接続される回路の負荷の違いによる外部相補信号の相対的なエッジのずれが防止される。その結果、この外部相補信号に基づいて第１，第２の差動増幅回路にて生成される内部相補信号の相対的なエッジのずれが確実に防止され、信号処理回路において内部相補信号に基づいて正確な信号処理を行わせることができる。
【００３２】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を図１及び図２に従って説明する。尚、説明の便宜上、前記従来例と同様の構成については同一の符号を付してその説明を一部省略する。
【００３３】
図１は、この形態の半導体記憶装置における入力部１０ａを示す。入力部１０ａは、４つの入力回路２ａ，２ｂ，２ｄ，２ｅ、２つのラッチ回路３ａ，３ｂ、及び、出力回路４を備えている。
【００３４】
入力回路２ｄには、外部から入力パッド５ｄを介して正相クロック信号CLK が入力されるとともに、外部から入力パッド５ｅを介して逆相クロック信号CLK バーが入力される。入力回路２ｄは、図２に示すように２つのＰＭＯＳトランジスタＴP1，ＴP2、３つのＮＭＯＳトランジスタＴN3、及び、インバータ回路６ａで構成される。ＮＭＯＳトランジスタＴN1のゲートには正相クロック信号CLK が入力され、ＮＭＯＳトランジスタＴN2のゲートには逆相クロック信号CLK バーが入力される。そして、第１出力ノードであるノードＮ１からインバータ回路６ａを介して増幅した正相クロック信号clkzが出力される。
【００３５】
入力回路２ｅには、外部から入力パッド５ｄを介して正相クロック信号CLK が入力されるとともに、外部から入力パッド５ｅを介して逆相クロック信号CLK バーが入力される。入力回路２ｅは、図２に示す入力回路２ｄと同様に構成される。ＮＭＯＳトランジスタＴN1のゲートには逆相クロック信号CLK バーが入力され、ＮＭＯＳトランジスタＴN2のゲートには正相クロック信号CLK が入力される。そして、第１出力ノードであるノードＮ１からインバータ回路６ａを介して増幅した逆相クロック信号clkzバーが出力される。
【００３６】
つまり、この形態では、入力回路２ｄは外部から入力される正相クロック信号CLK に基づいて正相クロック信号clkzを生成し、入力回路２ｅは外部から入力される逆相クロック信号CLK バーに基づいて逆相クロック信号clkzバーを生成する。しかも、各入力回路２ｄ，２ｅでは、ともに出力ノードとしてノードＮ１が使用される。従って、各入力回路２ｄ，２ｅのインバータ回路６ａから出力される各クロック信号clkz，clkzバーの相対的なエッジのずれが防止される。その結果、各クロック信号clkz，clkzバーにて動作する図９に示す出力回路４において、転送ゲート４ｂ，４ｃの導通・非導通の切り換えタイミングがずれることが防止され、正確な内部データ信号DQ00を出力することができる。
【００３７】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
（１）入力回路２ｄでは、ＮＭＯＳトランジスタＴN1のゲートに正相クロック信号CLK が入力され、ＮＭＯＳトランジスタＴN2のゲートに逆相クロック信号CLK バーが入力される。一方、入力回路２ｅでは、ＮＭＯＳトランジスタＴN1のゲートに逆相クロック信号CLK バーが入力され、ＮＭＯＳトランジスタＴN2のゲートに正相クロック信号CLK が入力される。そして、この形態では、同じノードＮ１からインバータ回路６ａを介して増幅した相補クロック信号clkz，clkzバーが出力される。従って、各入力回路２ｄ，２ｅから出力される各クロック信号clkz，clkzバーの相対的なエッジのずれを防止することができる。その結果、各クロック信号clkz，clkzバーにて動作する出力回路４において、転送ゲート４ｂ，４ｃの導通・非導通の切り換えタイミングのずれを防止することができ、正確な内部データ信号DQ00を出力することができる。
【００３８】
（第２の実施の形態）
以下、本発明を具体化した第２の実施の形態を図３に従って説明する。尚、説明の便宜上、前記第１の実施の形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００３９】
図３は、この形態の半導体記憶装置における入力部１０ｂを示す。入力部１０ｂは、４つの入力回路２ａ，２ｂ，２ｄ，２ｅ、２つのラッチ回路３ａ，３ｂ、出力回路４、及び、疑似回路としてのダミーラッチ回路１１を備えている。
【００４０】
ダミーラッチ回路１１には、入力回路２ｅから逆相クロック信号clkzバーが入力される。このダミーラッチ回路１１は２つのラッチ回路３ａ，３ｂの負荷を加算した負荷と同等に構成され、各入力回路２ｄ，２ｅの出力端子から見た負荷が等しくなるように構成される。
【００４１】
従って、入力回路２ｄ，２ｅの動作特性が同じとなり、各クロック信号clkz，clkzバーの相対的なエッジのずれが防止される。その結果、各クロック信号clkz，clkzバーにて動作する図９に示す出力回路４において、転送ゲート４ｂ，４ｃの導通・非導通の切り換えタイミングがずれることが防止され、正確な内部データ信号DQ00を出力することができる。
【００４２】
（第３の実施の形態）
以下、本発明を具体化した第３の実施の形態を図４に従って説明する。尚、説明の便宜上、前記第１の実施の形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００４３】
図４は、この形態の半導体記憶装置における入力部１０ｃを示す。入力部１０ｃは、５つの入力回路２ａ，２ｂ，２ｄ，２ｅ，２ｆ、２つのラッチ回路３ａ，３ｂ、及び、出力回路４を備えている。
【００４４】
入力回路２ｆは、図１及び図２に示す入力回路２ｄと同様に構成される。入力回路２ｆには、外部から入力パッド５ｄを介して正相クロック信号CLK が入力されるとともに、外部から入力パッド５ｅを介して逆相クロック信号CLK バーが入力される。入力回路２ｆは、外部からの相補クロック信号CLK ，CLK バーに基づいて、増幅した正相クロック信号clkzをラッチ回路３ａ，３ｂにそれぞれ出力する。つまり、この形態では、各入力回路２ｄ，２ｅで生成されるクロック信号clkz，clkzバーが出力回路４のみに出力されて、各入力回路２ｄ，２ｅの出力端子から見た負荷が等しくなるように構成されている。
【００４５】
従って、入力回路２ｄ，２ｅの動作特性が同じとなり、各クロック信号clkz，clkzバーの相対的なエッジのずれが防止される。その結果、各クロック信号clkz，clkzバーにて動作する図９に示す出力回路４において、転送ゲート４ｂ，４ｃの導通・非導通の切り換えタイミングがずれることが防止され、正確な内部データ信号DQ00を出力することができる。
【００４６】
（第４の実施の形態）
以下、本発明を具体化した第４の実施の形態を図５に従って説明する。尚、説明の便宜上、前記第１の実施の形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００４７】
図５は、この形態の半導体記憶装置における入力部１０ｄを示す。入力部１０ｄは、５つの入力回路２ａ，２ｂ，２ｄ，２ｅ，２ｇ、２つのラッチ回路３ａ，３ｂ、及び、出力回路４を備えている。
【００４８】
入力回路２ｇは、図２に示すような一般的な差動増幅回路で構成される。入力回路２ｇには、外部から入力パッド５ｄを介して正相クロック信号CLK が入力されるとともに、外部から入力パッド５ｃを介して基準電圧Ｖref が入力される。入力回路２ｇは、正相クロック信号CLK と基準電圧Ｖref に基づいて、増幅した正相クロック信号clkzをラッチ回路３ａ，３ｂにそれぞれ出力する。つまり、この形態においても、前記第３の実施の形態と同様に、各入力回路２ｄ，２ｅで生成されるクロック信号clkz，clkzバーが出力回路４のみに出力されて、各入力回路２ｄ，２ｅの出力端子から見た負荷が等しくなるように構成されている。
【００４９】
従って、入力回路２ｄ，２ｅの動作特性が同じとなり、各クロック信号clkz，clkzバーの相対的なエッジのずれが防止される。その結果、各クロック信号clkz，clkzバーにて動作する図９に示す出力回路４において、転送ゲート４ｂ，４ｃの導通・非導通の切り換えタイミングがずれることが防止され、正確な内部データ信号DQ00を出力することができる。
【００５０】
（第５の実施の形態）
以下、本発明を具体化した第５の実施の形態を図６に従って説明する。尚、説明の便宜上、前記第４の実施の形態と同様の構成については同一の符号を付してその説明を一部省略する。
【００５１】
図６は、この形態の半導体記憶装置における入力部１０ｅを示す。入力部１０ｅは、５つの入力回路２ａ，２ｂ，２ｄ，２ｅ，２ｇ、疑似回路としてのダミー入力回路１２、２つのラッチ回路３ａ，３ｂ、及び、出力回路４を備えている。
【００５２】
ダミー入力回路１２には、外部から入力パッド５ｅを介して逆相クロック信号CLK バーが入力される。このダミー入力回路１２は入力回路２ｇの負荷と同等に構成され、各入力パッド５ｄ，５ｅから見た負荷が等しくなるように構成される。つまり、この形態では、各クロック信号CLK ，CLK バーを生成する図示しない外部のクロック信号生成回路の負荷が等しくなる。
【００５３】
従って、外部のクロック信号生成回路の動作特性が同じとなり、各クロック信号CLK ，CLK バーの相対的なエッジのずれが防止される。これにより、各入力回路２ｄ，２ｅで生成されるクロック信号clkz，clkzバーの相対的なエッジのずれが防止される。その結果、各クロック信号clkz，clkzバーにて動作する図９に示す出力回路４において、転送ゲート４ｂ，４ｃの導通・非導通の切り換えタイミングがずれることが防止され、正確な内部データ信号DQ00を出力することができる。
【００５４】
【発明の効果】
以上詳述したように、本発明によれば、外部相補信号を増幅した内部相補信号に基づいて信号処理を行う信号処理回路を備えた半導体集積回路装置において、増幅時の内部相補信号の相対的なエッジのずれを防止して、正確な信号処理を行わせることができる半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【図１】第１の実施の形態における入力部のブロック図である。
【図２】入力回路の回路図である。
【図３】第２の実施の形態における入力部のブロック図である。
【図４】第３の実施の形態における入力部のブロック図である。
【図５】第４の実施の形態における入力部のブロック図である。
【図６】第５の実施の形態における入力部のブロック図である。
【図７】従来例における入力部のブロック図である。
【図８】入力回路の回路図である。
【図９】出力回路の回路図である。
【図１０】入力部の動作波形図である。
【符号の説明】
２ｄ入力回路を構成する第１の差動増幅回路としての入力回路
２ｅ入力回路を構成する第２の差動増幅回路としての入力回路
４信号処理回路としての出力回路
CLK ，CLK バー外部相補信号としての相補クロック信号
clkz，clkzバー内部相補信号としての相補クロック信号
Ｎ１出力ノードとしてのノード
ＴN1，ＴN2 トランジスタとしてのＮＭＯＳトランジスタ

Claims

外部相補信号に応答して内部正相信号及び内部逆相信号よりなる内部相補信号を出力する入力回路と、
前記内部相補信号に基づいて信号処理を行う信号処理回路と
を備えた半導体集積回路装置であって、
前記入力回路を、
前記外部相補信号がそれぞれ入力される一対のトランジスタを備え、各トランジスタの動作に基づいて、出力ノードから内部正相信号を出力する第１の差動増幅回路と、
前記外部相補信号がそれぞれ入力される一対のトランジスタを備え、各トランジスタの動作に基づいて、出力ノードから前記内部正相信号とは位相が反転した内部逆相信号を出力する第２の差動増幅回路と
で構成し、前記第１，第２の差動増幅回路の出力端子のうちの少なくとも１つに、該出力端子に接続される回路の負荷が等しくなるように疑似回路を接続したことを特徴とする半導体集積回路装置。
外部相補信号に応答して内部正相信号及び内部逆相信号よりなる内部相補信号を出力する入力回路と、
前記内部相補信号に基づいて信号処理を行う信号処理回路と
を備えた半導体集積回路装置であって、
前記入力回路を、
前記外部相補信号がそれぞれ入力される一対のトランジスタを備え、各トランジスタの動作に基づいて、出力ノードから内部正相信号を出力する第１の差動増幅回路と、
前記外部相補信号がそれぞれ入力される一対のトランジスタを備え、各トランジスタの動作に基づいて、出力ノードから前記内部正相信号とは位相が反転した内部逆相信号を出力する第２の差動増幅回路と
で構成し、前記入力回路で生成される前記内部相補信号を、前記信号処理回路を含み前記相補信号で動作する回路のみに供給するようにしたことを特徴とする半導体集積回路装置。
請求項２に記載の半導体集積回路装置において、
前記内部正相信号又は前記内部逆相信号にて動作する内部処理回路と、
該内部処理回路に対して前記外部相補信号に基づいて生成した前記内部正相信号又は前記内部逆相信号を供給する第３の差動増幅回路からなる第３の入力回路と
を更に備えたことを特徴とする半導体集積回路。
外部相補信号に応答して内部正相信号及び内部逆相信号よりなる内部相補信号を出力する入力回路と、
前記内部相補信号に基づいて信号処理を行う信号処理回路と
を備えた半導体集積回路装置であって、
前記入力回路を、
前記外部相補信号がそれぞれ入力パッドを介して入力される一対のトランジスタを備え、各トランジスタの動作に基づいて、出力ノードから内部正相信号を出力する第１の差動増幅回路と、
前記外部相補信号がそれぞれ入力パッドを介して入力される一対のトランジスタを備え、各トランジスタの動作に基づいて、出力ノードから前記内部正相信号とは位相が反転した内部逆相信号を出力する第２の差動増幅回路と
で構成し、前記各入力パッドのうちの少なくとも１つに、該入力パッドに接続される回路の負荷が等しくなるように疑似回路を接続したことを特徴とする半導体集積回路。