KR910006510B1

KR910006510B1 - 반도체집적회로

Info

Publication number: KR910006510B1
Application number: KR1019880010739A
Authority: KR
Inventors: 고지 마츠키
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1987-08-28
Filing date: 1988-08-24
Publication date: 1991-08-27
Also published as: JPS6457822A; US5120988A; JP2583521B2; KR890004496A

Abstract

내용 없음.

Description

반도체집적회로

제1도는 본 발명의 1실시예에 따른 CMOS형 LSI에서 2상클록생성회로와 다이나믹회로 및 클록정지검출회로 등을 발췌하여 나타낸 회로도.

제2도 및 제3도는 각각 제1도에 도시된 회로의 일부 변형례를 나타낸 회로도.

제4a, b도는 다이나믹 시프트 레지스터의 1비트분을 나타낸 논리회로도 및 회로배치도.

제5도는 제4a, b도의 다이나믹 시프트 레지스터를 사용한 4비트 지연회로 및 2상클록생성회로를 나타낸 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 입력버퍼용 인버터 2 : 클록버퍼

3, 3', 4, 4' : 클록정지검출회로 5 : 배타적 노아회로

6 : 스위치용 N채널트랜지스터 7 : 노아회로

8, 10, 11, 12, 13, 14, 15, 53 : 인버터 9 : 낸드회로

40 : 다이나믹 시프트 레지스터

41, 42 : 클록제어 인버터(clocked inverter)

50 : 4비트 지연회로 51 : 입력단자

52 : 클록신호 생성회로 D : 입력데이터

Q : 출력데이터 a1, a2 : 검출출력

R1, R2 : 부하저항소자 C1, C2 : 캐패시터

[적용분야]

본 발명의 반도체집적회로에 관한 것으로, 특히 CMOS형 다이나믹회로의 2상클록신호(2=phase clock signals)를 제어하기 위한 클록신호제어회로에 관한 것이다.

[종래의 기술 및 문제점]

CMOS(상보성 절연게이트형)대규모집적회로에는 각종 다이나믹회로가 사용되고 있는 바, 그 일례로 제4a도, 4b도에 CMOS다이나믹 시프트 레지스터의 1비트분에 상당하는 논리회로도 및 그 구체적인 회로배치도가 도시되어 있다(이하, 기재의 편의상 각 신호의 참조부호에＂*＂표시를 하여, 그러한 ＂*＂표시가 없는 신호에 대해 역위상의 관계에 있다는 것을 나타내도록 하겠다. 예컨데, Ø^*는Ø의 역위상신호인 Ø를 나타낸다).

제4a, b도에 도시된 회로도에서 시프트 레지스터(40)는 2상의 클록신호(Ø^*, Ø)에 의해 각각 대응되게 그 동작이 제어되는 2개의 CMOS클록제어 인버터(41, 42 ; CMOS clocked inverter)가 종속되어 구성된 것으로서, 상기 클록신호(Ø^*, Ø)에 동기해서 입력데이터(D)를 1클록분만큼 지연시켜 출력데이터(Q)를 얻도록 된 것이다. 여기에서 상기 클록제어 인버터(41, 42)는 각각 4개의 MOS 트랜지스터(Q1∼Q2, Q5-Q8)로 이루어진 것으로, 즉 전단(master부)의 클록제어 인버터(41)는 VDD전원단과 V_ss전원단간에 P채널트랜지스터(Q1, Q2)와 N채널 트랜지스터(Q3, Q4)가 직렬로 접속되어, 상기 트랜지스터(Q1)의 게이트에 클록신호(Ø)가 부여되고 상기 트랜지스터(Ø4)의 게이트에 클록신호(Ø^*)가 부여됨과 더불어, 상기 트랜지스터(Q2, Q3)의 게이트가 상호접속되어 입력신호(D)를 받아들이게 되어있으면서 각 트랜지스터(Q2, Q3)의 드레인상호접속점이 출력노오드(A)로 되게끔 구성되어 있다.

또한, 후단(slave부)의 클록제어 인버터(42)는 VDD전원단과 V_ss전원단간에 P채널트랜지스터(Q5, Q6)와 N채널 트랜지스터(Q7, Q8)가 직렬로 접속되어, 상기 트랜지스터(Q5)의 게이트에 클록신호(Ø^*)가 부여되고 트랜지스터(Q8)의 게이트에 클록신호(Ø)가 부여됨과 더불어, 상기 트랜지스터(Q6, Q7)의 게이트가 상호접속되어 전단의 출력노오드(A)에 접속되어 있으며 이들 트랜지스터(Q6, Q7)의 드레인상호접속점으로부터 출력데이터(Q)가 출력되도록 구성되어 있다. 그리고 통상적으로 후단의 클록제어 인버터(42)의 출력측에는 CMOS인버터(도시되지 않았음)가 접속된다.

제5도는 상기한 것과 같은 1비트분의 다이나믹 시프트 레지스터(40)가 예컨데 네개 종속접속되어 이루어진 4비트 지연회로(50)와, 집적회로의 외부로부터 입력단자(입력패드 ; 51)를 거쳐서 공급되는 클록신호(Ø)를 받아 들여 집적회로의 내부에서 2상의 클록신호(Ø, Ø^*)를 생성하여 상기 각 시프트 레지스터(40)에 공급하는 클록신호생성회로(52)를 나타낸 도면으로서, 통상적으로 상기 지연회로(50)의 출력측에는 CMOS인버터(53)가 접속된다.

상기한 구성의 4비트 지연회로(50)에 있어서는 외부에서 입력되는 클록신호(Ø)가 하이레벨 또는 로우레벨로서 일정상태(직류상태)로 되어 정지한 때에 다이나믹 시프트 레지스터(40) 및 출력측 CMOS인버터(53)에 관통전류가 흐르게 된다는 결점이 있다. 즉, 클록신호(Ø)가 하이레벨로 일정한 때에는 제4b도에 도시된 전단 인버터(41)의 트랜지스터(Q1,Q4)가 오프상태로 되므로 출력노오드(A)가 높은 임피던스상태로 되고 그 전위는 VDD전원전위와 V_ss전원전위(통상 접지 전위)의 중간레벨로 된다. 이때 후단의 인버터(42)의 트랜지스터(Q5, Q8)는 온상태로 되어 있으므로 그 후단 인버터(42)에 관통전류가 흐르게 된다.

상기한 것과 반대로, 클록신호(Ø)가 로우레벨로 일정한 때에는 전단 인버터(41)의 트랜지스터(Q1, Q4)가 온상태로 되고 후단 인버터(42)의 트랜지스터(Q5, Q8)는 오프상태로 되므로, 그 출력전위가 상기한 중간레벨로 된다. 따라서 그 중간레벨출력에 의해 다음단의 다이나믹 시프트 레지스터(40)에 있어서의 전단 인버터(41) 및 출력측 CMOS인버터(53)에 관통전류가 흐르게 된다.

상기한 것과 같은 클록신호정지시의 관통전류에 의한 소비전류의 증대는 집적회로칩의 테스트상 좋지않을 뿐만아니라 시스템의 동작상으로도 바람직하지 않다.

[발명의 목적]

본 발명은 상술한 것처럼 2상클록신호의 정지시에 CMOS다이나믹회로에 관통전류가 흘러서 칩의 소비전류가 증대된다는 문제점을 해결하기 위해 발명된 것으로, 상기 관통전류를 방지하여 소비전류의 증대를 방지할 수 있도록 된 반도체집적회로를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위한 본 발명은, 내부에서 생성되는 2상클록신호에 의해 그 동작이 제어되는 CMOS다이나믹회로를 갖춘 반도체집적회로에 있어서, 상기 2상클록신호를 생성해내기 위한 신호원이 되는 클록신호가 온/오프를 되풀이하고 있는가 아닌가를 판별하여 이 클록신호가 정지상태로 된 경우를 검출해내는 클록정지 검출회로와, 이 클록정지검출회로의 검출출력에 의해 상기 2상클록신호를 동일한 논리레벨로 설정/제어하는 클록레벨제어회로를 구비하여 구성된 것을 특징으로 하고 있다.

[작용]

상기 구성의 본 발명에서는 신호원이 되는 클록신호(외부로부터의 입력 혹은 내부발생회로의 출력)가 정지한 때에 내부에서 발생되는 2상클록신호가 동일한 논리레벨(각각 하이레벨 또는 로우레벨)로 설정되게 되므로, CMOS다이나믹회로가 완전히 오프상태로 되어 그 관통전류가 발생하지 않게 되고, 이로써 칩에서의 소비전류증대를 방지할 수 있게 된다.

[실시예]

이하, 예시도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.

제1도는 CMOS형 LSI(대규모 집적회로)중에서 외부클록입력단자(51; 입력패드)와 입력버퍼용 인버터(1), 내부2상클록생성용 클록버퍼(2), 4비트 지연회로(50), 출력버퍼용 인버터(53),제1 및 제2클록정지 검출회로(3,4), 배타적 노아게이트(5) 및 출력레벨 고정용 스위치인 N채널 트랜지스터(6)를 발췌하여 나타낸 도면이다.

상기 회로 구성에서 4비트 지연회로(50)는 제4a도, 4b도에 나타낸 것과 같은 다이나믹 시프트 레지스터(40)가 4개 종속접속되어 이루어진 것이고, 상기 클록버퍼(2)는 입력버퍼용 인버터(1)의 출력단자에 한쪽의 입력단이 접속된 노아회로(7)와 이 노아회로(7)의 출력단에 접속된 인버터(8), 상기 입력버퍼용 인버터(1)의 출력단에 한쪽의 입력단이 접속된 낸드회로(9) 및 이 낸드회로(9)의 출력단엔 종속접속된 2개의 인버터(10, 11)로 이루어진 것이다.

또한, 제1클록정지검출회로(3)는, VDD전원단과 Vss 전원단간에 부하저항소자(R1)와 N채널 트랜지스터(N1)가 직렬접속되어 구성된 MOS 인버터가 접속되고, 상기 트랜지스터(N1)의 게이트는 입력버퍼용 인버터(1)의 출력단에 접속되며, 상기 트랜지스터(N1)에 병렬로 캐패시터(C1)가 접속됨과 더불어, 상기 트랜지스터 (N1)의 출력단에 2개의 인버터(12,13)가 직렬로 접속된 구성으로 되어, 상기 트랜지스터(N1)의 드레인으로부터 2개의 인버터(12,13)를 통해 검출출력(a1)이 출력되도록 되어 있다. 그리고 이 검출출력(a1)은 클록버퍼(2)에 있는 노아회로(7)의 다른쪽 입력단에 인가되도록 되어 있다.

한편, 상기 제2 클록정지검출회로(4)는 VDD전원단과 Vss 전원단간에 P채널 트랜지스터(P1)와 부하저항소자(R2)가 직렬접속되어 구성된 MOS 인버터가 접속되고, 상기 트랜지스터(P1)의 게이트는 상기 입력버퍼용 인버터(1)의 출력단에 접속되며, 상기 트랜지스터(P1)의 출력단에 캐패시터(C2)가 접속되어 있고 2개의 인버터(14,15)를 통해 검출출력(a2)이 출력되도록 되어 있다. 그리고 이 검출출력(a2)은 상기 클록버퍼(2)에 있는 낸드회로(9)의 다른쪽 입력단에 인가되도록 되어 있다.

더욱이 상기 2개의 클록정지검출회로(3,4)의 각 검출출력(a1, a2)은 배타적 노아회로(5)로 입력되도록 되어 있고, 이 배타적 노아 회로(5)의 출력은 출력레벨고정용 스위치인 트랜지스터(6)의 게이트에 인가되도록 되어 있다. 이러한 트랜지스터(6)의 게이트에 인가되도록 되어 있다. 이러한 트랜지스터(6)는 출력버퍼용 인버터(53)의 입력단과 Vss 전원단간에 접속되는 것이다.

상기한 회로구성에 있어서, 통상동작시에는 외부로부터 클록신호(Ø)가 입력되어 클록버퍼(2)에서 2상의 클록신호(Ø^*, Ø)가 생성되고, 이에 따라 4비트 지연회로(50)의 지연동작이 실행된다. 이 경우, 제1클록정지검출신호(3)에 있어서 부하저항소자(R1)와 캐패시터(C1)의 시정수 R1xC1을 클록신호(Ø)의 주기보다 충분히 크게 한다면, 트랜지스터(N1)의 드레인전위는 로우레벨로 되어 검출출력단의 전위도 로우레벨로 된다. 또한, 제2 클록정지검출회로(4)에 있어서 부하저항소자(R2)의 캐패시터(C2)의 시정수 R2 X C2를 클록신호(Ø)의 주기보다 충분히 크게 한다면, 트랜지스터(P1)의 드레인 전위는 하이레벨로 되어 검출출력단의 전위도 하이레벨로 된다. 따라서 클록버퍼(2)에 있어서 노아회로(7) 및 낸드회로(9)는 각각 입력버퍼로부터의 클록신호(Ø^*)를 통과시키게 된다. 이때 배타적 노아회로(5)의 출력은 로우레벨로 되어 스위치용 트랜지스터(6)는 오프상태로 있게 된다.

상기한 것과 달리, 외부로부터 입력되는 클록신호(Ø)가 일정레벨, 예컨대 로우레벨로 정지되어 있는 때에 입력버퍼용 인버터(1)의 출력은 하이레벨로 된다. 이에 따하 제1 클록정지검출회로(3)에 있어서는 트랜지스터(N1)가 온상태로 되어 검출출력단에 로우레벨의 검출출력(a1)이 발생한다. 또한, 제2 클록정지검출회로(4)에 있어서는 트랜지스터(P1)가 오프상태로 되어 검출출력단에 로우레벨의 검출출력(a2)이 발생한다. 따라서 클록버퍼(2)에 있어서는 2상클록신호(Ø^*,Ø)가 모두 하이 레벨로 된다. 또한, 베타적 노아회로(5)의 출력은 하이레벨로 되어 스위치용 트랜지스터(6)는 온상태로 된다. 이 상태에서는 4비트 지연회로(50)에 다이나믹 시프트 레지스터(40) 및 출력버퍼용 인버터(53)가 각각 VDD와 Vss간에서 완전히 오프상태로 되므로 관통전류가 흐르지 않게 된다.

상기한 것과는 반대로, 외부에서 입력되는 클록신호(Ø)가 하이레벨로 일정상태로 되어 정지한 때에는 입력버퍼용 인버터(1)의 출력이 로우레벨로 되고, 제1클록정지검출회로(3)에 있어서는 트랜지스터(N1)가 오프상태로 되어 검출출력(a1)이 하이레벨로 되며, 제2클록정지검출회로(4)에 있어서는 트랜지스터(P1)가 온상태로 되어 검출출력(a2)이 하이레벨로 된다. 따라서 클록버퍼(2)에 있어서는 2상클록신호(Ø^*,Ø)가 모두 하이레벨로 되고 4비트 지연회로(50)의 다이나믹 시프트 레지스터(40)는 완전히 오프상태로 되어 관통전류가 흐르지 않게 된다. 또한, 이때 배타적 노아회로(5)의 출력은 하이레벨이므로 스위치용 트랜지스터(6)는 온상태로 되고 출력버퍼용 인버터(53)는 완전히 오프상태로 되어 관통전류가 흐르지 않게 된다.

즉, 상기 실시예의 CMOS형 LSI에 있어서는 입력클록신호가 통상상태로 입력되고 있는 때에 클록버퍼(2)는 2상클록신호를 생성하여 내부회로로 공급해주지만, 입력신호가 하이레벨 또는 로우레벨의 일정상태로 된 때에는 2상클록신호가 모두 하이레벨로 되어 지연회로(50)에 있는 다이나믹 시프트 레지스터(40)의 트랜지스터(4b도 중 Q1, Q5)가 오프상태 되므로 관통전류는 흐르지 않게 된다.

따라서 상기 LSI는 칩내의 회로가 2상클록신호에 완전히 동기되어 동작하는 방식인 경우에 가장 적합하다. 즉, 이 경우 클록버퍼(2)내의 일부에 클록정지검출회로(3, 4)의 출력에 대해 논리처리를 하는 게이트(노아회로 7과 낸드회로9)를 부가한다거나 상기 2개의 클록정지검출회로(3,4)를 부가한다 해도 전체 칩의 크기는 거의 증가되지 않는다. 또한 지연회로(50)를 형성하고 있는 다이나믹 시프트 래지스트(40)로는 종래예와 동일한 것을 그대로 사용할 수 있다.

한편, 스위치용 N 채널 트랜지스터(6)대신 VDD 전원단과의 사이에 스위치용 P 채널 트랜지스터를 접속시키고 배타적 노아회로(5)의 출력을 인버터로 반전시켜서 상기 트랜지스터의 게이트에 부여하도록 해도 된다.

또한, 본 발명은 상기 실시예에만 한정되는 것이 아니고, 제2도에 나타낸 것처럼 회로접속을 변경시킨다거나 제3도에 나타낸 것처럼 클록정지검출신호(3', 4')를 변경시켜도 된다. 즉, 제2도의 회로는 제1도의 회로에 비해 클록정지검출회로(3, 4)에 입력단자(51)의 클록신호(Ø)를 입력시키는 점과 이 클록정지검출회로(3, 4)의 각 인버터를 각각 1개로 감소시킨 점 및 클록정지검출회로(3, 4)의 접속위치를 변경시킨 점이 다를뿐, 그 이외의 구성은 같게 되어 있어서 기본적인 회로동작도 마찬가지로 실행된다.

한편, 제3도에 도시된 클록정지검출회로(3', 4')는 제1도에 도시된 클록정지검출회로(3, 4)에 비해 부하저항소자(R1, R2)대신 P 채널 트랜지스터(P2)와 N채널 트랜지스터(N2)를 사용함으로써 입력단 인버터를 CMOS로 구성한 점이 다를 뿐, 그 이외의 구성은 같게 되어 있다. 이 경우, 상기 트랜지스터(P2)의 등가 ON 저항과 캐패시터(C1)의 시정수 및 상기 트랜지스터(N2)의 등가 ON저항과 캐패시터(C2)의 시정수가 각각 클록신호(Ø)의 주기보다 충분히 크게되도록 설정해 놓음으로써 전술한 것과 동일한 클록정지검출동작을 수행할 수 있게 된다.

또한, 상기 실시예에서는 2상클록신호(Ø^*, Ø)를 생성하기 위한 신호원이 되는 클록신호(Ø)가 외부로부터 입력되는 경우를 설명했지만, 그 클록신호를 칩내부에서 발생시키는 클록신호발생회로를 구비한 집적회로의 경우에도 상기 실시예와 동일한 효과를 얻게 된다. 또, 상기 실시예에서는 CMOS 다이나믹회로로써 다이나믹 시프트 레지스터를 사용한 경우를 설명했지만, 그 이외의 다이나믹 회로를 사용하는 경우에도 본 발명은 유효하다.

[효과]

상술한 것처럼 본 발명의 반도체집적회로에 의하면, 클록신호가 정지한때 다이나믹회로에서의 관통전류를 방지할 수 있어서 칩의 소비전류를 억제할 수 있게 되므로, 칩의 테스트동작이라든가 본 집적회로를 사용한 시스템의 동작상 유리하게 된다. 예컨데, 10K 게이트 정도의 칩에서는 클록신호정지시 관통전류의 문제가 심각하게 되는데, 이 경우 본 발명을 사용하면 매우 효과적이다. 또한, 장래에 100K 게이트 이상의 칩이 개발되는 경우, 상기 관통전류의 방지대책은 필수불가결한 것으로 되리라 예상되는 바, 그 대책의 하나로서 본 발명은 매우 유효할 것이다.

Claims

2상클록신호(Ø^*, Ø)에 의해 동작이 제외되는 CMOS다이나믹회로(40)를 갖춘 반도체집적회로에 있어서, 상기2상 클록신호(Ø^*, Ø)의 신호원인 클록신호(Ø)가 온/오프를 되풀이하고 있는가 아닌가를 판별하여 그 클록신호(Ø)가 정지상태로 된 경우를 검출해 내는 클록정지검출회로(3, 4)(3', 4')와, 이 클록정지검출회로(2,4)(3'4')의 검출출력(a1,a2)을 받아들여서 상기 2상클록신호(Ø^*, Ø)f, f 동일한 논리레벨로 설정/제어하는 클록레벨제어회로를 구비하여 구성된 것을 특징으로 하는 반도체집적회로.
제1항에 있어서, 상기 2상클록신호(Ø^*, Ø)를 생성해나기 위한 클록버퍼(2)내에 상기 클록레벨제어회로용 게이트회로(7, 9)가 설치된 것을 특징으로 하는 반도체집적회로.
제1항에 있어서, 상기 클록정지검출회로(3, 4)(3', 4')는 상기 클록신호(Ø^*, Ø)가 입력되는 인버터회로와 이 인버터회로의 출력단과 소정전위단간에 접속된 캐패시터(C1, C2)를 갖추어 구성된 것을 특징으로 하는 반도체집적회로.
제1항에 있어서, 상기CMOS 다이나믹회로(40)의 출력단과 소정전위단간에 상기 클록정지검출회로(3, 4)(3', 4')의 검출출력(a1, a2)에 의해 그 온상태가 제어되는 MOS 트랜지스터(6)가 설치된 것을 특징으로하는 반도체집적회로.
제1항에 있어서, 상기 신호원으로 사용되는 클록신호(Ø)가 집적회로칩의 외부로부터 공급되는 것을 특징으로 하는 반도체집적회로.