[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP3743216B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP3743216B2
JP3743216B2 JP23457499A JP23457499A JP3743216B2 JP 3743216 B2 JP3743216 B2 JP 3743216B2 JP 23457499 A JP23457499 A JP 23457499A JP 23457499 A JP23457499 A JP 23457499A JP 3743216 B2 JP3743216 B2 JP 3743216B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
resin
semiconductor device
substrate
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP23457499A
Other languages
Japanese (ja)
Other versions
JP2001060641A (en
Inventor
修一 丸茂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP23457499A priority Critical patent/JP3743216B2/en
Publication of JP2001060641A publication Critical patent/JP2001060641A/en
Application granted granted Critical
Publication of JP3743216B2 publication Critical patent/JP3743216B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、一方の主面に導電パターンと異方性導電膜が形成された基板に半導体チップをフェース・ダウン・ボンディングした半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
図３は、従来の半導体装置（エリアアレイパッケージ）の一例を示す断面図である。
【０００３】
この半導体装置はポリイミド基板１１を有し、このポリイミド基板１１の上面にはメッキを施した銅配線１３が形成されている。また、ポリイミド基板１１には接続孔が設けられており、この接続孔は銅配線１３に接続されている。ポリイミド基板１１の下面には半田ボール１５が取り付けられており、半田ボール１５は接続孔を介して銅配線１３に接続されている。銅配線１３及びポリイミド基板１１の上には異方性導電膜（Anisotropic Conductive Film）７が配置されている。
【０００４】
ポリイミド基板１１の上面上には半導体チップ１がフェース・ダウン・ボンディングにより実装されている。この半導体チップ１には金バンプ５が設けられており、金バンプ５は銅配線１３に電気的に接続されている。半導体チップ１の裏面のマーク印刷部４にはマークが印刷されている。
【０００５】
次に、図３に示す半導体装置の製造方法について説明する。
【０００６】
まず、金バンプ５を有する半導体ウエハを準備し、この半導体ウエハをダイシングすることにより複数の半導体チップ１を形成する。
【０００７】
この後、上面に銅配線１３と異方性導電膜７が形成されたポリイミド基板１１を準備し、このポリイミド基板１１の上面側に複数の半導体チップ１をフェース・ダウン・ボンディングする。これにより、半導体チップ１は金バンプ５を介して銅配線１３に電気的に接続される。
【０００８】
次に、半導体チップ１の裏面のマーク印刷部４にマーク（図示せず）を印刷する。この後、ポリイミド基板１１の下面側の接続孔上に半田ボール１５を取り付け、この半田ボールを接続孔を介して銅配線１３に電気的に接続する。
【０００９】
次に、ポリイミド基板１１を切断することにより、一つの半導体チップ１毎に分離する。このようにして図３に示す半導体装置を製造する。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置では、半導体チップ１の裏面及び側面のＳｉがむき出しの状態となっているため、半導体チップ１にクラックが発生することがあり、そのクラックが半導体チップの能動面に達して半導体チップ１が不良となることがある。また、このクラックは特に半導体チップ１の裏面のエッジ部が欠けるといった形で発生することが多かった。
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、半導体チップにクラックが生じることによるチップ不良の発生を抑制した半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の半導体装置は、基板と、前記基板に形成された接続孔と、
前記接続孔に形成された接続端子と、前記接続端子に接続され、前記基板上に形成された導電パターンと、前記基板及び前記導電パターン上に形成された異方性導電膜と、第１の面と該第１の面に対向する第２の面とを有し、該第１の面が前記異方性導電膜に接するように、フェースダウンボンディングされた半導体チップと、を含み、前記半導体チップの側面及び該半導体チップの前記第２の面の端部を被覆するように樹脂が形成され、且つ、該半導体チップの第２の面の一部の領域には、該樹脂が形成されていない。
【００１３】
本発明の半導体装置は、前記半導体装置において、前記基板の周辺に、樹脂流れ止め部が形成されている。
【００１４】
本発明の半導体装置は、前記半導体装置において、請求項１又は２において、前記樹脂は、ポリイミド又はエポキシである。
【００１５】
本発明の半導体装置の製造方法は、基板上に導電パターンを形成する工程と、前記基板及び前記導電パターン上に異方性導電膜を形成する工程と、第１の面と該第１の面に対向する第２の面とを有し、該第１の面が前記異方性導電膜に接するように、半導体チップをフェースダウンボンディングする工程と、前記半導体チップの側面及び該半導体チップの前記第２の面の端部を被覆するように樹脂を形成する工程と、を含み、前記樹脂は、前記半導体チップの第２の面の一部の領域には、形成されていない。
【００１６】
本発明の半導体装置の製造方法は、前記半導体装置の製造方法において、前記基板の周辺に、樹脂流れ止め部が形成されている。
【００１７】
本発明の半導体装置の製造方法は、前記半導体装置の製造方法において、前記樹脂は、ポリイミド又はエポキシである。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の一実施の形態について説明する。
【００２２】
図１は、本発明の第１の実施の形態による半導体装置を示す断面図である。
【００２３】
この半導体装置はポリイミド基板１１を有し、このポリイミド基板１１の周囲には樹脂流れ止め部１１ａが形成されている。この樹脂流れ止め部１１ａは、ポリイミド基板１１の上面上に延出し、後記半導体チップ１を囲むように形成されている。また、ポリイミド基板１１の上面には配線パターン１３が形成されている。この配線パターン１３としては、例えばメッキを施した銅配線が用いられる。また、ポリイミド基板１１には接続孔が設けられており、この接続孔は配線パターン１３に接続されている。ポリイミド基板１１の下面には接続端子１５が取り付けられており、接続端子１５としては例えば半田ボールが用いられる。接続端子１５は接続孔を介して配線パターン１３に接続されている。配線パターン１３及びポリイミド基板１１の上には異方性導電膜７が配置されている。
【００２４】
ポリイミド基板１１の上面上には半導体チップ１がフェース・ダウン・ボンディングにより実装されている。この半導体チップ１には金バンプ５が設けられており、金バンプ５は配線パターン１３に電気的に接続されている。
【００２５】
半導体チップ１の裏面のエッジ部及び側面は樹脂部１７で被覆されている。この樹脂部１７としては、例えば、ポリイミド又はエポキシが用いられる。また、半導体チップ１の裏面のマーク印刷部４にはマークが印刷されている。
【００２６】
上記第１の実施の形態によれば、半導体チップ１の裏面のエッジ部に樹脂部１７を設け、この樹脂部１７により半導体チップの裏面のエッジ部がむき出しになることがないように保護している。このため、従来の半導体装置のように半導体チップのエッジ部に欠けやクラックが発生することを抑えることができる。したがって、その欠けやクラックが半導体チップの能動面に達して半導体チップ１が不良となることを抑制できる。
【００２７】
次に、図１に示す半導体装置を製造する方法について説明する。
【００２８】
まず、金バンプ５を有する半導体ウエハを準備し、この半導体ウエハをダイシングすることにより複数の半導体チップ１を形成する。
【００２９】
この後、上面にメッキを施した銅配線１３と異方性導電膜７が形成されたポリイミド基板１１を準備する。このポリイミド基板１１の周囲には樹脂流れ止め部１１ａが形成されており、この樹脂流れ止め部１１ａは、ポリイミド基板１１の上面上に延出している。このポリイミド基板１１には、銅配線１３に接続された接続孔が形成されている。
【００３０】
次に、ポリイミド基板１１の上面側に複数の半導体チップ１をフェース・ダウン・ボンディングする。これにより、半導体チップ１は金バンプ５を介して銅配線１３に電気的に接続される。
【００３１】
この後、半導体チップ１の裏面のエッジ部及び側面に樹脂１７をポッティング（滴下）する。この際、ポリイミド基板１１の周囲に樹脂流れ止め部１１ａが形成されているため、ポッティングした樹脂１７が半導体チップ１の裏面のエッジ部から流れ落ちるのを止めることができ、その結果、該エッジ部に樹脂１７を充分に被覆することができる。
【００３２】
次に、樹脂１７を所定の温度でベークすることにより、半導体チップ１の裏面のエッジ部及び側面に樹脂部１７が形成される。
【００３３】
この後、半導体チップ１の裏面のマーク印刷部４にマーク（図示せず）を印刷する。次に、ポリイミド基板１１の下面側の接続孔上に半田ボール１５を取り付け、この半田ボールを接続孔を介して銅配線１３に電気的に接続する。
【００３４】
次に、ポリイミド基板１１を切断することにより、一つの半導体チップ１毎に分離する。このようにして図１に示す半導体装置を製造する。
【００３５】
尚、上記第１の実施の形態による半導体装置の製造方法では、ポリイミド基板１１に半導体チップ１をフェース・ダウン・ボンディングした後、半導体チップ１の裏面のエッジ部及び側面に樹脂部１７を形成し、次に、マーク印刷を行っているが、ポリイミド基板１１に半導体チップ１をフェース・ダウン・ボンディングし、マーク印刷を行った後、半導体チップ１の裏面のエッジ部及び側面に樹脂部１７を形成することも可能であり、また、ポリイミド基板１１に半導体チップ１をフェース・ダウン・ボンディングし、マーク印刷を行い、ポリイミド基板１１の下面側の接続孔上に半田ボール１５を取り付けた後、半導体チップ１の裏面のエッジ部及び側面に樹脂部１７を形成することも可能である。
【００３６】
図２は、本発明の参考例による半導体装置を示す断面図であり、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００３７】
半導体チップ１の裏面全体及び側面全体は樹脂膜１８で被覆されている。この樹脂部１８としては、例えば、ポリイミド又はエポキシが用いられる。
【００３８】
上記参考例においても第１の実施の形態と同様の効果を得ることができ、しかも、半導体チップ１のエッジ部及び側面だけでなく裏面全体を樹脂膜１８で被覆しているため、半導体チップ１へのクラックの発生をより抑えることができる。
【００３９】
次に、図２に示す半導体装置を製造する方法について説明するが、図１の半導体装置の製造方法と同一部分の説明は省略する。
【００４０】
ポリイミド基板１１に半導体チップ１をフェース・ダウン・ボンディングした後、半導体チップ１の裏面全体及び側面全体に樹脂１８をポッティング（滴下）する。この際、ポリイミド基板１１の周囲に樹脂流れ止め部１１ａが形成されているため、ポッティングした樹脂１８が半導体チップ１の側面から流れ落ちるのを止めることができ、その結果、裏面全体及び側面全体に樹脂１８を充分に被覆することができる。
【００４１】
次に、樹脂１８を所定の温度でベークすることにより、半導体チップ１の裏面全体及び側面全体に樹脂部１８が形成される。
【００４２】
この後、半導体チップ１の裏面上の樹脂部のマーク印刷部４にマーク（図示せず）を印刷する。次に、半田ボール１５を取り付けた後、ポリイミド基板１１を切断する。このようにして図２に示す半導体装置を製造する。
【００４３】
尚、本発明は上記第１及び参考例の形態に限定されず、種々変更して実施することが可能である。例えば、上記実施の形態は、種々のエリアアレイパッケージに適用することが可能である。
【００４４】
また、上記実施の形態では、ポリイミド基板１１を用いているが、他の基板を用いることも可能であり、例えばセラミック基板を用いることも可能である。
【００４５】
【発明の効果】
以上説明したように本発明によれば、半導体チップの裏面のエッジ部に樹脂を被覆している。したがって、半導体チップにクラックが生じることによるチップ不良の発生を抑制した半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態による半導体装置を示す断面図である。
【図２】 本発明の参考例による半導体装置を示す断面図である。
【図３】 従来の半導体装置（エリアアレイパッケージ）の一例を示す断面図である。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device in which a semiconductor chip is face-down bonded to a substrate having a conductive pattern and an anisotropic conductive film formed on one main surface, and a manufacturing method thereof. Is.
[0002]
[Prior art]
FIG. 3 is a cross-sectional view showing an example of a conventional semiconductor device (area array package).
[0003]
This semiconductor device has a polyimide substrate 11, and a plated copper wiring 13 is formed on the upper surface of the polyimide substrate 11. Further, a connection hole is provided in the polyimide substrate 11, and this connection hole is connected to the copper wiring 13. A solder ball 15 is attached to the lower surface of the polyimide substrate 11, and the solder ball 15 is connected to the copper wiring 13 through a connection hole. An anisotropic conductive film 7 is disposed on the copper wiring 13 and the polyimide substrate 11.
[0004]
A semiconductor chip 1 is mounted on the upper surface of the polyimide substrate 11 by face-down bonding. The semiconductor chip 1 is provided with gold bumps 5, and the gold bumps 5 are electrically connected to the copper wiring 13. A mark is printed on the mark printing unit 4 on the back surface of the semiconductor chip 1.
[0005]
Next, a method for manufacturing the semiconductor device shown in FIG. 3 will be described.
[0006]
First, a semiconductor wafer having gold bumps 5 is prepared, and a plurality of semiconductor chips 1 are formed by dicing the semiconductor wafer.
[0007]
Thereafter, a polyimide substrate 11 having a copper wiring 13 and an anisotropic conductive film 7 formed on the upper surface is prepared, and a plurality of semiconductor chips 1 are face-down bonded to the upper surface side of the polyimide substrate 11. Thereby, the semiconductor chip 1 is electrically connected to the copper wiring 13 via the gold bumps 5.
[0008]
Next, a mark (not shown) is printed on the mark printing unit 4 on the back surface of the semiconductor chip 1. Thereafter, solder balls 15 are attached to the connection holes on the lower surface side of the polyimide substrate 11, and the solder balls are electrically connected to the copper wirings 13 through the connection holes.
[0009]
Next, the semiconductor substrate 1 is separated for each semiconductor chip 1 by cutting the polyimide substrate 11. In this way, the semiconductor device shown in FIG. 3 is manufactured.
[0010]
[Problems to be solved by the invention]
By the way, in the conventional semiconductor device, since the Si on the back surface and side surface of the semiconductor chip 1 is exposed, a crack may occur in the semiconductor chip 1, and the crack reaches the active surface of the semiconductor chip. As a result, the semiconductor chip 1 may become defective. In addition, this crack often occurs especially in the form that the edge portion of the back surface of the semiconductor chip 1 is missing.
[0011]
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device and a method for manufacturing the same, in which the occurrence of chip defects due to cracks in the semiconductor chip is suppressed.
[0012]
[Means for Solving the Problems]
The semiconductor device of the present invention includes a substrate, a connection hole formed in the substrate,
A connection terminal formed in the connection hole; a conductive pattern connected to the connection terminal and formed on the substrate; an anisotropic conductive film formed on the substrate and the conductive pattern; A semiconductor chip having a surface and a second surface opposite to the first surface, the first surface being in contact with the anisotropic conductive film, and face-bonded to the anisotropic conductive film. Resin is formed so as to cover the side surface of the chip and the end of the second surface of the semiconductor chip, and the resin is formed in a partial region of the second surface of the semiconductor chip. Absent.
[0013]
In the semiconductor device of the present invention, in the semiconductor device, a resin flow stopper is formed around the substrate.
[0014]
The semiconductor device of the present invention is the semiconductor device according to claim 1 or 2, wherein the resin is polyimide or epoxy.
[0015]
The method for manufacturing a semiconductor device of the present invention includes a step of forming a conductive pattern on a substrate, a step of forming an anisotropic conductive film on the substrate and the conductive pattern, a first surface, and the first surface. A semiconductor chip is face-down bonded so that the first surface is in contact with the anisotropic conductive film, a side surface of the semiconductor chip, and the semiconductor chip Forming a resin so as to cover an end of the second surface, and the resin is not formed in a partial region of the second surface of the semiconductor chip.
[0016]
According to a method for manufacturing a semiconductor device of the present invention, in the method for manufacturing a semiconductor device, a resin flow stopper is formed around the substrate.
[0017]
In the method for manufacturing a semiconductor device according to the present invention, in the method for manufacturing a semiconductor device, the resin is polyimide or epoxy.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0022]
FIG. 1 is a cross-sectional view showing a semiconductor device according to the first embodiment of the present invention.
[0023]
This semiconductor device has a polyimide substrate 11, and a resin flow stopper 11 a is formed around the polyimide substrate 11. The resin flow stopper 11 a extends on the upper surface of the polyimide substrate 11 and is formed so as to surround the semiconductor chip 1 described later. A wiring pattern 13 is formed on the upper surface of the polyimide substrate 11. As the wiring pattern 13, for example, plated copper wiring is used. Further, a connection hole is provided in the polyimide substrate 11, and this connection hole is connected to the wiring pattern 13. A connection terminal 15 is attached to the lower surface of the polyimide substrate 11. For example, a solder ball is used as the connection terminal 15. The connection terminal 15 is connected to the wiring pattern 13 through a connection hole. An anisotropic conductive film 7 is disposed on the wiring pattern 13 and the polyimide substrate 11.
[0024]
A semiconductor chip 1 is mounted on the upper surface of the polyimide substrate 11 by face-down bonding. The semiconductor chip 1 is provided with gold bumps 5, and the gold bumps 5 are electrically connected to the wiring pattern 13.
[0025]
The edge portion and the side surface of the back surface of the semiconductor chip 1 are covered with a resin portion 17. For example, polyimide or epoxy is used as the resin portion 17. A mark is printed on the mark printing unit 4 on the back surface of the semiconductor chip 1.
[0026]
According to the first embodiment, the resin portion 17 is provided on the edge portion on the back surface of the semiconductor chip 1, and the resin portion 17 protects the edge portion on the back surface of the semiconductor chip from being exposed. Yes. For this reason, it can suppress that a chip | tip and a crack generate | occur | produce in the edge part of a semiconductor chip like the conventional semiconductor device. Therefore, it can be suppressed that the chip or crack reaches the active surface of the semiconductor chip and the semiconductor chip 1 becomes defective.
[0027]
Next, a method for manufacturing the semiconductor device shown in FIG. 1 will be described.
[0028]
First, a semiconductor wafer having gold bumps 5 is prepared, and a plurality of semiconductor chips 1 are formed by dicing the semiconductor wafer.
[0029]
Thereafter, a polyimide substrate 11 having a copper wiring 13 and an anisotropic conductive film 7 plated on the upper surface is prepared. A resin flow stop portion 11 a is formed around the polyimide substrate 11, and the resin flow stop portion 11 a extends on the upper surface of the polyimide substrate 11. A connection hole connected to the copper wiring 13 is formed in the polyimide substrate 11.
[0030]
Next, a plurality of semiconductor chips 1 are face-down bonded to the upper surface side of the polyimide substrate 11. Thereby, the semiconductor chip 1 is electrically connected to the copper wiring 13 via the gold bumps 5.
[0031]
Thereafter, the resin 17 is potted (dropped) on the edge and side surfaces of the back surface of the semiconductor chip 1. At this time, since the resin flow stop portion 11a is formed around the polyimide substrate 11, the potted resin 17 can be prevented from flowing down from the edge portion on the back surface of the semiconductor chip 1, and as a result, The resin 17 can be sufficiently covered.
[0032]
Next, the resin portion 17 is formed on the edge portion and the side surface of the back surface of the semiconductor chip 1 by baking the resin 17 at a predetermined temperature.
[0033]
Thereafter, a mark (not shown) is printed on the mark printing unit 4 on the back surface of the semiconductor chip 1. Next, a solder ball 15 is attached to the connection hole on the lower surface side of the polyimide substrate 11, and the solder ball is electrically connected to the copper wiring 13 through the connection hole.
[0034]
Next, the semiconductor substrate 1 is separated for each semiconductor chip 1 by cutting the polyimide substrate 11. In this way, the semiconductor device shown in FIG. 1 is manufactured.
[0035]
In the semiconductor device manufacturing method according to the first embodiment, after the semiconductor chip 1 is face-down bonded to the polyimide substrate 11, the resin portion 17 is formed on the edge and side surfaces of the back surface of the semiconductor chip 1. Next, the mark printing is performed. After the semiconductor chip 1 is face-down bonded to the polyimide substrate 11 and the mark printing is performed, the resin portion 17 is formed on the edge portion and the side surface of the back surface of the semiconductor chip 1. In addition, the semiconductor chip 1 is face-down bonded to the polyimide substrate 11, mark printing is performed, the solder balls 15 are attached to the connection holes on the lower surface side of the polyimide substrate 11, and then the semiconductor chip It is also possible to form the resin portion 17 on the edge portion and the side surface of the back surface of 1.
[0036]
FIG. 2 is a cross-sectional view showing a semiconductor device according to a reference example of the present invention. The same reference numerals are given to the same parts as in FIG. 1, and only different parts will be described.
[0037]
The entire back surface and side surfaces of the semiconductor chip 1 are covered with a resin film 18. For example, polyimide or epoxy is used as the resin portion 18.
[0038]
In the above reference example, the same effect as that of the first embodiment can be obtained, and not only the edge and side surfaces of the semiconductor chip 1 but also the entire back surface is covered with the resin film 18. It is possible to further suppress the occurrence of cracks.
[0039]
Next, a method of manufacturing the semiconductor device shown in FIG. 2 will be described, but description of the same parts as those of the semiconductor device manufacturing method of FIG. 1 will be omitted.
[0040]
After the semiconductor chip 1 is face-down bonded to the polyimide substrate 11, the resin 18 is potted (dropped) on the entire back surface and side surfaces of the semiconductor chip 1. At this time, since the resin flow stop portion 11a is formed around the polyimide substrate 11, the potted resin 18 can be prevented from flowing down from the side surface of the semiconductor chip 1, and as a result, the resin is applied to the entire back surface and the entire side surface. 18 can be covered sufficiently.
[0041]
Next, the resin portion 18 is formed on the entire back surface and side surfaces of the semiconductor chip 1 by baking the resin 18 at a predetermined temperature.
[0042]
Thereafter, a mark (not shown) is printed on the mark printing part 4 of the resin part on the back surface of the semiconductor chip 1. Next, after the solder balls 15 are attached, the polyimide substrate 11 is cut. In this way, the semiconductor device shown in FIG. 2 is manufactured.
[0043]
In addition, this invention is not limited to the form of the said 1st and reference example, It can be implemented in various changes. For example, the above embodiment can be applied to various area array packages.
[0044]
Moreover, in the said embodiment, although the polyimide substrate 11 is used, another board | substrate can also be used, for example, it is also possible to use a ceramic substrate.
[0045]
【The invention's effect】
As described above, according to the present invention, the resin is coated on the edge portion of the back surface of the semiconductor chip. Therefore, it is possible to provide a semiconductor device and a method for manufacturing the same, in which generation of chip defects due to cracks in the semiconductor chip is suppressed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a semiconductor device according to a reference example of the present invention.
FIG. 3 is a cross-sectional view showing an example of a conventional semiconductor device (area array package).

Claims (6)

基板と、
前記基板に形成された接続孔と、
前記接続孔に形成された接続端子と、
前記接続端子に接続され、前記基板上に形成された導電パターンと、
前記基板及び前記導電パターン上に形成された異方性導電膜と、
第１の面と該第１の面に対向する第２の面とを有し、該第１の面が前記異方性導電膜に接するように、フェースダウンボンディングされた半導体チップと、を含み、
前記半導体チップの側面及び該半導体チップの前記第２の面の端部を被覆するように樹脂が形成され、且つ、該半導体チップの第２の面の一部の領域には、該樹脂が形成されていない、半導体装置。A substrate,
A connection hole formed in the substrate;
A connection terminal formed in the connection hole;
A conductive pattern connected to the connection terminal and formed on the substrate;
An anisotropic conductive film formed on the substrate and the conductive pattern;
A semiconductor chip having a first surface and a second surface facing the first surface, wherein the first surface is in contact with the anisotropic conductive film and face-down bonded. ,
Resin is formed so as to cover a side surface of the semiconductor chip and an end of the second surface of the semiconductor chip, and the resin is formed in a partial region of the second surface of the semiconductor chip. Not a semiconductor device. 請求項１において、前記基板の周辺に、樹脂流れ止め部が形成されている、半導体装置。  The semiconductor device according to claim 1, wherein a resin flow stopper is formed around the substrate. 請求項１又は２において、前記樹脂は、ポリイミド又はエポキシである、半導体装置。  The semiconductor device according to claim 1, wherein the resin is polyimide or epoxy. 基板上に導電パターンを形成する工程と、
前記基板及び前記導電パターン上に異方性導電膜を形成する工程と、
第１の面と該第１の面に対向する第２の面とを有し、該第１の面が前記異方性導電膜に接するように、半導体チップをフェースダウンボンディングする工程と、
前記半導体チップの側面及び該半導体チップの前記第２の面の端部を被覆するように樹脂を形成する工程と、を含み、
前記樹脂は、前記半導体チップの第２の面の一部の領域には、形成されていない、半導体装置の製造方法。Forming a conductive pattern on the substrate;
Forming an anisotropic conductive film on the substrate and the conductive pattern;
A step of bonding the semiconductor chip face down so that the first surface has a second surface opposite to the first surface, and the first surface is in contact with the anisotropic conductive film;
Forming a resin so as to cover a side surface of the semiconductor chip and an end portion of the second surface of the semiconductor chip,
The method of manufacturing a semiconductor device, wherein the resin is not formed in a partial region of the second surface of the semiconductor chip. 請求項４において、前記基板の周辺に、樹脂流れ止め部が形成されている、半導体装置の製造方法。  5. The method of manufacturing a semiconductor device according to claim 4, wherein a resin flow stopper is formed around the substrate. 請求項４又は５において、前記樹脂は、ポリイミド又はエポキシである、半導体装置の製造方法。  6. The method for manufacturing a semiconductor device according to claim 4, wherein the resin is polyimide or epoxy.
JP23457499A 1999-08-20 1999-08-20 Semiconductor device and manufacturing method thereof Expired - Fee Related JP3743216B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23457499A JP3743216B2 (en) 1999-08-20 1999-08-20 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23457499A JP3743216B2 (en) 1999-08-20 1999-08-20 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
JP2001060641A JP2001060641A (en) 2001-03-06
JP3743216B2 true JP3743216B2 (en) 2006-02-08

Family

ID=16973157

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23457499A Expired - Fee Related JP3743216B2 (en) 1999-08-20 1999-08-20 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP3743216B2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001217354A (en) 2000-02-07 2001-08-10 Rohm Co Ltd Mounting structure for semiconductor chip, and semiconductor device
US20040169276A1 (en) * 2001-05-28 2004-09-02 Tan Loon Lee Method of packaging a semiconductor chip
US7728437B2 (en) * 2005-11-23 2010-06-01 Fairchild Korea Semiconductor, Ltd. Semiconductor package form within an encapsulation
JP2010212724A (en) * 2010-05-17 2010-09-24 Rohm Co Ltd Semiconductor device

Also Published As

Publication number Publication date
JP2001060641A (en) 2001-03-06

Similar Documents

Publication Publication Date Title
KR100424058B1 (en) Semiconductor device and method of manufacturing same
US7224073B2 (en) Substrate for solder joint
US6228676B1 (en) Near chip size integrated circuit package
US7880276B2 (en) Wiring board and semiconductor device
US6235551B1 (en) Semiconductor device including edge bond pads and methods
US10037966B2 (en) Semiconductor device and manufacturing method therefor
JPH11233687A (en) Semiconductor device having sub-chip scale package structure and manufacture thereof
JP2000100851A (en) Semiconductor substrate and manufacture thereof and structure and method for mounting semiconductor parts
KR20020059851A (en) Integrated circuit package formed at a wafer level
US6841884B2 (en) Semiconductor device
US6911737B2 (en) Semiconductor device package and method
KR101014577B1 (en) Semiconductor apparatus, and method of manufacturing semiconductor apparatus
US8072068B2 (en) Semiconductor device and a method for manufacturing the same
JP2000269271A (en) Semiconductor device and manufacture thereof
US7061123B1 (en) Wafer level ball grid array
JP3743216B2 (en) Semiconductor device and manufacturing method thereof
US6455941B1 (en) Chip scale package
JP2000040676A (en) Manufacture of semiconductor device
JP3496569B2 (en) Semiconductor device, its manufacturing method and its mounting structure
JP4506168B2 (en) Semiconductor device and its mounting structure
JP3339472B2 (en) Semiconductor device and manufacturing method thereof
US8742575B2 (en) Semiconductor device and fabrication method thereof
JP2000068271A (en) Wafer device, chip device and manufacture of the chip device
JP2000299399A (en) Semiconductor device
US20090324906A1 (en) Semiconductor with top-side wrap-around flange contact

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040413

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050726

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050920

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051025

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20051107

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091125

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091125

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101125

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101125

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111125

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111125

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121125

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121125

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131125

Year of fee payment: 8

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees