JP3612759B2 - Amplitude detector - Google Patents

Description

【０００５】
【数２】

【０００６】
次に、従来の振幅検出装置における検出誤差について説明する。いま、複素データの振幅を１としたとき、“数１”による振幅データＲは図８の実線に示す通り、８種類の円弧を組み合わせた曲線で表わされる。検出誤差は複素データの位相θ（０≦θ＜２π）によって変動するが、平均値が“数３”の通り５．３％、最大値は“数４”の通り８．０％となる。
【０００７】
【数３】

【０００８】
【数４】

【０００９】
一方、対数関数演算器１０には振幅データＲをアドレスとして、対数振幅データＳを出力するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が使用されている。単精度加算器１１の出力データ長を１６ビットとすると、１６ビットのアドレスと６４ｋワード（ここで、１ワードは１６ビット、１ｋワードは１０２４ワード）のメモリ容量を持つＲＯＭが必要となるが、ハードウェア量の肥大化を考えれば、現実的な値ではない。そこで、従来の振幅検出装置では単精度加算器１１の出力データから下位ビットを切り捨て、残る上位ビットをＲＯＭのアドレスとして入力している。“表１”には、標準的な市販部品で実現可能な１２ビットアドレス・４ｋワードＲＯＭの真理値表を示す。
【００１０】
【表１】

【００１１】
さらに、振幅データＲと対数振幅データＳの関係を表わしたグラフを図９に示す。Ｒ≦１６の小振幅領域では下位４ビットを切り捨てた影響からその対数が常にＳ＝０となり、対数振幅データＳの単調増加性は消失していることが分かる。
【００１２】
【発明が解決しようとする課題】
上記のような振幅検出装置では、平均５．３％、最大８．０％の振幅検出誤差を有するため、振幅データのＳ／Ｎ比（Ｓｉｇｎａｌ ｔｏ Ｎｏｉｓｅ Ｒａｔｉｏ）を劣化させるという問題点があった。
【００１３】
また、対数振幅データの全領域で単調増加性を保持するためには、対数関数演算器のメモリ容量が肥大化するという問題点があった。
【００１４】
この発明は、かかる課題を解決するためになされたものであり、振幅検出誤差を低減することおよび対数関数演算器のメモリ容量を削減することを目的としている。
【００１５】
【課題を解決するための手段】
この発明による振幅検出装置は、複素データにおける実部と虚部の平方和を求め、その平方根から振幅データを計算する機能を持つものである。
【００１６】
また、対数関数演算器の入力データには振幅値に応じた乗算を加え、出力データには乗数に応じた加算を行う機能を持つものである。
【００１７】
【作用】
複素データにおける実部と虚部の平方和を求め、その平方根から振幅データを計算することによって、従来の振幅検出装置よりも振幅検出誤差を低減することができる。
【００１８】
また、対数関数演算器の入力データには振幅値に応じた乗算を加え、出力データには乗算に応じた加算を施すことによって、対数関数演算器のメモリ容量を削減することができる。
【００１９】
【実施例】
実施例１．
図１はこの発明の一実施例を示すブロック図である。図において、１，２，７，８は従来の振幅検出装置と全く同一のものである。３はＩｃｈデータとＱｃｈデータの平方和を計算する平方和演算器、４は平方和データからシフトアップデータとシフトダウンデータを計算するシフト量演算器、５は平方和データとシフトアップデータを乗じる倍精度乗算器、６は倍精度乗算結果の平方根を計算する平方根演算器である。
【００２０】
まず、図１に示した振幅検出装置の動作について説明する。Ｉｃｈ入力端子１から入力する複素データの実部をＸ、Ｑｃｈ入力端子２から入力する複素データの虚部をＹとおく。Ｘ，Ｙを符号付き１６ビット固定小数点データとすると、平方和演算器３が出力する平方和データＸ^２ ＋Ｙ^２ は符号なし３１ビット固定小数点データとなる。シフト量演算器４が出力するシフトアップデータＡおよびシフトダウンデータＢと平方和データＸ^２ ＋Ｙ^２ の関係を表わした真理値表を“表２”及び“表３”に示す。
【００２１】
【表２】

【００２２】
【表３】

【００２３】
倍精度乗算器５では、３１ビットの平方和データＸ^２ ＋Ｙ^２ と、３２ビットのシフトアップデータＡとの倍精度乗算を行う、乗算結果Ａ・（Ｘ^２ ＋Ｙ^２ ）のデータ長は６３ビットであるが、上位の３２ビットは常に０である。そこで、後段の平方根演算器６には３１ビット目（ＭＳＢを６３ビット目、ＬＳＢを０ビット目と数える。ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ，ＬＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）から２０ビット目までの１２ビットデータを乗算結果Ｚとして出力する。
【００２４】
平方根演算器６は、１２ビットの倍精度乗算結果Ｚをアドレスとして、１６ビットの平方根データＵを出力するＲＯＭで実現する。ＲＯＭのアドレスとデータの関係を“表４”に、倍精度乗算結果Ｚと平方根データＵの関係を図３に示す。
【００２５】
【表４】

【００２６】
単精度乗算器７では、１６ビットのシフトダウンデータＢと、１６ビットの平方根データＵとの単精度乗算を行う。乗算結果Ｂ・Ｕのデータ長は３２ビットとなるが、後段の振幅出力端子８には上位の１６ビットを振幅データＶとして出力する。これまで述べてきたデータＸ，Ｙ，Ａ，Ｂ，Ｚ，Ｕ，Ｖをデータフロー図に整理したものを図４に示す。最終的に得られた振幅データＶをＸ，Ｙ，Ａ，Ｂで表わすと、“数５”の通りとなる。
【００２７】
【数５】

【００２８】
一方、“表２”および“表３”に示す通り、Ａ，Ｂには“数６”の関係が成立することから、振幅データＶは“数７”と表わされる。
【００２９】
【数６】

【００３０】
【数７】

【００３１】
次に、図４のデータフローで求められた振幅データＶの振幅検出誤差について説明する。ＩｃｈデータＸおよびＱｃｈデータＹは符号付き１６ビット固定小数点データであるから、その量子化誤差は最大値が０．００１５％、平均値が０．０００９％であるが、平方和データＸ^２ ＋Ｙ^２ を計算する過程で量子化誤差の最大値は４倍の０．００６１％、平均値は２倍の０．００１８％に増加する。なお、平方和データＸ^２ ＋Ｙ^２ とシフトアップデータＡを乗算する過程ではデータの桁上げが行われているだけであるため、乗算結果Ａ・（Ｘ^２ ＋Ｙ^２ ）の量子化誤差は平方和データＸ^２ ＋Ｙ^２ の量子化誤差に等しい。これに対して、平方根演算器６に使用されるＲＯＭのアドレスＺは１２ビットであることから最大０．０１２２％、平均０．００７０％の量子化誤差を持つ。また、図３に示す通り、Ｚに対する平方根データＵの変化率ｄＵ／ｄＺは、Ｚ＝４０９６で８であるから、平方根データＵの量子化誤差は符号なし１６ビット固定小数点データの８倍すなわち最大０．００６１％、平均０．００３５％となる。平方根データＵとシフトダウンデータＢを乗算する過程ではデータの桁下げが行われているだけであるため、乗算結果Ｂ・Ｕの量子化誤差は平方根データＵの量子化誤差に等しい。上記に示した各演算器の量子化誤差を合計すると、最大値は０．０２４４％、平均値は０．００７５％と算出することができる。従来の振幅検出装置と比較して、振幅検出誤差の最大値は約１／３００、平均値は約１／７００に改善していることが分かる。
【００３２】
実施例２．
図２はこの発明の他の実施例を示すブロック図である。図において、１，２，７，８，１０，１１，１２は従来の振幅検出装置と全く同一のものである。３はＩｃｈデータとＱｃｈデータの平方根を計算する平方和演算器、４は平方和データからシフトアップデータとシフトダウンデータを計算するシフト量演算器、５は平方和データとシフトアップデータを乗じる倍精度乗算器、６は倍精度乗算結果の平方根を計算する平方根演算器、７は平方根データとシフトダウンデータないし振幅データとシフトアップデータを乗じる単精度乗算器、９は振幅データからシフトアップデータとバイアスデータを計算するバイアス量演算器である。
【００３３】
まず、図２に示した振幅検出装置の動作について説明する。Ｉｃｈ入力端子１から入力する複素データの実部をＸ、Ｑｃｈ入力端子２から入力する複素データの虚部をＹとおく。Ｘ，Ｙを符号付き１６ビット固定小数点データとすると、平方和演算器３が出力する平方和データＸ^２ ＋Ｙ^２ は符号なし３１ビット固定小数点データとなる。シフト量演算器４が出力するシフトアップデータＡおよびシフトダウンデータＢと平方和データＸ^２ ＋Ｙ^２ の関係を表わした真理値表は前述の表２”及び“表３”の通り。
【００３４】
倍精度乗算器５では、３１ビットの平方和データＸ^２ ＋Ｙ^２ と、３２ビットのシフトアップデータＡとの倍精度乗算を行う、乗算結果Ａ・（Ｘ^２ ＋Ｙ^２ ）のデータ長は６３ビットであるが、上位の３２ビットは常に０である。そこで、後段の平方根演算器６には３１ビット目（ＭＳＢを６３ビット目、ＬＳＢを０ビット目と数える）から２０ビット目までの１２ビットデータを乗算結果Ｚとして出力する。
【００３５】
平方根演算器６は、１２ビットの倍精度乗算結果Ｚをアドレスとして、１６ビットの平方根データＵを出力するＲＯＭで実現する。ＲＯＭのアドレスとデータの関係は“表４”に、倍精度乗算結果Ｚと平方根データＵの関係は図３に示す通りとなる。
【００３６】
単精度乗算器７では、１６ビットのシフトダウンデータＢと、１６ビットの平方根データＵとの単精度乗算を行う。乗算結果Ｂ・Ｕのデータ長は３２ビットとなるが、後段のバイアス量演算器９には上位の１６ビットを振幅データＶとして出力する。これまで述べてきたデータＸ，Ｙ，Ａ，Ｂ，Ｚ，Ｕ，Ｖをデータフロー図に整理したものを図４に示す。単精度乗算器７から得られた振幅データＶをＸ，Ｙ，Ａ，Ｂで表わすと、“数５”の通りとなる。
【００３７】
一方、“表２”および“表３”に示す通り、Ａ，Ｂには“数６”の関係が成立することから、振幅データＶは“数７”と表わされる。
【００３８】
バイアス量演算器９は振幅データＶの値に応じて、“表５”に示すシフトアップデータＣおよび“表６”に示すバイアスデータＤを出力する。
【００３９】
【表５】

【００４０】
【表６】

【００４１】
単精度乗算器７では、１６ビットの振幅データＶと１６ビットのシフトアップデータＣとの単精度乗算を行う。乗算結果Ｃ・Ｖのデータ長は３２ビットであるが、上位１６ビットは常に０である。そこで、後段の対数関数演算器１０には１５ビット目から４ビット目の１２ビットデータを乗算結果Ｒとして出力する。
【００４２】
対数関数演算器１０は、１２ビットの単精度乗算結果Ｒをアドレスとして、１６ビットの対数データＳを出力するＲＯＭで実現する。ＲＯＭのアドレスとデータの関係は“表１”に、単精度乗算結果Ｒと対数データＳの関係は図９に示す通りとなる。
【００４３】
単精度加算器１１では、１６ビットのバイアスデータＤと、１６ビットの対数データＳとの単精度加算を行う。加算結果Ｄ＋Ｓのデータ長は１７ビットとなるが、ＭＳＢは常に０であるため、後段の対数振幅出力端子１２には下位１６ビットを対数振幅データＷとして出力する。これまでに述べてきたデータＶ，Ｃ，Ｄ，Ｒ，Ｓ，Ｗをデータフロー図に整理したものを図５に示す。最終的に得られた対数振幅データＷをＶ，Ｃ，Ｄで表わすと、“数８”の通りとなる。
【００４４】
【数８】

【００４５】
一方、“表５”および“表６”に示す通り、Ｃ，Ｄには“数９”の関係が成立することから、対数振幅データＷは“数１０”と表わされる。
【００４６】
【数９】

【００４７】
【数１０】

【００４８】
さらに、振幅データＶと対数振幅データＷの関係を表わしたグラフを図６に示す。図２による振幅検出装置は従来の振幅検出装置と同じ対数関数演算器を使用しているにも関わらず、対数関数が定義されるＶ≧１の全領域で対数振幅データＷの単調増加性は保たれていることが分かる。
【００４９】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に記載されたような効果を奏する。
【００５０】
従来の振幅検出装置よりも振幅検出誤差を低減することができる。
【００５１】
また、対数関数演算器のメモリ容量を増やすことなく、全領域の単調増加性を保つことができる。
【図面の簡単な説明】
【図１】この発明の一実施例を示すブロック図である。
【図２】この発明の他の実施例を示すブロック図である。
【図３】図１に示した平方根演算器の入出力特性を表わすグラフである。
【図４】図１に示した振幅検出装置の平方根演算を表わすデータフロー図である。
【図５】図２に示した振幅検出装置の対数関数演算を表わすデータフロー図である。
【図６】図２に示した対数関数演算器の入出力特性を表わすグラフである。
【図７】従来の振幅検出装置を示すブロック図である。
【図８】従来の振幅検出装置による振幅の入出力特性を表わすグラフである。
【図９】従来の振幅検出装置による対数振幅の入出力特性を表わすグラフである。
【符号の説明】
１ Ｉｃｈ入力端子、２ Ｑｃｈ入力端子、３ 平方和演算器、４ シフト量演算器、５ 倍精度乗算器、６ 平方根演算器、７ 単精度乗算器、８ 振幅出力端子、９ バイアス量演算器、１０ 対数関数演算器、１１ 単精度加算器、１２ 対数振幅出力端子。[0001]
[Industrial application fields]
The present invention relates to an amplitude detection apparatus that calculates amplitude data or logarithmic amplitude data from complex data of a fixed point in a radar signal processing system that is required to process a large amount of data with high speed and high accuracy.
[0002]
[Prior art]
FIG. 7 is a block diagram showing a conventional amplitude detector. In the figure, 1 is an Ich input terminal for inputting a real part of complex data, 2 is a Qch input terminal for inputting an imaginary part of complex data, 7 is a single precision multiplier, and 8 is an amplitude output terminal for outputting the amplitude of complex data. 10 is a logarithmic function calculator that calculates the logarithm of amplitude data, 11 is a single precision adder, 12 is a logarithmic amplitude output terminal that outputs logarithmic amplitude data, 13 is an absolute value calculator that calculates the absolute value of real data, 14 is a maximum value calculator that compares two real number data and selects the larger one, 15 is a minimum value calculator that compares the two real number data and selects the smaller one, and 16 generates a desired constant. It is a constant generator.
[0003]
First, the operation of the conventional amplitude detection apparatus will be described. If the real part of the complex data input from the Ich input terminal 1 is X, and the imaginary part of the complex data input from the Qch input terminal 2 is Y, the absolute value arithmetic circuit 13 determines the absolute value of the real part data X and the imaginary part data Y. Calculate the values | X | and | Y |. The maximum value calculator 14 and the minimum value calculator 15 calculate a large value and a small value from | X | and | Y |, respectively. When the constant generated by the constant generator 16 is K (K = 0.4092), the single precision multiplier 7 multiplies the minimum value calculated by the minimum value calculator 15 by the constant K. The single precision adder 11 adds the maximum value calculated by the maximum value calculator 14 and the multiplication result calculated by the single precision multiplier 7. The amplitude output terminal 8 outputs the addition result calculated by the single precision adder 11 as amplitude data of complex data X + jY (where j is an imaginary unit). The logarithmic amplitude output terminal 12 outputs the logarithm of the amplitude data calculated by the logarithmic function calculator 10 as logarithmic amplitude data. The amplitude data R and logarithmic amplitude data S thus obtained are given by “Equation 1” and “Equation 2”, respectively.
[0004]
[Expression 1]

[0005]
[Expression 2]

[0006]
Next, a detection error in the conventional amplitude detection device will be described. Now, assuming that the amplitude of the complex data is 1, the amplitude data R by “Equation 1” is represented by a curve combining eight arcs as shown by the solid line in FIG. Although the detection error varies depending on the phase θ (0 ≦ θ <2π) of the complex data, the average value is 5.3% as “Equation 3”, and the maximum value is 8.0% as “Equation 4”.
[0007]
[Equation 3]

[0008]
[Expression 4]

[0009]
On the other hand, the logarithmic function calculator 10 uses a ROM (Read Only Memory) that outputs logarithmic amplitude data S with the amplitude data R as an address. If the output data length of the single precision adder 11 is 16 bits, a ROM having a 16-bit address and a memory capacity of 64k words (where 1 word is 16 bits and 1k word is 1024 words) is required. This is not a realistic value considering the increase in the amount of hardware. Therefore, in the conventional amplitude detector, the lower bits are discarded from the output data of the single precision adder 11, and the remaining upper bits are input as the ROM address. “Table 1” shows a truth table of a 12-bit address / 4k word ROM that can be realized by standard commercial parts.
[0010]
[Table 1]

[0011]
Further, a graph showing the relationship between the amplitude data R and the logarithmic amplitude data S is shown in FIG. In the small amplitude region of R ≦ 16, the logarithm is always S = 0 due to the effect of truncating the lower 4 bits, and the monotonic increase of the logarithmic amplitude data S is lost.
[0012]
[Problems to be solved by the invention]
Since the amplitude detection apparatus as described above has an average amplitude detection error of 5.3% and a maximum of 8.0%, there is a problem that the S / N ratio (Signal to Noise Ratio) of the amplitude data is deteriorated. .
[0013]
Further, in order to maintain monotonic increase in the whole area of logarithmic amplitude data, there is a problem that the memory capacity of the logarithmic function computing unit is enlarged.
[0014]
The present invention has been made to solve such a problem, and has an object to reduce an amplitude detection error and a memory capacity of a logarithmic function calculator.
[0015]
[Means for Solving the Problems]
The amplitude detection apparatus according to the present invention has a function of calculating a sum of squares of a real part and an imaginary part in complex data and calculating amplitude data from the square root.
[0016]
The logarithmic function calculator has a function of performing multiplication according to the amplitude value to the input data and adding according to the multiplier to the output data.
[0017]
[Action]
By obtaining the sum of squares of the real part and the imaginary part in the complex data and calculating the amplitude data from the square root, the amplitude detection error can be reduced as compared with the conventional amplitude detection apparatus.
[0018]
Further, the memory capacity of the logarithmic function computing unit can be reduced by performing multiplication according to the amplitude value on the input data of the logarithmic function computing unit and addition corresponding to the multiplication on the output data.
[0019]
【Example】
Example 1.
FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, 1, 2, 7, and 8 are exactly the same as those of a conventional amplitude detector. 3 is a sum-of-squares calculator that calculates the sum of squares of Ich data and Qch data, 4 is a shift amount calculator that calculates shift-up data and shift-down data from the sum-of-square data, and 5 is double precision that multiplies the sum of square data and shift-up data A multiplier 6 is a square root calculator that calculates the square root of the double precision multiplication result.
[0020]
First, the operation of the amplitude detection apparatus shown in FIG. 1 will be described. Let X be the real part of complex data input from the Ich input terminal 1, and Y be the imaginary part of complex data input from the Qch input terminal 2. If X and Y are signed 16-bit fixed-point data, the square sum data X ² + Y ² output from the square-sum calculator 3 becomes unsigned 31-bit fixed-point data. “Table 2” and “Table 3” show truth tables representing the relationship between the shift-up data A and the shift-down data B output from the shift amount calculator 4 and the sum of square data X ² + Y ² .
[0021]
[Table 2]

[0022]
[Table 3]

[0023]
The double precision multiplier 5 performs double precision multiplication of the 31-bit sum of squares data X ² + Y ² and the 32-bit shift-up data A, and the data length of the multiplication result A · (X ² + Y ² ) is 63 bits. Although the upper 32 bits are always 0. Accordingly, the square root calculator 6 in the subsequent stage counts the 12th bit data from the 31st bit (MSB is the 63rd bit and LSB is the 0th bit. MSB: Most Significant Bit, LSB: Last Significant Bit) to the 20th bit. Output as the multiplication result Z.
[0024]
The square root calculator 6 is realized by a ROM that outputs 16-bit square root data U by using a 12-bit double precision multiplication result Z as an address. The relationship between the ROM address and data is shown in “Table 4”, and the relationship between the double precision multiplication result Z and the square root data U is shown in FIG.
[0025]
[Table 4]

[0026]
The single precision multiplier 7 performs single precision multiplication of the 16-bit shift-down data B and the 16-bit square root data U. Although the data length of the multiplication result B · U is 32 bits, the higher 16 bits are output as amplitude data V to the amplitude output terminal 8 in the subsequent stage. FIG. 4 shows an arrangement of the data X, Y, A, B, Z, U, and V described so far in a data flow diagram. When the finally obtained amplitude data V is represented by X, Y, A, and B, it is as shown in “Formula 5”.
[0027]
[Equation 5]

[0028]
On the other hand, as shown in “Table 2” and “Table 3”, since the relationship of “Equation 6” is established between A and B, the amplitude data V is expressed as “Equation 7”.
[0029]
[Formula 6]

[0030]
[Expression 7]

[0031]
Next, the amplitude detection error of the amplitude data V obtained by the data flow of FIG. 4 will be described. Since the Ich data X and the Qch data Y are signed 16-bit fixed point data, the quantization error has a maximum value of 0.0015% and an average value of 0.0009%, but the sum of square data X ² + Y ² In the process of calculating the maximum value, the maximum value of the quantization error is quadrupled to 0.0061%, and the average value is doubled to 0.0018%. Note that, in the process of multiplying the sum of square data X ² + Y ² and the upshift data A, only the carry of the data is performed, and therefore the quantization error of the multiplication result A · (X ² + Y ² ) is the sum of square data. It is equal to the quantization error of X ² + Y ² . On the other hand, since the ROM address Z used for the square root calculator 6 is 12 bits, it has a maximum quantization error of 0.0122% and an average of 0.0070%. Further, as shown in FIG. 3, since the rate of change dU / dZ of the square root data U with respect to Z is 8 at Z = 4096, the quantization error of the square root data U is eight times that of unsigned 16-bit fixed point data, that is, the maximum. It becomes 0.0061% and an average of 0.0035%. In the process of multiplying the square root data U and the downshifted data B, only the digit reduction of the data is performed. Therefore, the quantization error of the multiplication result B · U is equal to the quantization error of the square root data U. When the quantization errors of the respective arithmetic units shown above are summed, the maximum value can be calculated as 0.0244% and the average value can be calculated as 0.0075%. It can be seen that the maximum value of the amplitude detection error is improved to about 1/300 and the average value is improved to about 1/700 as compared with the conventional amplitude detection apparatus.
[0032]
Example 2
FIG. 2 is a block diagram showing another embodiment of the present invention. In the figure, 1, 2, 7, 8, 10, 11, and 12 are exactly the same as those of the conventional amplitude detection apparatus. 3 is a sum-of-squares calculator that calculates the square root of Ich data and Qch data, 4 is a shift amount calculator that calculates upshift data and downshift data from the sum of square data, and 5 is a double precision multiplication that multiplies the sum of square data and the upshift data. 6 is a square root calculator that calculates the square root of the double precision multiplication result, 7 is a single precision multiplier that multiplies the square root data and the shift down data or the amplitude data and the shift up data, and 9 calculates the shift up data and the bias data from the amplitude data. This is a bias amount calculator.
[0033]
First, the operation of the amplitude detection apparatus shown in FIG. 2 will be described. Let X be the real part of complex data input from the Ich input terminal 1, and Y be the imaginary part of complex data input from the Qch input terminal 2. If X and Y are signed 16-bit fixed-point data, the square sum data X ² + Y ² output from the square-sum calculator 3 becomes unsigned 31-bit fixed-point data. The truth tables showing the relationship between the shift-up data A and the shift-down data B output from the shift amount calculator 4 and the sum of squares data X ² + Y ² are as shown in Tables 2 and 3 above.
[0034]
The double precision multiplier 5 performs double precision multiplication of the 31-bit sum of squares data X ² + Y ² and the 32-bit shift-up data A, and the data length of the multiplication result A · (X ² + Y ² ) is 63 bits. Although the upper 32 bits are always 0. Therefore, 12-bit data from the 31st bit (MSB is counted as the 63rd bit and LSB is counted as the 0th bit) to the 20th bit is output as the multiplication result Z to the square root calculator 6 in the subsequent stage.
[0035]
The square root calculator 6 is realized by a ROM that outputs 16-bit square root data U by using a 12-bit double precision multiplication result Z as an address. The relationship between the ROM address and data is shown in “Table 4”, and the relationship between the double precision multiplication result Z and the square root data U is as shown in FIG.
[0036]
The single precision multiplier 7 performs single precision multiplication of the 16-bit shift-down data B and the 16-bit square root data U. Although the data length of the multiplication result B · U is 32 bits, the upper 16 bits are output as amplitude data V to the bias amount calculator 9 in the subsequent stage. FIG. 4 shows an arrangement of the data X, Y, A, B, Z, U, and V described so far in a data flow diagram. When the amplitude data V obtained from the single precision multiplier 7 is expressed by X, Y, A, and B, it is as shown in “Formula 5”.
[0037]
On the other hand, as shown in “Table 2” and “Table 3”, since the relationship of “Equation 6” is established between A and B, the amplitude data V is expressed as “Equation 7”.
[0038]
The bias amount calculator 9 outputs the shift-up data C shown in “Table 5” and the bias data D shown in “Table 6” according to the value of the amplitude data V.
[0039]
[Table 5]

[0040]
[Table 6]

[0041]
The single precision multiplier 7 performs single precision multiplication of 16-bit amplitude data V and 16-bit shift-up data C. The data length of the multiplication result C · V is 32 bits, but the upper 16 bits are always 0. Therefore, the 12th bit data from the 15th bit to the 4th bit is output as the multiplication result R to the logarithmic function calculator 10 in the subsequent stage.
[0042]
The logarithmic function computing unit 10 is realized by a ROM that outputs 16-bit logarithmic data S using a 12-bit single precision multiplication result R as an address. The relationship between the ROM address and data is shown in “Table 1”, and the relationship between the single precision multiplication result R and the logarithmic data S is as shown in FIG.
[0043]
The single precision adder 11 performs single precision addition of the 16-bit bias data D and the 16-bit log data S. The data length of the addition result D + S is 17 bits, but since the MSB is always 0, the lower 16 bits are output as logarithmic amplitude data W to the logarithmic amplitude output terminal 12 at the subsequent stage. FIG. 5 shows data V, C, D, R, S, and W arranged so far in a data flow diagram. When the logarithmic amplitude data W finally obtained is represented by V, C, and D, it is as shown in “Equation 8”.
[0044]
[Equation 8]

[0045]
On the other hand, as shown in “Table 5” and “Table 6”, since the relationship of “Equation 9” is established between C and D, the logarithmic amplitude data W is expressed as “Equation 10”.
[0046]
[Equation 9]

[0047]
[Expression 10]

[0048]
Further, a graph showing the relationship between the amplitude data V and the logarithmic amplitude data W is shown in FIG. Although the amplitude detection apparatus according to FIG. 2 uses the same logarithmic function calculator as the conventional amplitude detection apparatus, the monotonic increase of the logarithmic amplitude data W is all over the region where V ≧ 1 where the logarithmic function is defined. You can see that it is kept.
[0049]
【The invention's effect】
Since the present invention is configured as described above, the following effects can be obtained.
[0050]
The amplitude detection error can be reduced as compared with the conventional amplitude detection device.
[0051]
In addition, the monotonic increase in all areas can be maintained without increasing the memory capacity of the logarithmic function calculator.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an embodiment of the present invention.
FIG. 2 is a block diagram showing another embodiment of the present invention.
FIG. 3 is a graph showing input / output characteristics of the square root computing unit shown in FIG. 1;
4 is a data flow diagram showing a square root operation of the amplitude detection apparatus shown in FIG. 1. FIG.
5 is a data flow diagram showing a logarithmic function calculation of the amplitude detection apparatus shown in FIG. 2. FIG.
6 is a graph showing input / output characteristics of the logarithmic function calculator shown in FIG.
FIG. 7 is a block diagram showing a conventional amplitude detection apparatus.
FIG. 8 is a graph showing the input / output characteristics of amplitude by a conventional amplitude detector.
FIG. 9 is a graph showing input / output characteristics of logarithmic amplitude by a conventional amplitude detector.
[Explanation of symbols]
1 Ich input terminal, 2 Qch input terminal, 3 sum of squares calculator, 4 shift amount calculator, 5 double precision multiplier, 6 square root calculator, 7 single precision multiplier, 8 amplitude output terminal, 9 bias amount calculator, 10 logarithmic function calculator, 11 single precision adder, 12 logarithmic amplitude output terminal.

Claims (2)

Calculations and Ich (In-phase Channel) input terminal for inputting a real part of the complex data of the fixed-point, and Qch (Quadrature Channel) input terminal for inputting a imaginary part of the complex data, the sum of squares of the Ich data and Qch data Square sum calculator, shift up data for carrying up the sum of square data output from the square sum calculator, and shift down data for carrying down the sum of square data output from the square sum calculator. Double precision of shift amount calculator output based on truth table indicating correspondence with sum data , sum of square data output from above square sum calculator, and upshift data output from above shift amount calculator Performs multiplication and outputs bit data of a specific length between the MSB (Most Significant Bit) and LSB (Least Significant Bit) of the multiplication result That a double-precision multiplier, shifting the address bit data output of the double-precision multiplier, to be output and square-root calculator which outputs a square root data corresponding to the address, from the shift amount computing unit to the square root data An amplitude detection apparatus comprising: a single precision multiplier that multiplies down data; and an amplitude output terminal that outputs the single precision multiplication result as amplitude data of complex data. And Ich input terminal for inputting the real part of the complex data of the fixed-point, and Qch input terminal for inputting the imaginary part of the complex data, and sum of squares arithmetic unit for calculating the sum of squares of the Ich data and Qch data, the sum of squares Truth value that indicates the correspondence between the up-shifted data that carries the sum of the square sum data output from the computing unit and the down-shifted data that carries out the carry-down of the square sum data output from the computing unit. The shift amount calculator output based on the table, the sum of squares output from the sum of squares calculator and the shift-up data output from the shift amount calculator are double-precision multiplied, and the MSB ( A double precision multiplier that outputs bit data between the most significant bit (LSB ) and LSB (Least Significant Bit) , and the bit data output by the double precision multiplier as an address, A square root calculator that outputs square root data corresponding to the dress, a first single precision multiplier that multiplies the square root data by the shift-down data output from the shift amount calculator, and a result of the first single precision multiplication. A bias amount calculator for calculating shift-up data and bias data, and multiplying the single-precision multiplication result of the first single-precision multiplier by the shift-up data output from the bias amount calculator, thereby obtaining an upper bit and a lower-order bit of the multiplication result. A second single precision multiplier that outputs bit data between bits , and a logarithmic function computing unit that outputs logarithmic function data corresponding to the address using the bit data output from the second single precision multiplier as an address When the single-precision adder for adding the bias data to the logarithmic data, logarithmic magnitude lower bits of the addition result of the single precision adder Amplitude detection apparatus characterized by comprising a logarithmic amplitude output terminal for outputting as over data.

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