JP3609542B2

JP3609542B2 - Semiconductor device

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Publication number: JP3609542B2
Application number: JP17820896A
Authority: JP
Inventors: 守安藤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1996-07-08
Filing date: 1996-07-08
Publication date: 2005-01-12
Anticipated expiration: 2016-07-08
Also published as: JPH1022346A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、半導体装置のチップ面積と、半導体装置をプリント基板等の実装基板上に実装する実装面積との比率で表す実装有効面積率を向上させた半導体装置に関する。
【０００２】
【従来の技術】
一般的にシリコン基板上にトランジスタ素子が形成された半導体装置は、図８に示すような構成が主に用いられる。１はシリコン基板、２はシリコン基板１が実装される放熱板等のアイランド、３はリード端子、及び４は封止用の樹脂モールドである。
【０００３】
シリコン基板１１に形成されるトランジスタ素子は、図９に示すように、例えば、Ｎ型シリコン基板１１にコレクタ領域となるＮ型のエピタキシャル層１２にボロン等のＰ型の不純物を拡散してベース領域１３が形成され、そのベース領域１３内にリン等のＮ型の不純物を拡散してエミッタ領域１４が形成される。シリコン基板１１の表面にベース領域１３、エミッタ領域１４の一部を露出させる開口部を有した絶縁膜１５が形成され、その露出されたベース領域１３、エミッタ領域１４上にアルミニウム等の金属が蒸着されベース電極１６、エミッタ電極１７が形成される。このような構成のトランジスタではシリコン基板がコレクタ電極１８となる。
【０００４】
上記のように、トランジスタ素子が形成されたシリコン基板１は、図８に示すように、銅ベースの放熱板等のアイランド２に半田等のろう材５を介して固着実装され、シリコン基板１の周辺に配置されたリード端子３にトランジスタ素子のベース電極、エミッタ電極とがそれぞれワイヤーボンディングによってワイヤーで電気的に接続されている。コレクタ電極に接続されるリード端子はアイランドと一体に形成されており、シリコン基板をアイランド上に実装することで電気的に接続された後、エポキシ樹脂等の熱硬化型樹脂４によりトランスファーモールドによって、シリコン基板とリード端子の一部を完全に被覆保護し、３端子構造の半導体装置が提供される。
【０００５】
【発明が解決しようとする課題】
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等の配線基板に実装され、実装基板上に実装された他の半導体装置、回路素子と電気的に接続され所定の回路動作を行うための一部品として取り扱われる。
図１０は、実装基板上に半導体装置を実装したときの断面図を示し、２０は半導体装置、２１、２３はベース又はエミッタ電極用のリード端子、２２はコレクタ用のリード端子、３０は実装基板である。
【０００６】
実装基板３０上に半導体装置２０が実装される実装面積は、リード端子２１、２２、２３とそのリード端子と接続される導電パッドで囲まれた領域によって表される。実装面積は半導体装置２０内のシリコン基板（半導体チップ）面積に比べ大きく、実際に機能を持つ半導体チップの面積に比べ実装面積の殆どはモールド樹脂、リード端子によって取られている。
【０００７】
ここで、実際に機能を持つ半導体チップ面積と実装面積との比率を有効面積率として考慮すると、樹脂モールドされた半導体装置では有効面積率が極めて低いことが確認されている。有効面積率が低いことは、半導体装置２０を配線基板３０上の他の回路素子と接続使用とする場合に、実装面積の殆どが機能を有する半導体チップとは直接関係のないデッドスペースとなる。有効面積率が小さいと上記したように、実装基板３０上でデットスペースが大きくなり、実装基板３０の高密度小型化の妨げとなる。
【０００８】
特に、この問題はパッケージサイズが小さい半導体装置に顕著に現れる。例えば、ＥＩＡＪ規格のＳＣ７５Ａ外形に搭載される半導体チップの最大サイズは、図１１に示すように、０．４０ｍｍ×０．４０ｍｍが最小である。この半導体チップを金属リード端子とワイヤーで接続し、樹脂モールドすると半導体装置の全体のサイズは、１．６ｍｍ×１．６ｍｍとなる。この半導体装置のチップ面積は０．１６ｍｍで、半導体装置を実装する実装面積は半導体装置の面積とほぼ同様として考えて、２．５６ｍｍであるため、この半導体装置の有効面積率は約６．２５％となり、実装面積の殆どが機能を持つ半導体チップ面積と直接関係のないデットスペースとなっている。
【０００９】
この有効面積率に関する問題は、特に、上記したようにパッケージサイズが極めて小さい半導体装置において顕著に現れるが、半導体チップを金属リード端子でワイヤー接続し、樹脂モールドする、樹脂封止型の半導体装置であっても同様に問題となる。
近年の電子機器、例えば、パーソナルコンピュータ、電子手帳等の携帯情報処理装置、８ｍｍビデオカメラ、携帯電話、カメラ、液晶テレビ等において用いられる配線基板は、電子機器本体の小型化に伴い、その内部に使用される実装基板も高密度小型化の傾向にある。
【００１０】
しかし、上記の先行技術の樹脂封止型の半導体装置では、上述したように、半導体装置を実装する実装面積にデットスペースが大きいため、実装基板の小型化に限界があり、実装基板の小型化の妨げの一つの要因となっていた。
ところで、有効面積率を向上させる先行技術として特開平３−２４８５５１号公報がある。この先行技術について、図１２にもとずいて簡単に説明する。この先行技術は、樹脂モールド型半導体装置を実装基板等に実装したときの実装面積をできるだけ小さくするために、半導体チップ４０のベース、エミッタ、及びコレクタ電極と接続するリード端子４１、４２、４３を樹脂モールド４４の側面より外側に導出させず、リード端子４１、４２、４３を樹脂モールド４４側面と同一面となるように形成することが記載されている。
【００１１】
この構成によれば、リード端子４１、４２、４３の先端部分が導出しない分だけ実装面積を小さくすることができ、有効面積率を若干向上させることはできるが、デッドスペースの大きさはあまり改善されない。
有効面積率を向上させるためには、半導体装置の半導体チップ面積と実装面積とをほぼ同一にするこが条件であり、樹脂モールド型の半導体装置では、この先行技術の様に、リード端子の先端部を導出させなくても、モールド樹脂の存在によって有効面積率を向上させることは困難である。
【００１２】
また、上記の半導体装置では、半導体チップと接続するリード端子、モールド樹脂を必要不可欠とするために、半導体チップとリード端子とのワイヤ接続工程、モールド樹脂の射出成形工程という工程を必要とし、材料コスト面及び製造工程が煩雑となり、製造コストを低減できない課題がある。
有効面積率を最大限大きくするには、上記したように、半導体チップを直接実装基板上に実装することにより、半導体チップ面積と実装面積とがほぼ同一となり有効面積率が最大となる。
【００１３】
半導体チップを実装基板等の基板上に実装する一つの先行技術として、例えば、特開平６−３３８５０４号公報に示すように、半導体チップ４５上に複数のバンプ電極４６を形成したフリップチップを実装基板４７フェイスダウンボンディングする技術が知られている（図１３参照）。この先行技術は、通常、ＭＯＳＦＥＴ等、シリコン基板の同一主面にゲート（ベース）電極、ソース（エミッタ）電極、ドレイン（コレクタ）電極が形成され、電流或いは電圧のパスが横方向に形成される比較的発熱量の少ない横型の半導体装置に主に用いられる。
【００１４】
しかし、トランジスタデバイス等のようにシリコン基板が電極の一つとなり、各電極が異なる面に形成され電流のパスが縦方向に流れる縦型の半導体装置では、上記のフリップチップ技術を使用することは困難である。
半導体チップを実装基板等の基板上に実装する他の先行技術として、例えば、特開平７−３８３３４号公報に示すように、実装基板５１上に形成された導電パターン５２上に半導体チップ５３をダイボンディングし、半導体チップ５３周辺に配置された導電パターン５２と半導体チップ５３との電極をワイヤ５４で接続する技術が知られている（図１４参照）。この先行技術では、先に述べたシリコン基板が一つの電極を構成した縦型構造のトランジスタ等の半導体チップに用いることはできる。
【００１５】
半導体チップ５３とその周辺に配置された導電パターン５２とを接続するワイヤ５４は通常、金細線が用いられることから、金細線とボンディング接続されるボンディング接合部のピール強度（引張力）を大きくするために、約２００℃〜３００℃の加熱雰囲気中でボンディングを行うことが好ましい。しかし、絶縁樹脂系の実装基板上に半導体チップをダイボンディングする場合には、上記した温度まで加熱すると配線基板に歪みが生じること、及び、実装基板上に実装されたチップコンデンサ、チップ抵抗等の他の回路素子を固着する半田が溶融するために、加熱温度を約１００℃〜１５０℃程度にしてワイヤボンディング接続が行われているため、ボンディング接合部のピール強度が低下する問題がある。
【００１６】
この先行技術では、通常、ダイボンディングされた半導体チップはエポキシ樹脂等の熱硬化性樹脂で被覆保護されるために、ピール強度の低下はエポキシ樹脂の熱硬化時の収縮等によって接合部が剥離されるという問題がある。
本発明は、上述した事情に鑑みて成されたものであり、本発明は、半導体チップと接続されるリード端子、及びモールド樹脂を必要とせず、半導体チップ面積と実装基板上に実装する実装面積との比率である有効面積率を最大限向上させ、実装面積のデットスペース最小限小さくした半導体装置を提供する。
【００１７】
【課題を解決するための手段】
本発明は、上記の課題を解決するために以下の構成を採用した。
即ち、本発明の半導体装置は、能動素子が形成された表面に能動素子の一の電極とした第 1 の電極が設けられ、裏面に能動素子の他の電極であって一の外部接続用電極として機能する第２の電極が設けられた第１の半導体領域と、前記第１の半導体領域の周囲に設けられた半導体領域であって、その表面に設けられた第３の電極と他の外部接続用電極として機能するようその裏面に設けられた第４の電極とを電気的に接続する第２の半導体領域とを有した半導体基板と、前記第１の電極と前記第３の電極とを電気的に接続する配線パターンが形成され、前記第１の半導体領域の表面と前記第２の半導体領域の表面に渡り設けられた配線基板とを有し、
前記半導体基板と前記配線基板とが一体化され、前記半導体基板の裏面から前記樹脂層まで到達するスリット孔により、前記第１の半導体領域と前記第２の半導体領域とが電気的に分離され、
分離された前記第１の半導体領域および前記第２の半導体領域のエッヂ部分をテーパ形状とし、前記第２の電極および前記第４の電極は、前記テーパ形状の領域にも設けられることを特徴としている。
【００１８】
ここで、前記配線基板は、シリコン基板、ガラスエポキシ基板、セラミックス基板、或いは金属薄膜基板を用いることを特徴としている。
また、前記半導体基板から形成された前記エッヂ部分を含む前記外部接続用電極表面にメッキ層が形成されたことを特徴としている。
上述したように、半導体基板上にベース領域、エミッタ領域に接続される配線パターンが形成された配線基板が固着配置され、半導体基板に形成された複数のスリット孔により素子領域及び外部接続用電極領域とを分離し、それぞれコレクタ領域、ベース領域、及びエミッタ領域用の外部接続用電極とし、外部接続用電極のエッヂ部分をテーパ状とすることにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができると共に、半導体装置を実装基板上に実装した時に半田接合部分のフィレット形状を最適化にすることができる。
【００１９】
また、上記したように、外部接続用の金属リード端子、及び樹脂封止用モールドが不要であるために、半導体装置の製造コストを著しく低減化することができる。
【００２０】
【発明の実施の形態】
以下に、本発明の半導体装置の実施形態について説明する。
本発明の半導体装置は、図１に示すように、半導体基板６０と、能動素子が形成される能動素子形成領域６１と、能動素子形成領域６１に形成された能動素子の一の電極であり、外部接続するための一の外部接続用電極６２と、能動素子形成領域６１と電気的に分離され基板６０の一部分を能動素子の他の電極の外部電極とする他の外部接続用電極６３、６４と、外部接続用電極６３、６４のエッヂ部分に形成されたテーパー部９１と、能動素子の他の電極と他の外部接続用電極６３、６４とを接続する配線パターンが形成された配線基板６５とをから構成されている。
【００２１】
半導体基板６０は、Ｎ+型の単結晶シリコン基板が用いられ、その基板６０上にエピタキシャル成長技術によりＮ-型のエピタキシャル層６６が形成される。半導体基板６０の所定領域はパワーＭＯＳ、トランジスタ等の能動素子が形成される能動素子形成領域６１と能動素子の電極に接続され外部接続用電極６３、６４となる外部接続用電極領域６３Ａ，６４Ａとが設けられている。
【００２２】
この能動素子形成領域６１に上記した能動素子が形成される。ここでは、Ｎ−型のエピタキシャル層をコレクタ領域６６Ａとしたトランジスタが形成される。能動素子形成領域６１上にホトレジストを形成し、ホトレジストによって露出された領域にボロン（Ｂ）等のＰ型の不純物を選択的に熱拡散して所定の深さを有した島状のベース領域７１が形成される。
【００２３】
ベース領域７１形成後、能動素子形成領域６１上に再度ホトレジストを形成し、ホトレジストによって露出されたベース領域７１内にリン（Ｐ）、アンチモン（Ｓｂ）等のＮ型の不純物を選択的に熱拡散してトランジスタのエミッタ領域７２が形成される。このエミッタ領域７２を形成する際に、ベース領域７１を囲むリング状のガードリング用のＮ＋型の拡散領域７３を形成しておく場合もある。さらに、Ｎ＋型のエミッタ領域７２を形成する際、Ｎ＋型の拡散は外部接続用電極となる電極領域６３Ａ，６４Ａ上にも行われ、電極領域６３Ａ、６４Ａに高濃度拡散層８１が形成される。
【００２４】
半導体基板６０の表面には、ベース領域７１表面を露出するベースコンタクト孔及びエミッタ領域７２表面を露出するエミッタコンタクト孔を有するシリコン酸化膜、或いはシリコン窒化膜等の絶縁膜７４が形成される。ガードリング用の拡散領域７３を形成した場合には、かかる、拡散領域７３表面を露出するガードリングコンタクト孔が形成される。この絶縁膜７４は、外部接続用電極となる電極領域６３Ａ，６４Ａ上にも形成され、電極領域６３Ａ，６４Ａの表面を露出する外部接続用コンタクト孔が形成されている。
【００２５】
ベースコンタクト孔、エミッタコンタクト孔、外部接続用コンタクト孔及びガードリングコンタクト孔によって露出されたベース領域７１、エミッタ領域７２、電極領域６３Ａ，６４Ａ及びガードリング拡散領域７３上には、選択的にアルミニウム等の金属材料で蒸着されたベース電極７５、エミッタ電極７６、接続用電極７７が形成される。
【００２６】
ベース電極７５、エミッタ電極７６、及び接続用電極７７にアルミニウムを用いた場合には、基板６０上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜を形成し、ベース電極７５、エミッタ電極７６、接続用電極７７上のパッシベーション膜を選択的に除去し、各電極７５、７６、７７の表面を露出させる。さらに、露出された領域内にクロム、銅等を選択的にメッキしてメッキ層７９を形成し各電極７５、７６、７７の腐食による不具合を防止する必要がある。
【００２７】
能動素子形成領域６１及び外部接続用電極領域６３Ａ，６４Ａは、半導体基板６０の所定の任意の領域に形成することができ、この実施形態では、図２に示すように、基板６０の中央部分に能動素子形成領域６１が形成され、その領域６１を挟んでトライアングル形状に成るように外部接続用電極領域６３Ａ，６４Ａが形成される。
【００２８】
トランジスタが形成された能動素子形成領域６１と外部接続用電極領域６３Ａ，６４Ａとを有した半導体基板６０の表面上にはシリコン系、エポキシ系或いはポリイミド系或いは光硬化性の絶縁接着樹脂層７８を介して配線基板６５が固着される。配線基板６５上にはアルミニウム、銅等の配線パターン６７が形成されており、この配線パターン６７によって、トランジスタのベース電極７５、エミッタ電極７６と外部接続用電極領域６３Ａ，６４Ａとの電気的接続がそれぞれ行われる。
【００２９】
配線基板６５としては、ガラスエポキシ基板、セラミックス基板、絶縁処理された金属基板、フェノール基板、シリコン基板等の基板を用いることができるが、本発明ではシリコン基板を用いることが好ましい。シリコン基板を配線基板６５として用いた場合、表面にＳｉＯ２或いはＳｉＮ×等の絶縁層を形成し、その絶縁層上にアルミニウム等の金属を選択的に蒸着し、所定形状の配線パターン６７が形成される。
【００３０】
配線基板６５にシリコン基板を用いる大きな理由は、第１に、既存の半導体製造装置をそのまま使用することができ、新たに設備導入を行う必要がない。第２に、基板６０と固着したときに両基板６０、６５が共にシリコン基板であると熱膨張係数αが等しいため外部加熱或いは自己発熱による熱発生が生じた場合でも上下で同一応力が加わり相殺するために基板６０、６５の歪による悪影響を抑制することができる。第３に、シリコン基板は導電性を有するためである。
【００３１】
シリコン基板を用いた配線基板６５上には、上記したように、ＳｉＯ2或いはＳｉＮ×等の絶縁層８２を介して、トランジスタのベース電極７５、エミッタ電極７６と接続されるアルミニウム等の金属からなる所定形状の冗長用の配線パターン６７が形成されている。この配線パターン６７の一方は配線基板６５と電気的に導通されている。即ち、配線基板６５上に形成される絶縁層８２の所定位置にコンタクト孔が形成され、このコンタクト孔内にニッケル等のメッキ層８４が形成され、このメッキ層８４上に配線パターン６７の一部分を重畳形成することにより、配線パターン６７と配線基板６５とを電気的に導通することができる。
【００３２】
他の配線パターン６７は配線基板６５と絶縁状態を保持しておく。本実施形態では、エミッタ電極７６と接続される配線パターン６７のみがシリコン基板からなる配線基板６５とが電気的に接続されている。エミッタ電極７６と配線基板６５とを電気的に導通状態にすることにより、配線基板６５がシールド板となりシールド効果を得ることができノイズによる悪影響を抑制することができる。
【００３３】
配線基板６５上に形成される配線パターン６７は、ここでは、トランジスタのベース、エミッタ電極を冗長させるパターンのみが形成されるが、必要に応じて冗長パターン以外のパターン形成する場合もある。
配線パターン６７にアルミニウムを用いた場合には、上記したように、配線基板６５上にＰＳＧ膜、ＳｉＮ、ＳｉＮｘ等の絶縁物からなるパッシベーション膜を形成し、配線パターン６７上のパッシベーション膜を選択的に除去し、バンプ電極６８が形成される配線パターン６７の表面を露出させる。さらに、露出された領域内にクロム、銅等を選択的にメッキしてメッキ層６９を形成し配線パターン６７の腐食による不具合を防止している。メッキ層６９上には、高さ約３μ〜２５μの金等の金属からなるバンプ電極６８が形成され、このバンプ電極６８により、外部接続用電極領域６３Ａ，６４Ａに形成された接続電極７７との接触が行われ電気的導通が成される。
【００３４】
半導体基板６０と配線基板６５とを接着する樹脂層７８は、上記したように、種々の材料が存在するが、例えば、紫外線で硬化するアクリル樹脂等の光硬化性樹脂とエポキシ樹脂等の熱硬化性樹脂とを混合させたハイブリッドタイプの光熱硬化性樹脂を用いるものとする。光熱硬化性樹脂を基板６０上に塗布し、能動素子形成領域６１上に形成されたトランジスタのベース電極７５、エミッタ電極７６および外部接続用電極領域６３Ａ、６４Ａ上に形成された接続電極７７と配線基板６５上に形成したバンプ電極６８とが一致するように両基板６０、６５との位置合わせを行い密着させる。
【００３５】
その後、約８０℃〜１００℃程度の加熱処理を行い樹脂層７８を熱硬化させ、両基板６０、６５を固着一体化する。この時、各電極７５、７６、７７とバンプ電極６８とは接触し電気的導通は行われているが、十分な導通状態ではない。その後、紫外線を照射することで樹脂層７８中の光硬化性樹脂の硬化が始まり、その光熱硬性樹脂の硬化時の収縮力で両基板６０、６５が互いに引き合わせられ、基板６０上の各電極７５、７６、７７とバンプ電極６８との接触が十分に保たれ電気的導通が確実に行われる。樹脂層７８は各電極７５、７６、７７とバンプ電極６８とを良好に導通させるとともに、両基板６０、６５の接着をも同時に行うものである。
【００３６】
ところで、配線パターン６７上に形成するバンプ電極６８の高さが低い場合には、基板６０上の形成した各電極上にもバンプ電極を形成することが好ましい。配線パターン６７上に形成したバンプ電極６８の高さが低すぎると両基板６０、６５の離間距離、即ち樹脂層７８の膜厚が薄くなり、後述するスリット孔８０を形成したときに、スリット孔８０の先端部分が配線基板６５の表面まで達し配線パターン６７が断線する可能性があり、両基板６０、６５の離間距離を十分に考慮する必要がある。
【００３７】
同一基板６０上に形成された能動素子形成領域６１と外部接続用電極領域６３Ａ，６４Ａとは、基板６０の裏面側から形成されたスリット孔８０によって、それぞれ電気的に分離され、個々の領域６１、６３Ａ，６４Ａがトランジスタの外部接続用電極６２、６３、６４となる。
即ち、能動素子形成領域６１の基板６０はトランジスタのコレクタ電極用の外部接続用電極６２、一の外部接続電極領域６４Ａの基板６０はトランジスタのベース電極用の外部接続用電極６４、及び他の外部接続電極領域６３Ａの基板６０はトランジスタのエミッタ電極用の外部接続用電極６３となり、同一の半導体基板６０を用い、且つ、同一平面上にトランジスタの各電極の外部接続用電極６２、６３、６４が形成されることになる。
【００３８】
トランジスタのベース電極用の外部接続用電極６４、エミッタ電極用外部接続用電極６３となる電極領域６４Ａ，６３Ａには、上記したように、高濃度拡散層８１を形成していおり、ベース電極７５とベース電極用の外部接続用電極６４、及びエミッタ電極７６とエミッタ電極用の外部接続用電極６３間の配線抵抗によるロスを緩和している。この高濃度拡散層８１は、電極領域６４Ａ，６３Ａのエピタキシャル層６６の膜厚が比較的薄い場合、上記したように、エミッタ領域７２を形成する拡散工程で形成される。
【００３９】
エピタキシャル層６０の膜厚が比較的厚い場合には、エピタキシャル層６０を形成する前に、電極領域６３Ａ，６４Ａ上にＮ＋型の不純物をデポジションし、その後、エピタキシャル層６０を形成し、さらに熱拡散工程を行い基板６０側から高濃度拡散領域８１を成長させておいた状態にしておけば、エミッタ領域７２を形成するときに高濃度拡散領域８１、８１が接触し、電極領域６３Ａ，６４Ａ内に高濃度拡散層８１を形成することができる。
【００４０】
各外部接続用電極６２、６３、６４を電気的に分離するスリット孔８０は、上記のように、半導体基板６０の裏面側から樹脂層７８まで達するように形成され、例えば、イオンビーム、レーザ等を照射する光学的方法、ドライエッチング、ウエットエッチングによる化学的方法、或いはダイシング装置によるダイシングブレードを用いた機械的方法等により形成される。上記のいずれの方法によってもスリット孔８０を形成することはできる。
【００４１】
ここで重要なことは、スリット孔８０の深さが浅くなると各外部接続用電極６２、６３、６４の電気分離が十分に行なわれず短絡不良となる不具合が生じるため、各外部接続用電極６２、６３、６４が完全に電気的に分離するように、スリット孔８０の先端部（底部）は樹脂層７８内に約２μ〜６μ程度入るように形成される。スリット孔８０によって各外部接続用電極６２、６３、６４は完全に分離区画されるが、樹脂層７８によって同一平面に支持固定される。また、各外部接続用電極６２、６３、６４となる基板６０表面には、半田メッキ等のメッキ層が形成され、実装基板上に形成された導電パターンとの半田接続を良好にする。
【００４２】
スリット孔８０によって電気的に個々に分離された各外部接続用電極６２、６３、６４のエッヂ部分はテーパー部９１が形成されている。このテーパー部９１は、実装基板上に本発明の半導体装置を実装したときに、図３に示すように、各外部接続用電極６２、６３、６４と実装基板上に形成されたパッド（ランド）との間に形成される半田接合部分の半田フィレット形状を最適化にし、例えば、熱収縮等による半田接合部分の外部応力に対する強度を向上させるために形成されるものである。
【００４３】
各外部接続用電極６２、６３、６４のエッヂに形成されるテーパー部９１は以下の様に形成される。図４に示すように、各外部接続用電極６２、６３、６４を分離形成するスリット孔８０を形成する前に、先ず、半導体基板６０にスリット孔８０が形成される領域に、ダイシング装置を用いて台形状のダイシングブレードで基板６０を所定の深さでダイシング処理（基板６０の表面を削る）を行う。このダイシング処理工程でテーパー部９１を有した凹部９２が基板６０に形成される。テーパー部９１の角度はダイシングブレードの形状によって決定され、半田接合部分の大きさ、半田量によって任意に設定することができる。
【００４４】
基板６０に凹部９２を形成した後、図５に示すように、基板６０の表面に半田等の金属のメッキ層９３を形成する。メッキ層９３は上記したように基板６０全面に形成されるためにテーパー部９１を有した凹部９２表面上にも形成される。メッキ層９３を形成した後、凹部９２領域内に各外部接続用電極６２、６３、６４を分離するためのスリット孔８０を形成する。スリット孔８０は、上記したように、ダイシング装置、レーザ照射を用いることができ、ここでは、ダイシング装置を用いて形成する。従って、この実施形態では、メッキ処理工程を挟んで２種類のダイシング工程が行われることになる。
【００４５】
上記したように、凹部９２形成後、スリット孔８０を形成することにより、凹部９２のテーパー部９１が残存し、各外部接続用電極６２、６３、６４のエッヂ部分をテーパーすることができる。また、凹部９２を形成した後、メッキ層９３を形成し、スリット孔８０を形成するとテーパー部９１にも同一のメッキ処理工程でメッキ層を形成することができる。
【００４６】
半導体基板６０にスリット孔８０を設けて、トランジスタの各外部接続用電極６２、６３、６４を電気的に分離した半導体装置は、セラミックス基板、ガラスエポキシ基板、フェノール基板、絶縁処理を施した金属基板等の配線基板上に形成された導電パターンのパッド上に固着実装される。このパッド上には半田クリームが予め印刷形成された半田層が形成されており、半田を溶融させて本発明の半導体装置を搭載すれば配線基板のパッド上に半導体装置を固着実装することができる。
【００４７】
この際、上記したように、各外部接続用電極６２、６３、６４のエッヂ部分にテーパー部９１が形成されていることにより、実装基板の導電パッド（ランド）との半田接合部分の半田フィレットを最適化することができ半田接合部分の接合強度が向上し接続信頼性を向上させる事ができる。この固着実装工程は、図示されないが、実装基板上に実装されるチップコンデンサ、チップ抵抗等の半田実装される他の回路素子の実装工程と同一の工程でできる。
【００４８】
また、本発明の半導体装置を配線基板上に実装した時、各外部接続用電極６２、６３、６４はスリット孔８０の間隔分だけ離間されているために実装基板と固着する半田は隣接配置された外部接続用電極６２、６３、６４を短絡させることはない。
ところで、図２に示すように、本実施形態の半導体装置で、例えば、従来例で説明した半導体装置とほぼ同じ機能をもつ能動素子能動素子形成領域６１を０．５ｍｍ×０．５ｍｍサイズとし、ベース、エミッタ電極となる接続電極領域６３Ａ，６４Ａを０．３ｍｍ×０．２ｍｍサイズとし、スリット孔８０の幅を０．１ｍｍとする半導体装置では有効面積率は次のようになる。即ち、素子面積が０．２５ｍｍであり、実装面積となる半導体装置の面積が１．２８ｍｍとなることから、有効面積率は約１９．５３％となる。
【００４９】
従来例で説明した０．４０ｍｍ×０．４０ｍｍのチップサイズを有する半導体装置の有効面積率は上記したように６．２５％であることから、本発明の半導体装置では有効面積率で約３．１２倍大きくなり、実装基板上に実装する実装面積のデットスペースを小さくすることができ、実装基板の小型化に寄与することができる。
【００５０】
本実施形態では、実装基板との接続容易性を考慮し、外部接続用電極６２、６３、６４がトライアングルとなるように配置したが、外部接続電極６２、６３、６４を直線上に配置すれば、半導体基板６０上の不使用領域を無くすことができ、有効面積率をさらに向上させることが可能である。
上述したように、本発明の半導体装置によれば、半導体基板上にベース領域、エミッタ領域に接続される配線パターンが形成された配線基板が固着配置され、半導体基板に形成された複数のスリット孔により素子領域及び外部接続用電極領域とを分離し、それぞれコレクタ領域、ベース領域、及びエミッタ領域用の外部接続用電極とし、ベース及びエミッタ用外部接続用電極となる外部接続用電極領域に一導電型の高濃度不純物拡散層が形成されていることにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができる。
【００５１】
また、上記したように、外部接続用の金属リード端子、及び樹脂封止用モールドが不要であるために、半導体装置の製造コストを著しく低減化することができる。
さらに、配線基板とエミッタ電極とが配線パターンを介して電気的に接続され同電位となっていることにより、シールド効果が向上し、対ノイズ特性の優れた半導体装置を提供することができる。
【００５２】
本実施形態では、能動素子形成領域６１にトランジスタを形成したが、縦型或いは比較的発熱量の少ない横型のデバイスであればこれに限らず、例えば、パワーＭＯＳＦＥＴ、ＩＧＢＴ、ＨＢＴ等のデバイスに本発明を応用することができることは説明するまでもない。
ところで、上記の実施形態では、樹脂層７８に光熱硬化性樹脂を用いて基板６０の各電極と配線基板６５の配線パターンとの電気的導通を行ったが、本発明では、この両者の電気的導通はいかなる手段にも応用することができ、例えば、図６に示す用に異方導電性樹脂を樹脂層７８として用いても基板６０の各電極と配線基板６５の配線パターンとの接続が容易に行うことができる。
【００５３】
異方導電性樹脂は、粒径の導電物８１を樹脂ペースト中に混入したものと、粒径の導電物を樹脂シート中に散布したものとがあり、どちらのタイプの樹脂を用いることも可能である。異方導電性樹脂は両基板６０、６５上に形成された配線パターン等が重畳する領域が粒径の導電物８１を介して電気的接続が行われるもである。異方導電性樹脂を用いる場合には、基板６０上の各電極７５、７６、７７及び配線基板６５上の配線パターン６７上のそれぞれにバンプ電極６８を形成することが好ましい。
【００５４】
例えば、異方導電性シートを基板６０上に配置し、基板６０上のバンプ電極６８と配線基板６５上のバンプ電極６８とが一致するように位置あわせを行い両基板６０、６５に所定の圧力を加えながら約１２０℃程度の加熱処理を行い導電性シートを溶かして樹脂層７８とし、粒径の導電物８１により各電極７５、７６、７７と配線パターン６７との導通が行われる。各電極７５、７６、７７、及び配線パターン６７上にバンプ電極６８を形成することで、配線パターン６７と重畳するガードリング用電極とは異方導電性樹脂の導電物が接触されないため導通せず、確実に各電極７５、７６、７７のバンプ電極６８と配線基板６５上のバンプ電極６８とが接触し電気的導通が行われる。
【００５５】
他の電気的導通の方法として、図７に示すように、両基板６０、６５上に形成したバンプ電極８３、８３を一致するように両基板６０、６５の位置合わせを行い、溶融しバンプ電極８３、８３の接続を行い、基板６０上の各電極７５、７６、７７と配線基板６５上の配線パターン６７との電気的導通が行われる。その後、両基板６０、６５に圧力を加えながら、両基板６０、６５のすき間に液状の熱硬化性樹脂からなる含浸材を流し込み熱処理を行い樹脂層７８形成し、スリット孔８０が形成される。
【００５６】
本発明では、各電極７５、７６、７７と配線パターン６７とが接続されるものであれば、いかなる構造、いかなる材料を用いて行うことができる。
【００５７】
【発明の効果】
以上に詳述したように、本発明の半導体装置によれば、半導体基板上にベース領域、エミッタ領域に接続される配線パターンが形成された配線基板が固着配置され、半導体基板に形成された複数のスリット孔により素子領域及び外部接続電極領域とを分離し、それぞれコレクタ領域、ベース領域、及びエミッタ領域用の外部接続用電極とし、外部接続用電極のエッヂ部分をテーパ状とすることにより、従来の半導体装置のように、外部電極と接続する金属製のリード端子、保護用の封止モールドが不必要となり、半導体装置の外観寸法を著しく小型化にすることができると共に、半導体装置を実装基板上に実装した時に半田接合部分のフィレット形状を最適化にすることができる。その結果、実装基板の小型化に寄与できると共に実装基板との半田接合部分の接合強度を向上させ接続信頼性の優れた半導体装置を提供することができる。
【００５８】
また、本発明の半導体装置では、上記したように、外部接続用の金属リード端子、及び樹脂封止用モールドが不要であるために、半導体装置の製造コストを著しく低減化することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を示す断面図。
【図２】本発明の半導体装置の裏面を示す図。
【図３】本発明の半導体装置を示す断面図。
【図４】本発明の半導体装置を示す断面図。
【図５】本発明の半導体装置を示す断面図。
【図６】本発明の半導体装置を示す断面図。
【図７】本発明の半導体装置を示す断面図。
【図８】従来の半導体装置を示す断面図。
【図９】一般的なトランジスタの断面図。
【図１０】従来の半導体装置を配線基板上に実装した断面図。
【図１１】従来の半導体装置の平面図。
【図１２】従来の半導体装置の平面図。
【図１３】従来の半導体装置を示す図。
【図１４】従来の半導体装置を示す図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device, and more particularly to a semiconductor device having an improved mounting effective area ratio expressed by a ratio between a chip area of the semiconductor device and a mounting area where the semiconductor device is mounted on a mounting substrate such as a printed circuit board.
[0002]
[Prior art]
In general, a semiconductor device in which a transistor element is formed on a silicon substrate has a configuration as shown in FIG. 1 is a silicon substrate, 2 is an island such as a heat sink on which the silicon substrate 1 is mounted, 3 is a lead terminal, and 4 is a resin mold for sealing.
[0003]
As shown in FIG. 9, the transistor element formed on the silicon substrate 11 has a base region formed by, for example, diffusing a P-type impurity such as boron into an N-type epitaxial layer 12 serving as a collector region in the N-type silicon substrate 11. 13 is formed, and an emitter region 14 is formed by diffusing N-type impurities such as phosphorus in the base region 13. An insulating film 15 having openings for exposing portions of the base region 13 and the emitter region 14 is formed on the surface of the silicon substrate 11, and a metal such as aluminum is deposited on the exposed base region 13 and emitter region 14. Then, the base electrode 16 and the emitter electrode 17 are formed. In the transistor having such a configuration, the silicon substrate serves as the collector electrode 18.
[0004]
As described above, the silicon substrate 1 on which the transistor elements are formed is fixedly mounted on the island 2 such as a copper-based heat dissipation plate via the brazing material 5 such as solder as shown in FIG. A base electrode and an emitter electrode of the transistor element are electrically connected to the lead terminals 3 arranged in the periphery by wires by wire bonding. The lead terminal connected to the collector electrode is formed integrally with the island, and after being electrically connected by mounting the silicon substrate on the island, transfer molding with a thermosetting resin 4 such as epoxy resin, A semiconductor device having a three-terminal structure is provided by completely covering and protecting the silicon substrate and a part of the lead terminal.
[0005]
[Problems to be solved by the invention]
A resin-molded semiconductor device is usually mounted on a wiring substrate such as a glass epoxy substrate, and is electrically connected to other semiconductor devices and circuit elements mounted on the mounting substrate to perform a predetermined circuit operation. Treated as a part.
FIG. 10 shows a cross-sectional view when a semiconductor device is mounted on a mounting substrate. 20 is a semiconductor device, 21 and 23 are base or emitter electrode lead terminals, 22 is a collector lead terminal, and 30 is a mounting substrate. It is.
[0006]
A mounting area where the semiconductor device 20 is mounted on the mounting substrate 30 is represented by a region surrounded by lead terminals 21, 22, and 23 and conductive pads connected to the lead terminals. The mounting area is larger than the area of the silicon substrate (semiconductor chip) in the semiconductor device 20, and most of the mounting area is taken by the mold resin and the lead terminal as compared with the area of the semiconductor chip that actually has a function.
[0007]
Here, it is confirmed that the effective area ratio is extremely low in the resin-molded semiconductor device when the effective area ratio is considered as the ratio between the actually functioning semiconductor chip area and the mounting area. The low effective area ratio means that when the semiconductor device 20 is connected to other circuit elements on the wiring board 30, most of the mounting area becomes a dead space that is not directly related to a functioning semiconductor chip. If the effective area ratio is small, the dead space is increased on the mounting substrate 30 as described above, which hinders high-density downsizing of the mounting substrate 30.
[0008]
This problem is particularly noticeable in a semiconductor device having a small package size. For example, the maximum size of a semiconductor chip mounted on the EIAJ standard SC75A outline is 0.40 mm × 0.40 mm as shown in FIG. When this semiconductor chip is connected to a metal lead terminal with a wire and resin-molded, the overall size of the semiconductor device is 1.6 mm × 1.6 mm. The chip area of this semiconductor device is 0.16 mm, and the mounting area for mounting the semiconductor device is 2.56 mm, assuming that it is almost the same as the area of the semiconductor device. Therefore, the effective area ratio of this semiconductor device is about 6.25. Therefore, most of the mounting area is a dead space not directly related to the area of the functioning semiconductor chip.
[0009]
This problem regarding the effective area ratio is particularly noticeable in a semiconductor device having a very small package size as described above. However, in a resin-encapsulated semiconductor device in which a semiconductor chip is wire-connected by a metal lead terminal and resin-molded. Even if it exists, it becomes a problem as well.
Wiring boards used in recent electronic devices, for example, portable information processing devices such as personal computers and electronic notebooks, 8 mm video cameras, mobile phones, cameras, liquid crystal televisions, etc. The mounting substrate used is also in the trend of high density and miniaturization.
[0010]
However, in the above-described prior art resin-encapsulated semiconductor device, as described above, since the mounting area for mounting the semiconductor device has a large dead space, there is a limit to downsizing of the mounting substrate, and downsizing of the mounting substrate. Was one of the obstacles.
By the way, there is JP-A-3-248551 as a prior art for improving the effective area ratio. This prior art will be briefly described with reference to FIG. In this prior art, lead terminals 41, 42, and 43 connected to the base, emitter, and collector electrodes of the semiconductor chip 40 are provided in order to minimize the mounting area when the resin mold type semiconductor device is mounted on a mounting substrate or the like. It is described that the lead terminals 41, 42, 43 are formed so as to be flush with the side surface of the resin mold 44 without being led out from the side surface of the resin mold 44.
[0011]
According to this configuration, the mounting area can be reduced by an amount that does not lead out the leading end portions of the lead terminals 41, 42, and 43, and the effective area ratio can be slightly improved, but the size of the dead space is greatly improved. Not.
In order to improve the effective area ratio, it is necessary to make the semiconductor chip area and mounting area of the semiconductor device substantially the same. In the resin mold type semiconductor device, as in this prior art, the tip of the lead terminal Even if the part is not derived, it is difficult to improve the effective area ratio due to the presence of the mold resin.
[0012]
Further, in the above semiconductor device, the lead terminal to be connected to the semiconductor chip and the mold resin are indispensable, and therefore, a process of wire connection process between the semiconductor chip and the lead terminal and an injection molding process of the mold resin are required. There is a problem that the cost and the manufacturing process are complicated, and the manufacturing cost cannot be reduced.
In order to maximize the effective area ratio, as described above, by mounting the semiconductor chip directly on the mounting substrate, the area of the semiconductor chip and the mounting area are almost the same, and the effective area ratio is maximized.
[0013]
As one prior art for mounting a semiconductor chip on a substrate such as a mounting substrate, for example, as shown in JP-A-6-338504, a flip chip in which a plurality of bump electrodes 46 are formed on a semiconductor chip 45 is used as a mounting substrate. A technique for 47 face down bonding is known (see FIG. 13). In this prior art, a gate (base) electrode, a source (emitter) electrode, and a drain (collector) electrode are usually formed on the same main surface of a silicon substrate such as a MOSFET, and a current or voltage path is formed in a horizontal direction. It is mainly used for horizontal semiconductor devices that generate a relatively small amount of heat.
[0014]
However, in a vertical semiconductor device such as a transistor device where a silicon substrate is one of the electrodes and each electrode is formed on a different surface and the current path flows in the vertical direction, the above-described flip chip technology is not used. Have difficulty.
As another prior art for mounting a semiconductor chip on a substrate such as a mounting substrate, for example, as shown in Japanese Patent Laid-Open No. 7-38334, a semiconductor chip 53 is formed on a conductive pattern 52 formed on a mounting substrate 51. A technique of bonding and connecting electrodes of the conductive pattern 52 and the semiconductor chip 53 arranged around the semiconductor chip 53 with a wire 54 is known (see FIG. 14). This prior art can be used for a semiconductor chip such as a transistor having a vertical structure in which the above-described silicon substrate constitutes one electrode.
[0015]
Since the wire 54 that connects the semiconductor chip 53 and the conductive pattern 52 disposed around the semiconductor chip 53 is usually a gold fine wire, the peel strength (tensile force) of the bonding joint that is bonded to the gold fine wire is increased. Therefore, it is preferable to perform bonding in a heated atmosphere of about 200 ° C. to 300 ° C. However, when a semiconductor chip is die-bonded on an insulating resin-based mounting substrate, the wiring substrate is distorted when heated to the above temperature, and a chip capacitor mounted on the mounting substrate, a chip resistor, etc. Since the solder for fixing other circuit elements is melted, wire bonding connection is performed at a heating temperature of about 100 ° C. to 150 ° C., so that there is a problem that the peel strength of the bonding junction is lowered.
[0016]
In this prior art, since the die-bonded semiconductor chip is usually covered and protected with a thermosetting resin such as an epoxy resin, the reduction in peel strength is caused by the shrinkage during the thermosetting of the epoxy resin and the joint part is peeled off. There is a problem that.
The present invention has been made in view of the above-described circumstances, and the present invention does not require a lead terminal connected to a semiconductor chip and a mold resin, and a semiconductor chip area and a mounting area mounted on a mounting substrate. The effective area ratio, which is a ratio of the above, is maximally improved, and a semiconductor device with a reduced dead space of a mounting area is provided.
[0017]
[Means for Solving the Problems]
The present invention employs the following configuration in order to solve the above problems.
That is, the semiconductor device of the present invention isA first electrode is formed on the surface on which the active element is formed. 1 A first semiconductor region provided with a second electrode that functions as an electrode for external connection, which is another electrode of the active element on the back surface, and around the first semiconductor region A second semiconductor region that electrically connects a third electrode provided on the front surface thereof and a fourth electrode provided on the rear surface thereof so as to function as another external connection electrode; A semiconductor substrate having a semiconductor region, and a wiring pattern for electrically connecting the first electrode and the third electrode are formed, and the surface of the first semiconductor region and the second semiconductor region A wiring board provided over the surface,
The semiconductor substrate and the wiring substrate are integrated, and the first semiconductor region and the second semiconductor region are electrically separated by a slit hole reaching the resin layer from the back surface of the semiconductor substrate,
The separated edge portions of the first semiconductor region and the second semiconductor region are tapered, and the second electrode and the fourth electrode are also provided in the tapered region. Yes.
[0018]
Here, the wiring board is a silicon substrate, a glass epoxy substrate, a ceramic substrate, or a metal thin film substrate.
The external connection including the edge portion formed from the semiconductor substrateforIt is characterized in that a plating layer is formed on the electrode surface.
As described above, the wiring substrate on which the wiring pattern connected to the base region and the emitter region is formed is fixedly disposed on the semiconductor substrate, and the element region and the external connection are formed by the plurality of slit holes formed in the semiconductor substrate.forSeparated from the electrode area, for external connection for the collector area, base area, and emitter area, respectivelyElectricBy making the edge and the edge part of the electrode for external connection tapered, a metal lead terminal connected to the external electrode and a protective sealing mold are unnecessary as in the conventional semiconductor device, and the semiconductor device Can be remarkably reduced in size, and the fillet shape of the solder joint can be optimized when the semiconductor device is mounted on the mounting substrate.
[0019]
Further, as described above, the metal lead terminal for external connection and the mold for resin sealing are unnecessary, so that the manufacturing cost of the semiconductor device can be significantly reduced.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the semiconductor device of the present invention will be described.
As shown in FIG. 1, the semiconductor device of the present invention includes a semiconductor substrate 60, an active element formation region 61 in which an active element is formed, and one electrode of the active element formed in the active element formation region 61. One external connection electrode 62 for external connection, and other external connection electrodes 63 and 64 that are electrically separated from the active element formation region 61 and use a part of the substrate 60 as an external electrode of another electrode of the active element. And a wiring board 65 on which a wiring pattern for connecting the tapered portion 91 formed at the edge portion of the external connection electrodes 63 and 64 and the other electrode of the active element and the other external connection electrodes 63 and 64 is formed. And is composed of.
[0021]
As the semiconductor substrate 60, an N + type single crystal silicon substrate is used, and an N− type epitaxial layer 66 is formed on the substrate 60 by an epitaxial growth technique. The predetermined region of the semiconductor substrate 60 includes an active element formation region 61 where active elements such as power MOSs and transistors are formed, and electrodes of the active elements.InExternal connection electrode regions 63A and 64A that are connected and become external connection electrodes 63 and 64 are provided.
[0022]
The active element described above is formed in the active element formation region 61. Here, a transistor having an N− type epitaxial layer as a collector region 66A is formed. A photoresist is formed on the active element formation region 61, and P-type impurities such as boron (B) are selectively thermally diffused into the region exposed by the photoresist to form an island-shaped base region 71 having a predetermined depth. Is formed.
[0023]
After the base region 71 is formed, a photoresist is formed again on the active element forming region 61, and N-type impurities such as phosphorus (P) and antimony (Sb) are selectively thermally diffused in the base region 71 exposed by the photoresist. Thus, the emitter region 72 of the transistor is formed. When the emitter region 72 is formed, an N + type diffusion region 73 for a ring-shaped guard ring surrounding the base region 71 may be formed in some cases. Further, when the N + type emitter region 72 is formed, the N + type diffusion is also performed on the electrode regions 63A and 64A serving as external connection electrodes, and the high concentration diffusion layer 81 is formed in the electrode regions 63A and 64A. .
[0024]
An insulating film 74 such as a silicon oxide film or a silicon nitride film having a base contact hole exposing the surface of the base region 71 and an emitter contact hole exposing the surface of the emitter region 72 is formed on the surface of the semiconductor substrate 60. When the guard ring diffusion region 73 is formed, the guard ring contact hole exposing the surface of the diffusion region 73 is formed. The insulating film 74 is also formed on the electrode regions 63A and 64A serving as external connection electrodes, and external connection contact holes are formed to expose the surfaces of the electrode regions 63A and 64A.
[0025]
On the base region 71, the emitter region 72, the electrode regions 63A and 64A, and the guard ring diffusion region 73 exposed by the base contact hole, the emitter contact hole, the external connection contact hole and the guard ring contact hole, aluminum or the like is selectively formed. A base electrode 75, an emitter electrode 76, and a connection electrode 77 deposited with the above metal material are formed.
[0026]
When aluminum is used for the base electrode 75, the emitter electrode 76, and the connection electrode 77, a passivation film made of an insulator such as a PSG film, SiN, SiNx, etc. is formed on the substrate 60, and the base electrode 75, the emitter electrode 76, the passivation film on the connection electrode 77 is selectively removed, and the surfaces of the electrodes 75, 76, 77 are exposed. Furthermore, it is necessary to selectively plate chromium, copper, or the like in the exposed region to form a plated layer 79 to prevent problems due to corrosion of the electrodes 75, 76, 77.
[0027]
The active element formation region 61 and the external connection electrode regions 63A and 64A can be formed in a predetermined arbitrary region of the semiconductor substrate 60. In this embodiment, as shown in FIG. An active element formation region 61 is formed, and the region 61TheExternal connection electrode regions 63A and 64A are formed so as to sandwich the triangular shape.
[0028]
A semiconductor substrate 60 having an active element formation region 61 in which a transistor is formed and external connection electrode regions 63A and 64A.ofA wiring substrate 65 is fixed on the surface via a silicon-based, epoxy-based, polyimide-based, or photocurable insulating adhesive resin layer 78. A wiring pattern 67 made of aluminum, copper, or the like is formed on the wiring board 65. By this wiring pattern 67, the transistor base electrode 75, emitter electrode 76, and external connection electrode regions 63A and 64A are connected.Electrical connectionEach is done.
[0029]
As the wiring substrate 65, a glass epoxy substrate, a ceramic substrate, an insulated metal substrate, a phenol substrate, a silicon substrate, or the like can be used. In the present invention, it is preferable to use a silicon substrate. When a silicon substrate is used as the wiring substrate 65, an insulating layer such as SiO2 or SiNx is formed on the surface, and a metal such as aluminum is selectively deposited on the insulating layer to form a wiring pattern 67 having a predetermined shape. The
[0030]
The main reason for using a silicon substrate for the wiring board 65 is that an existing semiconductor manufacturing apparatus can be used as it is, and it is not necessary to introduce new equipment. Second, if both the substrates 60 and 65 are silicon substrates when they are fixed to the substrate 60, the thermal expansion coefficient α is equal, so even if heat is generated by external heating or self-heating, the same stress is applied vertically to cancel out. Therefore, adverse effects due to distortion of the substrates 60 and 65 can be suppressed. Third, the silicon substrate is conductive.
[0031]
On the wiring substrate 65 using a silicon substrate, as described above, a predetermined metal made of a metal such as aluminum connected to the base electrode 75 and the emitter electrode 76 of the transistor via the insulating layer 82 such as SiO 2 or SiN ×. A redundant wiring pattern 67 having a shape is formed. One of the wiring patterns 67 is electrically connected to the wiring board 65. That is, a contact hole is formed at a predetermined position of the insulating layer 82 formed on the wiring board 65, and a plating layer such as nickel is formed in the contact hole.84This plating layer is formed84By superimposing a part of the wiring pattern 67 on the wiring pattern 67, the wiring pattern 67 and the wiring board 65 can be electrically connected.
[0032]
Other wiring patterns 67 are kept insulated from the wiring board 65. In the present embodiment, only the wiring pattern 67 connected to the emitter electrode 76 is electrically connected to the wiring substrate 65 made of a silicon substrate. By making the emitter electrode 76 and the wiring board 65 electrically conductive, the wiring board 65 becomes a shield plate and a shielding effect can be obtained, and adverse effects due to noise can be suppressed.
[0033]
Here, as the wiring pattern 67 formed on the wiring substrate 65, only a pattern for making the base and emitter electrodes of the transistor redundant is formed, but a pattern other than the redundant pattern may be formed if necessary.
When aluminum is used for the wiring pattern 67, as described above, a passivation film made of an insulator such as a PSG film, SiN, SiNx or the like is formed on the wiring substrate 65, and the passivation film on the wiring pattern 67 is selectively used. The surface of the wiring pattern 67 on which the bump electrode 68 is formed is exposed. Further, chromium, copper, or the like is selectively plated in the exposed region to form a plated layer 69 to prevent problems due to corrosion of the wiring pattern 67. A bump electrode 68 made of a metal such as gold having a height of about 3 to 25 μm is formed on the plating layer 69, and this bump electrode 68 allows external connection.forContact is made with the connection electrodes 77 formed in the electrode regions 63A and 64A, and electrical conduction is established.
[0034]
As described above, the resin layer 78 for bonding the semiconductor substrate 60 and the wiring substrate 65 includes various materials. For example, a thermosetting resin such as an acrylic resin that is cured by ultraviolet rays and a thermosetting resin such as an epoxy resin. It is assumed that a hybrid type photothermosetting resin mixed with a curable resin is used. A photothermosetting resin is applied on the substrate 60, and the base electrode 75, the emitter electrode 76, and the external connection of the transistor formed on the active element formation region 61 are formed.forThe two substrates 60 and 65 are aligned and brought into close contact so that the connection electrode 77 formed on the electrode regions 63A and 64A and the bump electrode 68 formed on the wiring substrate 65 coincide.
[0035]
Thereafter, a heat treatment of about 80 ° C. to 100 ° C. is performed to thermally cure the resin layer 78, and the substrates 60 and 65 are fixed and integrated. At this time, the electrodes 75, 76, 77 and the bump electrode 68 are in contact with each other and are electrically connected, but are not in a sufficiently conductive state. Thereafter, the photocurable resin in the resin layer 78 begins to be cured by irradiating with ultraviolet rays, and the two substrates 60 and 65 are attracted to each other by the contraction force when the photothermographic resin is cured.SetAs a result, the electrodes 75, 76, 77 on the substrate 60 and the bump electrode 68 are sufficiently kept in contact with each other to ensure electrical conduction. The resin layer 78 provides good conduction between the electrodes 75, 76, 77 and the bump electrode 68, and simultaneously bonds the two substrates 60, 65 together.
[0036]
By the way, when the height of the bump electrode 68 formed on the wiring pattern 67 is low, it is preferable to form the bump electrode also on each electrode formed on the substrate 60. If the bump electrode 68 formed on the wiring pattern 67 is too low, the distance between the substrates 60 and 65, that is, the film thickness of the resin layer 78 becomes thin. There is a possibility that the distal end portion of 80 reaches the surface of the wiring board 65 and the wiring pattern 67 is disconnected, and it is necessary to sufficiently consider the distance between the boards 60 and 65.
[0037]
Active element formation region 61 formed on the same substrate 60 and external connectionforThe electrode regions 63A and 64A are electrically separated from each other by the slit holes 80 formed from the back surface side of the substrate 60, and the individual regions 61, 63A and 64A are separated from the external connection electrodes 62, 63 and 64 of the transistor. Become.
That is, the substrate 60 in the active element formation region 61 is the external connection electrode 62 for the collector electrode of the transistor, the substrate 60 in the one external connection electrode region 64A is the external connection electrode 64 for the base electrode of the transistor, and other external connection electrodes. The substrate 60 in the connection electrode region 63A becomes the external connection electrode 63 for the emitter electrode of the transistor. The same semiconductor substrate 60 is used, and the external connection electrodes 62, 63, 64 of each electrode of the transistor are formed on the same plane. Will be formed.
[0038]
As described above, the high concentration diffusion layer 81 is formed in the electrode regions 64A and 63A to be the external connection electrode 64 for the base electrode of the transistor and the external connection electrode 63 for the emitter electrode. The loss due to the wiring resistance between the base electrode external connection electrode 64 and the emitter electrode 76 and the emitter electrode external connection electrode 63 is reduced. The high-concentration diffusion layer 81 is formed in the diffusion step of forming the emitter region 72 as described above when the epitaxial layer 66 in the electrode regions 64A and 63A is relatively thin.
[0039]
When the film thickness of the epitaxial layer 60 is relatively thick, N + type impurities are deposited on the electrode regions 63A and 64A before the epitaxial layer 60 is formed, and then the epitaxial layer 60 is formed and further heated. If the high concentration diffusion region 81 is grown from the substrate 60 side by performing the diffusion process, the high concentration diffusion regions 81 and 81 come into contact with each other when the emitter region 72 is formed, and the electrode regions 63A and 64A A high concentration diffusion layer 81 can be formed.
[0040]
As described above, the slit hole 80 for electrically separating the external connection electrodes 62, 63, 64 is formed so as to reach the resin layer 78 from the back surface side of the semiconductor substrate 60. For example, an ion beam, a laser, etc. Is formed by a chemical method using dry etching, wet etching, or a mechanical method using a dicing blade by a dicing apparatus. The slit hole 80 can be formed by any of the above methods.
[0041]
What is important here is that if the depth of the slit hole 80 becomes shallow, the electrical connection between the external connection electrodes 62, 63, 64 is not sufficiently performed, and a short circuit failure occurs. The front end portion (bottom portion) of the slit hole 80 is formed so as to be within the resin layer 78 by about 2 μ to 6 μ so that 63 and 64 are completely electrically separated. The external connection electrodes 62, 63, 64 are completely separated and partitioned by the slit hole 80, but are supported and fixed on the same plane by the resin layer 78. In addition, a plating layer such as solder plating is formed on the surface of the substrate 60 to be the external connection electrodes 62, 63, 64, so that the solder connection with the conductive pattern formed on the mounting substrate is improved.
[0042]
Tapered portions 91 are formed at the edge portions of the respective external connection electrodes 62, 63, 64 that are electrically separated by the slit holes 80. As shown in FIG. 3, when the semiconductor device of the present invention is mounted on the mounting substrate, the taper portion 91 has pads (land) formed on the external connection electrodes 62, 63, 64 and the mounting substrate, as shown in FIG. In order to optimize the solder fillet shape of the solder joint portion formed between the two and the like, for example, to improve the strength of the solder joint portion against external stress due to heat shrinkage or the like.
[0043]
The tapered portion 91 formed at the edge of each external connection electrode 62, 63, 64 is formed as follows. As shown in FIG. 4, before forming the slit holes 80 for separating and forming the external connection electrodes 62, 63, 64, first, a dicing apparatus is used in a region where the slit holes 80 are formed in the semiconductor substrate 60. Then, the substrate 60 is diced with a trapezoidal dicing blade at a predetermined depth (the surface of the substrate 60 is shaved). A concave portion 92 having a tapered portion 91 is formed in the substrate 60 by this dicing process. The angle of the taper portion 91 is determined by the shape of the dicing blade, and can be arbitrarily set depending on the size of the solder joint portion and the amount of solder.
[0044]
After the recess 92 is formed in the substrate 60, a metal plating layer 93 such as solder is formed on the surface of the substrate 60 as shown in FIG. Since the plating layer 93 is formed on the entire surface of the substrate 60 as described above, it is also formed on the surface of the concave portion 92 having the tapered portion 91. After the plating layer 93 is formed, slit holes 80 for separating the external connection electrodes 62, 63, 64 are formed in the recess 92 region. As described above, the slit hole 80 can use a dicing apparatus or laser irradiation. Here, the slit hole 80 is formed using a dicing apparatus. Accordingly, in this embodiment, two types of dicing processes are performed with the plating process interposed therebetween.
[0045]
As described above, by forming the slit hole 80 after the formation of the recess 92, the tapered portion 91 of the recess 92 remains, and the edge portions of the external connection electrodes 62, 63, 64 can be tapered. Further, when the plating layer 93 is formed after forming the recess 92 and the slit hole 80 is formed, the plating layer can be formed on the tapered portion 91 in the same plating process.
[0046]
A semiconductor device in which a slit hole 80 is provided in a semiconductor substrate 60 and the external connection electrodes 62, 63, 64 of the transistor are electrically separated includes a ceramic substrate, a glass epoxy substrate, a phenol substrate, and a metal substrate subjected to insulation treatment. It is fixedly mounted on a pad of a conductive pattern formed on a wiring board such as. A solder layer in which solder cream is pre-printed is formed on the pad, and the semiconductor device can be fixedly mounted on the pad of the wiring board by melting the solder and mounting the semiconductor device of the present invention. .
[0047]
At this time, as described above, the taper portion 91 is formed at the edge portion of each of the external connection electrodes 62, 63, 64, so that the solder fillet at the solder joint portion with the conductive pad (land) of the mounting substrate is formed. It is possible to optimize the joint strength of the solder joint portion and improve the connection reliability. Although not shown, this fixed mounting process can be performed in the same process as the mounting process of other circuit elements to be mounted by solder such as chip capacitors and chip resistors mounted on the mounting substrate.
[0048]
When the semiconductor device of the present invention is mounted on the wiring board, the external connection electrodes 62, 63, 64 are separated by the interval of the slit holes 80, so that the solder that is fixed to the mounting board is disposed adjacently. The external connection electrodes 62, 63, 64 are not short-circuited.
By the way, as shown in FIG. 2, in the semiconductor device of this embodiment, for example, the active element active element formation region 61 having substantially the same function as the semiconductor device described in the conventional example is 0.5 mm × 0.5 mm in size, In the semiconductor device in which the connection electrode regions 63A and 64A serving as the base and emitter electrodes have a size of 0.3 mm × 0.2 mm and the width of the slit hole 80 is 0.1 mm, the effective area ratio is as follows. That is, since the element area is 0.25 mm and the area of the semiconductor device as the mounting area is 1.28 mm, the effective area ratio is about 19.53%.
[0049]
Since the effective area ratio of the semiconductor device having the chip size of 0.40 mm × 0.40 mm described in the conventional example is 6.25% as described above, the effective area ratio of the semiconductor device of the present invention is about 3. It becomes 12 times larger, the dead space of the mounting area to be mounted on the mounting board can be reduced, and it can contribute to the downsizing of the mounting board.
[0050]
In the present embodiment, the external connection electrodes 62, 63, and 64 are arranged so as to form a triangle in consideration of the ease of connection to the mounting board. However, if the external connection electrodes 62, 63, and 64 are arranged on a straight line, The unused area on the semiconductor substrate 60 can be eliminated, and the effective area ratio can be further improved.
As described above, according to the semiconductor device of the present invention, the wiring substrate on which the wiring pattern connected to the base region and the emitter region is fixedly disposed on the semiconductor substrate, and a plurality of slit holes formed in the semiconductor substrate. Device area and external connection byforSeparated from the electrode area, for external connection for the collector area, base area, and emitter area, respectivelyElectricPole, external connection for base and emitterforExternal connection to be an electrodeforBy forming a one-conductivity type high-concentration impurity diffusion layer in the electrode region, a metal lead terminal connected to an external electrode and a protective sealing mold are unnecessary, as in a conventional semiconductor device, The external dimensions of the semiconductor device can be significantly reduced.
[0051]
Further, as described above, the metal lead terminal for external connection and the mold for resin sealing are not necessary, so that the manufacturing cost of the semiconductor device can be significantly reduced.
Furthermore, since the wiring substrate and the emitter electrode are electrically connected through the wiring pattern and have the same potential, the shielding effect is improved, and a semiconductor device with excellent anti-noise characteristics can be provided.
[0052]
In the present embodiment, the transistor is formed in the active element formation region 61. However, the transistor is not limited to this as long as it is a vertical type or a horizontal type device with a relatively small amount of heat generation. Needless to say, the invention can be applied.
By the way, in the above-described embodiment, the photothermosetting resin is used for the resin layer 78 to electrically connect the electrodes of the substrate 60 and the wiring pattern of the wiring substrate 65. The continuity can be applied to any means. For example, even if an anisotropic conductive resin is used as the resin layer 78 as shown in FIG. 6, each electrode of the substrate 60 and the wiring pattern of the wiring substrate 65 can be easily connected. Can be done.
[0053]
Anisotropic conductive resins include those in which conductive material 81 having a particle size is mixed in a resin paste and those in which conductive material having a particle size is dispersed in a resin sheet. Either type of resin can be used. It is. The anisotropic conductive resin is electrically connected through a conductive material 81 having a grain size in a region where wiring patterns and the like formed on both substrates 60 and 65 overlap. When an anisotropic conductive resin is used, it is preferable to form bump electrodes 68 on the electrodes 75, 76, 77 on the substrate 60 and the wiring pattern 67 on the wiring substrate 65.
[0054]
For example, an anisotropic conductive sheet is disposed on the substrate 60 and aligned so that the bump electrodes 68 on the substrate 60 and the bump electrodes 68 on the wiring substrate 65 coincide with each other. The conductive sheet is melted to form a resin layer 78 by applying a heat treatment at about 120 ° C. while adding the conductive material 81, and the electrodes 75, 76, 77 are electrically connected to the wiring pattern 67 by the conductive material 81 having a particle size. By forming the bump electrode 68 on each of the electrodes 75, 76, 77 and the wiring pattern 67, the conductive material of the anisotropic conductive resin is not brought into contact with the guard ring electrode overlapping the wiring pattern 67. The bump electrode 68 of each electrode 75, 76, 77 and the bump electrode 68 on the wiring board 65 are surely in contact with each other, and electrical conduction is performed.
[0055]
As another electrical continuity method, as shown in FIG. 7, the bump electrodes 83 and 83 formed on the both substrates 60 and 65 are aligned so that the both substrates 60 and 65 coincide with each other, and are melted to form bump electrodes. 83 and 83 are connected, and electrical connection between the electrodes 75, 76, 77 on the substrate 60 and the wiring pattern 67 on the wiring substrate 65 is performed. Thereafter, while applying pressure to both the substrates 60 and 65, an impregnating material made of a liquid thermosetting resin is poured between the substrates 60 and 65 to perform heat treatment, thereby forming the resin layer 78 and the slit holes 80 are formed.
[0056]
In the present invention, any structure and any material can be used as long as each electrode 75, 76, 77 and the wiring pattern 67 are connected.
[0057]
【The invention's effect】
As described in detail above, according to the semiconductor device of the present invention, a plurality of wiring substrates formed on a semiconductor substrate are fixedly arranged on the semiconductor substrate, on which wiring patterns connected to the base region and the emitter region are formed. The element region and the external connection electrode region are separated from each other by the slit hole of the collector region, the base region, and the emitter region for external connection, respectively.ElectricBy making the edge and the edge part of the electrode for external connection tapered, a metal lead terminal connected to the external electrode and a protective sealing mold are unnecessary as in the conventional semiconductor device, and the semiconductor device Can be remarkably miniaturized, and when the semiconductor device is mounted on the mounting board, the fillet shape of the solder joint can be optimized. As a result, it is possible to provide a semiconductor device that can contribute to downsizing of the mounting substrate and improve the bonding strength of the solder bonding portion with the mounting substrate and has excellent connection reliability.
[0058]
Further, in the semiconductor device of the present invention, as described above, the metal lead terminal for external connection and the resin sealing mold are unnecessary, and therefore the manufacturing cost of the semiconductor device can be significantly reduced.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a semiconductor device of the present invention.
FIG. 2 is a view showing a back surface of a semiconductor device of the present invention.
FIG. 3 is a cross-sectional view showing a semiconductor device of the present invention.
FIG. 4 is a cross-sectional view showing a semiconductor device of the present invention.
FIG. 5 is a cross-sectional view showing a semiconductor device of the present invention.
FIG. 6 is a cross-sectional view showing a semiconductor device of the present invention.
FIG. 7 is a cross-sectional view showing a semiconductor device of the present invention.
FIG. 8 is a cross-sectional view showing a conventional semiconductor device.
FIG. 9 is a cross-sectional view of a general transistor.
FIG. 10 is a cross-sectional view of a conventional semiconductor device mounted on a wiring board.
FIG. 11 is a plan view of a conventional semiconductor device.
FIG. 12 is a plan view of a conventional semiconductor device.
FIG. 13 shows a conventional semiconductor device.
FIG. 14 illustrates a conventional semiconductor device.

Claims

A first electrode serving as one electrode of the active element is provided on the surface on which the active element is formed, and a second electrode serving as one external connection electrode which is another electrode of the active element on the back surface And a semiconductor region provided around the first semiconductor region so as to function as a third electrode provided on the surface of the first semiconductor region and another external connection electrode. A semiconductor substrate having a second semiconductor region electrically connecting a fourth electrode provided on the back surface thereof, and a wiring pattern electrically connecting the first electrode and the third electrode And a wiring board provided over the surface of the first semiconductor region and the surface of the second semiconductor region,
The semiconductor substrate and the wiring substrate are integrated, and the first semiconductor region and the second semiconductor region are electrically separated by a slit hole reaching the resin layer from the back surface of the semiconductor substrate,
The separated edge portions of the first semiconductor region and the second semiconductor region are tapered, and the second electrode and the fourth electrode are also provided in the tapered region. Semiconductor device.

The semiconductor device according to claim 1, wherein the wiring substrate is a silicon substrate, a glass epoxy substrate, a ceramic substrate, a phenol substrate, or an insulated metal substrate.

The semiconductor device according to claim 1, wherein a plating layer is formed on the second electrode and the fourth electrode.