JP3805603B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に係り、特に、ＤＲＡＭ型の記憶素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成できる半導体記憶装置であり、従来より高密度・高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。特に、ＤＲＡＭにおけるキャパシタの構造は高集積化に多大な影響を与えるため、如何にして装置の高集積化を阻害せずに所望の蓄積容量を確保するかが重要である。
【０００３】
従来の典型的なＤＲＡＭ型の半導体装置の製造方法について図３２乃至図３５を用いて説明する。図３２乃至図３５は従来の半導体装置の製造方法を示す工程断面図である。
【０００４】
まず、シリコン基板１００上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極１０２及びソース／ドレイン拡散層１０４、１０６を有するメモリセルトランジスタと、ゲート電極１０８及びソース／ドレイン拡散層１１０を有する周辺回路用トランジスタを形成する。
【０００５】
次いで、メモリセルトランジスタ及び周辺回路用トランジスタを覆う層間絶縁膜１１８上に、プラグ１１２を介してソース／ドレイン拡散層１０４に電気的に接続されたビット線１１４と、ゲート電極１０８やソース／ドレイン拡散層１１０に電気的に接続された配線層１１６とを形成する。
【０００６】
次いで、ビット線１１４及び配線層１１６が形成された層間絶縁膜１１８上に、層間絶縁膜１２０を形成する。
【０００７】
次いで、層間絶縁膜１２０、１１８に、プラグ１２２を介してソース／ドレイン拡散層１０６に電気的に接続されたプラグ１２４を埋め込む（図３２（ａ））。
【０００８】
次いで、プラグ１２４が埋め込まれた層間絶縁膜１２０上に、例えばＣＶＤ法により、シリコン窒化膜よりなるエッチングストッパ膜１２６と、シリコン酸化膜よりなる層間絶縁膜１２８と、アモルファスシリコン膜よりなるマスク膜１３０とを形成する。
【０００９】
次いで、通常のリソグラフィー技術及びエッチング技術によりマスク膜１３０、層間絶縁膜１２８、エッチングストッパ膜１２６をパターニングし、プラグ１２４に達する開口部１３２を形成する（図３２（ｂ））。
【００１０】
次いで、全面に、例えばＣＶＤ法によりＲｕ（ルテニウム）膜やＳＲＯ（ＳｒＲｕＯ3）膜などよりなる導電膜１３４を形成する。
【００１１】
次いで、全面に例えばＣＶＤ法によりシリコン酸化膜１３６を堆積した後、ＣＭＰ法やドライエッチング法によりシリコン酸化膜１３６をエッチバックし、導電膜１３４が形成された開口部１３２内をシリコン酸化膜１３６によって埋め込む（図３３（ａ））。
【００１２】
次いで、ＣＭＰ法やドライエッチング法により、層間絶縁膜１２８が露出するまで、導電膜１３４、シリコン酸化膜１３６及びマスク膜１３０の表面を均一に後退させる。こうして、開口部１３２内に、導電膜１３４よりなるシリンダ状の蓄積電極１３８を形成する（図３３（ｂ））。
【００１３】
次いで、エッチングストッパ膜１２６をストッパとしてシリコン酸化膜１３６及び層間絶縁膜１２８を選択的にエッチングし、蓄積電極１３８の内壁及び外壁を露出する（図３４（ａ））。
【００１４】
次いで、全面に、例えばＣＶＤ法によりＴａ2Ｏ5やＢＳＴ膜などよりなる誘電体膜を体積し、これら誘電体膜よりなり蓄積電極１３８を覆うキャパシタ誘電体膜１４０を形成する。
【００１５】
次いで、キャパシタ誘電体膜１４０を十分に結晶化させるアニールや、膜中の酸素欠損を補うための酸化熱処理を行う（図３４（ｂ））。この熱処理の条件は、キャパシタ誘電体膜１４０を構成する誘電体材料によって異なるが、５００〜８５０℃程度の高温処理が必要である。
【００１６】
次いで、全面に、例えばＣＶＤ法によりＲｕ膜やＳＲＯ膜よりなる導電膜を堆積してパターニングし、この導電膜よりなりキャパシタ誘電体膜１４０を介して蓄積電極１３８を覆うプレート電極１４２を形成する（図３５（ａ））。
【００１７】
こうして、蓄積電極１３８、キャパシタ誘電体膜１４０、プレート電極１４２を有し、メモリセルトランジスタのソース／ドレイン拡散層１０６に電気的に接続されたキャパシタを形成する。
【００１８】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜１４４を形成する。
【００１９】
次いで、必要に応じて、プレート電極１４２に接続された配線層１４６や、配線層１１６に接続された配線層１４８を形成する（図３５（ｂ））。
【００２０】
こうして、１トランジスタ、１キャパシタによりメモリセルが構成されたＤＲＡＭが製造されていた。
【００２１】
【発明が解決しようとする課題】
上述のように、上記従来の半導体装置の製造方法では、キャパシタ誘電体膜１４０の結晶性を向上することで誘電率を高め或いはリーク電流を低減すべく、キャパシタ誘電体膜１４０を形成した後に高温の熱処理が行われていた。
【００２２】
しかしながら、このような熱処理は、キャパシタ誘電体膜１４０の膜質を向上することができる反面、蓄積電極１３８とプラグ１２４との間の電気特性劣化をもたらしていた。
【００２３】
例えばプラグ１２４をドープトポリシリコンにより形成した場合、蓄積電極１３８とプラグ１２４との接合領域に形成されるシリサイド層が凝集することにより接触面積が減り、コンタクト抵抗が増大することがあった。また、このシリサイド層にプラグ１２４中の不純物が吸収され、プラグ１２４の上端部に不純物濃度の低い領域が形成され、コンタクト抵抗が増大することがあった。
【００２４】
また、酸化雰囲気中で熱処理を行う必要がある場合にあっては、プラグ１２４をドープトポリシリコンやＷ（タングステン）などの金属によって形成すると、プラグ１２４の接合領域が酸化されてコンタクト抵抗が増大することがあった。
【００２５】
このようなコンタクト抵抗の増大を抑制するにはプラグ１２４の上部にＴｉＮ膜のようなバリアメタルを形成することが考えられるが、バリアメタルを形成する工程を追加する必要があり製造コストの増加を避けることはできない。また、蓄積電極１３８及びキャパシタ誘電体膜１４０の種類によっては熱処理工程における酸化力が非常に強く、酸化を抑止する適切なバリアメタルを選択することが困難であった。
【００２６】
また、熱処理過程においてプラグ１２４を構成する物質が蓄積電極１３８中に拡散することにより、蓄積電極１３８とキャパシタ誘電体膜１４０との相性を劣化させ、キャパシタの耐圧を下げ、或いは、リーク電流を増大させることもあった。
【００２７】
また、キャパシタ誘電体膜１４０の結晶化アニールや酸化処理温度を低温化すれば上記課題を解決しうるとも考えられるが、低温の熱処理では結晶化や酸素欠損の補充が十分ではなく、キャパシタ誘電体膜１４０の誘電率が下がり、或いは、リーク電流が増大することとなる。キャパシタ誘電体膜１４０の結晶化アニールや酸化処理は、キャパシタ誘電体膜１４０の膜厚が薄くなるほどに高温処理が必要であると考えられることから、半導体装置の更なる微細化を図るうえでもこの熱処理の影響を抑止することが要請されている。
【００２８】
本発明の目的は、キャパシタ誘電体膜の結晶化アニールや酸化処理の工程において、蓄積電極とこれに接続される下部電極等との間の電気特性劣化を防止しうる半導体装置及びその製造方法を提供することにある。
【００２９】
【課題を解決するための手段】
本発明の原理について図１及び図２を用いて説明する。図１及び図２は本発明の原理を説明する工程断面図である。
【００３０】
本発明は、主として、プレート電極を形成した後にキャパシタ誘電体膜を形成し、その後に蓄積電極を形成することを特徴とする。
【００３１】
以下、層間絶縁膜４８にプラグ５２が埋め込まれてなる下地構造上に、プラグ５２に電気的に接続された蓄積電極７２と、キャパシタ誘電体膜７０と、プレート電極６２とを形成する場合を例にして本発明の原理を説明する。
【００３２】
まず、プラグ５２が埋め込まれた層間絶縁膜４８上に、例えばシリコン窒化膜よりなるエッチングストッパ膜５４と、例えばシリコン酸化膜よりなる層間絶縁膜５６とを形成する（図１（ａ））。
【００３３】
次いで、層間絶縁膜５６をパターニングし、層間絶縁膜５６に開口部６０を形成する。この際、エッチングストッパ膜５４をストッパとして層間絶縁膜５６をエッチングする。なお、開口部６０は、プレート電極６２の形成予定領域に形成する（図１（ｂ））。なお、図１（ｂ）では、２つの開口部６０の一部分をそれぞれ示している。
【００３４】
次いで、開口部６０内に導電膜を埋め込み、この導電膜よりなるプレート電極６２を形成する（図１（ｃ））。プレート電極６２は、導電膜を堆積した後にこれをパターニングすることによって形成してもよいが、後述するように、層間絶縁膜５６に埋め込んで形成するプロセスを採用することにより、グローバル平坦性を維持しつつ半導体装置を容易に製造できるという大きなメリットがある。
【００３５】
次いで、プレート電極６２の頂部を若干後退させた後、プレート電極６２上の開口部６０内に、層間絶縁膜５６とはエッチング特性の異なる膜、例えばシリコン窒化膜６４を埋め込む（図１（ｄ））。
【００３６】
次いで、シリコン窒化膜６４、プレート電極６２、エッチングストッパ膜５４に対して選択的に層間絶縁膜５６を除去し、開口部６８を形成する（図２（ａ））。
【００３７】
次いで、誘電体膜を堆積してエッチバックし、開口部６８の内壁にこの誘電体膜よりなるキャパシタ誘電体膜７０を形成する。
【００３８】
次いで、キャパシタ誘電体膜７０を結晶化し或いは欠損酸素を補充する熱処理を行う（図２（ｂ））。この際、プラグ５２の上面は、酸化マスクとしても用いられるシリコン窒化膜よりなるエッチングストッパ膜５４により覆われているので、プラグ５２が酸化されることはない。また、蓄積電極７２は未だ形成されていないので、プラグ５２と蓄積電極７２との間に形成されるシリサイド層の凝集やドーパントの移動が生じることもない。
【００３９】
次いで、開口部６８内のエッチングストッパ膜５４を選択的に除去し、開口部６８内にプラグ５２を露出する（図２（ｃ））。
【００４０】
次いで、開口部６８内に導電膜を埋め込み、この導電膜よりなりプラグ５２に電気的に接続された蓄積電極７２を形成する（図２（ｄ））。
【００４１】
このようにして半導体装置を製造することにより、プラグ５２と蓄積電極７２とが接続された後に、キャパシタ誘電体膜７０を結晶化し或いは欠損酸素を補充する熱処理を行う必要がないので、プラグ５２と蓄積電極７２との間の電気特性等が、この熱処理によって劣化することを防止することができる。また、熱処理を行う段階ではプラグ５２は覆われているので、プラグ５２が酸化されることはない。したがって、キャパシタ誘電体膜７０を結晶化し或いは欠損酸素を補充する熱処理は、プラグ５２と蓄積電極７２との間の電気特性を考慮することなしに、キャパシタ誘電体膜７０に対して適切な条件で行うことができる。これにより、高い誘電率を有し、リーク電流が少ないキャパシタ誘電体膜７０を形成することが容易となる。
【００４２】
なお、図１及び図２に示す半導体装置の製造方法では、図２（ｃ）に示す工程においてエッチングストッパ膜５４を除去するエッチング工程が必要であり、キャパシタ誘電体膜７０にプラズマダメージが導入される虞がある。しかしながら、キャパシタ誘電体膜７０はイオンの運動方向に対して平行に配置されているので大きなダメージを受けることはない。また、イオン照射やチャージアップによるダメージを若干受けるが、これらダメージは４００〜４５０℃程度の比較的低温な熱処理によって除去することができる。
【００４３】
このようなダメージが導入されにくくするために、図１（ｂ）に示す工程において開口部６０の側壁が逆テーパ形状となるように層間絶縁膜５６をパターニングし、開口部６８の開口径がプラグ５２側ほどに広くなるようにすることも極めて有効である。
【００４４】
なお、本明細書にいう「逆テーパ」とは開口部の底面と側面との張る角度が鋭角であることをいい、「順テーパ」とは開口部の底面と側面との張る角度が鈍角であることをいうものとする。また、電極に関して「逆テーパ」或いは「順テーパ」というときは、「逆テーパ」とは電極の底面と側面との張る角度が鈍角であることをいい、「順テーパ」とは電極の底面と側面との張る角度が鋭角であることをいうものとする。
【００４５】
また、酸化性雰囲気中で熱処理を行わない場合には、エッチングストッパ膜５４を除去してプラグ５２を露出した後にキャパシタ誘電体膜７０の結晶化のための熱処理を行ってもよい。また、エッチングストッパ膜５４を除去した後にキャパシタ誘電体膜７０を堆積し、結晶化のための熱処理を行ってもよい。
【００４６】
また、蓄積電極７２をプラグ５２に接続する場合のみならず、これより下層のプラグやシリコン基板に直に接続する場合においても本発明を適用することができる。また、蓄積電極７２やプレート電極６２は、必ずしも開口部を完全に埋め込む必要はない。
【００４７】
すなわち、上記目的は、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記基板に達する第１の開口部を形成する工程と、前記第１の開口部の少なくとも側面にプレート電極を形成する工程と、前記第１の絶縁膜を除去することにより、側面が前記プレート電極で囲まれた第２の開口部を形成する工程と、前記第２の開口部の少なくとも前記側面にキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜を結晶化し或いは酸素欠損を補うための熱処理を行う工程と、前記熱処理後、前記第２の開口部の前記側面に、前記キャパシタ誘電体膜を介して蓄積電極を形成する工程とを有することを特徴とする半導体装置の製造方法によって達成される。
【００４８】
また、上記の半導体装置の製造方法において、前記基板は、下部電極と、下部電極上に形成されたエッチングストッパ膜とを有し、前記熱処理を行う工程と前記蓄積電極を形成する工程との間に、前記第２の開口部内の前記エッチングストッパ膜を除去して前記下部電極を前記第２の開口部内に露出する工程とを更に有するようにしてもよい。
【００５０】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図３乃至図９を用いて説明する。
【００５１】
図３は本実施形態による半導体装置の構造を示す断面図及び平面図、図４乃至図８は本実施形態による半導体装置の製造方法を示す工程断面図である。図９は本実施形態による半導体装置の製造方法に用いるフォトレジスト膜のパターン例を示す図である。
【００５２】
はじめに、本実施形態による半導体装置の構造について図３を用いて説明する。図３（ａ）は本実施形態による半導体装置の構造を示す概略断面図、図３（ｂ）は本実施形態による半導体装置の構造を示す平面図である。なお、図３（ｂ）は図３（ａ）の左側の領域に相当するメモリセル領域のみの平面図を示すものであり、また、図３（ａ）とは尺度が異なっている。
【００５３】
シリコン基板１０上には、素子領域１４、１６を画定する素子分離膜１２が形成されている。素子領域１４、１６上には、ゲート電極２０とソース／ドレイン拡散層２６、２８とを有するメモリセルトランジスタと、ゲート電極２２とソース／ドレイン拡散層３０とを有する周辺回路用トランジスタとがそれぞれ形成されている。メモリセルトランジスタ及び周辺回路用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜３２、４２が形成されている。層間絶縁膜４２上には、プラグ３８を介してソース／ドレイン拡散層２６に接続されたビット線４４と、ゲート電極２２又はソース／ドレイン拡散層３０に接続された配線層４６とが形成されている。ビット線４４及び配線層４６が形成された層間絶縁膜４２上には、層間絶縁膜４８が形成されている。層間絶縁膜４８上には、プラグ５２及びプラグ４０を介してソース／ドレイン拡散層２８に接続された柱状の蓄積電極７２が形成されている。蓄積電極７２の間隙には、キャパシタ誘電体膜７０を介してプレート電極６２が埋め込まれている。プレート電極６２上には、シリコン窒化膜６４が形成されている。周辺回路領域の層間絶縁膜４８上には、シリコン窒化膜５４と層間絶縁膜５６とが形成されている。シリコン窒化膜５４上には、プレート電極６２に接続された配線層７４が形成されている。層間絶縁膜５６上には、配線層４６を介してゲート電極２２又はソース／ドレイン拡散層３０に接続された配線層７６が形成されている。
【００５４】
このようなＤＲＡＭ型の半導体装置において、本実施形態による半導体装置は、蓄積電極７２の側壁部が順テーパ状になっており、プレート電極６２の側壁部が逆テーパ状になっていることに主たる特徴がある。このような構成とするのは本発明特有の製造方法に起因するものであり、こうすることによってキャパシタ誘電体膜７０の膜質を向上することができ、また、ビット線４４と蓄積電極７２との間の寄生容量を低減することができる。
【００５５】
次に、本実施形態による半導体装置の製造方法について図４乃至図９を用いて説明する。なお、図４乃至図９におけるメモリセル領域の工程断面図は、特に示す場合を除き、図３（ｂ）におけるＡ−Ａ′線に沿った断面図を示したものである。
【００５６】
まず、半導体基板１０の主表面上に、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離膜１２を形成し、素子領域１４、１６を画定する。ここで、素子領域１４はメモリセルトランジスタを形成するメモリセル領域の活性領域を、素子領域１６は周辺回路用トランジスタを形成する周辺回路領域の活性領域を示すものとする。
【００５７】
次いで、素子領域１４、１６上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜（図示せず）を形成する。
【００５８】
次いで、全面に例えばＣＶＤ法により多結晶シリコン膜とシリコン窒化膜とを順次堆積した後、この積層膜をパターニングし、上面がシリコン窒化膜１８により覆われたゲート電極２０、２２を形成する。ここで、素子領域１４に形成されたゲート電極２０はメモリセルトランジスタのゲート電極であり、ゲート電極２２は周辺回路トランジスタのゲート電極である。
【００５９】
次いで、ゲート電極２０をマスクとして素子領域１４にイオン注入を行い、ゲート電極２０の両側のシリコン基板１０中にソース／ドレイン拡散層２６、２８を形成し、ゲート電極２２をマスクとして素子領域１６にイオン注入を行い、ゲート電極２２の両側のシリコン基板１０中にＬＤＤ領域或いはエクステンション領域を形成する。
【００６０】
次いで、全面に例えばＣＶＤ法によりシリコン窒化膜或いはシリコン酸化膜を堆積した後にエッチバックし、ゲート電極２０、２２及びシリコン窒化膜１８の側壁にサイドウォール絶縁膜２４を形成する。
【００６１】
次いで、ゲート電極２２及びサイドウォール絶縁膜２４をマスクとしてイオン注入を行い、ゲート電極２２の両側のシリコン基板１０中に、ソース／ドレイン拡散層３０を形成する。
【００６２】
こうして、素子領域１４に、ゲート電極２０と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層２６、２８とを有するメモリセルトランジスタを形成し、素子領域１６に、ゲート電極２２と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層３０とを有する周辺回路トランジスタを形成する（図４（ａ））。
【００６３】
次いで、全面に例えばＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法等によりシリコン窒化膜１８が露出するまでその表面を研磨し、表面が平坦化された層間絶縁膜３２を形成する。
【００６４】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜３２に、ソース／ドレイン拡散層２６に達するコンタクトホール３４と、ソース／ドレイン拡散層２８に達するコンタクトホール３６とを形成する（図４（ｂ））。
【００６５】
次いで、層間絶縁膜３２に開口されたコンタクトホール３４、３６内に、プラグ３８、４０をそれぞれ埋め込む（図４（ｃ））。例えば、ＣＶＤ法により多結晶シリコン膜を堆積してエッチバックすることによりコンタクトホール３４、３６内のみに多結晶シリコン膜を残存させた後、イオン注入法により多結晶シリコン膜にドーピングして低抵抗化し、ドープトポリシリコンよりなるプラグ３８、４０を形成する。なお、図４（ｃ）においてプラグ３８、４０は同一平面上に位置しているが、実際にはプラグ３８とプラグ４０とは異なる平面上に位置する場合もある。
【００６６】
次いで、全面に、例えばＣＶＤ法により、膜厚５０〜１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４２を形成する。
【００６７】
次いで、通常のリソグラフィー技術及びエッチング技術により、プラグ３８に達するコンタクトホールを層間絶縁膜４２に形成し、ゲート電極２２に達するコンタクトホールを層間絶縁膜４２及びシリコン窒化膜１８に形成し、ソース／ドレイン拡散層３０に達するコンタクトホールを層間絶縁膜４２、３２に形成する（図４（ｄ））。
【００６８】
なお、説明の便宜上、図４（ｄ）においては層間絶縁膜４２に形成されたプラグ３８に達するコンタクトホールを示しているが、実際にはプラグ３８及びプラグ４０を通る同一平面上には位置しない。図４（ｄ）の層間絶縁膜４２を含みこれより上の層構造は、図３（ｂ）におけるＢ−Ｂ′線に沿った断面図を示したものである。
【００６９】
次いで、全面に、例えばＣＶＤ法によりＴｉＮ膜とＷ膜とシリコン窒化膜とを順次堆積してパターニングし、上面がシリコン窒化膜４７により覆われプラグ３８を介してソース／ドレイン拡散層２６に接続されたビット線４４と、上面がシリコン窒化膜４７により覆われゲート電極２２或いはソース／ドレイン拡散層３０に接続された配線層４６とを形成する（図４（ｅ））。
【００７０】
なお、図４（ｅ）においては説明の便宜上、図示する断面にビット線４４を記載しているが、層間絶縁膜４２に形成されたコンタクトホールと同様、実際にはプラグ４０とは異なる平面上に位置する。図４（ｅ）の層間絶縁膜４２を含みこれより上の層構造は、図３（ｂ）におけるＢ−Ｂ′線に沿った断面図を示したものである。
【００７１】
次いで、全面に例えばＣＶＤ法によりシリコン窒化膜を堆積した後にエッチバックし、ビット線４４及びシリコン窒化膜４７の側壁にサイドウォール絶縁膜（図示せず）を形成する。
【００７２】
次いで、全面に例えばＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法によりシリコン窒化膜４７が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜４８を形成する。
【００７３】
次いで、通常のリソグラフィー技術及びエッチング技術により、プラグ４０に達するコンタクトホール５０を層間絶縁膜４８、４２に形成する（図５（ａ））。コンタクトホール５０は、ビット線４４上に形成されたシリコン窒化膜４７及びビット線４４の側壁に形成されたサイドウォール絶縁膜（図示せず）に自己整合で開口する。なお、図５（ａ）以降の図では、ビット線４４は図示する断面には現れないため、点線で表すこととする。
【００７４】
次いで、層間絶縁膜４２、４８に開口されたコンタクトホール５０内に、プラグ５２を埋め込む（図５（ｂ））。例えば、ＣＶＤ法により、Ｔｉ（チタン）膜とＴｉＮ（窒化チタン）膜とＷ（タングステン）膜とを順次堆積した後、ＣＭＰ法或いはエッチバック法によってコンタクトホール５０内にＷ膜及びＴｉＮ膜を残存させることによりプラグ５２を形成する。なお、説明の便宜上、プラグ５２とビット線４４とは同一平面上に位置するように図示しているが、実際にはプラグ５２とビット線４４とは異なる平面上に位置するものであり、層間絶縁膜４２、４８等によって互いに電気的に絶縁されている。
【００７５】
次いで、層間絶縁膜４８上に、例えばＣＶＤ法により、膜厚５０〜２００ｎｍ程度のシリコン窒化膜を形成し、シリコン窒化膜よりなるエッチングストッパ膜５４を形成する。
【００７６】
次いで、エッチングストッパ膜５４上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜５６を形成する。層間絶縁膜５６の厚さは、所望のキャパシタ容量に応じて適宜設定する。例えば、設計ルール（ワード線間及びビット線間のピッチの半分）として０．１３μｍ、１セルあたりのキャパシタ容量を３０ｆＦ、キャパシタ誘電体膜の厚さを１．２ｎｍとすると、層間絶縁膜５６の厚さは０．８〜０．９μｍ程度となる。
【００７７】
次いで、層間絶縁膜５６上に、例えばＣＶＤ法によりアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるマスク膜５８を形成する。なお、マスク膜５８は厚い層間絶縁膜５６をエッチングする際にフォトレジスト膜だけでは十分なマスク性を得られない場合を考慮したものであり、フォトレジスト膜に十分な耐性があるときには必ずしも形成する必要はない。
【００７８】
次いで、通常のリソグラフィー技術及びエッチング技術により、マスク膜５８及び層間絶縁膜５６をパターニングし、エッチングストッパ膜５４に達する開口部６０を形成する（図５（ｃ））。開口部６０は、後工程においてプレート電極６２を埋め込むためのものであり、図９に示すように、メモリセル領域に網目状に形成する。
【００７９】
この際、下地のエッチングストッパ膜５４をエッチングストッパとして用い、開口部６０の側壁部が順テーパ状になるように、これら膜をエッチングする。例えば、Ｃ4Ｆ8ガスとＣＯガスとＡｒとを用いた異方性エッチングにより、エッチングストッパ膜５４によってエッチングを停止しつつ開口部６０の側壁部を順テーパ形状にすることができる。
【００８０】
次いで、例えばプラズマアッシングにより開口部６０を形成する際に用いたフォトレジスト膜（図示せず）を除去し、例えばドライエッチングによりアモルファスシリコン膜よりなるマスク膜５８を除去する。
【００８１】
次いで、全面に例えばＣＶＤ法によりプレート電極となる導電膜を堆積した後、ＣＭＰ法やエッチバック法などにより層間絶縁膜５６上の導電膜を選択的に除去し、この導電膜よりなり開口部６０内に埋め込まれた網目状のプレート電極６２を形成する。この際、プレート電極６２の表面が層間絶縁膜５６の表面より１００〜３００ｎｍ程度低くなるまでオーバーエッチングを行う（図６（ａ））。このオーバーエッチングは、プレート電極６２と後に形成する蓄積電極７２との間のリーク電流を低減するために行うものである。なお、前述の層間絶縁膜５６の厚さの設定は、このオーバーエッチング量をも考慮して行う必要がある。なお、このオーバーエッチングは必ずしも必要はない。
【００８２】
プレート電極６２を構成するための導電膜は、後に形成するキャパシタ誘電体膜との相性に応じて適宜選択する。例えば、キャパシタ誘電体膜としてＴａ2Ｏ5のような誘電体膜を用いる場合には、プレート電極６２としてＲｕ（ルテニウム）やＷＮ（窒化タングステン）などを用いることができる。また、キャパシタ誘電体としてＢＳＴのような誘電体膜を用いる場合には、プレート電極６２としてはＰｔ（プラチナ）、Ｒｕ、ＳＲＯ（ＳｒＲｕＯ3）などを用いることができる。また、キャパシタ誘電体膜としてＯＮ（ＳｉＯ2／ＳｉＮ）膜などの誘電体膜を用いる場合には、プレート電極６２としてドープトポリシリコンなどを用いることができる。更に、キャパシタ誘電体膜としてＰＺＴのような誘電体膜を用いる場合には、プレート電極６２としてＰｔなどを用いることができる。本実施形態では、キャパシタ誘電体膜としてＴａ2Ｏ5膜或いはＢＳＴ膜を想定し、プレート電極６２をＲｕにより構成するものとする。
【００８３】
なお、このように形成したプレート電極６２の側壁部は、開口部６０の側壁部の形状を反映して逆テーパ形状となる。
【００８４】
また、本実施形態においてプレート電極６２を層間絶縁膜５６に形成した開口部６０に埋め込むことにより形成しているのは、周辺回路領域とメモリセル領域との間にグローバル段差が発生することを防止するためである。周辺回路領域にプレート電極６２（或いは、その後に形成されるシリコン窒化膜６４をも含む）とほぼ等しい高さの層間絶縁膜５６を残存することにより、基板表面をほぼ平坦に維持した状態で後の工程を経ることができるので、平坦化工程や焦点深度が問題となるリソグラフィー工程において極めて有効である。
【００８５】
次いで、全面に例えばＣＶＤ法により膜厚２００〜５００ｎｍのシリコン窒化膜を堆積した後、ＣＭＰ法やエッチバック法により層間絶縁膜５６上のシリコン窒化膜を選択的に除去し、プレート電極６２上の開口部６０内にシリコン窒化膜６４を埋め込む（図６（ｂ））。なお、シリコン窒化膜６４を埋め込む上記工程は必ずしも必要はない。ただし、この場合、蓄積電極とプレート電極との間で、これらの上端部でリーク電流が発生しやすくなり得策ではないが、製造工程を短くできるというメリットがある。
【００８６】
ここで、プレート電極６２上に埋め込む絶縁膜は必ずしもシリコン窒化膜である必要はない。但し、後の工程において層間絶縁膜５６を除去する際にマスクとして用いることを考慮すると、層間絶縁膜５６とはエッチング特性の異なる絶縁膜とすることが望ましい。
【００８７】
次いで、通常のリソグラフィー技術により、周辺回路領域を覆い、メモリセル領域を露出するフォトレジスト膜６６を形成する。フォトレジスト膜６６は、図９に示すように、その縁部がプレート電極６２上に位置するようにレイアウトする。
【００８８】
次いで、フォトレジスト膜６６及びシリコン窒化膜６４をマスクとして、エッチングストッパ膜５４をエッチングストッパとして、層間絶縁膜５６を選択的にエッチングする。こうして、メモリセル領域内の層間絶縁膜５６を除去した領域に、蓄積電極７２を形成するための柱状の開口部６８を形成する。
【００８９】
このエッチングにはＲＩＥ等の異方性エッチングを用いてもよいが、プレート電極６２の逆テーパ形状に起因して側面部に不要な絶縁膜が残存したり、プレート電極６２にイオンによるダメージが導入されること等を考慮すると、例えばＨＦ系の水溶液を用いたウェットエッチングを適用することが望ましい。また、ＲＩＥ等の異方性エッチングを行った後、プレート電極６２の側面部の不要な絶縁膜を除去する目的でウェットエッチング等の等方的なエッチングを行うようにしてもよい。
【００９０】
次いで、フォトレジスト膜６６を除去した後、全面に、例えばＣＶＤ法により膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電体膜７０を形成する。
【００９１】
次いで、キャパシタ誘電体膜７０を異方性エッチングし、開口部６８の側壁に選択的にキャパシタ誘電体膜７０を残存させる（図７（ａ））。
【００９２】
次いで、キャパシタ誘電体膜７０を十分に結晶化し、膜中の酸素欠損を補うための酸化熱処理を行う。例えば、キャパシタ誘電体膜７０がＴａ2Ｏ5膜の場合、ドライ酸素雰囲気中で、熱処理温度６５０〜７５０℃、熱処理時間約３０分程度の熱処理を行う。また、キャパシタ誘電体膜７０がＢＳＴ膜の場合、ドライ酸素雰囲気中で、熱処理温度５００〜７００℃、熱処理時間約３０分程度の熱処理を行う。
【００９３】
この際、プラグ５２は、酸化マスクとしても知られるシリコン窒化膜よりなるエッチングストッパ膜５４により覆われており、その表面が酸化されることはない。また、蓄積電極７２は未だ形成されていないので、プラグ５２と蓄積電極７２との間の電気的特性が劣化することはない。したがって、キャパシタ誘電体膜７０の結晶化や酸化に必要な高温・長時間の熱処理を、キャパシタ誘電体膜７０の要求に応じて適宜行うことができる。
【００９４】
次いで、ＲＩＥ等の異方性エッチングにより、開口部６８内に露出するエッチングストッパ膜５４を選択的に除去し、開口部６８内にプラグ５２を露出する（図７（ｂ））。なお、このエッチングの際にキャパシタ誘電体膜７０はエッチング環境に曝されるが、キャパシタ誘電体膜７０はイオンの運動方向に対して平行に配置されているので大きなダメージを受けることはない。また、イオン照射やチャージアップによるダメージを若干受けるが、これらダメージは４００〜４５０℃程度の比較的低温な熱処理によって除去することができる。
【００９５】
また、本実施形態のようにプレート電極６２の側壁部を逆テーパ状に形成することにより、垂直或いは順テーパ状となっている場合と比較してキャパシタ誘電体膜７０に導入されるプラズマダメージを低減することができる。
【００９６】
また、プレート電極６２の側壁部を逆テーパ状に形成することにより、ビット線方向に沿ったエッチングストッパ膜５４の開口幅を、ビット線方向に沿った開口部６８の開口幅よりも狭められるという利点もある。ビット線方向に沿ったエッチングストッパ膜５４の開口幅をビット線方向に沿った開口部６８の開口幅よりも狭めることにより、ビット線４４と蓄積電極７２との間の寄生容量を軽減することができる。
【００９７】
なお、エッチングストッパ膜５４のエッチングと同時にプレート電極６２上のシリコン窒化膜６４もエッチングされるが、エッチングストッパ膜５４の膜厚（２０ｎｍ程度）はシリコン窒化膜６４の膜厚（１００〜３００ｎｍ程度）と比較して十分に薄いので、シリコン窒化膜６４を残存しつつエッチングストッパ膜５４を除去することができる。
【００９８】
次いで、全面に、例えばＣＶＤ法により膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、ＣＭＰ法やエッチバック法により層間絶縁膜５６上のＲｕ膜を選択的に除去し、開口部６８内に、Ｒｕ膜よりなりプラグ５２を介してソース／ドレイン拡散層２８に電気的に接続された蓄積電極７２を形成する。なお、蓄積電極７２を構成する材料は、プレート電極と同様に、キャパシタ誘電体膜７０との相性に応じて適宜選択する。
【００９９】
次いで、必要に応じて、プレート電極６２に接続された配線層７４や配線層４６に接続された配線層７６等を形成する。
【０１００】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１０１】
上記の製造プロセスによってプラグ５２と蓄積電極７２との接触面積が０．２μｍφ程度の半導体装置を製造したところ、コンタクト抵抗を１０Ω／コンタクト程度とすることができた。一方、蓄積電極を先に形成する従来の半導体装置の製造方法において同様のコンタクト構造を形成したところ、コンタクト抵抗が１ＭΩ／コンタクトであった。このことから、本発明による半導体装置の製造方法が極めて優れていることが明らかとなった。
【０１０２】
このように、本実施形態によれば、プレート電極５８を形成した後、キャパシタ誘電体膜７０を形成し、その後、プラグ５２に接続された蓄積電極７２を形成するので、キャパシタ誘電体膜７０を形成する過程における高温の熱処理においてプラグ５２と蓄積電極７２との間の電気的特性が劣化することはない。
【０１０３】
また、周辺回路領域には層間絶縁膜５６がそのまま残るので、キャパシタを形成することによって表面平坦性が損なわれることはない。したがって、後に厚い絶縁膜を形成した後にその表面を平坦化する従来の方法と比較して表面の平坦化が容易である。また、これに伴って焦点深度の問題を軽減することができるので、微細なパターニングが容易となる。また、段差部における配線信頼性を損なうといった問題も生じることはない。
【０１０４】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１０乃至図１２を用いて説明する。なお、図３乃至図９に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１０５】
図１０は本実施形態による半導体装置の構造を示す概略断面図、図１１及び図１２は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０６】
図１０に示すように、本実施形態による半導体装置は、基本的には図３に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の特徴は、蓄積電極７２がプラグ５２を介さずに直接プラグ４０に接続されている点にある。このように半導体装置を構成することにより、製造工程数を減らすことができ、製造コストを削減することができる。
【０１０７】
次に、本実施形態による半導体装置の製造方法について図１１及び図１２を用いて説明する。
【０１０８】
まず、例えば図４（ａ）乃至図４（ｅ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線４４、配線層４６等を形成する。
【０１０９】
次いで、全面に例えばＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜４８を形成する（図１１（ａ））。
【０１１０】
次いで、例えば図５（ｃ）乃至図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、エッチングストッパ膜５４、層間絶縁膜５６、プレート電極６２、キャパシタ誘電体膜７０を形成する（図１１（ｂ））。
【０１１１】
次いで、キャパシタ誘電体膜７０を十分に結晶化し、膜中の酸素欠損を補うための酸化熱処理を行う。この際、プラグ４０は、酸化マスクとしても知られるシリコン窒化膜よりなるエッチングストッパ膜５４等により覆われており、その表面が酸化されることはない。また、蓄積電極７２は未だ形成されていないので、プラグ４０と蓄積電極７２との間の電気的特性が劣化することはない。
【０１１２】
次いで、ＲＩＥ等の異方性エッチングにより、開口部６８内に露出するエッチングストッパ膜５４を選択的に除去する（図１１（ｃ））。
【０１１３】
次いで、ＲＩＥ等の異方性エッチングにより、開口部６８内に露出する層間絶縁膜４８、４２を選択的に除去する。これにより、開口部６８内には、ソース／ドレイン拡散層２８に接続されたプラグ４０が露出する（図１２（ａ））。
【０１１４】
ここで、層間絶縁膜４８及び４２は、ビット線４４上に形成されたシリコン窒化膜４７及びビット線４４の側壁に形成されたシリコン窒化膜よりなるサイドウォール絶縁膜に自己整合でエッチングすることができる。したがって、開口部６８内にビット線４４が露出することはない。
【０１１５】
また、プレート電極６２の側壁部が逆テーパ形状になっているので、層間絶縁膜４８、４２に形成される開口幅は、開口部６８の開口幅よりも狭くすることができ、ビット線４４と蓄積電極７２との間の寄生容量を低減することができる。
【０１１６】
次いで、例えば図８（ａ）及び図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、蓄積電極７２、配線層７４、７６を形成し、こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造する（図１２（ｂ））。
【０１１７】
このように、本実施形態によれば、第１実施形態におけるプラグ５２を兼ねるように蓄積電極７２を形成する場合においても、キャパシタ誘電体膜７０を形成する過程における高温の熱処理においてプラグ４０と蓄積電極７２との間の電気的特性の劣化を防止することができる。
【０１１８】
なお、上記実施形態では、蓄積電極７２をプラグ４０を介してソース／ドレイン拡散層２８に接続したが、蓄積電極７２を直にソース／ドレイン拡散層２８に接続するようにしてもよい。この場合、キャパシタ誘電体膜７０を形成する過程における高温の熱処理において、シリコン基板１０の表面の酸化や、蓄積電極７２とシリコン基板１０との間に形成されるシリサイド層の凝集を抑制する観点から、本発明の意義がある。蓄積電極７２を直にシリコン基板１０に接続するには、図１２（ａ）に示す工程において、層間絶縁膜４２の下層の層間絶縁膜３２を更にエッチングするようにすればよい。
【０１１９】
また、本実施形態による半導体装置では、ドープトポリシリコンよりなるプラグ４０と金属よりなる蓄積電極７２とが直接接触する構造であるため、後の熱処理によってプラグ４０と蓄積電極７２とが反応して共晶合金が形成される虞がある。したがって、プラグ４０の上面部に共晶反応を抑止するバリアメタルを形成しておくことも望ましい。この場合、プラグ４０を形成した直後にプラグ４０の上面部に例えばＴｉＮ／Ｔｉよりなるバリアメタルを形成することができる。
【０１２０】
また、図１２（ａ）の工程の後にバリアメタルをスパッタ法により薄く形成することができる。この場合、開口部６８の側壁部が逆テーパ状になっているので、スパッタ粒子はこの側壁部には堆積しにくく、プラグ４０上に選択的に堆積することができる。バリアメタルとキャパシタ誘電体膜７０との相性が悪い場合などに、このような方法は有効である。
【０１２１】
また、ＣＶＤ法により、全面にＴｉＯＮ膜のようなバリアメタルを形成するようにしてもよい。この場合、ＴｉＯＮ膜はＴｉ2Ｏ5膜と相性がよいので、キャパシタ誘電体膜７０としてＴｉ2Ｏ5膜を用いるような場合に有効である。
【０１２２】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１３乃至図１８を用いて説明する。なお、図３乃至図１２に示す第１及び第２実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１２３】
図１３は本実施形態による半導体装置の構造を示す概略断面図、図１４乃至図１７は本実施形態による半導体装置の製造方法を示す工程断面図である。図１８は本実施形態による半導体装置の製造方法に用いるフォトレジスト膜のパターン例を示す図である。
【０１２４】
図１３に示すように、本実施形態による半導体装置は、基本的には図１０に示す第２実施形態による半導体装置と同様である。本実施形態による半導体装置の特徴は、蓄積電極７２のコンタクト部分の幅が、蓄積電極７２が埋め込まれた開口部６８の開口幅よりも更に小さい点にある。ビット線４４が延在する方向に沿った蓄積電極７２のコンタクト部分の幅を狭めることにより、ビット線４４と蓄積電極７２との間の寄生容量を減らすことができるので、キャパシタが必要とする蓄積容量をも減らすことができ、蓄積電極７２の高さを低くできるというメリットがある。蓄積電極７２を低くできることにより、層間絶縁膜５６に開口部を形成する際のプロセスを容易にすることができる。
【０１２５】
次に、本実施形態による半導体装置の製造方法について図１４乃至図１７を用いて説明する。
【０１２６】
まず、例えば図４（ａ）乃至図４（ｅ）及び図５（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線４４、配線層４６、エッチングストッパ膜５４、層間絶縁膜５６、マスク膜５８、開口部６０等を形成する。なお、第２実施形態の場合と同様に、プラグ５２は形成しない（図１４（ａ））。
【０１２７】
次いで、例えば図６（ａ）及び図６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、開口部６０に埋め込まれたプレート電極６２と、その上部を覆うシリコン窒化膜６４とを形成する（図１４（ｂ））。
【０１２８】
次いで、通常のリソグラフィー技術により、層間絶縁膜５２及びシリコン窒化膜６４上に、フォトレジスト膜６６を形成する（図１５（ａ））。
【０１２９】
フォトレジスト膜６６は、例えば図１８に示すようなパターンとする。フォトレジスト膜６６は、メモリセル領域内に形成されたそれぞれの層間絶縁膜５６の少なくとも一部を露出し、ビット線４４が延在する方向の開口幅が層間絶縁膜５６の幅よりも十分に狭いパターンとする。寄生容量低減の観点からは、ビット線４４が延在する方向の開口幅は、例えばビット線４４が延在する方向の蓄積電極７２の幅の約１／３程度以下にすることが望ましい。このような開口を形成するためのパターンとしては、例えば図１８に示すように、ビット線４４が延在する方向とは垂直の方向に幅の狭い開口部が走るストライプパターンを採用することができる。
【０１３０】
次いで、フォトレジスト膜６６をマスクとして、プレート電極６２、シリコン窒化膜６４、エッチングストッパ膜５４に対して選択的に層間絶縁膜５６をエッチングし、開口部６８を形成する（図１５（ｂ））。この際、弗酸系の水溶液を用いたウェットエッチングなど、等方的にもエッチングが進行するエッチング条件で層間絶縁膜５６をエッチングすることにより、メモリセル領域内のすべての層間絶縁膜５６を選択的に除去することができる。
【０１３１】
次いで、フォトレジスト膜６６をマスクとして、ＲＩＥ等の異方性エッチングにより開口部６８内に露出するエッチングストッパ膜５４を選択的に除去する（図１６（ａ））。フォトレジスト膜６６をマスクとしてエッチングストッパ膜５４をエッチングすることにより、ビット線４４の延在方向に沿ったエッチングストッパ膜５４の開口幅は、フォトレジスト膜６６の開口幅とほぼ等しくすることができる。例えば、ＣＦ4ガスとＣ2Ｈ4ガスとを用いた異方性エッチングによりエッチングストッパ膜５４を選択的に除去することができる。
【０１３２】
次いで、フォトレジスト膜６６を除去した後、全面に、例えばＣＶＤ法により膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電体膜７０を形成する。
【０１３３】
次いで、キャパシタ誘電体膜７０を異方性エッチングし、開口部６８の側壁に選択的にキャパシタ誘電体膜７０を残存させる（図１６（ｂ））。
【０１３４】
次いで、キャパシタ誘電体膜７０を十分に結晶化し、膜中の酸素欠損を補うための酸化熱処理を行う。この際、プラグ４０は露出していないので、この熱処理によってプラグ４０が酸化されたり後に形成する蓄積電極７２との間のコンタクト特性が劣化したりすることはない。
【０１３５】
次いで、シリコン窒化膜６４、エッチングストッパ膜５４をマスクとして、ＲＩＥ等の異方性エッチングにより開口部６８内に露出する層間絶縁膜４８、４２を選択的に除去し、開口部６８内にプラグ４０を露出する（図１７（ａ））。エッチングストッパ膜５４をマスクとして層間絶縁膜４８、４２をエッチングすることにより、ビット線４４の延在方向に沿った層間絶縁膜４８、４２の開口幅は、フォトレジスト膜６６の開口幅とほぼ等しくすることができる。
【０１３６】
次いで、例えば図８（ａ）及び図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、蓄積電極７２、配線層７４、７６を形成し、こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造する。
【０１３７】
このように、本実施形態によれば、ビット線４４の延在方向に沿った蓄積電極７２のコンタクト部の幅を狭めることができるので、ビット線４４と蓄積電極７２との間の寄生容量を大幅に低減することができる。
【０１３８】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１９乃至図２１を用いて説明する。なお、図３乃至図１８に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１３９】
図１９は本実施形態による半導体装置の構造を示す概略断面図、図２０及び図２１は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１４０】
図１９に示すように、本実施形態による半導体装置は、基本的には図３に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の特徴は、プレート電極６２が蓄積電極７２の間に完全に埋め込まれているのではなく、薄いプレート電極６２が、蓄積電極７２及びエッチングストッパ膜５４に沿って形成されている点にある。
【０１４１】
次に、本実施形態による半導体装置の製造方法について図２０及び図２１を用いて説明する。
【０１４２】
まず、例えば図４（ａ）乃至図５（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線４４、配線層４６、エッチングストッパ膜５４、層間絶縁膜５６、マスク膜５８、開口部６０等を形成する（図２０（ａ））。
【０１４３】
次いで、例えばプラズマアッシングにより開口部６０を形成する際に用いたフォトレジスト膜（図示せず）を除去し、例えばドライエッチングによりアモルファスシリコン膜よりなるマスク膜５８を除去する。
【０１４４】
次いで、全面に、例えばＣＶＤ法により、膜厚１０〜５０ｎｍの導電膜と膜厚１００〜３００ｎｍの絶縁膜とを堆積した後、ＣＭＰ法やエッチバック法などにより層間絶縁膜５６上の導電膜及び絶縁膜を選択的に除去し、この導電膜よりなり開口部６０の内壁及び底部に沿って形成されたプレート電極６２と、この絶縁膜よりなりプレート電極６２が形成された開口部６０に埋め込まれた絶縁膜７８とを形成する。この際、プレート電極６２及び絶縁膜７８の表面が層間絶縁膜５６の表面より１００〜３００ｎｍ程度低くなるまでオーバーエッチングを行う（図２０（ｂ））。
【０１４５】
次いで、全面に例えばＣＶＤ法により膜厚２００〜５００ｎｍのシリコン窒化膜を堆積した後、ＣＭＰ法やエッチバック法により層間絶縁膜５６上のシリコン窒化膜を選択的に除去し、プレート電極６２及び絶縁膜７８上の開口部６０内にシリコン窒化膜６４を埋め込む（図２１（ａ））。
【０１４６】
次いで、例えば図７（ａ）乃至図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜７０、蓄積電極７２、配線層７４、７６等を形成する。なお、配線層７４は、図２１（ｂ）に示すように、開口部６０底部においてプレート電極６２と接続することができる。
【０１４７】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造する。
【０１４８】
このように、本実施形態によれば、プレート電極６２を蓄積電極７２の間に完全に埋め込まず、薄いプレート電極６２を蓄積電極７２及びエッチングストッパ膜５４に沿って形成することができる。
【０１４９】
また、周辺回路の配線層７６を配線層４６に接続するためのコンタクトホールと、配線層７４をプレート電極に接続するためのコンタクトホールとを同時に開口するプロセスことを考慮すると、本実施形態による半導体装置の製造方法はキャパシタに与えるプラズマダメージを軽減できるというメリットがある。すなわち、プレート電極６２と配線層７４とのコンタクトを開口部６０の底部近傍でとる構成とすることにより、周辺回路用コンタクトホールの深さとプレート電極６２接続用コンタクトホールの深さとの違いが緩和されるため、プレート電極６２接続用コンタクトホールが完全に開口された後、周辺回路用コンタクトホールが開口されるまでの間にうけるチャージアップ等のプラズマダメージをキャパシタが受ける時間を大幅に短縮することができる。したがって、本実施形態による半導体装置の製造方法は、キャパシタの信頼性確保の観点から極めて有効である。
【０１５０】
なお、上記実施形態では、開口部６０の内壁に沿ってプレート電極６２を形成したが、蓄積電極７２を開口部６８の内壁に沿って形成するようにしてもよい。
【０１５１】
また、上記実施形態では第１実施形態による半導体装置において開口部６０の内壁に沿ったプレート電極６２を形成したが、第２及び第３実施形態による半導体装置に適用してもよい。
【０１５２】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図２２乃至図２５を用いて説明する。なお、図１乃至図２１に示す第１乃至第４実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１５３】
図２２は本実施形態による半導体装置の構造を示す概略断面図、図２３乃至図２５は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１５４】
図２２に示すように、本実施形態による半導体装置は、周辺回路領域の配線層７６が、蓄積電極７２と同一の導電層よりなるプラグ８４を介して配線層４６に接続されていることに特徴がある。このようにして半導体装置を構成することにより、周辺回路用の配線層７６を配線層４６に接続するために深いコンタクトホールを形成することが不要となる。また、これに伴う製造工程の増加はない。また、第１実施形態による半導体装置の製造方法においてこのコンタクトホールにプラグを埋め込む構造を採用するとプラグとなる導電膜を埋め込む工程が別途必要となるが、本実施形態によればこの工程を削減することが可能となる。
【０１５５】
次に、本実施形態による半導体装置の製造方法について図２３乃至図２５を用いて説明する。
【０１５６】
まず、例えば図４（ａ）乃至図６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線４４、配線層４６、プレート電極６２等を形成する。この際、図５（ａ）〜（ｂ）に示す工程においては、プラグ４０に接続されるプラグ５２を形成するとともに、配線層４６に接続されるプラグ８０を同時に形成する（図２３（ａ））。
【０１５７】
次いで、通常のリソグラフィー技術により、メモリセル領域に例えば図９に示すような開口部を有し、周辺回路領域のコンタクトホール形成予定領域に開口部を有するフォトレジスト膜６６を形成する。
【０１５８】
次いで、フォトレジスト膜６６、シリコン窒化膜６４をマスクとして、エッチングストッパ膜５４をストッパとして、層間絶縁膜５６を異方性エッチングし、メモリセル領域に開口部６８を、周辺回路領域にコンタクトホール８２を形成する（図２３（ｂ））。
【０１５９】
なお、本実施形態では開口部６８を形成すると同時にコンタクトホール８２を形成することから、第１実施形態による半導体装置の製造方法のように層間絶縁膜５６のエッチングに等方的なウェットエッチングを行うことは困難である。その一方、開口部６８の側面部はプレート電極６２の逆テーパ形状を反映しているため、層間絶縁膜５６のエッチングを異方性エッチングにより行うとプレート電極６２の側面部に不要な絶縁膜が残存する虞がある。したがって、このような場合には、異方性エッチングを行った後に若干の等方的なエッチングを行い、この不要な絶縁膜を除去するようにしてもよい。
【０１６０】
次いで、フォトレジスト膜６６を除去した後、全面に、例えばＣＶＤ法により膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電体膜７０を形成する。
【０１６１】
次いで、キャパシタ誘電体膜７０を異方性エッチングし、開口部６８及びコンタクトホール８２の側壁に選択的にキャパシタ誘電体膜７０を残存させる（図２４（ａ））。
【０１６２】
次いで、キャパシタ誘電体膜７０を十分に結晶化し、膜中の酸素欠損を補うための酸化熱処理を行う。この際、プラグ５２は、酸化マスクとしても知られるシリコン窒化膜よりなるエッチングストッパ膜５４により覆われており、その表面が酸化されることはない。また、蓄積電極７２は未だ形成されていないので、プラグ５２と蓄積電極７２との間の電気的特性が劣化することはない。
【０１６３】
次いで、ＲＩＥ等の異方性エッチングにより、開口部６８内に露出するエッチングストッパ膜５４を選択的に除去し、開口部６８内にプラグ５２を、コンタクトホール８２内にプラグ８０を露出する（図２４（ｂ））。
【０１６４】
次いで、全面に、例えばＣＶＤ法により膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、ＣＭＰ法やエッチバック法により層間絶縁膜５６上のＲｕ膜を選択的に除去し、開口部６８内にＲｕ膜よりなりプラグ５２を介してソース／ドレイン拡散層２８に電気的に接続された蓄積電極７２を形成し、コンタクトホール８２内にＲｕ膜よりなりプラグ８０を介して配線層４６に接続されたプラグ８４を形成する（図２５（ａ））。
【０１６５】
次いで、必要に応じて、プレート電極６２に接続された配線層７４、プラグ８４を介して配線層４６に接続された配線層７６等を形成する。
【０１６６】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造する。
【０１６７】
このように、本実施形態によれば、周辺回路の配線を引き出すためのプラグ８４を、蓄積電極７２と同一の導電層により形成するので、周辺回路用の配線層７６を配線層４６に接続するための深いコンタクトホールを形成するための工程を別途設ける必要がない。また、第１実施形態による半導体装置の製造方法においてこのコンタクトホールにプラグを埋め込む構造を採用するとプラグとなる導電膜を埋め込む工程が別途必要となるが、本実施形態によればこの工程を削減することが可能となる。
【０１６８】
なお、上記実施形態では第１実施形態による半導体装置においてプラグ８４を蓄積電極７２と同一の導電層により構成したが、第２乃至第４実施形態による半導体装置に適用してもよい。
【０１６９】
［第６実施形態］
本発明の第６実施形態による半導体装置及びその製造方法について図２６乃至図２９を用いて説明する。なお、図３乃至図２５に示す第１乃至第５実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１７０】
図２６は本実施形態による半導体装置の構造を示す概略断面図、図２７乃至図２９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１７１】
図２６に示すように、本実施形態による半導体装置は、周辺回路領域の配線層７６が、プレート電極６２と同一の導電層よりなるプラグ８８を介して配線層４６に接続されていることに特徴がある。このようにして半導体装置を構成することにより、周辺回路用の配線層７６を配線層４６に接続するために深いコンタクトホールを形成することが不要となる。また、これに伴う製造工程の増加はない。また、第１実施形態による半導体装置の製造方法においてこのコンタクトホールにプラグを埋め込む構造を採用するとプラグとなる導電膜を埋め込む工程が別途必要となるが、本実施形態によればこの工程を削減することが可能となる。
【０１７２】
次に、本実施形態による半導体装置の製造方法について図２７乃至図２９を用いて説明する。
【０１７３】
まず、例えば図４（ａ）乃至図５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線４４、配線層４６、プラグ５２等を形成する。この際、図５（ａ）〜（ｂ）に示す工程においては、プラグ４０に接続されるプラグ５２を形成するとともに、配線層４６に接続されるプラグ８０を同時に形成する（図２７（ａ））。
【０１７４】
次いで、層間絶縁膜４８上に、例えばＣＶＤ法により、シリコン窒化膜よりなるエッチングストッパ膜５４と、シリコン酸化膜よりなる層間絶縁膜５６と、アモルファスシリコン膜よりなるマスク膜５８とを形成する。
【０１７５】
次いで、通常のリソグラフィー技術及びエッチング技術により、マスク膜５８、層間絶縁膜５６及びエッチングストッパ膜５４をパターニングし、層間絶縁膜４８及びプラグ８０に達する開口部６０、８６を形成する（図２７（ｂ））。ここで、開口部６０を形成する領域はプレート電極６２を形成する領域に相当し、開口部８６を形成する領域は周辺回路のコンタクトホール形成予定領域に相当する。
【０１７６】
次いで、例えばプラズマアッシングにより開口部６０を形成する際に用いたフォトレジスト膜（図示せず）を除去し、例えばドライエッチングによりアモルファスシリコン膜よりなるマスク膜５８を除去する。
【０１７７】
次いで、例えば図６（ａ）及び図６（ｂ）に示す半導体装置の製造方法と同様にして、開口部６０内に埋め込まれ、上面がシリコン窒化膜６４によって覆われたプレート電極６２を形成する。このとき、開口部８６内にもプレート電極６２を構成する導電膜と同一の導電層よりなる導電膜とシリコン窒化膜６４とが埋め込まれ、プラグ８８及びその上面を覆うシリコン窒化が形成される（図２８（ａ））。
【０１７８】
次いで、例えば図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセル領域の層間絶縁膜５６を除去して開口部６８を形成し、開口部８６の内壁に選択的にキャパシタ誘電体膜７０を形成する（図２８（ｂ））。
【０１７９】
次いで、キャパシタ誘電体膜７０を十分に結晶化し、膜中の酸素欠損を補うための酸化熱処理を行う。この際、プラグ５２は、酸化マスクとしても知られるシリコン窒化膜よりなるエッチングストッパ膜５４により覆われており、その表面が酸化されることはない。また、蓄積電極７２は未だ形成されていないので、プラグ５２と蓄積電極７２との間の電気的特性が劣化することはない。
【０１８０】
次いで、ＲＩＥ等の異方性エッチングにより、開口部６８内に露出するエッチングストッパ膜５４を選択的に除去し、開口部６８内にプラグ５２を露出する（図２９（ａ））。
【０１８１】
次いで、例えば図８（ａ）乃至図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、開口部６８に埋め込まれた蓄積電極７２、プレート電極６２に接続された配線層７４、プラグ８８、８０を介して配線層４６に接続された配線層７６等を形成する（図２９（ｂ））。
【０１８２】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造する。
【０１８３】
このように、本実施形態によれば、周辺回路の配線を引き出すためのプラグ８８を、プレート電極６２と同一の導電層により形成するので、周辺回路用の配線層７６を配線層４６に接続するための深いコンタクトホールを形成するための工程を別途設ける必要がない。また、第１実施形態による半導体装置の製造方法においてこのコンタクトホールにプラグを埋め込む構造を採用するとプラグとなる導電膜を埋め込む工程が別途必要となるが、本実施形態によればこの工程を削減することが可能となる。
【０１８４】
なお、上記実施形態では第１実施形態による半導体装置においてプラグ８８をプレート電極６２と同一の導電層により構成したが、第２乃至第４実施形態による半導体装置に適用してもよい。
【０１８５】
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
【０１８６】
例えば、上記第１実施形態では、異方性エッチングにより開口部６８の側壁部にキャパシタ誘電体膜７０を選択的に残存させた後にキャパシタ誘電体膜７０を十分に結晶化し或いは膜中の酸素欠損を補うための酸化熱処理を行っているが、この熱処理は必ずしもキャパシタ誘電体膜７０の異方性エッチング後である必要はない。キャパシタ誘電体膜７０を十分に結晶化し或いは膜中の酸素欠損を補うための酸化熱処理は、少なくともキャパシタ誘電体膜７０の堆積後であって蓄積電極７２の形成前までに行えばよく、キャパシタを構成する材料系等に応じて適宜選択することができる。
【０１８７】
例えば、第１乃至第６実施形態による半導体装置の製造方法において、キャパシタ誘電体膜７０の堆積の直後に、キャパシタ誘電体膜７０が全面に形成されている状態で、この熱処理を行ってもよい。この場合、広い面積にキャパシタ誘電体膜７０が残っているので、キャパシタ誘電体膜７０の結晶の方位（配向方向）をそろえやすいというメリットがある。
【０１８８】
また、第１及び第４乃至第６実施形態による半導体装置の製造方法において、酸化性雰囲気中における熱処理が不要な場合には、図７（ａ）の工程に相当する工程ではキャパシタ誘電体膜７０を形成せず、図７（ｂ）の工程に相当する工程においてエッチングストッパ膜５４を除去した後にキャパシタ誘電体膜７０を堆積し、キャパシタ誘電体膜７０が全面に形成されている状態で、或いは、異方性エッチングを行った後に、熱処理を行うようにしてもよい。
【０１８９】
同様に、第２又は第３実施形態による半導体装置の製造方法において、酸化性雰囲気中における熱処理が不要な場合には、図１１（ｂ）又は図１６（ｂ）の工程ではキャパシタ誘電体膜７０を形成せず、図１２（ａ）又は図１７（ｂ）の工程においてエッチングストッパ膜５４及び層間絶縁膜４８、４２を除去した後にキャパシタ誘電体膜７０を堆積し、キャパシタ誘電体膜７０が全面に形成されている状態で、或いは、異方性エッチングを行った後に、熱処理を行うようにしてもよい。
【０１９０】
また、上記第１実施形態による半導体装置の製造方法では、層間絶縁膜５６を除去して蓄積電極７２を埋め込むための開口部６８を形成するためのフォトレジスト膜６６として図９に示すパターンを用いたが、フォトレジスト膜６６のパターンは図９に限られるものではない。
【０１９１】
フォトレジスト膜６６は、メモリセル領域内に残存する柱状の層間絶縁膜５６のそれぞれについて、少なくとも一部を露出するパターンであれば、いかなるパターンをも適用することができる。例えば、図１８や図３１（ａ）に示すようにワード線（ゲート電極２０）の延在方向に平行に伸びるストライプパターンを適用してもよいし、図３１（ｂ）に示すようにビット線４４の延在方向に平行に伸びるストライプパターンを適用してもよいし、図３２（ａ）に示すように柱状の層間絶縁膜５６のそれぞれについて個別に開口部を有するパターンを適用してもよいし、図３２（ｂ）に示すようにワード線及びビット線４４に対して斜め方向に延在するストライプパターンを適用してもよい。
【０１９２】
また、上記第１乃至第６実施形態では、プレート電極６２を埋め込むために形成する開口部６０の側壁部を逆テーパ形状としたが、必ずしも逆テーパ状にする必要はなく、略垂直形状であってもよいし、順テーパ状であってもよい。
【０１９３】
【発明の効果】
以上の通り、本発明によれば、基板上に絶縁膜を形成し、この絶縁膜に基板に達する第１の開口部を形成し、第１の開口部の少なくとも側面にプレート電極を形成し、第１の絶縁膜を除去することにより側面がプレート電極で囲まれた第２の開口部を形成し、第２の開口部の少なくとも側面にキャパシタ誘電体膜を形成し、キャパシタ誘電体膜を結晶化し或いは酸素欠損を補うための熱処理を行い、この熱処理後、第２の開口部の側面にキャパシタ誘電体膜を介して蓄積電極を形成するので、キャパシタ誘電体膜を形成する過程における高温の熱処理において下地の電極等と蓄積電極との間の電気的特性の劣化を防止することができる。
【０１９４】
また、下層電極と蓄積電極との間の電気的特性を考慮せずにこの熱処理を行うことができるので、この熱処理をキャパシタ誘電体膜に最適な条件で行うことが可能となり、キャパシタ誘電体膜の更なる誘電率や膜質の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の原理を示す工程断面図（その１）である。
【図２】本発明の原理を示す工程断面図（その２）である。
【図３】本発明の第１実施形態による半導体装置の構造を示す平面図及び断面図である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図９】本発明の第１実施形態による半導体装置の製造方法に用いるフォトレジスト膜のパターン例を示す図である。
【図１０】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１３】本発明の第３実施形態による半導体装置の構造を示す概略断面図である。
【図１４】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１５】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１６】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１７】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１８】本発明の第３実施形態による半導体装置の製造方法に用いるフォトレジスト膜のパターン例を示す図である。
【図１９】本発明の第４実施形態による半導体装置の構造を示す概略断面図である。
【図２０】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２１】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２２】本発明の第５実施形態による半導体装置の構造を示す概略断面図である。
【図２３】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２４】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２５】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２６】本発明の第６実施形態による半導体装置の構造を示す概略断面図である。
【図２７】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２８】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２９】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３０】本発明の変形実施形態による半導体装置の製造方法に用いるフォトレジスト膜のパターン例を示す図（その１）である。
【図３１】本発明の変形実施形態による半導体装置の製造方法に用いるフォトレジスト膜のパターン例を示す図（その２）である。
【図３２】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図３３】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【図３４】従来の半導体装置の製造方法を示す工程断面図（その３）である。
【図３５】従来の半導体装置の製造方法を示す工程断面図（その４）である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４、１６…素子領域
１８…シリコン窒化膜
２０…ゲート電極
２２…ゲート電極
２４…サイドウォール絶縁膜
２６…ソース／ドレイン拡散層
２８…ソース／ドレイン拡散層
３０…ソース／ドレイン拡散層
３２…層間絶縁膜
３４…コンタクトホール
３６…コンタクトホール
３８…プラグ
４０…プラグ
４２…層間絶縁膜
４４…ビット線
４６…配線層
４７…シリコン窒化膜
４８…層間絶縁膜
５０…コンタクトホール
５２…プラグ
５４…エッチングストッパ膜
５６…層間絶縁膜
５８…マスク膜
６０…開口部
６２…プレート電極
６４…シリコン窒化膜
６６…フォトレジスト膜
６８…開口部
７０…キャパシタ誘電体
７２…蓄積電極
７４…配線層
７６…配線層
７８…絶縁膜
８０…プラグ
８２…コンタクトホール
８４…プラグ
８６…コンタクトホール
８８…プラグ
１００…シリコン基板
１０２…ゲート電極
１０４…ソース／ドレイン拡散層
１０６…ソース／ドレイン拡散層
１０８…ゲート電極
１１０…ソース／ドレイン拡散層
１１２…プラグ
１１４…ビット線
１１６…配線層
１１８…層間絶縁膜
１２０…層間絶縁膜
１２２…プラグ
１２４…プラグ
１２６…エッチングストッパ膜
１２８…層間絶縁膜
１３０…マスク膜
１３２…開口部
１３４…導電膜
１３６…シリコン酸化膜
１３８…蓄積電極
１４０…キャパシタ誘電体膜
１４２…プレート電極
１４４…層間絶縁膜
１４６…配線層
１４８…配線層
【発明の属する技術分野】
本発明は、半導体装置の製造技術に係り、特に、ＤＲＡＭ型の記憶素子を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成できる半導体記憶装置であり、従来より高密度・高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。特に、ＤＲＡＭにおけるキャパシタの構造は高集積化に多大な影響を与えるため、如何にして装置の高集積化を阻害せずに所望の蓄積容量を確保するかが重要である。
【０００３】
従来の典型的なＤＲＡＭ型の半導体装置の製造方法について図３２乃至図３５を用いて説明する。図３２乃至図３５は従来の半導体装置の製造方法を示す工程断面図である。
【０００４】
まず、シリコン基板１００上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極１０２及びソース／ドレイン拡散層１０４、１０６を有するメモリセルトランジスタと、ゲート電極１０８及びソース／ドレイン拡散層１１０を有する周辺回路用トランジスタを形成する。
【０００５】
次いで、メモリセルトランジスタ及び周辺回路用トランジスタを覆う層間絶縁膜１１８上に、プラグ１１２を介してソース／ドレイン拡散層１０４に電気的に接続されたビット線１１４と、ゲート電極１０８やソース／ドレイン拡散層１１０に電気的に接続された配線層１１６とを形成する。
【０００６】
次いで、ビット線１１４及び配線層１１６が形成された層間絶縁膜１１８上に、層間絶縁膜１２０を形成する。
【０００７】
次いで、層間絶縁膜１２０、１１８に、プラグ１２２を介してソース／ドレイン拡散層１０６に電気的に接続されたプラグ１２４を埋め込む（図３２（ａ））。
【０００８】
次いで、プラグ１２４が埋め込まれた層間絶縁膜１２０上に、例えばＣＶＤ法により、シリコン窒化膜よりなるエッチングストッパ膜１２６と、シリコン酸化膜よりなる層間絶縁膜１２８と、アモルファスシリコン膜よりなるマスク膜１３０とを形成する。
【０００９】
次いで、通常のリソグラフィー技術及びエッチング技術によりマスク膜１３０、層間絶縁膜１２８、エッチングストッパ膜１２６をパターニングし、プラグ１２４に達する開口部１３２を形成する（図３２（ｂ））。
【００１０】
次いで、全面に、例えばＣＶＤ法によりＲｕ（ルテニウム）膜やＳＲＯ（ＳｒＲｕＯ3）膜などよりなる導電膜１３４を形成する。
【００１１】
次いで、全面に例えばＣＶＤ法によりシリコン酸化膜１３６を堆積した後、ＣＭＰ法やドライエッチング法によりシリコン酸化膜１３６をエッチバックし、導電膜１３４が形成された開口部１３２内をシリコン酸化膜１３６によって埋め込む（図３３（ａ））。
【００１２】
次いで、ＣＭＰ法やドライエッチング法により、層間絶縁膜１２８が露出するまで、導電膜１３４、シリコン酸化膜１３６及びマスク膜１３０の表面を均一に後退させる。こうして、開口部１３２内に、導電膜１３４よりなるシリンダ状の蓄積電極１３８を形成する（図３３（ｂ））。
【００１３】
次いで、エッチングストッパ膜１２６をストッパとしてシリコン酸化膜１３６及び層間絶縁膜１２８を選択的にエッチングし、蓄積電極１３８の内壁及び外壁を露出する（図３４（ａ））。
【００１４】
次いで、全面に、例えばＣＶＤ法によりＴａ2Ｏ5やＢＳＴ膜などよりなる誘電体膜を体積し、これら誘電体膜よりなり蓄積電極１３８を覆うキャパシタ誘電体膜１４０を形成する。
【００１５】
次いで、キャパシタ誘電体膜１４０を十分に結晶化させるアニールや、膜中の酸素欠損を補うための酸化熱処理を行う（図３４（ｂ））。この熱処理の条件は、キャパシタ誘電体膜１４０を構成する誘電体材料によって異なるが、５００〜８５０℃程度の高温処理が必要である。
【００１６】
次いで、全面に、例えばＣＶＤ法によりＲｕ膜やＳＲＯ膜よりなる導電膜を堆積してパターニングし、この導電膜よりなりキャパシタ誘電体膜１４０を介して蓄積電極１３８を覆うプレート電極１４２を形成する（図３５（ａ））。
【００１７】
こうして、蓄積電極１３８、キャパシタ誘電体膜１４０、プレート電極１４２を有し、メモリセルトランジスタのソース／ドレイン拡散層１０６に電気的に接続されたキャパシタを形成する。
【００１８】
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜１４４を形成する。
【００１９】
次いで、必要に応じて、プレート電極１４２に接続された配線層１４６や、配線層１１６に接続された配線層１４８を形成する（図３５（ｂ））。
【００２０】
こうして、１トランジスタ、１キャパシタによりメモリセルが構成されたＤＲＡＭが製造されていた。
【００２１】
【発明が解決しようとする課題】
上述のように、上記従来の半導体装置の製造方法では、キャパシタ誘電体膜１４０の結晶性を向上することで誘電率を高め或いはリーク電流を低減すべく、キャパシタ誘電体膜１４０を形成した後に高温の熱処理が行われていた。
【００２２】
しかしながら、このような熱処理は、キャパシタ誘電体膜１４０の膜質を向上することができる反面、蓄積電極１３８とプラグ１２４との間の電気特性劣化をもたらしていた。
【００２３】
例えばプラグ１２４をドープトポリシリコンにより形成した場合、蓄積電極１３８とプラグ１２４との接合領域に形成されるシリサイド層が凝集することにより接触面積が減り、コンタクト抵抗が増大することがあった。また、このシリサイド層にプラグ１２４中の不純物が吸収され、プラグ１２４の上端部に不純物濃度の低い領域が形成され、コンタクト抵抗が増大することがあった。
【００２４】
また、酸化雰囲気中で熱処理を行う必要がある場合にあっては、プラグ１２４をドープトポリシリコンやＷ（タングステン）などの金属によって形成すると、プラグ１２４の接合領域が酸化されてコンタクト抵抗が増大することがあった。
【００２５】
このようなコンタクト抵抗の増大を抑制するにはプラグ１２４の上部にＴｉＮ膜のようなバリアメタルを形成することが考えられるが、バリアメタルを形成する工程を追加する必要があり製造コストの増加を避けることはできない。また、蓄積電極１３８及びキャパシタ誘電体膜１４０の種類によっては熱処理工程における酸化力が非常に強く、酸化を抑止する適切なバリアメタルを選択することが困難であった。
【００２６】
また、熱処理過程においてプラグ１２４を構成する物質が蓄積電極１３８中に拡散することにより、蓄積電極１３８とキャパシタ誘電体膜１４０との相性を劣化させ、キャパシタの耐圧を下げ、或いは、リーク電流を増大させることもあった。
【００２７】
また、キャパシタ誘電体膜１４０の結晶化アニールや酸化処理温度を低温化すれば上記課題を解決しうるとも考えられるが、低温の熱処理では結晶化や酸素欠損の補充が十分ではなく、キャパシタ誘電体膜１４０の誘電率が下がり、或いは、リーク電流が増大することとなる。キャパシタ誘電体膜１４０の結晶化アニールや酸化処理は、キャパシタ誘電体膜１４０の膜厚が薄くなるほどに高温処理が必要であると考えられることから、半導体装置の更なる微細化を図るうえでもこの熱処理の影響を抑止することが要請されている。
【００２８】
本発明の目的は、キャパシタ誘電体膜の結晶化アニールや酸化処理の工程において、蓄積電極とこれに接続される下部電極等との間の電気特性劣化を防止しうる半導体装置及びその製造方法を提供することにある。
【００２９】
【課題を解決するための手段】
本発明の原理について図１及び図２を用いて説明する。図１及び図２は本発明の原理を説明する工程断面図である。
【００３０】
本発明は、主として、プレート電極を形成した後にキャパシタ誘電体膜を形成し、その後に蓄積電極を形成することを特徴とする。
【００３１】
以下、層間絶縁膜４８にプラグ５２が埋め込まれてなる下地構造上に、プラグ５２に電気的に接続された蓄積電極７２と、キャパシタ誘電体膜７０と、プレート電極６２とを形成する場合を例にして本発明の原理を説明する。
【００３２】
まず、プラグ５２が埋め込まれた層間絶縁膜４８上に、例えばシリコン窒化膜よりなるエッチングストッパ膜５４と、例えばシリコン酸化膜よりなる層間絶縁膜５６とを形成する（図１（ａ））。
【００３３】
次いで、層間絶縁膜５６をパターニングし、層間絶縁膜５６に開口部６０を形成する。この際、エッチングストッパ膜５４をストッパとして層間絶縁膜５６をエッチングする。なお、開口部６０は、プレート電極６２の形成予定領域に形成する（図１（ｂ））。なお、図１（ｂ）では、２つの開口部６０の一部分をそれぞれ示している。
【００３４】
次いで、開口部６０内に導電膜を埋め込み、この導電膜よりなるプレート電極６２を形成する（図１（ｃ））。プレート電極６２は、導電膜を堆積した後にこれをパターニングすることによって形成してもよいが、後述するように、層間絶縁膜５６に埋め込んで形成するプロセスを採用することにより、グローバル平坦性を維持しつつ半導体装置を容易に製造できるという大きなメリットがある。
【００３５】
次いで、プレート電極６２の頂部を若干後退させた後、プレート電極６２上の開口部６０内に、層間絶縁膜５６とはエッチング特性の異なる膜、例えばシリコン窒化膜６４を埋め込む（図１（ｄ））。
【００３６】
次いで、シリコン窒化膜６４、プレート電極６２、エッチングストッパ膜５４に対して選択的に層間絶縁膜５６を除去し、開口部６８を形成する（図２（ａ））。
【００３７】
次いで、誘電体膜を堆積してエッチバックし、開口部６８の内壁にこの誘電体膜よりなるキャパシタ誘電体膜７０を形成する。
【００３８】
次いで、キャパシタ誘電体膜７０を結晶化し或いは欠損酸素を補充する熱処理を行う（図２（ｂ））。この際、プラグ５２の上面は、酸化マスクとしても用いられるシリコン窒化膜よりなるエッチングストッパ膜５４により覆われているので、プラグ５２が酸化されることはない。また、蓄積電極７２は未だ形成されていないので、プラグ５２と蓄積電極７２との間に形成されるシリサイド層の凝集やドーパントの移動が生じることもない。
【００３９】
次いで、開口部６８内のエッチングストッパ膜５４を選択的に除去し、開口部６８内にプラグ５２を露出する（図２（ｃ））。
【００４０】
次いで、開口部６８内に導電膜を埋め込み、この導電膜よりなりプラグ５２に電気的に接続された蓄積電極７２を形成する（図２（ｄ））。
【００４１】
このようにして半導体装置を製造することにより、プラグ５２と蓄積電極７２とが接続された後に、キャパシタ誘電体膜７０を結晶化し或いは欠損酸素を補充する熱処理を行う必要がないので、プラグ５２と蓄積電極７２との間の電気特性等が、この熱処理によって劣化することを防止することができる。また、熱処理を行う段階ではプラグ５２は覆われているので、プラグ５２が酸化されることはない。したがって、キャパシタ誘電体膜７０を結晶化し或いは欠損酸素を補充する熱処理は、プラグ５２と蓄積電極７２との間の電気特性を考慮することなしに、キャパシタ誘電体膜７０に対して適切な条件で行うことができる。これにより、高い誘電率を有し、リーク電流が少ないキャパシタ誘電体膜７０を形成することが容易となる。
【００４２】
なお、図１及び図２に示す半導体装置の製造方法では、図２（ｃ）に示す工程においてエッチングストッパ膜５４を除去するエッチング工程が必要であり、キャパシタ誘電体膜７０にプラズマダメージが導入される虞がある。しかしながら、キャパシタ誘電体膜７０はイオンの運動方向に対して平行に配置されているので大きなダメージを受けることはない。また、イオン照射やチャージアップによるダメージを若干受けるが、これらダメージは４００〜４５０℃程度の比較的低温な熱処理によって除去することができる。
【００４３】
このようなダメージが導入されにくくするために、図１（ｂ）に示す工程において開口部６０の側壁が逆テーパ形状となるように層間絶縁膜５６をパターニングし、開口部６８の開口径がプラグ５２側ほどに広くなるようにすることも極めて有効である。
【００４４】
なお、本明細書にいう「逆テーパ」とは開口部の底面と側面との張る角度が鋭角であることをいい、「順テーパ」とは開口部の底面と側面との張る角度が鈍角であることをいうものとする。また、電極に関して「逆テーパ」或いは「順テーパ」というときは、「逆テーパ」とは電極の底面と側面との張る角度が鈍角であることをいい、「順テーパ」とは電極の底面と側面との張る角度が鋭角であることをいうものとする。
【００４５】
また、酸化性雰囲気中で熱処理を行わない場合には、エッチングストッパ膜５４を除去してプラグ５２を露出した後にキャパシタ誘電体膜７０の結晶化のための熱処理を行ってもよい。また、エッチングストッパ膜５４を除去した後にキャパシタ誘電体膜７０を堆積し、結晶化のための熱処理を行ってもよい。
【００４６】
また、蓄積電極７２をプラグ５２に接続する場合のみならず、これより下層のプラグやシリコン基板に直に接続する場合においても本発明を適用することができる。また、蓄積電極７２やプレート電極６２は、必ずしも開口部を完全に埋め込む必要はない。
【００４７】
すなわち、上記目的は、基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記基板に達する第１の開口部を形成する工程と、前記第１の開口部の少なくとも側面にプレート電極を形成する工程と、前記第１の絶縁膜を除去することにより、側面が前記プレート電極で囲まれた第２の開口部を形成する工程と、前記第２の開口部の少なくとも前記側面にキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜を結晶化し或いは酸素欠損を補うための熱処理を行う工程と、前記熱処理後、前記第２の開口部の前記側面に、前記キャパシタ誘電体膜を介して蓄積電極を形成する工程とを有することを特徴とする半導体装置の製造方法によって達成される。
【００４８】
また、上記の半導体装置の製造方法において、前記基板は、下部電極と、下部電極上に形成されたエッチングストッパ膜とを有し、前記熱処理を行う工程と前記蓄積電極を形成する工程との間に、前記第２の開口部内の前記エッチングストッパ膜を除去して前記下部電極を前記第２の開口部内に露出する工程とを更に有するようにしてもよい。
【００５０】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図３乃至図９を用いて説明する。
【００５１】
図３は本実施形態による半導体装置の構造を示す断面図及び平面図、図４乃至図８は本実施形態による半導体装置の製造方法を示す工程断面図である。図９は本実施形態による半導体装置の製造方法に用いるフォトレジスト膜のパターン例を示す図である。
【００５２】
はじめに、本実施形態による半導体装置の構造について図３を用いて説明する。図３（ａ）は本実施形態による半導体装置の構造を示す概略断面図、図３（ｂ）は本実施形態による半導体装置の構造を示す平面図である。なお、図３（ｂ）は図３（ａ）の左側の領域に相当するメモリセル領域のみの平面図を示すものであり、また、図３（ａ）とは尺度が異なっている。
【００５３】
シリコン基板１０上には、素子領域１４、１６を画定する素子分離膜１２が形成されている。素子領域１４、１６上には、ゲート電極２０とソース／ドレイン拡散層２６、２８とを有するメモリセルトランジスタと、ゲート電極２２とソース／ドレイン拡散層３０とを有する周辺回路用トランジスタとがそれぞれ形成されている。メモリセルトランジスタ及び周辺回路用トランジスタが形成されたシリコン基板１０上には、層間絶縁膜３２、４２が形成されている。層間絶縁膜４２上には、プラグ３８を介してソース／ドレイン拡散層２６に接続されたビット線４４と、ゲート電極２２又はソース／ドレイン拡散層３０に接続された配線層４６とが形成されている。ビット線４４及び配線層４６が形成された層間絶縁膜４２上には、層間絶縁膜４８が形成されている。層間絶縁膜４８上には、プラグ５２及びプラグ４０を介してソース／ドレイン拡散層２８に接続された柱状の蓄積電極７２が形成されている。蓄積電極７２の間隙には、キャパシタ誘電体膜７０を介してプレート電極６２が埋め込まれている。プレート電極６２上には、シリコン窒化膜６４が形成されている。周辺回路領域の層間絶縁膜４８上には、シリコン窒化膜５４と層間絶縁膜５６とが形成されている。シリコン窒化膜５４上には、プレート電極６２に接続された配線層７４が形成されている。層間絶縁膜５６上には、配線層４６を介してゲート電極２２又はソース／ドレイン拡散層３０に接続された配線層７６が形成されている。
【００５４】
このようなＤＲＡＭ型の半導体装置において、本実施形態による半導体装置は、蓄積電極７２の側壁部が順テーパ状になっており、プレート電極６２の側壁部が逆テーパ状になっていることに主たる特徴がある。このような構成とするのは本発明特有の製造方法に起因するものであり、こうすることによってキャパシタ誘電体膜７０の膜質を向上することができ、また、ビット線４４と蓄積電極７２との間の寄生容量を低減することができる。
【００５５】
次に、本実施形態による半導体装置の製造方法について図４乃至図９を用いて説明する。なお、図４乃至図９におけるメモリセル領域の工程断面図は、特に示す場合を除き、図３（ｂ）におけるＡ−Ａ′線に沿った断面図を示したものである。
【００５６】
まず、半導体基板１０の主表面上に、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離膜１２を形成し、素子領域１４、１６を画定する。ここで、素子領域１４はメモリセルトランジスタを形成するメモリセル領域の活性領域を、素子領域１６は周辺回路用トランジスタを形成する周辺回路領域の活性領域を示すものとする。
【００５７】
次いで、素子領域１４、１６上に、例えば熱酸化法により、シリコン酸化膜よりなるゲート絶縁膜（図示せず）を形成する。
【００５８】
次いで、全面に例えばＣＶＤ法により多結晶シリコン膜とシリコン窒化膜とを順次堆積した後、この積層膜をパターニングし、上面がシリコン窒化膜１８により覆われたゲート電極２０、２２を形成する。ここで、素子領域１４に形成されたゲート電極２０はメモリセルトランジスタのゲート電極であり、ゲート電極２２は周辺回路トランジスタのゲート電極である。
【００５９】
次いで、ゲート電極２０をマスクとして素子領域１４にイオン注入を行い、ゲート電極２０の両側のシリコン基板１０中にソース／ドレイン拡散層２６、２８を形成し、ゲート電極２２をマスクとして素子領域１６にイオン注入を行い、ゲート電極２２の両側のシリコン基板１０中にＬＤＤ領域或いはエクステンション領域を形成する。
【００６０】
次いで、全面に例えばＣＶＤ法によりシリコン窒化膜或いはシリコン酸化膜を堆積した後にエッチバックし、ゲート電極２０、２２及びシリコン窒化膜１８の側壁にサイドウォール絶縁膜２４を形成する。
【００６１】
次いで、ゲート電極２２及びサイドウォール絶縁膜２４をマスクとしてイオン注入を行い、ゲート電極２２の両側のシリコン基板１０中に、ソース／ドレイン拡散層３０を形成する。
【００６２】
こうして、素子領域１４に、ゲート電極２０と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層２６、２８とを有するメモリセルトランジスタを形成し、素子領域１６に、ゲート電極２２と、その両側のシリコン基板１０中に形成されたソース／ドレイン拡散層３０とを有する周辺回路トランジスタを形成する（図４（ａ））。
【００６３】
次いで、全面に例えばＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法等によりシリコン窒化膜１８が露出するまでその表面を研磨し、表面が平坦化された層間絶縁膜３２を形成する。
【００６４】
次いで、通常のリソグラフィー技術及びエッチング技術により、層間絶縁膜３２に、ソース／ドレイン拡散層２６に達するコンタクトホール３４と、ソース／ドレイン拡散層２８に達するコンタクトホール３６とを形成する（図４（ｂ））。
【００６５】
次いで、層間絶縁膜３２に開口されたコンタクトホール３４、３６内に、プラグ３８、４０をそれぞれ埋め込む（図４（ｃ））。例えば、ＣＶＤ法により多結晶シリコン膜を堆積してエッチバックすることによりコンタクトホール３４、３６内のみに多結晶シリコン膜を残存させた後、イオン注入法により多結晶シリコン膜にドーピングして低抵抗化し、ドープトポリシリコンよりなるプラグ３８、４０を形成する。なお、図４（ｃ）においてプラグ３８、４０は同一平面上に位置しているが、実際にはプラグ３８とプラグ４０とは異なる平面上に位置する場合もある。
【００６６】
次いで、全面に、例えばＣＶＤ法により、膜厚５０〜１００ｎｍのシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜４２を形成する。
【００６７】
次いで、通常のリソグラフィー技術及びエッチング技術により、プラグ３８に達するコンタクトホールを層間絶縁膜４２に形成し、ゲート電極２２に達するコンタクトホールを層間絶縁膜４２及びシリコン窒化膜１８に形成し、ソース／ドレイン拡散層３０に達するコンタクトホールを層間絶縁膜４２、３２に形成する（図４（ｄ））。
【００６８】
なお、説明の便宜上、図４（ｄ）においては層間絶縁膜４２に形成されたプラグ３８に達するコンタクトホールを示しているが、実際にはプラグ３８及びプラグ４０を通る同一平面上には位置しない。図４（ｄ）の層間絶縁膜４２を含みこれより上の層構造は、図３（ｂ）におけるＢ−Ｂ′線に沿った断面図を示したものである。
【００６９】
次いで、全面に、例えばＣＶＤ法によりＴｉＮ膜とＷ膜とシリコン窒化膜とを順次堆積してパターニングし、上面がシリコン窒化膜４７により覆われプラグ３８を介してソース／ドレイン拡散層２６に接続されたビット線４４と、上面がシリコン窒化膜４７により覆われゲート電極２２或いはソース／ドレイン拡散層３０に接続された配線層４６とを形成する（図４（ｅ））。
【００７０】
なお、図４（ｅ）においては説明の便宜上、図示する断面にビット線４４を記載しているが、層間絶縁膜４２に形成されたコンタクトホールと同様、実際にはプラグ４０とは異なる平面上に位置する。図４（ｅ）の層間絶縁膜４２を含みこれより上の層構造は、図３（ｂ）におけるＢ−Ｂ′線に沿った断面図を示したものである。
【００７１】
次いで、全面に例えばＣＶＤ法によりシリコン窒化膜を堆積した後にエッチバックし、ビット線４４及びシリコン窒化膜４７の側壁にサイドウォール絶縁膜（図示せず）を形成する。
【００７２】
次いで、全面に例えばＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法によりシリコン窒化膜４７が露出するまでその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜４８を形成する。
【００７３】
次いで、通常のリソグラフィー技術及びエッチング技術により、プラグ４０に達するコンタクトホール５０を層間絶縁膜４８、４２に形成する（図５（ａ））。コンタクトホール５０は、ビット線４４上に形成されたシリコン窒化膜４７及びビット線４４の側壁に形成されたサイドウォール絶縁膜（図示せず）に自己整合で開口する。なお、図５（ａ）以降の図では、ビット線４４は図示する断面には現れないため、点線で表すこととする。
【００７４】
次いで、層間絶縁膜４２、４８に開口されたコンタクトホール５０内に、プラグ５２を埋め込む（図５（ｂ））。例えば、ＣＶＤ法により、Ｔｉ（チタン）膜とＴｉＮ（窒化チタン）膜とＷ（タングステン）膜とを順次堆積した後、ＣＭＰ法或いはエッチバック法によってコンタクトホール５０内にＷ膜及びＴｉＮ膜を残存させることによりプラグ５２を形成する。なお、説明の便宜上、プラグ５２とビット線４４とは同一平面上に位置するように図示しているが、実際にはプラグ５２とビット線４４とは異なる平面上に位置するものであり、層間絶縁膜４２、４８等によって互いに電気的に絶縁されている。
【００７５】
次いで、層間絶縁膜４８上に、例えばＣＶＤ法により、膜厚５０〜２００ｎｍ程度のシリコン窒化膜を形成し、シリコン窒化膜よりなるエッチングストッパ膜５４を形成する。
【００７６】
次いで、エッチングストッパ膜５４上に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜よりなる層間絶縁膜５６を形成する。層間絶縁膜５６の厚さは、所望のキャパシタ容量に応じて適宜設定する。例えば、設計ルール（ワード線間及びビット線間のピッチの半分）として０．１３μｍ、１セルあたりのキャパシタ容量を３０ｆＦ、キャパシタ誘電体膜の厚さを１．２ｎｍとすると、層間絶縁膜５６の厚さは０．８〜０．９μｍ程度となる。
【００７７】
次いで、層間絶縁膜５６上に、例えばＣＶＤ法によりアモルファスシリコン膜を堆積し、アモルファスシリコン膜よりなるマスク膜５８を形成する。なお、マスク膜５８は厚い層間絶縁膜５６をエッチングする際にフォトレジスト膜だけでは十分なマスク性を得られない場合を考慮したものであり、フォトレジスト膜に十分な耐性があるときには必ずしも形成する必要はない。
【００７８】
次いで、通常のリソグラフィー技術及びエッチング技術により、マスク膜５８及び層間絶縁膜５６をパターニングし、エッチングストッパ膜５４に達する開口部６０を形成する（図５（ｃ））。開口部６０は、後工程においてプレート電極６２を埋め込むためのものであり、図９に示すように、メモリセル領域に網目状に形成する。
【００７９】
この際、下地のエッチングストッパ膜５４をエッチングストッパとして用い、開口部６０の側壁部が順テーパ状になるように、これら膜をエッチングする。例えば、Ｃ4Ｆ8ガスとＣＯガスとＡｒとを用いた異方性エッチングにより、エッチングストッパ膜５４によってエッチングを停止しつつ開口部６０の側壁部を順テーパ形状にすることができる。
【００８０】
次いで、例えばプラズマアッシングにより開口部６０を形成する際に用いたフォトレジスト膜（図示せず）を除去し、例えばドライエッチングによりアモルファスシリコン膜よりなるマスク膜５８を除去する。
【００８１】
次いで、全面に例えばＣＶＤ法によりプレート電極となる導電膜を堆積した後、ＣＭＰ法やエッチバック法などにより層間絶縁膜５６上の導電膜を選択的に除去し、この導電膜よりなり開口部６０内に埋め込まれた網目状のプレート電極６２を形成する。この際、プレート電極６２の表面が層間絶縁膜５６の表面より１００〜３００ｎｍ程度低くなるまでオーバーエッチングを行う（図６（ａ））。このオーバーエッチングは、プレート電極６２と後に形成する蓄積電極７２との間のリーク電流を低減するために行うものである。なお、前述の層間絶縁膜５６の厚さの設定は、このオーバーエッチング量をも考慮して行う必要がある。なお、このオーバーエッチングは必ずしも必要はない。
【００８２】
プレート電極６２を構成するための導電膜は、後に形成するキャパシタ誘電体膜との相性に応じて適宜選択する。例えば、キャパシタ誘電体膜としてＴａ2Ｏ5のような誘電体膜を用いる場合には、プレート電極６２としてＲｕ（ルテニウム）やＷＮ（窒化タングステン）などを用いることができる。また、キャパシタ誘電体としてＢＳＴのような誘電体膜を用いる場合には、プレート電極６２としてはＰｔ（プラチナ）、Ｒｕ、ＳＲＯ（ＳｒＲｕＯ3）などを用いることができる。また、キャパシタ誘電体膜としてＯＮ（ＳｉＯ2／ＳｉＮ）膜などの誘電体膜を用いる場合には、プレート電極６２としてドープトポリシリコンなどを用いることができる。更に、キャパシタ誘電体膜としてＰＺＴのような誘電体膜を用いる場合には、プレート電極６２としてＰｔなどを用いることができる。本実施形態では、キャパシタ誘電体膜としてＴａ2Ｏ5膜或いはＢＳＴ膜を想定し、プレート電極６２をＲｕにより構成するものとする。
【００８３】
なお、このように形成したプレート電極６２の側壁部は、開口部６０の側壁部の形状を反映して逆テーパ形状となる。
【００８４】
また、本実施形態においてプレート電極６２を層間絶縁膜５６に形成した開口部６０に埋め込むことにより形成しているのは、周辺回路領域とメモリセル領域との間にグローバル段差が発生することを防止するためである。周辺回路領域にプレート電極６２（或いは、その後に形成されるシリコン窒化膜６４をも含む）とほぼ等しい高さの層間絶縁膜５６を残存することにより、基板表面をほぼ平坦に維持した状態で後の工程を経ることができるので、平坦化工程や焦点深度が問題となるリソグラフィー工程において極めて有効である。
【００８５】
次いで、全面に例えばＣＶＤ法により膜厚２００〜５００ｎｍのシリコン窒化膜を堆積した後、ＣＭＰ法やエッチバック法により層間絶縁膜５６上のシリコン窒化膜を選択的に除去し、プレート電極６２上の開口部６０内にシリコン窒化膜６４を埋め込む（図６（ｂ））。なお、シリコン窒化膜６４を埋め込む上記工程は必ずしも必要はない。ただし、この場合、蓄積電極とプレート電極との間で、これらの上端部でリーク電流が発生しやすくなり得策ではないが、製造工程を短くできるというメリットがある。
【００８６】
ここで、プレート電極６２上に埋め込む絶縁膜は必ずしもシリコン窒化膜である必要はない。但し、後の工程において層間絶縁膜５６を除去する際にマスクとして用いることを考慮すると、層間絶縁膜５６とはエッチング特性の異なる絶縁膜とすることが望ましい。
【００８７】
次いで、通常のリソグラフィー技術により、周辺回路領域を覆い、メモリセル領域を露出するフォトレジスト膜６６を形成する。フォトレジスト膜６６は、図９に示すように、その縁部がプレート電極６２上に位置するようにレイアウトする。
【００８８】
次いで、フォトレジスト膜６６及びシリコン窒化膜６４をマスクとして、エッチングストッパ膜５４をエッチングストッパとして、層間絶縁膜５６を選択的にエッチングする。こうして、メモリセル領域内の層間絶縁膜５６を除去した領域に、蓄積電極７２を形成するための柱状の開口部６８を形成する。
【００８９】
このエッチングにはＲＩＥ等の異方性エッチングを用いてもよいが、プレート電極６２の逆テーパ形状に起因して側面部に不要な絶縁膜が残存したり、プレート電極６２にイオンによるダメージが導入されること等を考慮すると、例えばＨＦ系の水溶液を用いたウェットエッチングを適用することが望ましい。また、ＲＩＥ等の異方性エッチングを行った後、プレート電極６２の側面部の不要な絶縁膜を除去する目的でウェットエッチング等の等方的なエッチングを行うようにしてもよい。
【００９０】
次いで、フォトレジスト膜６６を除去した後、全面に、例えばＣＶＤ法により膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電体膜７０を形成する。
【００９１】
次いで、キャパシタ誘電体膜７０を異方性エッチングし、開口部６８の側壁に選択的にキャパシタ誘電体膜７０を残存させる（図７（ａ））。
【００９２】
次いで、キャパシタ誘電体膜７０を十分に結晶化し、膜中の酸素欠損を補うための酸化熱処理を行う。例えば、キャパシタ誘電体膜７０がＴａ2Ｏ5膜の場合、ドライ酸素雰囲気中で、熱処理温度６５０〜７５０℃、熱処理時間約３０分程度の熱処理を行う。また、キャパシタ誘電体膜７０がＢＳＴ膜の場合、ドライ酸素雰囲気中で、熱処理温度５００〜７００℃、熱処理時間約３０分程度の熱処理を行う。
【００９３】
この際、プラグ５２は、酸化マスクとしても知られるシリコン窒化膜よりなるエッチングストッパ膜５４により覆われており、その表面が酸化されることはない。また、蓄積電極７２は未だ形成されていないので、プラグ５２と蓄積電極７２との間の電気的特性が劣化することはない。したがって、キャパシタ誘電体膜７０の結晶化や酸化に必要な高温・長時間の熱処理を、キャパシタ誘電体膜７０の要求に応じて適宜行うことができる。
【００９４】
次いで、ＲＩＥ等の異方性エッチングにより、開口部６８内に露出するエッチングストッパ膜５４を選択的に除去し、開口部６８内にプラグ５２を露出する（図７（ｂ））。なお、このエッチングの際にキャパシタ誘電体膜７０はエッチング環境に曝されるが、キャパシタ誘電体膜７０はイオンの運動方向に対して平行に配置されているので大きなダメージを受けることはない。また、イオン照射やチャージアップによるダメージを若干受けるが、これらダメージは４００〜４５０℃程度の比較的低温な熱処理によって除去することができる。
【００９５】
また、本実施形態のようにプレート電極６２の側壁部を逆テーパ状に形成することにより、垂直或いは順テーパ状となっている場合と比較してキャパシタ誘電体膜７０に導入されるプラズマダメージを低減することができる。
【００９６】
また、プレート電極６２の側壁部を逆テーパ状に形成することにより、ビット線方向に沿ったエッチングストッパ膜５４の開口幅を、ビット線方向に沿った開口部６８の開口幅よりも狭められるという利点もある。ビット線方向に沿ったエッチングストッパ膜５４の開口幅をビット線方向に沿った開口部６８の開口幅よりも狭めることにより、ビット線４４と蓄積電極７２との間の寄生容量を軽減することができる。
【００９７】
なお、エッチングストッパ膜５４のエッチングと同時にプレート電極６２上のシリコン窒化膜６４もエッチングされるが、エッチングストッパ膜５４の膜厚（２０ｎｍ程度）はシリコン窒化膜６４の膜厚（１００〜３００ｎｍ程度）と比較して十分に薄いので、シリコン窒化膜６４を残存しつつエッチングストッパ膜５４を除去することができる。
【００９８】
次いで、全面に、例えばＣＶＤ法により膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、ＣＭＰ法やエッチバック法により層間絶縁膜５６上のＲｕ膜を選択的に除去し、開口部６８内に、Ｒｕ膜よりなりプラグ５２を介してソース／ドレイン拡散層２８に電気的に接続された蓄積電極７２を形成する。なお、蓄積電極７２を構成する材料は、プレート電極と同様に、キャパシタ誘電体膜７０との相性に応じて適宜選択する。
【００９９】
次いで、必要に応じて、プレート電極６２に接続された配線層７４や配線層４６に接続された配線層７６等を形成する。
【０１００】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造することができる。
【０１０１】
上記の製造プロセスによってプラグ５２と蓄積電極７２との接触面積が０．２μｍφ程度の半導体装置を製造したところ、コンタクト抵抗を１０Ω／コンタクト程度とすることができた。一方、蓄積電極を先に形成する従来の半導体装置の製造方法において同様のコンタクト構造を形成したところ、コンタクト抵抗が１ＭΩ／コンタクトであった。このことから、本発明による半導体装置の製造方法が極めて優れていることが明らかとなった。
【０１０２】
このように、本実施形態によれば、プレート電極５８を形成した後、キャパシタ誘電体膜７０を形成し、その後、プラグ５２に接続された蓄積電極７２を形成するので、キャパシタ誘電体膜７０を形成する過程における高温の熱処理においてプラグ５２と蓄積電極７２との間の電気的特性が劣化することはない。
【０１０３】
また、周辺回路領域には層間絶縁膜５６がそのまま残るので、キャパシタを形成することによって表面平坦性が損なわれることはない。したがって、後に厚い絶縁膜を形成した後にその表面を平坦化する従来の方法と比較して表面の平坦化が容易である。また、これに伴って焦点深度の問題を軽減することができるので、微細なパターニングが容易となる。また、段差部における配線信頼性を損なうといった問題も生じることはない。
【０１０４】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１０乃至図１２を用いて説明する。なお、図３乃至図９に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１０５】
図１０は本実施形態による半導体装置の構造を示す概略断面図、図１１及び図１２は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０６】
図１０に示すように、本実施形態による半導体装置は、基本的には図３に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の特徴は、蓄積電極７２がプラグ５２を介さずに直接プラグ４０に接続されている点にある。このように半導体装置を構成することにより、製造工程数を減らすことができ、製造コストを削減することができる。
【０１０７】
次に、本実施形態による半導体装置の製造方法について図１１及び図１２を用いて説明する。
【０１０８】
まず、例えば図４（ａ）乃至図４（ｅ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線４４、配線層４６等を形成する。
【０１０９】
次いで、全面に例えばＣＶＤ法によりシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜４８を形成する（図１１（ａ））。
【０１１０】
次いで、例えば図５（ｃ）乃至図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、エッチングストッパ膜５４、層間絶縁膜５６、プレート電極６２、キャパシタ誘電体膜７０を形成する（図１１（ｂ））。
【０１１１】
次いで、キャパシタ誘電体膜７０を十分に結晶化し、膜中の酸素欠損を補うための酸化熱処理を行う。この際、プラグ４０は、酸化マスクとしても知られるシリコン窒化膜よりなるエッチングストッパ膜５４等により覆われており、その表面が酸化されることはない。また、蓄積電極７２は未だ形成されていないので、プラグ４０と蓄積電極７２との間の電気的特性が劣化することはない。
【０１１２】
次いで、ＲＩＥ等の異方性エッチングにより、開口部６８内に露出するエッチングストッパ膜５４を選択的に除去する（図１１（ｃ））。
【０１１３】
次いで、ＲＩＥ等の異方性エッチングにより、開口部６８内に露出する層間絶縁膜４８、４２を選択的に除去する。これにより、開口部６８内には、ソース／ドレイン拡散層２８に接続されたプラグ４０が露出する（図１２（ａ））。
【０１１４】
ここで、層間絶縁膜４８及び４２は、ビット線４４上に形成されたシリコン窒化膜４７及びビット線４４の側壁に形成されたシリコン窒化膜よりなるサイドウォール絶縁膜に自己整合でエッチングすることができる。したがって、開口部６８内にビット線４４が露出することはない。
【０１１５】
また、プレート電極６２の側壁部が逆テーパ形状になっているので、層間絶縁膜４８、４２に形成される開口幅は、開口部６８の開口幅よりも狭くすることができ、ビット線４４と蓄積電極７２との間の寄生容量を低減することができる。
【０１１６】
次いで、例えば図８（ａ）及び図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、蓄積電極７２、配線層７４、７６を形成し、こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造する（図１２（ｂ））。
【０１１７】
このように、本実施形態によれば、第１実施形態におけるプラグ５２を兼ねるように蓄積電極７２を形成する場合においても、キャパシタ誘電体膜７０を形成する過程における高温の熱処理においてプラグ４０と蓄積電極７２との間の電気的特性の劣化を防止することができる。
【０１１８】
なお、上記実施形態では、蓄積電極７２をプラグ４０を介してソース／ドレイン拡散層２８に接続したが、蓄積電極７２を直にソース／ドレイン拡散層２８に接続するようにしてもよい。この場合、キャパシタ誘電体膜７０を形成する過程における高温の熱処理において、シリコン基板１０の表面の酸化や、蓄積電極７２とシリコン基板１０との間に形成されるシリサイド層の凝集を抑制する観点から、本発明の意義がある。蓄積電極７２を直にシリコン基板１０に接続するには、図１２（ａ）に示す工程において、層間絶縁膜４２の下層の層間絶縁膜３２を更にエッチングするようにすればよい。
【０１１９】
また、本実施形態による半導体装置では、ドープトポリシリコンよりなるプラグ４０と金属よりなる蓄積電極７２とが直接接触する構造であるため、後の熱処理によってプラグ４０と蓄積電極７２とが反応して共晶合金が形成される虞がある。したがって、プラグ４０の上面部に共晶反応を抑止するバリアメタルを形成しておくことも望ましい。この場合、プラグ４０を形成した直後にプラグ４０の上面部に例えばＴｉＮ／Ｔｉよりなるバリアメタルを形成することができる。
【０１２０】
また、図１２（ａ）の工程の後にバリアメタルをスパッタ法により薄く形成することができる。この場合、開口部６８の側壁部が逆テーパ状になっているので、スパッタ粒子はこの側壁部には堆積しにくく、プラグ４０上に選択的に堆積することができる。バリアメタルとキャパシタ誘電体膜７０との相性が悪い場合などに、このような方法は有効である。
【０１２１】
また、ＣＶＤ法により、全面にＴｉＯＮ膜のようなバリアメタルを形成するようにしてもよい。この場合、ＴｉＯＮ膜はＴｉ2Ｏ5膜と相性がよいので、キャパシタ誘電体膜７０としてＴｉ2Ｏ5膜を用いるような場合に有効である。
【０１２２】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１３乃至図１８を用いて説明する。なお、図３乃至図１２に示す第１及び第２実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１２３】
図１３は本実施形態による半導体装置の構造を示す概略断面図、図１４乃至図１７は本実施形態による半導体装置の製造方法を示す工程断面図である。図１８は本実施形態による半導体装置の製造方法に用いるフォトレジスト膜のパターン例を示す図である。
【０１２４】
図１３に示すように、本実施形態による半導体装置は、基本的には図１０に示す第２実施形態による半導体装置と同様である。本実施形態による半導体装置の特徴は、蓄積電極７２のコンタクト部分の幅が、蓄積電極７２が埋め込まれた開口部６８の開口幅よりも更に小さい点にある。ビット線４４が延在する方向に沿った蓄積電極７２のコンタクト部分の幅を狭めることにより、ビット線４４と蓄積電極７２との間の寄生容量を減らすことができるので、キャパシタが必要とする蓄積容量をも減らすことができ、蓄積電極７２の高さを低くできるというメリットがある。蓄積電極７２を低くできることにより、層間絶縁膜５６に開口部を形成する際のプロセスを容易にすることができる。
【０１２５】
次に、本実施形態による半導体装置の製造方法について図１４乃至図１７を用いて説明する。
【０１２６】
まず、例えば図４（ａ）乃至図４（ｅ）及び図５（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線４４、配線層４６、エッチングストッパ膜５４、層間絶縁膜５６、マスク膜５８、開口部６０等を形成する。なお、第２実施形態の場合と同様に、プラグ５２は形成しない（図１４（ａ））。
【０１２７】
次いで、例えば図６（ａ）及び図６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、開口部６０に埋め込まれたプレート電極６２と、その上部を覆うシリコン窒化膜６４とを形成する（図１４（ｂ））。
【０１２８】
次いで、通常のリソグラフィー技術により、層間絶縁膜５２及びシリコン窒化膜６４上に、フォトレジスト膜６６を形成する（図１５（ａ））。
【０１２９】
フォトレジスト膜６６は、例えば図１８に示すようなパターンとする。フォトレジスト膜６６は、メモリセル領域内に形成されたそれぞれの層間絶縁膜５６の少なくとも一部を露出し、ビット線４４が延在する方向の開口幅が層間絶縁膜５６の幅よりも十分に狭いパターンとする。寄生容量低減の観点からは、ビット線４４が延在する方向の開口幅は、例えばビット線４４が延在する方向の蓄積電極７２の幅の約１／３程度以下にすることが望ましい。このような開口を形成するためのパターンとしては、例えば図１８に示すように、ビット線４４が延在する方向とは垂直の方向に幅の狭い開口部が走るストライプパターンを採用することができる。
【０１３０】
次いで、フォトレジスト膜６６をマスクとして、プレート電極６２、シリコン窒化膜６４、エッチングストッパ膜５４に対して選択的に層間絶縁膜５６をエッチングし、開口部６８を形成する（図１５（ｂ））。この際、弗酸系の水溶液を用いたウェットエッチングなど、等方的にもエッチングが進行するエッチング条件で層間絶縁膜５６をエッチングすることにより、メモリセル領域内のすべての層間絶縁膜５６を選択的に除去することができる。
【０１３１】
次いで、フォトレジスト膜６６をマスクとして、ＲＩＥ等の異方性エッチングにより開口部６８内に露出するエッチングストッパ膜５４を選択的に除去する（図１６（ａ））。フォトレジスト膜６６をマスクとしてエッチングストッパ膜５４をエッチングすることにより、ビット線４４の延在方向に沿ったエッチングストッパ膜５４の開口幅は、フォトレジスト膜６６の開口幅とほぼ等しくすることができる。例えば、ＣＦ4ガスとＣ2Ｈ4ガスとを用いた異方性エッチングによりエッチングストッパ膜５４を選択的に除去することができる。
【０１３２】
次いで、フォトレジスト膜６６を除去した後、全面に、例えばＣＶＤ法により膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電体膜７０を形成する。
【０１３３】
次いで、キャパシタ誘電体膜７０を異方性エッチングし、開口部６８の側壁に選択的にキャパシタ誘電体膜７０を残存させる（図１６（ｂ））。
【０１３４】
次いで、キャパシタ誘電体膜７０を十分に結晶化し、膜中の酸素欠損を補うための酸化熱処理を行う。この際、プラグ４０は露出していないので、この熱処理によってプラグ４０が酸化されたり後に形成する蓄積電極７２との間のコンタクト特性が劣化したりすることはない。
【０１３５】
次いで、シリコン窒化膜６４、エッチングストッパ膜５４をマスクとして、ＲＩＥ等の異方性エッチングにより開口部６８内に露出する層間絶縁膜４８、４２を選択的に除去し、開口部６８内にプラグ４０を露出する（図１７（ａ））。エッチングストッパ膜５４をマスクとして層間絶縁膜４８、４２をエッチングすることにより、ビット線４４の延在方向に沿った層間絶縁膜４８、４２の開口幅は、フォトレジスト膜６６の開口幅とほぼ等しくすることができる。
【０１３６】
次いで、例えば図８（ａ）及び図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、蓄積電極７２、配線層７４、７６を形成し、こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造する。
【０１３７】
このように、本実施形態によれば、ビット線４４の延在方向に沿った蓄積電極７２のコンタクト部の幅を狭めることができるので、ビット線４４と蓄積電極７２との間の寄生容量を大幅に低減することができる。
【０１３８】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１９乃至図２１を用いて説明する。なお、図３乃至図１８に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１３９】
図１９は本実施形態による半導体装置の構造を示す概略断面図、図２０及び図２１は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１４０】
図１９に示すように、本実施形態による半導体装置は、基本的には図３に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置の特徴は、プレート電極６２が蓄積電極７２の間に完全に埋め込まれているのではなく、薄いプレート電極６２が、蓄積電極７２及びエッチングストッパ膜５４に沿って形成されている点にある。
【０１４１】
次に、本実施形態による半導体装置の製造方法について図２０及び図２１を用いて説明する。
【０１４２】
まず、例えば図４（ａ）乃至図５（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線４４、配線層４６、エッチングストッパ膜５４、層間絶縁膜５６、マスク膜５８、開口部６０等を形成する（図２０（ａ））。
【０１４３】
次いで、例えばプラズマアッシングにより開口部６０を形成する際に用いたフォトレジスト膜（図示せず）を除去し、例えばドライエッチングによりアモルファスシリコン膜よりなるマスク膜５８を除去する。
【０１４４】
次いで、全面に、例えばＣＶＤ法により、膜厚１０〜５０ｎｍの導電膜と膜厚１００〜３００ｎｍの絶縁膜とを堆積した後、ＣＭＰ法やエッチバック法などにより層間絶縁膜５６上の導電膜及び絶縁膜を選択的に除去し、この導電膜よりなり開口部６０の内壁及び底部に沿って形成されたプレート電極６２と、この絶縁膜よりなりプレート電極６２が形成された開口部６０に埋め込まれた絶縁膜７８とを形成する。この際、プレート電極６２及び絶縁膜７８の表面が層間絶縁膜５６の表面より１００〜３００ｎｍ程度低くなるまでオーバーエッチングを行う（図２０（ｂ））。
【０１４５】
次いで、全面に例えばＣＶＤ法により膜厚２００〜５００ｎｍのシリコン窒化膜を堆積した後、ＣＭＰ法やエッチバック法により層間絶縁膜５６上のシリコン窒化膜を選択的に除去し、プレート電極６２及び絶縁膜７８上の開口部６０内にシリコン窒化膜６４を埋め込む（図２１（ａ））。
【０１４６】
次いで、例えば図７（ａ）乃至図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、キャパシタ誘電体膜７０、蓄積電極７２、配線層７４、７６等を形成する。なお、配線層７４は、図２１（ｂ）に示すように、開口部６０底部においてプレート電極６２と接続することができる。
【０１４７】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造する。
【０１４８】
このように、本実施形態によれば、プレート電極６２を蓄積電極７２の間に完全に埋め込まず、薄いプレート電極６２を蓄積電極７２及びエッチングストッパ膜５４に沿って形成することができる。
【０１４９】
また、周辺回路の配線層７６を配線層４６に接続するためのコンタクトホールと、配線層７４をプレート電極に接続するためのコンタクトホールとを同時に開口するプロセスことを考慮すると、本実施形態による半導体装置の製造方法はキャパシタに与えるプラズマダメージを軽減できるというメリットがある。すなわち、プレート電極６２と配線層７４とのコンタクトを開口部６０の底部近傍でとる構成とすることにより、周辺回路用コンタクトホールの深さとプレート電極６２接続用コンタクトホールの深さとの違いが緩和されるため、プレート電極６２接続用コンタクトホールが完全に開口された後、周辺回路用コンタクトホールが開口されるまでの間にうけるチャージアップ等のプラズマダメージをキャパシタが受ける時間を大幅に短縮することができる。したがって、本実施形態による半導体装置の製造方法は、キャパシタの信頼性確保の観点から極めて有効である。
【０１５０】
なお、上記実施形態では、開口部６０の内壁に沿ってプレート電極６２を形成したが、蓄積電極７２を開口部６８の内壁に沿って形成するようにしてもよい。
【０１５１】
また、上記実施形態では第１実施形態による半導体装置において開口部６０の内壁に沿ったプレート電極６２を形成したが、第２及び第３実施形態による半導体装置に適用してもよい。
【０１５２】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図２２乃至図２５を用いて説明する。なお、図１乃至図２１に示す第１乃至第４実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１５３】
図２２は本実施形態による半導体装置の構造を示す概略断面図、図２３乃至図２５は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１５４】
図２２に示すように、本実施形態による半導体装置は、周辺回路領域の配線層７６が、蓄積電極７２と同一の導電層よりなるプラグ８４を介して配線層４６に接続されていることに特徴がある。このようにして半導体装置を構成することにより、周辺回路用の配線層７６を配線層４６に接続するために深いコンタクトホールを形成することが不要となる。また、これに伴う製造工程の増加はない。また、第１実施形態による半導体装置の製造方法においてこのコンタクトホールにプラグを埋め込む構造を採用するとプラグとなる導電膜を埋め込む工程が別途必要となるが、本実施形態によればこの工程を削減することが可能となる。
【０１５５】
次に、本実施形態による半導体装置の製造方法について図２３乃至図２５を用いて説明する。
【０１５６】
まず、例えば図４（ａ）乃至図６（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線４４、配線層４６、プレート電極６２等を形成する。この際、図５（ａ）〜（ｂ）に示す工程においては、プラグ４０に接続されるプラグ５２を形成するとともに、配線層４６に接続されるプラグ８０を同時に形成する（図２３（ａ））。
【０１５７】
次いで、通常のリソグラフィー技術により、メモリセル領域に例えば図９に示すような開口部を有し、周辺回路領域のコンタクトホール形成予定領域に開口部を有するフォトレジスト膜６６を形成する。
【０１５８】
次いで、フォトレジスト膜６６、シリコン窒化膜６４をマスクとして、エッチングストッパ膜５４をストッパとして、層間絶縁膜５６を異方性エッチングし、メモリセル領域に開口部６８を、周辺回路領域にコンタクトホール８２を形成する（図２３（ｂ））。
【０１５９】
なお、本実施形態では開口部６８を形成すると同時にコンタクトホール８２を形成することから、第１実施形態による半導体装置の製造方法のように層間絶縁膜５６のエッチングに等方的なウェットエッチングを行うことは困難である。その一方、開口部６８の側面部はプレート電極６２の逆テーパ形状を反映しているため、層間絶縁膜５６のエッチングを異方性エッチングにより行うとプレート電極６２の側面部に不要な絶縁膜が残存する虞がある。したがって、このような場合には、異方性エッチングを行った後に若干の等方的なエッチングを行い、この不要な絶縁膜を除去するようにしてもよい。
【０１６０】
次いで、フォトレジスト膜６６を除去した後、全面に、例えばＣＶＤ法により膜厚１０〜３０ｎｍのＴａ2Ｏ5膜或いはＢＳＴ膜を堆積し、Ｔａ2Ｏ5或いはＢＳＴよりなるキャパシタ誘電体膜７０を形成する。
【０１６１】
次いで、キャパシタ誘電体膜７０を異方性エッチングし、開口部６８及びコンタクトホール８２の側壁に選択的にキャパシタ誘電体膜７０を残存させる（図２４（ａ））。
【０１６２】
次いで、キャパシタ誘電体膜７０を十分に結晶化し、膜中の酸素欠損を補うための酸化熱処理を行う。この際、プラグ５２は、酸化マスクとしても知られるシリコン窒化膜よりなるエッチングストッパ膜５４により覆われており、その表面が酸化されることはない。また、蓄積電極７２は未だ形成されていないので、プラグ５２と蓄積電極７２との間の電気的特性が劣化することはない。
【０１６３】
次いで、ＲＩＥ等の異方性エッチングにより、開口部６８内に露出するエッチングストッパ膜５４を選択的に除去し、開口部６８内にプラグ５２を、コンタクトホール８２内にプラグ８０を露出する（図２４（ｂ））。
【０１６４】
次いで、全面に、例えばＣＶＤ法により膜厚５０〜３００ｎｍのＲｕ膜を堆積した後、ＣＭＰ法やエッチバック法により層間絶縁膜５６上のＲｕ膜を選択的に除去し、開口部６８内にＲｕ膜よりなりプラグ５２を介してソース／ドレイン拡散層２８に電気的に接続された蓄積電極７２を形成し、コンタクトホール８２内にＲｕ膜よりなりプラグ８０を介して配線層４６に接続されたプラグ８４を形成する（図２５（ａ））。
【０１６５】
次いで、必要に応じて、プレート電極６２に接続された配線層７４、プラグ８４を介して配線層４６に接続された配線層７６等を形成する。
【０１６６】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造する。
【０１６７】
このように、本実施形態によれば、周辺回路の配線を引き出すためのプラグ８４を、蓄積電極７２と同一の導電層により形成するので、周辺回路用の配線層７６を配線層４６に接続するための深いコンタクトホールを形成するための工程を別途設ける必要がない。また、第１実施形態による半導体装置の製造方法においてこのコンタクトホールにプラグを埋め込む構造を採用するとプラグとなる導電膜を埋め込む工程が別途必要となるが、本実施形態によればこの工程を削減することが可能となる。
【０１６８】
なお、上記実施形態では第１実施形態による半導体装置においてプラグ８４を蓄積電極７２と同一の導電層により構成したが、第２乃至第４実施形態による半導体装置に適用してもよい。
【０１６９】
［第６実施形態］
本発明の第６実施形態による半導体装置及びその製造方法について図２６乃至図２９を用いて説明する。なお、図３乃至図２５に示す第１乃至第５実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１７０】
図２６は本実施形態による半導体装置の構造を示す概略断面図、図２７乃至図２９は本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１７１】
図２６に示すように、本実施形態による半導体装置は、周辺回路領域の配線層７６が、プレート電極６２と同一の導電層よりなるプラグ８８を介して配線層４６に接続されていることに特徴がある。このようにして半導体装置を構成することにより、周辺回路用の配線層７６を配線層４６に接続するために深いコンタクトホールを形成することが不要となる。また、これに伴う製造工程の増加はない。また、第１実施形態による半導体装置の製造方法においてこのコンタクトホールにプラグを埋め込む構造を採用するとプラグとなる導電膜を埋め込む工程が別途必要となるが、本実施形態によればこの工程を削減することが可能となる。
【０１７２】
次に、本実施形態による半導体装置の製造方法について図２７乃至図２９を用いて説明する。
【０１７３】
まず、例えば図４（ａ）乃至図５（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセルトランジスタ、周辺回路用トランジスタ、ビット線４４、配線層４６、プラグ５２等を形成する。この際、図５（ａ）〜（ｂ）に示す工程においては、プラグ４０に接続されるプラグ５２を形成するとともに、配線層４６に接続されるプラグ８０を同時に形成する（図２７（ａ））。
【０１７４】
次いで、層間絶縁膜４８上に、例えばＣＶＤ法により、シリコン窒化膜よりなるエッチングストッパ膜５４と、シリコン酸化膜よりなる層間絶縁膜５６と、アモルファスシリコン膜よりなるマスク膜５８とを形成する。
【０１７５】
次いで、通常のリソグラフィー技術及びエッチング技術により、マスク膜５８、層間絶縁膜５６及びエッチングストッパ膜５４をパターニングし、層間絶縁膜４８及びプラグ８０に達する開口部６０、８６を形成する（図２７（ｂ））。ここで、開口部６０を形成する領域はプレート電極６２を形成する領域に相当し、開口部８６を形成する領域は周辺回路のコンタクトホール形成予定領域に相当する。
【０１７６】
次いで、例えばプラズマアッシングにより開口部６０を形成する際に用いたフォトレジスト膜（図示せず）を除去し、例えばドライエッチングによりアモルファスシリコン膜よりなるマスク膜５８を除去する。
【０１７７】
次いで、例えば図６（ａ）及び図６（ｂ）に示す半導体装置の製造方法と同様にして、開口部６０内に埋め込まれ、上面がシリコン窒化膜６４によって覆われたプレート電極６２を形成する。このとき、開口部８６内にもプレート電極６２を構成する導電膜と同一の導電層よりなる導電膜とシリコン窒化膜６４とが埋め込まれ、プラグ８８及びその上面を覆うシリコン窒化が形成される（図２８（ａ））。
【０１７８】
次いで、例えば図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、メモリセル領域の層間絶縁膜５６を除去して開口部６８を形成し、開口部８６の内壁に選択的にキャパシタ誘電体膜７０を形成する（図２８（ｂ））。
【０１７９】
次いで、キャパシタ誘電体膜７０を十分に結晶化し、膜中の酸素欠損を補うための酸化熱処理を行う。この際、プラグ５２は、酸化マスクとしても知られるシリコン窒化膜よりなるエッチングストッパ膜５４により覆われており、その表面が酸化されることはない。また、蓄積電極７２は未だ形成されていないので、プラグ５２と蓄積電極７２との間の電気的特性が劣化することはない。
【０１８０】
次いで、ＲＩＥ等の異方性エッチングにより、開口部６８内に露出するエッチングストッパ膜５４を選択的に除去し、開口部６８内にプラグ５２を露出する（図２９（ａ））。
【０１８１】
次いで、例えば図８（ａ）乃至図８（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、開口部６８に埋め込まれた蓄積電極７２、プレート電極６２に接続された配線層７４、プラグ８８、８０を介して配線層４６に接続された配線層７６等を形成する（図２９（ｂ））。
【０１８２】
こうして、１トランジスタ、１キャパシタよりなるＤＲＡＭを製造する。
【０１８３】
このように、本実施形態によれば、周辺回路の配線を引き出すためのプラグ８８を、プレート電極６２と同一の導電層により形成するので、周辺回路用の配線層７６を配線層４６に接続するための深いコンタクトホールを形成するための工程を別途設ける必要がない。また、第１実施形態による半導体装置の製造方法においてこのコンタクトホールにプラグを埋め込む構造を採用するとプラグとなる導電膜を埋め込む工程が別途必要となるが、本実施形態によればこの工程を削減することが可能となる。
【０１８４】
なお、上記実施形態では第１実施形態による半導体装置においてプラグ８８をプレート電極６２と同一の導電層により構成したが、第２乃至第４実施形態による半導体装置に適用してもよい。
【０１８５】
[変形実施形態]
本発明は上記実施形態に限らず種々の変形が可能である。
【０１８６】
例えば、上記第１実施形態では、異方性エッチングにより開口部６８の側壁部にキャパシタ誘電体膜７０を選択的に残存させた後にキャパシタ誘電体膜７０を十分に結晶化し或いは膜中の酸素欠損を補うための酸化熱処理を行っているが、この熱処理は必ずしもキャパシタ誘電体膜７０の異方性エッチング後である必要はない。キャパシタ誘電体膜７０を十分に結晶化し或いは膜中の酸素欠損を補うための酸化熱処理は、少なくともキャパシタ誘電体膜７０の堆積後であって蓄積電極７２の形成前までに行えばよく、キャパシタを構成する材料系等に応じて適宜選択することができる。
【０１８７】
例えば、第１乃至第６実施形態による半導体装置の製造方法において、キャパシタ誘電体膜７０の堆積の直後に、キャパシタ誘電体膜７０が全面に形成されている状態で、この熱処理を行ってもよい。この場合、広い面積にキャパシタ誘電体膜７０が残っているので、キャパシタ誘電体膜７０の結晶の方位（配向方向）をそろえやすいというメリットがある。
【０１８８】
また、第１及び第４乃至第６実施形態による半導体装置の製造方法において、酸化性雰囲気中における熱処理が不要な場合には、図７（ａ）の工程に相当する工程ではキャパシタ誘電体膜７０を形成せず、図７（ｂ）の工程に相当する工程においてエッチングストッパ膜５４を除去した後にキャパシタ誘電体膜７０を堆積し、キャパシタ誘電体膜７０が全面に形成されている状態で、或いは、異方性エッチングを行った後に、熱処理を行うようにしてもよい。
【０１８９】
同様に、第２又は第３実施形態による半導体装置の製造方法において、酸化性雰囲気中における熱処理が不要な場合には、図１１（ｂ）又は図１６（ｂ）の工程ではキャパシタ誘電体膜７０を形成せず、図１２（ａ）又は図１７（ｂ）の工程においてエッチングストッパ膜５４及び層間絶縁膜４８、４２を除去した後にキャパシタ誘電体膜７０を堆積し、キャパシタ誘電体膜７０が全面に形成されている状態で、或いは、異方性エッチングを行った後に、熱処理を行うようにしてもよい。
【０１９０】
また、上記第１実施形態による半導体装置の製造方法では、層間絶縁膜５６を除去して蓄積電極７２を埋め込むための開口部６８を形成するためのフォトレジスト膜６６として図９に示すパターンを用いたが、フォトレジスト膜６６のパターンは図９に限られるものではない。
【０１９１】
フォトレジスト膜６６は、メモリセル領域内に残存する柱状の層間絶縁膜５６のそれぞれについて、少なくとも一部を露出するパターンであれば、いかなるパターンをも適用することができる。例えば、図１８や図３１（ａ）に示すようにワード線（ゲート電極２０）の延在方向に平行に伸びるストライプパターンを適用してもよいし、図３１（ｂ）に示すようにビット線４４の延在方向に平行に伸びるストライプパターンを適用してもよいし、図３２（ａ）に示すように柱状の層間絶縁膜５６のそれぞれについて個別に開口部を有するパターンを適用してもよいし、図３２（ｂ）に示すようにワード線及びビット線４４に対して斜め方向に延在するストライプパターンを適用してもよい。
【０１９２】
また、上記第１乃至第６実施形態では、プレート電極６２を埋め込むために形成する開口部６０の側壁部を逆テーパ形状としたが、必ずしも逆テーパ状にする必要はなく、略垂直形状であってもよいし、順テーパ状であってもよい。
【０１９３】
【発明の効果】
以上の通り、本発明によれば、基板上に絶縁膜を形成し、この絶縁膜に基板に達する第１の開口部を形成し、第１の開口部の少なくとも側面にプレート電極を形成し、第１の絶縁膜を除去することにより側面がプレート電極で囲まれた第２の開口部を形成し、第２の開口部の少なくとも側面にキャパシタ誘電体膜を形成し、キャパシタ誘電体膜を結晶化し或いは酸素欠損を補うための熱処理を行い、この熱処理後、第２の開口部の側面にキャパシタ誘電体膜を介して蓄積電極を形成するので、キャパシタ誘電体膜を形成する過程における高温の熱処理において下地の電極等と蓄積電極との間の電気的特性の劣化を防止することができる。
【０１９４】
また、下層電極と蓄積電極との間の電気的特性を考慮せずにこの熱処理を行うことができるので、この熱処理をキャパシタ誘電体膜に最適な条件で行うことが可能となり、キャパシタ誘電体膜の更なる誘電率や膜質の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の原理を示す工程断面図（その１）である。
【図２】本発明の原理を示す工程断面図（その２）である。
【図３】本発明の第１実施形態による半導体装置の構造を示す平面図及び断面図である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図９】本発明の第１実施形態による半導体装置の製造方法に用いるフォトレジスト膜のパターン例を示す図である。
【図１０】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図１１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１２】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１３】本発明の第３実施形態による半導体装置の構造を示す概略断面図である。
【図１４】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１５】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１６】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１７】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１８】本発明の第３実施形態による半導体装置の製造方法に用いるフォトレジスト膜のパターン例を示す図である。
【図１９】本発明の第４実施形態による半導体装置の構造を示す概略断面図である。
【図２０】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２１】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２２】本発明の第５実施形態による半導体装置の構造を示す概略断面図である。
【図２３】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２４】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２５】本発明の第５実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２６】本発明の第６実施形態による半導体装置の構造を示す概略断面図である。
【図２７】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２８】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２９】本発明の第６実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３０】本発明の変形実施形態による半導体装置の製造方法に用いるフォトレジスト膜のパターン例を示す図（その１）である。
【図３１】本発明の変形実施形態による半導体装置の製造方法に用いるフォトレジスト膜のパターン例を示す図（その２）である。
【図３２】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図３３】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【図３４】従来の半導体装置の製造方法を示す工程断面図（その３）である。
【図３５】従来の半導体装置の製造方法を示す工程断面図（その４）である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４、１６…素子領域
１８…シリコン窒化膜
２０…ゲート電極
２２…ゲート電極
２４…サイドウォール絶縁膜
２６…ソース／ドレイン拡散層
２８…ソース／ドレイン拡散層
３０…ソース／ドレイン拡散層
３２…層間絶縁膜
３４…コンタクトホール
３６…コンタクトホール
３８…プラグ
４０…プラグ
４２…層間絶縁膜
４４…ビット線
４６…配線層
４７…シリコン窒化膜
４８…層間絶縁膜
５０…コンタクトホール
５２…プラグ
５４…エッチングストッパ膜
５６…層間絶縁膜
５８…マスク膜
６０…開口部
６２…プレート電極
６４…シリコン窒化膜
６６…フォトレジスト膜
６８…開口部
７０…キャパシタ誘電体
７２…蓄積電極
７４…配線層
７６…配線層
７８…絶縁膜
８０…プラグ
８２…コンタクトホール
８４…プラグ
８６…コンタクトホール
８８…プラグ
１００…シリコン基板
１０２…ゲート電極
１０４…ソース／ドレイン拡散層
１０６…ソース／ドレイン拡散層
１０８…ゲート電極
１１０…ソース／ドレイン拡散層
１１２…プラグ
１１４…ビット線
１１６…配線層
１１８…層間絶縁膜
１２０…層間絶縁膜
１２２…プラグ
１２４…プラグ
１２６…エッチングストッパ膜
１２８…層間絶縁膜
１３０…マスク膜
１３２…開口部
１３４…導電膜
１３６…シリコン酸化膜
１３８…蓄積電極
１４０…キャパシタ誘電体膜
１４２…プレート電極
１４４…層間絶縁膜
１４６…配線層
１４８…配線層
Claims (9)
- 基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記基板に達する第１の開口部を形成する工程と、
前記第１の開口部の少なくとも側面にプレート電極を形成する工程と、
前記第１の絶縁膜を除去することにより、側面が前記プレート電極で囲まれた第２の開口部を形成する工程と、
前記第２の開口部の少なくとも前記側面にキャパシタ誘電体膜を形成する工程と、
前記キャパシタ誘電体膜を結晶化し或いは酸素欠損を補うための熱処理を行う工程と、
前記熱処理後、前記第２の開口部の前記側面に、前記キャパシタ誘電体膜を介して蓄積電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記基板は、下部電極と、下部電極上に形成されたエッチングストッパ膜とを有し、
前記熱処理を行う工程と前記蓄積電極を形成する工程との間に、前記第２の開口部内の前記エッチングストッパ膜を除去して前記下部電極を前記第２の開口部内に露出する工程とを更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記基板は、下部電極と、前記下部電極上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成されたエッチングストッパ膜とを有し、
前記熱処理を行う工程と前記蓄積電極を形成する工程との間に、前記第２の開口部内の前記エッチングストッパ膜及び前記第２の絶縁膜を除去して前記下部電極を前記第２の開口部内に露出する工程とを更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項２記載の半導体装置の製造方法において、
前記エッチングストッパ膜を除去する工程では、前記エッチングストッパ膜に形成される開口幅が、ビット線が延在する方向に沿った前記第２の開口部の開口幅よりも狭くなるように、前記エッチングストッパ膜を除去する
ことを特徴とする半導体装置の製造方法。 - 請求項３記載の半導体装置の製造方法において、
前記エッチングストッパ膜及び前記第２の絶縁膜を除去する工程では、前記エッチングストッパ膜及び前記第２の絶縁膜に形成される開口幅が、ビット線が延在する方向に沿った前記第２の開口部の開口幅よりも狭くなるように、前記エッチングストッパ膜及び前記第２の絶縁膜を除去する
ことを特徴とする半導体装置の製造方法。 - 請求項４記載の半導体装置の製造方法において、
前記ビット線が延在する方向に沿った開口幅が前記ビット線が延在する方向に沿った前記第２の開口部の開口幅よりも狭い開口を有するレジスト膜を前記プレート電極上方に形成し、前記レジスト膜をマスクとして、前記エッチングストッパ膜を除去する
ことを特徴とする半導体装置の製造方法。 - 請求項５記載の半導体装置の製造方法において、
前記ビット線が延在する方向に沿った開口幅が前記ビット線が延在する方向に沿った前記第２の開口部の開口幅よりも狭い開口を有するレジスト膜を前記プレート電極上方に形成し、前記レジスト膜をマスクとして、前記エッチングストッパ膜及び前記第２の絶縁膜を除去する
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前第１の開口部を形成する工程では前記側面が順テーパ形状である前記第１の開口部を形成し、側面が逆テーパ形状である前記プレート電極と、側面が順テーパ形状である前記蓄積電極とを形成する
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜を形成する工程では、メモリセル領域及び周辺回路領域に前記第１の絶縁膜を形成し、
前記第１の絶縁膜を除去する工程では、前記メモリセル領域の前記第１の絶縁膜を選択的に除去する
ことを特徴とする半導体装置の製造方法。
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| KR100577542B1 (ko) * | 2005-03-11 | 2006-05-10 | 삼성전자주식회사 | 매몰콘택 플러그를 갖는 반도체소자의 제조방법 |
| US7253118B2 (en) * | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
| US7390746B2 (en) * | 2005-03-15 | 2008-06-24 | Micron Technology, Inc. | Multiple deposition for integration of spacers in pitch multiplication process |
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| US7888721B2 (en) * | 2005-07-06 | 2011-02-15 | Micron Technology, Inc. | Surround gate access transistors with grown ultra-thin bodies |
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| US7687342B2 (en) | 2005-09-01 | 2010-03-30 | Micron Technology, Inc. | Method of manufacturing a memory device |
| US7776744B2 (en) * | 2005-09-01 | 2010-08-17 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
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| JP2007180181A (ja) * | 2005-12-27 | 2007-07-12 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
| US7476933B2 (en) | 2006-03-02 | 2009-01-13 | Micron Technology, Inc. | Vertical gated access transistor |
| US7842558B2 (en) | 2006-03-02 | 2010-11-30 | Micron Technology, Inc. | Masking process for simultaneously patterning separate regions |
| US7902074B2 (en) * | 2006-04-07 | 2011-03-08 | Micron Technology, Inc. | Simplified pitch doubling process flow |
| US8003310B2 (en) * | 2006-04-24 | 2011-08-23 | Micron Technology, Inc. | Masking techniques and templates for dense semiconductor fabrication |
| US7488685B2 (en) | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
| US7795149B2 (en) | 2006-06-01 | 2010-09-14 | Micron Technology, Inc. | Masking techniques and contact imprint reticles for dense semiconductor fabrication |
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| US7737039B2 (en) | 2007-11-01 | 2010-06-15 | Micron Technology, Inc. | Spacer process for on pitch contacts and related structures |
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| US20100038715A1 (en) * | 2008-08-18 | 2010-02-18 | International Business Machines Corporation | Thin body silicon-on-insulator transistor with borderless self-aligned contacts |
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| JP4901898B2 (ja) * | 2009-03-30 | 2012-03-21 | 株式会社東芝 | 半導体装置の製造方法 |
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