JP3604658B2 - 乱数生成回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、乱数生成回路に関し、特に、デジタル論理回路によりコンパクトに構成することが可能でしかも真性度が高い乱数を発生し、暗号アルゴリズムに用いても好適な乱数生成回路に関する。
【０００２】
【従来の技術】
デジタル乱数は、確率過程を伴う現象のシミュレーションや、セキュリティーに用いる暗号アルゴリズムでの暗号鍵の生成などに用いられる。従来、デジタル乱数としては、ＣＰＵで計算によって作られる「擬似乱数」が用いられてきた。この疑似乱数は、典型的には、「フィードバックシフトレジスタ」と呼ばれる論理回路で作られる。
【０００３】
これに対して、抵抗やダイオードに発生する雑音を使って乱数を作り出す方式も実用化されている。この場合、乱数に偏りや周期性などは見られなくなり、「真性乱数」に近いものが得られる。このタイプの乱数生成回路においては、雑音源の素子に一定電流を流して発生する雑音をハイパスフィルター回路に通して、ＡＣ成分を取り出し、それをアナログ回路で増幅したのち、ＡＤ変換してデジタル化する。このとき、ある値を閾値として、それを越えるものを「１」、それ以下のものを「０」というようにする。さらに、出てきた乱数列は偏りが出るため、それをデジタル回路で補正してから用いる場合が多い。
【０００４】
【発明が解決しようとする課題】
ＣＰＵで作る擬似乱数は、初めに与えた数字（種）が同じであれば、同じ乱数を発生させてしまうことや、レジスタの個数に基づく周期性をもってしまうため、乱数としては適当でないことが知られている。特に、セキュリティーに用いる場合には、「暗号鍵」を破られる危険性を産む原因となる。
【０００５】
一方、雑音を増幅するタイプだと、一般的に抵抗やダイオードの熱雑音やショット雑音はアナログ信号であり、また出力が小さいために、アナログ増幅回路の構成が大規模となり、集積化、小型化が困難である。特に、暗号セキュリティー機能を搭載したＩＣカード等の小型機器に組み込むことは困難である。
【０００６】
つまり、周期性を持たない質の高い乱数を発生させ、かつ小型の集積回路が必要とされつつある。
【０００７】
小型化のためには、ＴＴＬやＣＭＯＳ等のデジタル回路で構成することが望ましい。しかし、デジタル回路は、基本的にある入力に対して同一の出力を与えるので、アルゴリズム的な処理で乱数を作ることしかできない。このため、フィードバックシフトレジスタと同様に疑似乱数しか作り出せない。
【０００８】
この矛盾を解決するためには、デジタル回路で、出力が不確定になる回路を作る必要がある。
【０００９】
本発明は、かかる課題の認識に基づいてなされたものである。すなわち、その目的は、真性度の高い乱数を発生させ、かつ小型の集積回路化が可能な乱数生成回路を提供することにある。
【課題を解決するための手段】
上記目的を達成するため、本発明の一態様によれば、不確定なデジタル信号列を生成する不確定出力回路を備え、前記不確定出力回路は、「０」レベルと「１」レベルとを交互に出力し、前記「０」レベルと前記「１」レベルをそれぞれ保持する時間を決定するＭＯＳトランジスタのチャネル抵抗が時間とともに変動することにより、前記「０」レベルと前記「１」レベルを保持する時間のいずれかが変動するマルチバイブレータを有し、
前記ＭＯＳトランジスタは、複数の電子トラップが形成されたゲート絶縁膜を有し、チャネルを通過する電子が前記ゲート絶縁膜をトンネルして前記トラップに捕獲され、また前記トラップに捕獲された電子がチャネルにトンネルできるものとして構成されていることを特徴とする乱数生成回路が提供される。
またここで、前記ゲート絶縁膜は、シリコンのナノクリスタルを分散させたシリコン酸化膜からなるものとすることができる。
または、前記ゲート絶縁膜は、窒化酸化シリコンからなるものとすることもできる。
または、前記ゲート絶縁膜は、膜の内部に欠陥及び不純物の少なくともいずれかが層状に導入されてなるものとすることができる。
【００１０】
上記構成によれば、マルチバイブレータを構成する素子の特性の変動に応じた不確定な信号列が得られ、乱数生成回路を少ない論理ゲート数で構成できるので、小規模な回路で済む。
【００１１】
また、本発明の他の一態様によれば、不確定なデジタル信号列を生成する不確定出力回路を備え、前記不確定出力回路は、「０」レベルと「１」レベルとを交互に出力し、前記「０」レベルと前記「１」レベルをそれぞれ保持する時間を決定するフォトダイオードの抵抗が時間とともに変動することにより、前記「０」レベルと前記「１」レベルを保持する時間のいずれかが変動するマルチバイブレータを有し、
前記フォトダイオードは、サブマイクロメータサイズのゲートを有するＭＯＳＦＥＴのドレインに高電圧を加えてホットエレクトロンを生じさせそれが緩和する過程で生ずる発光に応答して前記抵抗を変化させることを特徴とする乱数生成回路が提供される。
【００１２】
ここで、前記不確定出力回路は、前記マルチバイブレータから出力される前記「０」レベルと前記「１」レベルとの信号列を一定の周期で読み取るカウンタをさらに有するものとすれば、マルチバイブレータからの信号列から不確定なデジタル信号列を得ることができる。
【００１３】
また、前記カウンタが読み取る前記一定の周期は、前記マルチバイブレータから出力される前記「０」レベルと前記「１」レベルとの信号列における平均的な遷移の周期よりも十分に長いものとすれば、マルチバイブレータから出力される信号列の周期性の影響を排除することができる。
【００１４】
また、前記不確定出力回路から出力される前記不確定なデジタル信号列における「０」と「１」の出現頻度をカウントするカウント回路と、前記カウント回路によりカウントした前記出現頻度に基づいたフィードバック信号を前記マルチバイブレータの前記回路要素に与えるフィードバック回路と、をさらに備えたものとすれば、不確定出力回路からのデジタル出力列における「偏り」を抑制することができる。
【００１５】
また、前記不確定出力回路から出力された前記不確定なデジタル信号列に含まれる複数のデジタル信号の排他的論理和を演算しその演算結果を乱数として出力する論理演算回路をさらに備えたものとすれば、「偏り」のない乱数が得られる。
【００１６】
または、「０」と「１」との出現頻度が１：１であるデジタル信号列と、前記不確定出力回路から出力される前記不確定なデジタル信号列と、の排他的論理和を演算しその演算結果をデジタル乱数列として出力する論理演算回路をさらに備えたものとすれば、「偏り」のない乱数列が得られる。
【００１７】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態について詳細に説明する。
【００１８】
図１は、本発明の乱数生成回路の要部構成を表すブロック図である。
【００１９】
すなわち、本発明の乱数生成回路は、不確定出力回路１０と、その出力を受ける一様化回路２０とを備える。
【００２０】
不確定出力回路１０は、デジタル回路で構成した無安定マルチバイブレータ１０Ａとカウンタ１０Ｂとを有する。無安定マルチバイブレータ１０Ａは、その振動周期を決定する抵抗の抵抗値あるいはコンデンサの容量が、物理現象に基づいて時間的に揺らぎやすいような素子が導入されており、マルチバイブレータの振動周期が時間的に不規則に変動するようにされている。
【００２１】
そして、このように不規則に揺らいでいるバイブレータ信号をカウンタ１０Ｂが一定のクロックで読み出すことにより、「０」と「１」のランダムなデジタル信号列を得ることができる。
【００２２】
この方法で得られた「０」と「１」とのデジタル信号列の配列は、マルチバイブレータを構成する素子の特性に依存しているので、「０」と「１」の出現頻度に「偏り」が生ずる場合がある。
【００２３】
そこで、このような場合には、一様化回路２０において、それらを再度デジタル処理して、偏りを無くして真性度の高いデジタル乱数を得る。
【００２４】
このようにすれば、乱数生成回路を少ない論理ゲート数で構成できるので、小規模な回路で済む。「０」と「１」の頻度を補正する回路も、比較的小規模な論理回路で構成可能である。
【００２５】
また、本発明においては、一様化回路２０は必須ではなく、不確定出力回路１０から出力されるデジタル乱数列が十分に一様であるような場合には、一様化回路２０を設ける必要はない。
【００２６】
以下、本発明の不確定出力回路１０において用いる無安定マルチバイブレータについて説明する。
【００２７】
図２は、通常「無安定マルチバイブレータ」と呼ばれるデジタル回路を表す模式図である。この無安定マルチバイブレータは、フリップフロップ型に接続された２つのＮＡＮＤ回路１１、１２に、抵抗Ｒ１、Ｒ２とコンデンサＣ１、Ｃ２とがそれぞれ接続された構成を有する。
【００２８】
このマルチバイブレータは、Ｂ側のコントロール入力をＯＮすると、動作が開始する。すなわち、始めにＢ側のコントロール入力が「０」である（すなわち、コンデンサＣ２が空）とすると、ＮＡＮＤ回路１２の出力が「１」になり、Ａ側にあるコンデンサＣ１を充電し始める。あるところまで充電が進むと、Ａ側の入力が「０」となるので、Ａ側のＮＡＮＤ回路１１の出力は「１」となり、今度はＢ側のコンデンサＣ２を充電し始める。これが交互に繰り返されるので、Ａ側のＮＡＮＤ回路１１の出力は、「１」と「０」とを交互に繰り返したものとなる。
【００２９】
この繰り返しの周期は、コンデンサＣ１、Ｃ２の充電時間で決まり、コンデンサの容量と抵抗Ｒ１、Ｒ２の大きさの積、すなわち（Ｃ×Ｒ）に比例する。
【００３０】
図２に表したマルチバイブレータの場合、繰り返しの周期は およそ０．７（Ｃ１Ｒ１＋Ｃ２Ｒ２） となる。
【００３１】
本発明においては、この繰り返し周期が変動するように独特の素子を配置する。
【００３２】
図３は、本発明の乱数発生回路において用いるマルチバイブレータの要部構造を例示する模式図である。
【００３３】
すなわち、同図に表した無安定マルチバイブレータは、抵抗Ｒ１、Ｒ２の少なくともいずれかを、チャネル抵抗が時間的な揺らぎを持つ特殊なＭＯＳトランジスタ１４に置換た構造を有する。
【００３４】
図４は、ＭＯＳトランジスタ１４の要部構造を例示する概念図である。
【００３５】
このＭＯＳトランジスタのゲート絶縁膜１４Ｇには、複数の電子トラップＴが形成されている。チャネル１４Ｃ中を通過する電子は、絶縁膜１４Ｇをトンネルして頻繁にトラップＴに捕獲され、また捕獲されている電子がチャネル１４Ｃにトンネルできるように、素子パラメータが調節されている。
【００３６】
電子トラップＴは、例えば、シリコン酸化膜の絶縁膜中にシリコンのナノクリスタルを分散させたり、電子トラップの多いＳｉＯＮ_ｘ（窒化酸化シリコン）を絶縁膜１４Ｇとして用いたりすることで形成することができる。
【００３７】
または、絶縁膜１４Ｇの形成の途中で中断し、異なるガス雰囲気などに晒すことにより、欠陥や不純物を導入することによっても、電子トラップＴを絶縁膜１４Ｇの中に形成することが可能である。
【００３８】
トラップＴに電子がトラップされると、クーロン相互作用によって、絶縁膜１４Ｇとの界面付近のチャネル１４Ｃを移動する電子が散乱を受け、チャネル抵抗が上昇する。
【００３９】
従って、このＭＯＳトランジスタ１４の設計にあたっては、チャネル１４Ｃを薄く絞ることにより、電子トラップＴへの電子の捕獲と脱離によって、ＭＯＳトランジスタのチャネル抵抗が、その平均値に対して数十％程度揺らぐように、初期ゲート電圧を調整しておくことが望ましい。また、ゲート幅（チャネル幅）が狭いほど、チャネル抵抗の変動率が大きくなるので、ゲート幅の狭いＭＯＳＦＥＴが望ましい。
【００４０】
マルチバイブレータの周期は、コンデンサＣ１、Ｃ２の容量とＭＯＳトランジスタ１４のチャネル抵抗で（より厳密には、トランジスタ１４の寄生容量も影響する）決まるので、トランジスタのチャネル抵抗が数十％揺らぐと、マルチバイブレータの周期も数十％揺らぐ。
【００４１】
図５は、トランジスタのチャネル抵抗が時間的に揺らいでいる状態を表す模式図である。この「揺らぎ」の頻度あるいはピッチは、当然のことながら一定ではなく、またその振幅も一定ではない。「揺らぎ」の発生頻度は、トラップＴへの電子の捕獲頻度と、トラップＴにおける電子の滞在時間に依存する。従って、「揺らぎ」の発生頻度が最適な範囲となるように、トラップＴの種類やその形成条件を調節することができる。
【００４２】
ＭＯＳＦＥＴ以外にも、フォトトランジスタやフォトダイオードを使うことも出来る。図１１にＰＩＮ型フォトダイオードを使う例を示す。フォトダイオード２１は微弱な光を感知して、光電流に変換する素子である。その原理に基づき、光があたるとその光量によって抵抗が著しく変化する。そこで、フォトダイオードの近くに小型のＬＥＤ型の発光素子２２を設置しておき、マルチバイブレータ回路を動かすための制御電圧で発光素子が動作するようにしておく。発光素子の光量は、ノイズなどにより変動するので、その変動に応答してフォトダイオードは抵抗成分を変化させるので、マルチバイブレータの周期もそれにつれて変動する。発光素子２２の光量は微弱で良いので、サブμｍサイズのゲートを有するＭＯＳＦＥＴのドレインに高電界を加えてホットエレクトロンを生じさせ、それが緩和する過程での発光を使っても良い。
【００４３】
さて、本発明においては、このように「揺らぎ」が生ずるトランジスタ１４を設けることにより、無安定マルチバイブレータの動作を不安定化させる。
【００４４】
図６は、本発明における無安定マルチバイブレータから得られる出力信号を例示する概念図である。このように一定周期でないデジタル信号の変化を、この変化の周期よりも十分長い周期のカウンタ１０Ｂで読み取ると、その値は１ビットの乱数列となる。
【００４５】
ここで、カウンタ１０Ｂの読み取り周期をマルチバイブレータ１０Ａの出力信号の変化の周期よりも十分に長くするのは、得られる乱数列に周期性が生ずるのを防ぐためである。周期性を十分に低下させるためには、マルチバイブレータ１０Ａの出力信号の変化の周期に対して、カウンタ１０Ｂの読み取りの周期を
１０倍あるいはそれ以上とすることが望ましい。
【００４６】
このようにして得られたデジタル乱数列が十分に一様であるような場合には、これをそのまま、乱数列して利用することができる。
【００４７】
一方、このようにして得られた乱数列の「０」と「１」の出現確率に「偏り」が見られる場合には、一様化回路２０において、「偏り」を補正する。
【００４８】
そこで、次に、一様化回路２０について説明する。
【００４９】
図７は、本実施例における一様化回路の動作を説明するための概念図である。
【００５０】
同図に表したように、不確定出力回路１０の出力を時系列的に、Ｑｎ、…Ｑｎ＋ｋとして、これらのｋ＋１個のデータにＸＯＲ（排他的論理和）の論理演算を施す。その結果をＴとする。不確定出力回路１の出力において、「１」の出現確率をｐ、「０」の出現確率を１−ｐとすると、Ｔが１となる確率は、
０．５＋０．５・（１−２ｐ）^ｋ＋１
となる。ｋが大きくなるほど、確率が０．５に近づき、偏りが補正される。
【００５１】
前述した第１実施例において実際に試作したＳＲ−ＦＦでは、「偏り」が大きくほぼｐ＝０．１であった。ｋ＝１０の場合、Ｔが１となる確率は０．５４３となり、Ｋ＝２０の場合、０．５０５、Ｋ＝３０の場合、０．５００５と０．５に近づき、ほとんど「偏り」がなくなる。
【００５２】
ｋが大きくなると、乱数の生成速度が遅くなってしまうが、例えば電源をＯＮ、ＯＦＦする周期を３０ＭＨｚにすると、ｋ＝３０としても約１Ｍｂｉｔ／秒の速度でデジタル乱数列を生成することができるので、実用上は問題とならない場合が多い。
【００５３】
また、このようにして得られた乱数列データをフィードバックシフトレジスタのシード（種）に使っても良い。
【００５４】
また、以下に説明するような方法を用いれば、簡便に「０」と「１」の出現確率を均等にすることができる。
【００５５】
すなわち、デジタル信号Ｐが「１」になる確率をｐ、デジタル信号Ｑが「１」になる確率をｑとすると、ＰとＱとの排他的論理和（ＸＯＲ）の演算値Ｔが「１」となる確率と、「０」となる確率の差は、次式により表される。
４（０．５−ｐ）（０．５−ｑ）・・・（１）
従って、「Ｐが「１」になる確率が０．５」であれば、Ｑが「１」になる確率が１／２でなくても、ＰとＱとの排他的論理和の演算値Ｔの「０」と「１」の出現確率は等しくなる。
【００５６】
ここで、図１０に表したように、カウンタ１０Ｂへの入力信号を分岐してＴ型のフリップフロツプ２０Ｂに入れると、周期が２倍の信号になり、これは不確定出力回路１０の出力と同じタイミングで「０」と「１」とが交互に並ぶ信号となる。この信号は、当然に「０」と「１」の出現率が等しい。従って、この信号と不確定出力回路１０の信号との排他的論理和をとると、その演算出力Ｔにおいては当然に「０」と「１」の出現確率が等しく、真性度の高いデジタル乱数列として用いることができる。
【００５７】
また、図１１に表したように、フィードバックシフトレジスタ（ＦＳＲ）２０Ｃにより、カウンタ１０Ｂと同じクロックで作った擬似乱数Ｒは、「０」と「１」とを均等に出力するので、これと不確定出力回路１０の出力との排他的論理和をとると、その演算値Ｔは「０」と「１」の出現率が等しく、真性度の高いデジタル乱数列として用いることができる。
【００５８】
一方、本発明においては、不確定出力回路１０の出力をモニタしフィードバックをかけることによっても「偏り」を補正することができる。
【００５９】
図１０は、このような乱数生成回路の要部構成を表す模式図である。
【００６０】
本具体例においては、無安定マルチバイブレータのトランジスタ１４のゲート１４Ｇに、一様化回路２０がフィードバックを加える。このようなフィードバックにより、不確定フリップフロップの「０」と「１」の出現確率を均等に近くすることができる。
【００６１】
すなわち、同図において、不確定出力回路１０の出力をデジタルカウンタ２０Ｄでカウントしておき、「０」と「１」のカウントの差分に応じて、フィードバック回路２０Ｅが所定のゲート電圧をマルチバイブレータのＭＯＳトランジスタのゲート１４Ｇに印加する。
【００６２】
すると、ＭＯＳトランジスタ１４のチャネル抵抗の相対的な揺らぎの大きさが調節され、「偏り」を修正することが可能である。
【００６３】
この場合にも、図７乃至図９に関して前述したように、「偏り」をなくす論理回路を組み合わせると、乱数の「偏り」をさらに小さくできる。この場合、前述したＸＯＲをとるデータｋの数が少なくて済むので、乱数の生成速度を上げることができる。
【００６４】
以上、具体例を例示しつつ本発明の実施の形態について説明した。しかし、本発明は、上述した各具体例に限定されるものではない。
【００６５】
例えば、本発明において用いる不確定出力回路および一様化回路の具体的な構成に関しては、上記の具体例に限定されず、その機能あるいは作用が同様な全ての回路に置換したものも本発明の範囲に包含される。
【００６６】
また、上述した具体例においては、マルチバイブレータ１０Ａの一方のＮＡＮＤ回路だけにＭＯＳトランジスタを配置した場合を例示したが、Ａ側とＢ側の両方に設けても良い。
【００６７】
また、マルチバイブレータの容量Ｃ１、Ｃ２のいずれかが時間的に変動するようにしてもよい。
【００６８】
また、本発明においては、無安定マルチバイブレータに限らず、「単安定マルチバイブレータ」や「双安定マルチバイブレータ」を用いても同様の不安定な出力を形成させることができ、これらも本発明の範囲に包含される。
【００６９】
さらに、前述した複数の実施例のうち、不確定出力のデジタル回路と、デジタル出力の頻度を補正する回路とを部分的に組み合わせたものも、乱数生成回路として使用可能であり、本発明の範囲に包含される。
【００７０】
また、本発明の乱数生成回路によって作られたデジタル乱数は、そのまま使用することもできるが、フィードバックシフトレジスタの種として用いることにより、新たな乱数を生成することもできる。
【００７１】
【発明の効果】
以上詳述したように、本発明によれば、無安定マルチバイブレータにおいて、その出力を不安定とする素子を導入することにより、乱数生成回路を少ない論理ゲート数で構成できるので、小規模な回路で済む。
【００７２】
また同時に、「０」と「１」の頻度を補正する一様化回路も、比較的小規模な論理回路で構成可能である。
【００７３】
そして、乱数の元になる現象は、無安定マルチバイブレータ１０Ａを構成する素子の物理現象に基づくものであるので、同一の入力に対して、不確定の出力が得られるため、乱数列に周期性が出ず、乱数を推定可能な疑似乱数とは異なる質の高い乱数を得ることができる。
【００７４】
すなわち、本発明によれば、真性度が高い乱数をコンパクト且つ低価格で実現できるようになり、例えばＩＣカードなどに応用してセキュリティの確実な安価なカードシステムを実現できることができる点で産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の乱数生成回路の要部構成を表すブロック図である。
【図２】通常「無安定マルチバイブレータ」と呼ばれるデジタル回路を表す模式図である。
【図３】本発明の乱数発生回路において用いるマルチバイブレータの要部構造を表す模式図である。
【図４】ＭＯＳトランジスタ１４の要部構造を例示する概念図である。
【図５】トランジスタのチャネル抵抗が時間的に揺らいでいる状態を表す模式図である。
【図６】本発明における無安定マルチバイブレータから得られる出力信号を例示する概念図である。
【図７】本発明における一様化回路の動作を説明するための概念図である。
【図８】一様化回路のもうひとつの具体例を表す模式図である。
【図９】一様化回路のもうひとつの具体例を表す模式図である。
【図１０】本発明の具体例の乱数生成回路の要部構成を表す模式図である。
【図１１】フォトダイオードを用いたマルチバイブレータを表す模式図である。
【符号の説明】
１０ 不確定出力回路
１０Ａ 無安定マルチバイブレータ
１０Ｂ カウンタ
１１、１２ ＮＡＮＤ回路
１４ トランジスタ
１２Ｃ チャネル
１２Ｇ ゲート絶縁膜
２０ 一様化回路
２０Ａ ＸＯＲ回路
２０Ｂ フリップフロツプ
２０Ｃ ＦＳＲ
２０Ｄ デジタルカウンタ
２０Ｅ フィードバック回路
Ｔ トラップ
２１ フォトダイオード
２２ 発光素子

Claims (10)

1. 不確定なデジタル信号列を生成する不確定出力回路を備え、
   前記不確定出力回路は、「０」レベルと「１」レベルとを交互に出力し、前記「０」レベルと前記「１」レベルをそれぞれ保持する時間を決定するＭＯＳトランジスタのチャネル抵抗が時間とともに変動することにより、前記「０」レベルと前記「１」レベルを保持する時間のいずれかが変動するマルチバイブレータを有し、
   前記ＭＯＳトランジスタは、複数の電子トラップが形成されたゲート絶縁膜を有し、チャネルを通過する電子が前記ゲート絶縁膜をトンネルして前記トラップに捕獲され、また前記トラップに捕獲された電子がチャネルにトンネルできるものとして構成されていることを特徴とする乱数生成回路。
2. 前記ゲート絶縁膜は、シリコンのナノクリスタルを分散させたシリコン酸化膜からなることを特徴とする請求項１記載の乱数生成回路。
3. 前記ゲート絶縁膜は、窒化酸化シリコンからなることを特徴とする請求項１記載の乱数生成回路。
4. 前記ゲート絶縁膜は、膜の内部に欠陥及び不純物の少なくともいずれかが層状に導入されてなることを特徴とする請求項１記載の乱数生成回路。
5. 不確定なデジタル信号列を生成する不確定出力回路を備え、
   前記不確定出力回路は、「０」レベルと「１」レベルとを交互に出力し、前記「０」レベルと前記「１」レベルをそれぞれ保持する時間を決定するフォトダイオードの抵抗が時間とともに変動することにより、前記「０」レベルと前記「１」レベルを保持する時間のいずれかが変動するマルチバイブレータを有し、
   前記フォトダイオードは、サブマイクロメータサイズのゲートを有するＭＯＳＦＥＴのドレインに高電圧を加えてホットエレクトロンを生じさせそれが緩和する過程で生ずる発光に応答して前記抵抗を変化させることを特徴とする乱数生成回路。
6. 前記不確定出力回路は、
   前記マルチバイブレータから出力される前記「０」レベルと前記「１」レベルとの信号列を一定の周期で読み取るカウンタをさらに有することを特徴とする請求項１〜５のいずれか１つに記載の乱数生成回路。
7. 前記カウンタが読み取る前記一定の周期は、前記マルチバイブレータから出力される前記「０」レベルと前記「１」レベルとの信号列における平均的な遷移の周期よりも十分に長いことを特徴とする請求項６記載の乱数生成回路。
8. 前記不確定出力回路から出力される前記不確定なデジタル信号列における「０」と「１」の出現頻度をカウントするカウント回路と、
   前記カウント回路によりカウントした前記出現頻度に基づいたフィードバック信号を前記マルチバイブレータの前記回路要素に与えるフィードバック回路と、
   をさらに備えたことを特徴とする請求項１〜７のいずれか１つに記載の乱数生成回路。
9. 前記不確定出力回路から出力された前記不確定なデジタル信号列に含まれる複数のデジタル信号の排他的論理和を演算しその演算結果を乱数として出力する論理演算回路をさらに備えたことを特徴とする請求項１〜８のいずれか１つに記載の乱数生成回路。
10. 「０」と「１」との出現頻度が１：１であるデジタル信号列と、前記不確定出力回路から出力される前記不確定なデジタル信号列と、の排他的論理和を演算しその演算結果をデジタル乱数列として出力する論理演算回路をさらに備えたことを特徴とする請求項１〜８のいずれか１つに記載の乱数生成回路。

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