JP3697827B2 - フラット・パネル形センサ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、食品やプリント基板等の非破壊検査装置、医用Ｘ線撮像装置等に用いられる２次元Ｘ線センサアレイ、あるいは文書、画像等の読み取り装置（イメージスキャナ）等に用いられる２次元光センサアレイなど、１枚の基板上にデータ線とゲート線がマトリクス状に配置されたフラット・パネル形センサに関する。
【０００２】
【従来の技術】
近年のマルチメディアブームやデジタル指向に対応して画像撮像の分野でフィルムレス化が進行している。民生機器の分野でのデジタルカメラとデジタルビデオカメラの出現や医用分野でのフラット・パネル形Ｘ線センサの研究興隆がその現れである。民生機器の分野での、この傾向のキーデバイスはコンパクト性も重要であることから、現在、ＣＣＤ面センサが一般に広く用いられている。
【０００３】
一方、Ｘ線の場合、光と異なりレンズ系で縮小できないことや、感度重視の観点から直接Ｘ線を胸部サイズ程度のフラット・パネルで電気信号に変換する方式が研究の主流になっている。
【０００４】
この方式はさらに間接変換（この場合、蛍光体層によりＸ線を光に変え、その強度分布を２次元光センサアレイにより電気信号に変換する）と直接変換に分類されるが、キーデバイスはいずれも面状に配置された、各蓄積容量から蓄積電荷を時系列で読み出すためのＴＦＴマトリクス素子である。
【０００５】
そのＴＦＴマトリクス素子の従来の構成例を図１に示す。
この図１において、各画素に１個づつ配置されているＴＦＴ素子Ｄ11・・Ｄ77,・・・は、ドレイン、ゲート及びソースの３端子を持つ構造であり、列配列上の各ドレイン端子Ｄd は同一のデータ線Ｓに結線されている。一方、行配列上の各ゲート端子Ｄg は同一のゲート線Ｇに結線される。ゲート制御回路３からは順次１行分の画素アレイを選択するためのゲート信号が該当するゲート線Ｇに送り出される。例えば最上段行（１行目）の選択から始まり、最下段行（７行目）の選択まで順次ゲート信号が該当ゲート線Ｇに送り出される。各データ線ＳにはチャージセンシティブアンプＡ・・Ａが繋がっており、１行分の各画素の蓄積電荷信号を同時に収集する。これらは信号処理回路２にて時分割処理されて蓄積電荷データとして転送蓄積される。
【０００６】
なお、図１に示すパネル構造においては、データ線Ｓはパネル全域に及ぶ１列分の画素群に連結されており、ゲート線Ｇも同様にパネル全域に及ぶ１行分画素群に連結されている。
【０００７】
【発明が解決しようとする課題】
ところで、図１に示したＴＦＴマトリクス素子では、蓄積電荷信号の読み出しノイズが存在する。例えば下記の文献(1) には、蓄積電荷の集積信号に載ってくるノイズの主因子としてデータライン容量（＝ゲート・ドレイン間容量 (Ｃgd) ×Ｎc(行数) ）に比例するアンプノイズが挙げられている。
【０００８】
文献 (1) Jpn.J.Appl.Phys.Vol.32(1993)pp.198-204 Fujieda et.al
High Sensitivity Readout of 2D a-Si Image Sensors
このようなデータライン容量に起因するアンプノイズは、パネルの画素数が多くなればなるほど増大するため、胸部サイズ程度の大面積のフラット・パネル形センサを構築する場合、そのアンプノイズを低減することが重大なポイントとなる。
【０００９】
また、この種のＴＦＴマトリクス素子では、ゲート線に接続されているＴＦＴ素子の個数が多くなるほど、ゲート信号が各ＴＦＴ素子に到達するまでの遅延と波形歪みが大きくなり、蓄積電荷信号の質が悪くなるという問題もある。
【００１０】
それらの改善策の一つとして、特開平７−２７４０６８号公報には、パネル全体を４分割し、この４つの分割パネルを高精度に嵌合する構造とし、その４つの分割パネルの嵌合面でない側にゲート制御回路と信号処理回路（チャージセンシティブアンプ群を含む）を実装することで、各分割パネルが受け持つデータライン容量を半減させてノイズの低減化をはかるとともに、各分割パネルが受け持つＴＦＴ素子の個数を半減させてゲート信号の遅延と波形歪みを軽減する技術が提案されている。
【００１１】
しかしながら、その提案の技術によれば、物理的に分割されたパネルを製作することになり、分割個数分だけ製作工程が多くなるという欠点がある。また、嵌合部分の機械加工精度の問題や、嵌合実装後の各分割パネル間の微妙な伸縮による影響（アーチファクト）等は、この種のフラット・パネル形センサにおいて要望される画質の高さ、特に医用画像の場合は厳密な画質が要求されることを考えると、大きな問題となり得る。
【００１２】
本発明はそのような実情に鑑みてなされたもので、信号読み出しノイズや画素ＴＦＴ素子へのゲート信号の遅延等が軽減された、高性能のフラット・パネル形センサを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため、第１の発明（請求項１の発明に対応）は、２次元画素配列を形成すべく複数のセンサが絶縁性基板にマトリクス状に配列され、そのセンサが配列された基板上に当該センサの各画素信号を読み出すためのデータ線とゲート線がマトリクス状に配置されているとともに、そのデータ線及びゲート線にそれぞれチャージセンシティブアンプ及びゲート制御回路が接続されてなるフラット・パネル形センサにおいて、図２に例示するように、画素の行（または列）ごとに配置されるデータ線がパネル１上で、２分割（Ｓａ１・・Ｓａ７とＳｂ１・・Ｓｂ７に分割）され、これに対応してチャージセンシティブアンプＡａ１・・Ａａ７とＡｂ１・・Ａｂ７が、パネル１を挟んだ両側に配置されているとともに、データ線の分割境界が凹凸状になっていることを特徴としており、このような構造を採用することで、１本のデータ線が受け持つ画素行数（または列数）が、従来（図１の構造）に対して略半分となり、各データ線におけるデータライン容量が半減する。
【００１４】
また、第２の発明（請求項２の発明に対応）は、同じくデータ線とゲート線がマトリクス状に配置されるフラット・パネル形センサにおいて、図８に例示するように、画素の行または列ごとに配置されるゲート線がパネル１上で２分割（Ｇａ１・・Ｇａ７とＧｂ１・・Ｇｂ７に分割）され、これに対応してゲート制御回路３ａと３ｂが、パネル１を挟んだ両側に配置されているとともに、ゲート線の分割境界が凹凸状になっていることを特徴としており、このような構造を採用することで、ゲート制御回路から最遠方のＴＦＴ素子までの距離が従来（図１の構造）に対して略半分となり、ゲート制御回路から送り出されるゲート信号が画素ＴＦＴ素子に到達するまでの遅延と波形歪みが軽減される。
【００１５】
そして、第３の発明（請求項３の発明に対応）は、上記した２つの発明の技術思想を組み合わせたもので、図９に例示するように、画素の列または行ごとに配置されるデータ線と、画素の行または列ごとに配置されるゲート線が、それぞれパネル上で２分割され、これに対応してチャージセンシティブアンプＡａ１・・Ａａ７とＡｂ１・・Ａｂ７がパネル１を挟んだ両側に配置され、ゲート制御回路３ａと３ｂがパネル１を挟んだ両側に、上記アンプの配置と直交して配置されているとともに、データ線及びゲート線の分割境界がそれぞれ凹凸状になっていることによって特徴づけられる。
【００１６】
ここで、本発明のフラット・パネル形センサにおいて、２次元画素配列が奇数列・行である場合、図３に例示するように、データ線・ゲート線の各分割境界を、図３に示すような凹凸状としておけば、分割境界を挟んだ両側の画素配置がほぼ対称となり、データ処理の際の校正の精度を高めることができる。
【００１７】
また、本発明のフラット・パネル形センサにおいて、データ線を分割する場合、図７に例示するように、パネルを挟んだ両側に配置した２組のチャージセンシティブアンプ群Ａa1・・Ａa7とＡb1・・Ａb7からの画素信号を、共通の信号処理回路で処理するように構成するとともに、その一方のアンプ群Ａa1・・Ａa7の信号処理回路への接続と、他方のアンプ群Ａb1・・Ａb7の信号処理回路への接続を選択的に切り換える手段４を設けるといった構成を採用してもよい。
【００１８】
【発明の実施の形態】
図２は第１の発明の実施の形態の構造を示す図である。
この図２に示すフラット・パネル形センサ１は、間接変換タイプのＸセンサで２次元画素配列を形成すべく光センサ（図示せず）がマトリクス状に配列されており、その各画素Ｐ11・・・ Ｐ17,・・・, Ｐ71・・・ Ｐ77,・・・に対応して、ＴＦＴ素子（ＦＥＴ）Ｄ11・・・ Ｄ17,・・・, Ｄ71・・・ Ｄ77,・・・がマトリクス状に配列されている。
【００１９】
その各ＴＦＴ素子Ｄ11・・・ Ｄ77,・・・のうち、行配列上の各ゲート端子Ｄg は同一のゲート線Ｇ1・・・Ｇ6 またはＧ7 に結線される。この各ゲート線Ｇ1・・・Ｇ7 はパネル１の側部に配置したゲート制御回路３に接続されている。
【００２０】
ゲート制御回路３は、１行分の画素アレイを選択するためのゲート信号を、該当のゲート線Ｇ1・・・Ｇ6 またはＧ7 に順次に送り出すように構成されている。
一方、各ＴＦＴ素子Ｄ11・・・ Ｄ77の各ドレイン端子Ｄd はデータ線に結線されるが、この実施の形態ではデータ線をパネル上で分割したところに特徴がある。
【００２１】
すなわち、この実施の形態においては、図２に示すように、データ線群を画素配列の４行目と５行目との間で分割し、その１行目から４行目に位置するＴＦＴ素子Ｄ11・・・ Ｄ47については、各ドレイン端子Ｄd を、１行配列ごとに同一のデータ線Ｓa1・・・ Ｓa6またはＳa7に結線しており、また、５行目から７行目に位置するＴＦＴ素子Ｄ51・・・ Ｄ77については、各ドレイン端子Ｄd を、１行配列ごとに同一のデータ線Ｓb1・・・ Ｓb6またはＳb7に結線している。
【００２２】
そして、以上のようにして分割したデータ線のうち、１行目から４行目に位置するＴＦＴ素子Ｄ11・・・ Ｄ47に結線されたデータ線Ｓa1・・・ Ｓa7を、パネル１の図中上側に配置した信号処理回路２ａに接続し、５行目から７行目に位置するＴＦＴ素子Ｄ51・・・ Ｄ77に結線されたデータ線Ｓb1・・・ Ｓb7を、パネル１の図中下側に配置した信号処理回路２ｂに接続している。
【００２３】
以上の構造の実施の形態によれば、１本のデータ線が受け持つ画素行数（または列数）が従来（図１の構造）に対して略半分となり、各データ線におけるデータライン容量が半減する結果、ノイズの低減化を実現できる。
【００２４】
ここで、図２に示すようなデータの分割では、各データ線が受け持つ行数が上半分（４行）と下半分（３行）で異なってしまい、校正を適切に行っても画像の上半分面と下半分面との間に食い違いが残る可能性がある。
【００２５】
これを緩和する方法を、以下、図３〜図６を参照しつつ説明する。
図３に示す例においては、上記した問題を緩和するため、画素配列の３行目から４行目の間での分断と、４行目から５行目の間での分断を各データ線について交互に繰り返して、データ線の分割境界を凹凸状にするといった構成を採用している。
【００２６】
この例の場合、ゲート信号回路からの行選択用のゲート信号はパネル中心線上に位置する画素群（４行目の画素群Ｐ41〜Ｐ47）を選択するため、撮影時におけるゲート信号の送り出しは、図４の送出シーケンスに示すように、まずｔo 時にパネル中心線上の画素に対してゲート信号を出し、次いでその上及び下の行を選択する２つのゲート信号をｔ1 時に同時に出す。以下順次に上方向及び下方向へ行選択を同じタイミングｔ2 ・・・・で進めてゆく。従って、この例では、最初のデータ収集時において、４行目に並ぶ画素のうち奇数列に並ぶ画素Ｐ41，Ｐ43，Ｐ45，Ｐ47は上側の信号処理回路２ａで、偶数列に並ぶ画素Ｐ42，Ｐ44，Ｐ46は下側の信号処理回路２ｂにおいてそれぞれデータ収集処理が行われる。
【００２７】
ここで、この種のデータ収集において信号処理回路が異なると得られるデータは、ゲインや直線性の面で微妙な食い違いが生じる可能性があることから、図３及び図４に示した例において、パネルの中心線上に並ぶ画素のデータの校正を行っておけば、より質の高い画像を得ることができる。
【００２８】
そのデータ処理方法を図５及び図６を参照しつつ説明する。
図５において、「×」印はパネルの中心線上に並ぶ奇数列の画素Ｐ41，Ｐ43，Ｐ45，Ｐ47の実測値で、「○」印は偶数列の画素Ｐ42，Ｐ44，Ｐ46の実測値であある。この図５に示す曲線において、その「×」印画素データを補間して得られた「△」印値が「○」印実測値と一致し、逆に「○」印画素データを補間して得られた「＋」印値が「×」印実測値と一致するような処理、つまり図５に示す２つの曲線が一致するような処理を行えば、奇数列と偶数列との間の画素データにおけるゲインや直線性の食い違いを校正できる。
【００２９】
その具体的な手法の一例を説明する。
図６に示すように、画素Ｐ41，Ｐ43の各実測値をそれぞれｄa1，ｄa3とし、画素Ｐ42，Ｐ44の各実測値をそれぞれｄb2，ｄb4とすれば、例えば画素Ｐ42の画素データｄb2′及び画素Ｐ43の画素データｄa3′は、それぞれ、
ｄb2′＝（２ｄb2＋ｄa1＋ｄa3）／４
ｄa3′＝（２ｄa3＋ｄb2＋ｄb4）／４
の各式で求めることができる。
【００３０】
図７は、図３に示した実施の形態の変形例を示す図である。
この図７に示す例では、パネルを挟んだ両側に配置した２組のチャージセンシティブアンプ群うち、一方のチャージセンシティブアンプ群Ａa1・・Ａa7の出力ケーブルを、他方のチャージセンシティブアンプ群Ａb1・・Ａb7のところまで引き回し、その２組のアンプ群Ａa1・・Ａa7とＡb1・・Ａb7を、切り換え回路４を介して共通の信号処理回路に選択的に接続するように構成したところに特徴がある。
【００３１】
なお、この例におけるゲート信号の送り出しは、図７に示すように、ｔo 時にパネル中心線上の画素に対してゲート信号を出し、ｔ1 以降については、ｔ1,ｔ1'，ｔ2,ｔ2'，・・・・時に、上半分と下半分に対して交互にゲート信号を出すというようなシーケンスを採用する。
【００３２】
次に、本発明のフラット・パネル形センサにおいて、ゲート線を分割する場合の実施の形態を、以下、図８を参照しつつ説明する。
この図８の例では、ゲート線群を画素配列の４列目と５列目との間で分割し、その１列目から４列目に位置するＴＦＴ素子Ｄ11・・・ Ｄ14, ・・・・, Ｄ71・・・ Ｄ74については、各ゲート端子Ｄg を、１列配列ごとに同一のゲート線Ｇa1・・・ Ｇa6またはＧa7に結線しており、また、５列目から７列目に位置するＴＦＴ素子Ｄ15・・・ Ｄ17, ・・・・, Ｄ75・・・ Ｄ77については、各ゲート端子Ｄg を、１列配列ごとに同一のゲート線Ｇb1・・・ Ｇb6またはＧb7に結線している。
【００３３】
そして、以上のようにして分割したゲート線のうち、１列目から４列目に位置するＴＦＴ素子Ｄ11・・・ Ｄ14, ・・・・, Ｄ71・・・ Ｄ74に結線されたゲート線Ｇa1・・・ Ｇa7を、パネル１の図中左側に配置したゲート制御回路３ａに接続し、５列目から７列目に位置するＴＦＴ素子Ｄ15・・・ Ｄ17, ・・・・, Ｄ75・・・ Ｄ77に結線されたゲート線Ｇb1・・・ Ｇb7を、パネル１の図中右側に配置したゲート制御回路３ｂに接続している。
【００３４】
このようにゲート線を分割すると、ゲート制御回路３ａ，３ｂから最遠方のＴＦＴ素子までの距離が、従来（図１の構造）に対して略半分となり、ゲート制御回路３ａ，３ｂから送り出されるゲート信号がＴＦＴ素子に到達するまでの遅延と波形歪みが軽減される結果、画素信号の質が向上する。
【００３５】
また、図９は、上記した図３及び図８の構成を組み合わせたもので、画素の列または行ごとに配置されるデータ線と、画素の行または列ごとに配置されるゲート線を、それぞれパネル上で２分割し、これに対応してチャージセンシティブアンプＡａ１・・Ａａ７とＡｂ１・・Ａｂ７をパネル１を挟んだ両側に配置するとともに、ゲート制御回路３ａと３ｂをパネル１を挟んだ両側に、チャージセンシティブアンプＡａ１・・Ａａ７とＡｂ１・・Ａｂ７の配置と直交して配置したところに特徴がある。
【００３６】
ここで、図３、図８及び図９に示した実施の形態では、分割境界の凹凸を１画素単位で繰り返すパターンとしているが、本発明はこれに限られることなく、例えば図１０に示すように、その分割凹凸は２画素以上（図では４画素）に及ぶパターンであってもよい。
【００３７】
また、本発明は、直接変換タイプや間接変換タイプのフラット・パネル形Ｘセンサ、並びにイメージスキャナ等のパネル形光センサ等のほか、最近、民生用途として研究が進められている文書読み取り用密着型センサにも有効に利用することができる。
【００３８】
【発明の効果】
以上説明したように、本発明のフラット・パネル形センサによれば、画素の列または行ごとに配置するデータ線をパネル上で２分割し、これに対応してチャージセンシティブアンプをパネルを挟んだ両側に配置しているので、１本のデータ線が受け持つ画素行数（または列数）が従来のパネルに対して略半分とすることができる。これにより各データにおけるライン容量が半減する結果、ノイズの低減化を実現できる。
【００３９】
また、本発明のフラット・パネル形センサによると、画素の行または列ごとに配置されるゲート線をパネル上で２分割し、これに対応してゲート制御回路をパネルを挟んだ両側に配置しているので、ゲート制御回路から最遠方のＴＦＴ素子までの距離が従来のパネルに対して略半分とすることができる。これにより、ゲート制御回路から送り出されるゲート信号が画素ＴＦＴ素子に到達するまでの遅延と波形歪みが軽減される結果、画素信号の質が向上する。
【００４０】
しかも、本発明によれば、パネルを１枚ものとし、そのパネル上でデータ線・ゲート線を分割して、上記したような効果を達成しているので、パネルを分割構造とした場合の問題、つまりパネル製作工程の増加、嵌合部分の機械加工精度及びアーチファクト等の問題が発生することもない。
【００４１】
ここで、本発明のフラット・パネル形センサにおいて、データ線を分割する場合、パネルを挟んだ両側に配置した２組のチャージセンシティブアンプ群からの画素信号を、同一の信号処理回路で処理するように構成し、その一方のアンプ群の信号処理回路への接続と、他方のアンプ群の信号処理回路への接続を選択的に切り換えるという構成を採用すれば、信号処理回路が受け持つ処理量が従来に比して半分で済み、その分だけコストダウンをはかることができる。
【図面の簡単な説明】
【図１】従来のフラット・パネル形センサの一例を示す図
【図２】第１の発明の実施の形態を示す図
【図３】第１の発明の他の実施の形態を示す図
【図４】図３の実施の形態におけるゲート信号の送出シーケンスを示す図
【図５】図３の実施の形態に用いるデータ校正法の説明図
【図６】同じくデータ校正法の説明図
【図７】第１の発明の更に別の実施の形態を示す図
【図８】第２の発明の実施の形態を示す図
【図９】第３の発明の実施の形態を示す図
【図１０】データ線を凹凸状に分割する場合の一例を示す図
【符号の説明】
１ フラット・パネル形センサ
２ａ，２ｂ 信号処理回路
３ａ，３ｂ ゲート制御回路
４ 切り換え回路
Ｐ11・・・ Ｐ17,・・・Ｐ71,・・・Ｐ77,・・・ 画素
Ｄ11・・・ Ｄ17,・・・Ｄ71,・・・Ｄ77,・・・ ＴＦＴ素子
Ｄd ドレイン端子
Ｄg ゲート端子
Ａa1・・Ａa7，Ａb1・・Ａb7 チャージセンシティブアンプ
Ｓa1・・・ Ｓa7，Ｓb1・・・ Ｓb7 データ線
Ｇa1・・・ Ｇa7，Ｇb1・・・ Ｇb7 ゲート線
【発明の属する技術分野】
本発明は、例えば、食品やプリント基板等の非破壊検査装置、医用Ｘ線撮像装置等に用いられる２次元Ｘ線センサアレイ、あるいは文書、画像等の読み取り装置（イメージスキャナ）等に用いられる２次元光センサアレイなど、１枚の基板上にデータ線とゲート線がマトリクス状に配置されたフラット・パネル形センサに関する。
【０００２】
【従来の技術】
近年のマルチメディアブームやデジタル指向に対応して画像撮像の分野でフィルムレス化が進行している。民生機器の分野でのデジタルカメラとデジタルビデオカメラの出現や医用分野でのフラット・パネル形Ｘ線センサの研究興隆がその現れである。民生機器の分野での、この傾向のキーデバイスはコンパクト性も重要であることから、現在、ＣＣＤ面センサが一般に広く用いられている。
【０００３】
一方、Ｘ線の場合、光と異なりレンズ系で縮小できないことや、感度重視の観点から直接Ｘ線を胸部サイズ程度のフラット・パネルで電気信号に変換する方式が研究の主流になっている。
【０００４】
この方式はさらに間接変換（この場合、蛍光体層によりＸ線を光に変え、その強度分布を２次元光センサアレイにより電気信号に変換する）と直接変換に分類されるが、キーデバイスはいずれも面状に配置された、各蓄積容量から蓄積電荷を時系列で読み出すためのＴＦＴマトリクス素子である。
【０００５】
そのＴＦＴマトリクス素子の従来の構成例を図１に示す。
この図１において、各画素に１個づつ配置されているＴＦＴ素子Ｄ11・・Ｄ77,・・・は、ドレイン、ゲート及びソースの３端子を持つ構造であり、列配列上の各ドレイン端子Ｄd は同一のデータ線Ｓに結線されている。一方、行配列上の各ゲート端子Ｄg は同一のゲート線Ｇに結線される。ゲート制御回路３からは順次１行分の画素アレイを選択するためのゲート信号が該当するゲート線Ｇに送り出される。例えば最上段行（１行目）の選択から始まり、最下段行（７行目）の選択まで順次ゲート信号が該当ゲート線Ｇに送り出される。各データ線ＳにはチャージセンシティブアンプＡ・・Ａが繋がっており、１行分の各画素の蓄積電荷信号を同時に収集する。これらは信号処理回路２にて時分割処理されて蓄積電荷データとして転送蓄積される。
【０００６】
なお、図１に示すパネル構造においては、データ線Ｓはパネル全域に及ぶ１列分の画素群に連結されており、ゲート線Ｇも同様にパネル全域に及ぶ１行分画素群に連結されている。
【０００７】
【発明が解決しようとする課題】
ところで、図１に示したＴＦＴマトリクス素子では、蓄積電荷信号の読み出しノイズが存在する。例えば下記の文献(1) には、蓄積電荷の集積信号に載ってくるノイズの主因子としてデータライン容量（＝ゲート・ドレイン間容量 (Ｃgd) ×Ｎc(行数) ）に比例するアンプノイズが挙げられている。
【０００８】
文献 (1) Jpn.J.Appl.Phys.Vol.32(1993)pp.198-204 Fujieda et.al
High Sensitivity Readout of 2D a-Si Image Sensors
このようなデータライン容量に起因するアンプノイズは、パネルの画素数が多くなればなるほど増大するため、胸部サイズ程度の大面積のフラット・パネル形センサを構築する場合、そのアンプノイズを低減することが重大なポイントとなる。
【０００９】
また、この種のＴＦＴマトリクス素子では、ゲート線に接続されているＴＦＴ素子の個数が多くなるほど、ゲート信号が各ＴＦＴ素子に到達するまでの遅延と波形歪みが大きくなり、蓄積電荷信号の質が悪くなるという問題もある。
【００１０】
それらの改善策の一つとして、特開平７−２７４０６８号公報には、パネル全体を４分割し、この４つの分割パネルを高精度に嵌合する構造とし、その４つの分割パネルの嵌合面でない側にゲート制御回路と信号処理回路（チャージセンシティブアンプ群を含む）を実装することで、各分割パネルが受け持つデータライン容量を半減させてノイズの低減化をはかるとともに、各分割パネルが受け持つＴＦＴ素子の個数を半減させてゲート信号の遅延と波形歪みを軽減する技術が提案されている。
【００１１】
しかしながら、その提案の技術によれば、物理的に分割されたパネルを製作することになり、分割個数分だけ製作工程が多くなるという欠点がある。また、嵌合部分の機械加工精度の問題や、嵌合実装後の各分割パネル間の微妙な伸縮による影響（アーチファクト）等は、この種のフラット・パネル形センサにおいて要望される画質の高さ、特に医用画像の場合は厳密な画質が要求されることを考えると、大きな問題となり得る。
【００１２】
本発明はそのような実情に鑑みてなされたもので、信号読み出しノイズや画素ＴＦＴ素子へのゲート信号の遅延等が軽減された、高性能のフラット・パネル形センサを提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記の目的を達成するため、第１の発明（請求項１の発明に対応）は、２次元画素配列を形成すべく複数のセンサが絶縁性基板にマトリクス状に配列され、そのセンサが配列された基板上に当該センサの各画素信号を読み出すためのデータ線とゲート線がマトリクス状に配置されているとともに、そのデータ線及びゲート線にそれぞれチャージセンシティブアンプ及びゲート制御回路が接続されてなるフラット・パネル形センサにおいて、図２に例示するように、画素の行（または列）ごとに配置されるデータ線がパネル１上で、２分割（Ｓａ１・・Ｓａ７とＳｂ１・・Ｓｂ７に分割）され、これに対応してチャージセンシティブアンプＡａ１・・Ａａ７とＡｂ１・・Ａｂ７が、パネル１を挟んだ両側に配置されているとともに、データ線の分割境界が凹凸状になっていることを特徴としており、このような構造を採用することで、１本のデータ線が受け持つ画素行数（または列数）が、従来（図１の構造）に対して略半分となり、各データ線におけるデータライン容量が半減する。
【００１４】
また、第２の発明（請求項２の発明に対応）は、同じくデータ線とゲート線がマトリクス状に配置されるフラット・パネル形センサにおいて、図８に例示するように、画素の行または列ごとに配置されるゲート線がパネル１上で２分割（Ｇａ１・・Ｇａ７とＧｂ１・・Ｇｂ７に分割）され、これに対応してゲート制御回路３ａと３ｂが、パネル１を挟んだ両側に配置されているとともに、ゲート線の分割境界が凹凸状になっていることを特徴としており、このような構造を採用することで、ゲート制御回路から最遠方のＴＦＴ素子までの距離が従来（図１の構造）に対して略半分となり、ゲート制御回路から送り出されるゲート信号が画素ＴＦＴ素子に到達するまでの遅延と波形歪みが軽減される。
【００１５】
そして、第３の発明（請求項３の発明に対応）は、上記した２つの発明の技術思想を組み合わせたもので、図９に例示するように、画素の列または行ごとに配置されるデータ線と、画素の行または列ごとに配置されるゲート線が、それぞれパネル上で２分割され、これに対応してチャージセンシティブアンプＡａ１・・Ａａ７とＡｂ１・・Ａｂ７がパネル１を挟んだ両側に配置され、ゲート制御回路３ａと３ｂがパネル１を挟んだ両側に、上記アンプの配置と直交して配置されているとともに、データ線及びゲート線の分割境界がそれぞれ凹凸状になっていることによって特徴づけられる。
【００１６】
ここで、本発明のフラット・パネル形センサにおいて、２次元画素配列が奇数列・行である場合、図３に例示するように、データ線・ゲート線の各分割境界を、図３に示すような凹凸状としておけば、分割境界を挟んだ両側の画素配置がほぼ対称となり、データ処理の際の校正の精度を高めることができる。
【００１７】
また、本発明のフラット・パネル形センサにおいて、データ線を分割する場合、図７に例示するように、パネルを挟んだ両側に配置した２組のチャージセンシティブアンプ群Ａa1・・Ａa7とＡb1・・Ａb7からの画素信号を、共通の信号処理回路で処理するように構成するとともに、その一方のアンプ群Ａa1・・Ａa7の信号処理回路への接続と、他方のアンプ群Ａb1・・Ａb7の信号処理回路への接続を選択的に切り換える手段４を設けるといった構成を採用してもよい。
【００１８】
【発明の実施の形態】
図２は第１の発明の実施の形態の構造を示す図である。
この図２に示すフラット・パネル形センサ１は、間接変換タイプのＸセンサで２次元画素配列を形成すべく光センサ（図示せず）がマトリクス状に配列されており、その各画素Ｐ11・・・ Ｐ17,・・・, Ｐ71・・・ Ｐ77,・・・に対応して、ＴＦＴ素子（ＦＥＴ）Ｄ11・・・ Ｄ17,・・・, Ｄ71・・・ Ｄ77,・・・がマトリクス状に配列されている。
【００１９】
その各ＴＦＴ素子Ｄ11・・・ Ｄ77,・・・のうち、行配列上の各ゲート端子Ｄg は同一のゲート線Ｇ1・・・Ｇ6 またはＧ7 に結線される。この各ゲート線Ｇ1・・・Ｇ7 はパネル１の側部に配置したゲート制御回路３に接続されている。
【００２０】
ゲート制御回路３は、１行分の画素アレイを選択するためのゲート信号を、該当のゲート線Ｇ1・・・Ｇ6 またはＧ7 に順次に送り出すように構成されている。
一方、各ＴＦＴ素子Ｄ11・・・ Ｄ77の各ドレイン端子Ｄd はデータ線に結線されるが、この実施の形態ではデータ線をパネル上で分割したところに特徴がある。
【００２１】
すなわち、この実施の形態においては、図２に示すように、データ線群を画素配列の４行目と５行目との間で分割し、その１行目から４行目に位置するＴＦＴ素子Ｄ11・・・ Ｄ47については、各ドレイン端子Ｄd を、１行配列ごとに同一のデータ線Ｓa1・・・ Ｓa6またはＳa7に結線しており、また、５行目から７行目に位置するＴＦＴ素子Ｄ51・・・ Ｄ77については、各ドレイン端子Ｄd を、１行配列ごとに同一のデータ線Ｓb1・・・ Ｓb6またはＳb7に結線している。
【００２２】
そして、以上のようにして分割したデータ線のうち、１行目から４行目に位置するＴＦＴ素子Ｄ11・・・ Ｄ47に結線されたデータ線Ｓa1・・・ Ｓa7を、パネル１の図中上側に配置した信号処理回路２ａに接続し、５行目から７行目に位置するＴＦＴ素子Ｄ51・・・ Ｄ77に結線されたデータ線Ｓb1・・・ Ｓb7を、パネル１の図中下側に配置した信号処理回路２ｂに接続している。
【００２３】
以上の構造の実施の形態によれば、１本のデータ線が受け持つ画素行数（または列数）が従来（図１の構造）に対して略半分となり、各データ線におけるデータライン容量が半減する結果、ノイズの低減化を実現できる。
【００２４】
ここで、図２に示すようなデータの分割では、各データ線が受け持つ行数が上半分（４行）と下半分（３行）で異なってしまい、校正を適切に行っても画像の上半分面と下半分面との間に食い違いが残る可能性がある。
【００２５】
これを緩和する方法を、以下、図３〜図６を参照しつつ説明する。
図３に示す例においては、上記した問題を緩和するため、画素配列の３行目から４行目の間での分断と、４行目から５行目の間での分断を各データ線について交互に繰り返して、データ線の分割境界を凹凸状にするといった構成を採用している。
【００２６】
この例の場合、ゲート信号回路からの行選択用のゲート信号はパネル中心線上に位置する画素群（４行目の画素群Ｐ41〜Ｐ47）を選択するため、撮影時におけるゲート信号の送り出しは、図４の送出シーケンスに示すように、まずｔo 時にパネル中心線上の画素に対してゲート信号を出し、次いでその上及び下の行を選択する２つのゲート信号をｔ1 時に同時に出す。以下順次に上方向及び下方向へ行選択を同じタイミングｔ2 ・・・・で進めてゆく。従って、この例では、最初のデータ収集時において、４行目に並ぶ画素のうち奇数列に並ぶ画素Ｐ41，Ｐ43，Ｐ45，Ｐ47は上側の信号処理回路２ａで、偶数列に並ぶ画素Ｐ42，Ｐ44，Ｐ46は下側の信号処理回路２ｂにおいてそれぞれデータ収集処理が行われる。
【００２７】
ここで、この種のデータ収集において信号処理回路が異なると得られるデータは、ゲインや直線性の面で微妙な食い違いが生じる可能性があることから、図３及び図４に示した例において、パネルの中心線上に並ぶ画素のデータの校正を行っておけば、より質の高い画像を得ることができる。
【００２８】
そのデータ処理方法を図５及び図６を参照しつつ説明する。
図５において、「×」印はパネルの中心線上に並ぶ奇数列の画素Ｐ41，Ｐ43，Ｐ45，Ｐ47の実測値で、「○」印は偶数列の画素Ｐ42，Ｐ44，Ｐ46の実測値であある。この図５に示す曲線において、その「×」印画素データを補間して得られた「△」印値が「○」印実測値と一致し、逆に「○」印画素データを補間して得られた「＋」印値が「×」印実測値と一致するような処理、つまり図５に示す２つの曲線が一致するような処理を行えば、奇数列と偶数列との間の画素データにおけるゲインや直線性の食い違いを校正できる。
【００２９】
その具体的な手法の一例を説明する。
図６に示すように、画素Ｐ41，Ｐ43の各実測値をそれぞれｄa1，ｄa3とし、画素Ｐ42，Ｐ44の各実測値をそれぞれｄb2，ｄb4とすれば、例えば画素Ｐ42の画素データｄb2′及び画素Ｐ43の画素データｄa3′は、それぞれ、
ｄb2′＝（２ｄb2＋ｄa1＋ｄa3）／４
ｄa3′＝（２ｄa3＋ｄb2＋ｄb4）／４
の各式で求めることができる。
【００３０】
図７は、図３に示した実施の形態の変形例を示す図である。
この図７に示す例では、パネルを挟んだ両側に配置した２組のチャージセンシティブアンプ群うち、一方のチャージセンシティブアンプ群Ａa1・・Ａa7の出力ケーブルを、他方のチャージセンシティブアンプ群Ａb1・・Ａb7のところまで引き回し、その２組のアンプ群Ａa1・・Ａa7とＡb1・・Ａb7を、切り換え回路４を介して共通の信号処理回路に選択的に接続するように構成したところに特徴がある。
【００３１】
なお、この例におけるゲート信号の送り出しは、図７に示すように、ｔo 時にパネル中心線上の画素に対してゲート信号を出し、ｔ1 以降については、ｔ1,ｔ1'，ｔ2,ｔ2'，・・・・時に、上半分と下半分に対して交互にゲート信号を出すというようなシーケンスを採用する。
【００３２】
次に、本発明のフラット・パネル形センサにおいて、ゲート線を分割する場合の実施の形態を、以下、図８を参照しつつ説明する。
この図８の例では、ゲート線群を画素配列の４列目と５列目との間で分割し、その１列目から４列目に位置するＴＦＴ素子Ｄ11・・・ Ｄ14, ・・・・, Ｄ71・・・ Ｄ74については、各ゲート端子Ｄg を、１列配列ごとに同一のゲート線Ｇa1・・・ Ｇa6またはＧa7に結線しており、また、５列目から７列目に位置するＴＦＴ素子Ｄ15・・・ Ｄ17, ・・・・, Ｄ75・・・ Ｄ77については、各ゲート端子Ｄg を、１列配列ごとに同一のゲート線Ｇb1・・・ Ｇb6またはＧb7に結線している。
【００３３】
そして、以上のようにして分割したゲート線のうち、１列目から４列目に位置するＴＦＴ素子Ｄ11・・・ Ｄ14, ・・・・, Ｄ71・・・ Ｄ74に結線されたゲート線Ｇa1・・・ Ｇa7を、パネル１の図中左側に配置したゲート制御回路３ａに接続し、５列目から７列目に位置するＴＦＴ素子Ｄ15・・・ Ｄ17, ・・・・, Ｄ75・・・ Ｄ77に結線されたゲート線Ｇb1・・・ Ｇb7を、パネル１の図中右側に配置したゲート制御回路３ｂに接続している。
【００３４】
このようにゲート線を分割すると、ゲート制御回路３ａ，３ｂから最遠方のＴＦＴ素子までの距離が、従来（図１の構造）に対して略半分となり、ゲート制御回路３ａ，３ｂから送り出されるゲート信号がＴＦＴ素子に到達するまでの遅延と波形歪みが軽減される結果、画素信号の質が向上する。
【００３５】
また、図９は、上記した図３及び図８の構成を組み合わせたもので、画素の列または行ごとに配置されるデータ線と、画素の行または列ごとに配置されるゲート線を、それぞれパネル上で２分割し、これに対応してチャージセンシティブアンプＡａ１・・Ａａ７とＡｂ１・・Ａｂ７をパネル１を挟んだ両側に配置するとともに、ゲート制御回路３ａと３ｂをパネル１を挟んだ両側に、チャージセンシティブアンプＡａ１・・Ａａ７とＡｂ１・・Ａｂ７の配置と直交して配置したところに特徴がある。
【００３６】
ここで、図３、図８及び図９に示した実施の形態では、分割境界の凹凸を１画素単位で繰り返すパターンとしているが、本発明はこれに限られることなく、例えば図１０に示すように、その分割凹凸は２画素以上（図では４画素）に及ぶパターンであってもよい。
【００３７】
また、本発明は、直接変換タイプや間接変換タイプのフラット・パネル形Ｘセンサ、並びにイメージスキャナ等のパネル形光センサ等のほか、最近、民生用途として研究が進められている文書読み取り用密着型センサにも有効に利用することができる。
【００３８】
【発明の効果】
以上説明したように、本発明のフラット・パネル形センサによれば、画素の列または行ごとに配置するデータ線をパネル上で２分割し、これに対応してチャージセンシティブアンプをパネルを挟んだ両側に配置しているので、１本のデータ線が受け持つ画素行数（または列数）が従来のパネルに対して略半分とすることができる。これにより各データにおけるライン容量が半減する結果、ノイズの低減化を実現できる。
【００３９】
また、本発明のフラット・パネル形センサによると、画素の行または列ごとに配置されるゲート線をパネル上で２分割し、これに対応してゲート制御回路をパネルを挟んだ両側に配置しているので、ゲート制御回路から最遠方のＴＦＴ素子までの距離が従来のパネルに対して略半分とすることができる。これにより、ゲート制御回路から送り出されるゲート信号が画素ＴＦＴ素子に到達するまでの遅延と波形歪みが軽減される結果、画素信号の質が向上する。
【００４０】
しかも、本発明によれば、パネルを１枚ものとし、そのパネル上でデータ線・ゲート線を分割して、上記したような効果を達成しているので、パネルを分割構造とした場合の問題、つまりパネル製作工程の増加、嵌合部分の機械加工精度及びアーチファクト等の問題が発生することもない。
【００４１】
ここで、本発明のフラット・パネル形センサにおいて、データ線を分割する場合、パネルを挟んだ両側に配置した２組のチャージセンシティブアンプ群からの画素信号を、同一の信号処理回路で処理するように構成し、その一方のアンプ群の信号処理回路への接続と、他方のアンプ群の信号処理回路への接続を選択的に切り換えるという構成を採用すれば、信号処理回路が受け持つ処理量が従来に比して半分で済み、その分だけコストダウンをはかることができる。
【図面の簡単な説明】
【図１】従来のフラット・パネル形センサの一例を示す図
【図２】第１の発明の実施の形態を示す図
【図３】第１の発明の他の実施の形態を示す図
【図４】図３の実施の形態におけるゲート信号の送出シーケンスを示す図
【図５】図３の実施の形態に用いるデータ校正法の説明図
【図６】同じくデータ校正法の説明図
【図７】第１の発明の更に別の実施の形態を示す図
【図８】第２の発明の実施の形態を示す図
【図９】第３の発明の実施の形態を示す図
【図１０】データ線を凹凸状に分割する場合の一例を示す図
【符号の説明】
１ フラット・パネル形センサ
２ａ，２ｂ 信号処理回路
３ａ，３ｂ ゲート制御回路
４ 切り換え回路
Ｐ11・・・ Ｐ17,・・・Ｐ71,・・・Ｐ77,・・・ 画素
Ｄ11・・・ Ｄ17,・・・Ｄ71,・・・Ｄ77,・・・ ＴＦＴ素子
Ｄd ドレイン端子
Ｄg ゲート端子
Ａa1・・Ａa7，Ａb1・・Ａb7 チャージセンシティブアンプ
Ｓa1・・・ Ｓa7，Ｓb1・・・ Ｓb7 データ線
Ｇa1・・・ Ｇa7，Ｇb1・・・ Ｇb7 ゲート線
Claims (4)
- ２次元画素配列を形成すべく複数のセンサが絶縁性基板にマトリクス状に配列され、そのセンサが配列された基板上に当該センサの各画素信号を読み出すためのデータ線とゲート線がマトリクス状に配置されているとともに、そのデータ線及びゲート線にそれぞれチャージセンシティブアンプ及びゲート制御回路が接続されてなるフラット・パネル形センサにおいて、
画素の列または行ごとに配置されるデータ線がパネル上で２分割され、これに対応してチャージセンシティブアンプがパネルを挟んだ両側に配置されているとともに、データ線の分割境界が凹凸状になっていることを特徴とするフラット・パネル形センサ。 - ２次元画素配列を形成すべく複数のセンサが絶縁性基板にマトリクス状に配列され、そのセンサが配列された基板上に当該センサの各画素信号を読み出すためのデータ線とゲート線がマトリクス状に配置されているとともに、そのデータ線及びゲート線にそれぞれチャージセンシティブアンプ及びゲート制御回路が接続されてなるフラット・パネル形センサにおいて、
画素の行または列ごとに配置されるゲート線がパネル上で２分割され、これに対応してゲート制御回路が、パネルを挟んだ両側に配置されているとともに、ゲート線の分割境界が凹凸状になっていることを特徴とするフラット・パネル形センサ。 - ２次元画素配列を形成すべく複数のセンサが絶縁性基板にマトリクス状に配列され、そのセンサが配列された基板上に当該センサの各画素信号を読み出すためのデータ線とゲート線がマトリクス状に配置されているとともに、そのデータ線及びゲート線にそれぞれチャージセンシティブアンプ及びゲート制御回路が接続されてなるフラット・パネル形センサにおいて、
画素の列または行ごとに配置されるデータ線と、画素の行または列ごとに配置されるゲート線が、それぞれパネル上で２分割され、これに対応してチャージセンシティブアンプがパネルを挟んだ両側に配置され、ゲート制御回路がパネルを挟んだ両側に、上記アンプの配置と直交して配置されているとともに、データ線及びゲート線の分割境界がそれぞれ凹凸状になっていることを特徴とするフラット・パネル形センサ。 - 請求項１に記載のフラット・パネル形センサにおいて、パネルを挟んだ両側に配置した、２組のチャージセンシティブアンプ群からの画素信号を、共通の信号処理回路で処理するように構成されているとともに、その一方のアンプ群の信号処理回路への接続と、他方のアンプ群の信号処理回路への接続を選択的に切り換える手段を備えていることを特徴とするフラット・パネル形センサ。
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