JP3687066B2

JP3687066B2 - Rotating motor control device for recordable optical disk device

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Publication number: JP3687066B2
Application number: JP2001139586A
Authority: JP
Inventors: 晴之鈴木
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1997-04-15
Filing date: 2001-05-10
Publication date: 2005-08-24
Anticipated expiration: 2017-06-16
Also published as: JP2002025178A

Description

【０００１】
【発明の属する技術分野】
この発明は、記録が可能な光ディスクを駆動する光ディスク装置（以下、記録可能な光ディスク装置という）に係り、特に記録可能な光ディスク装置の回転モータ制御装置における制御回路およびＬＳＩに関する。
【０００２】
【従来の技術】
大容量の情報を記録する装置として、光ディスクが使用されている。
ここで、光ディスクとドライブ構成について、概略を説明する。
一般的なＣＤ−ＲとＣＤ−Ｅディスクは、書き込みが可能な（記録可能な）ＣＤ（コンパクトディスク）である。
前者のＣＤ−Ｒ（ＣＤレコーダブル）は、１回だけ書き込みが可能なＣＤである（なお、ＣＤ−ＷｒｉｔｅＯｎｃｅともいわれている）。
また、後者のＣＤ−Ｅ（ＣＤイレーザブル）は、複数回の書き込みが可能なＣＤである（なお、ＣＤ−ＲＷ：ＣＤリライタブルともいわれている）。
これらのＣＤ−ＲやＣＤ−Ｅディスク、すなわち、光ディスクは、次の図２５のようなドライブによって情報の記録再生が行われる。
【０００３】
図２５は、光ディスクドライブについて、その要部構成の一例を示す機能ブロック図である。図において、１は光ディスク、２はスピンドルモータ、３は光ピックアップ、４はモータドライバ、５はリードアンプ、６はサーボ手段、７はＣＤデコーダ、８はＡＴＩＰデコーダ、９はレーザコントローラ、１０はＣＤエンコーダ、１１はＣＤ−ＲＯＭエンコーダ、１２はバッファＲＡＭ、１３はバッファマネージャ、１４はＣＤ−ＲＯＭデコーダ、１５はＡＴＡＰＩ／ＳＣＳＩインターフェース、１６はＤ／Ａコンバータ、１７はＲＯＭ、１８はＣＰＵ、１９はＲＡＭを示し、ＬＢはレーザ光、Ａｕｄｉｏはオーディオ出力信号を示す。
【０００４】
この図２５において、矢印はデータが主に流れる方向を示しており、また、図を簡略化するために、図２５の各ブロックを制御するＣＰＵ１８には、太線のみを付けて各ブロックとの接続を省略している。
光ディスクドライブの構成と動作は、次のとおりである。
光ディスク１は、スピンドルモータ２によって回転駆動される。このスピンドルモータ２は、モータドライバ４とサーボ手段５により、線速度が一定になるように制御される。この線速度は、階段的に変更することが可能である。
【０００５】
光ピックアップ３は、図示されない半導体レーザ、光学系、フォーカスアクチュエータ、トラックアクチュエータ、受光素子およびポジションセンサを内蔵しており、レーザ光ＬＢを光ディスク１に照射する。
また、この光ピックアップ３は、シークモータによってスレッジ方向への移動が可能である。
これらのフォーカスアクチュエータ、トラックアクチュエータ、シークモータは、受光素子とポジションセンサから得られる信号に基いて、モータドライバ４とサーボ手段５により、レーザ光ＬＢのスポットが光ディスク１上の目的の場所に位置するように制御される。
【０００６】
そして、リード時には、光ピックアップ３によって得られた再生信号が、リードアンプ５で増幅されて２値化された後、ＣＤデコーダ７に入力される。
入力された２値化データは、このＣＤデコーダ７において、ＥＦＭ（ＥｉｇｈｔｔｏＦｏｕｒｔｅｅｎＭｏｄｕｌａｔｉｏｎ）復調される。
なお、記録データは、８ビットずつまとめられてＥＦＭ変調されており、このＥＦＭ変調では、８ビットを１４ビットに変換し、結合ビットを３ビット付加して合計１７ビットにする。
この場合に、結合ビットは、それまでの「１」と「０」の数が平均的に等しくなるように付けられる。これを「ＤＣ成分の抑制」といい、ＤＣカットされた再生信号のスライスレベル変動が抑圧される。
【０００７】
復調されたデータは、デインターリーブとエラー訂正の処理が行われる。
その後、このデータは、ＣＤ−ＲＯＭデコーダ１４へ入力され、データの信頼性を高めるために、さらに、エラー訂正の処理が行われる。
このように２回のエラー訂正の処理が行われたデータは、バッファマネージャ１３によって一旦バッファＲＡＭ１２に蓄えられ、セクタデータとして揃った状態で、ＡＴＡＰＩ／ＳＣＳＩインターフェース１５を介して、図示しないホストコンピュータへ一気に転送される。
なお、音楽データの場合には、ＣＤデコーダ７から出力されたデータが、Ｄ／Ａコンバータ１６へ入力され、アナログのオーディオ出力信号Ａｕｄｉｏとして取り出される。
【０００８】
また、ライト時には、ＡＴＡＰＩ／ＳＣＳＩインターフェース１５を通して、ホストコンピュータから送られてきたデータは、バッファマネージャ１３によって一旦バッファＲＡＭ１２に蓄えられる。
そして、バッファＲＡＭ１２内にある程度の量のデータが蓄積された状態で、ライト動作が開始されるが、この場合には、その前にレーザスポットを書き込み開始地点に位置させる必要がある。
この地点は、トラックの蛇行により予め光ディスク１上に刻まれているウォブル信号によって求められる。
【０００９】
ウォブル信号には、ＡＴＩＰと呼ばれる絶対時間情報が含まれており、この情報が、ＡＴＩＰデコーダ８によって取り出される。
また、このＡＴＩＰデコーダ８によって生成される同期信号は、ＣＤエンコーダ１０へ入力され、光ディスク１上の正確な位置へのデータの書き込みを可能にしている。
バッファＲＡＭ１２のデータは、ＣＤ−ＲＯＭエンコーダ１１やＣＤエンコーダ１０において、エラー訂正コードの付加や、インターリーブが行われ、レーザコントローラ９、光ピックアップ３を介して、光ディスク１に記録される。
【００１０】
なお、ＥＦＭ変調されたデータは、ビットストリームとしてチャンネルビットレート４．３２１８Ｍｂｐｓ（標準速）でレーザを駆動する。
この場合の記録データは、５８８チャンネルビット単位でＥＦＭフレームを構成する。
チャンネルクロックとは、このチャンネルビットの周波数のクロックを意味する。
以上が、図２５の光ディスクドライブの構成と動作の概要である。
【００１１】
ところで、ＭＤ（ミニディスク）や、ＣＤ−Ｒ（ＣＤレコーダブル：１回だけ追記が可能なコンパクトディスク）、ＣＤ−Ｅ（ＣＤイレーザブル：消去可能で、複数回の追記が可能なコンパクトディスク）には、らせん状の案内溝が刻まれている。
この案内溝は、ＣＬＶ（ＣｏｎｓｔａｎｔＬｉｎｅａｒＶｅｌｏｃｉｔｙ：線速度一定）の回転制御が可能なように、一定の空間周波数（例えば１７，０００ｃｙｃｌｅ／ｍ：１周期当り５９μｍ）でディスクの径方向に微少量（例えば０．０３μｍ程度）蛇行している。
駆動装置は、この蛇行信号周波数が一定（例えば２２．０５ＫＨｚ）になるように回転モータを駆動すると、一定（例えば１．３ｍ／ｓ）の線速度でディスクを回転させることができる。
このように、案内溝は蛇行しており、その蛇行周波数を検出して、ディスクの回転制御を行うディスク装置は、従来から知られている（例えば、特開平６−３３８０６６号公報）。
【００１２】
また、蛇行信号周波数には、アドレス情報が、ＦＭ（周波数変調）されて重畳されている。
例えば、情報「１」は２３．０５ＫＨｚ、情報「０」は２０．０５ＫＨｚに変調されている。
この情報「１」と「０」の個数が、平均的には同じになるようにされているので、ＣＬＶ制御は、実際には、蛇行信号の平均周波数が２２．０５ＫＨｚになるように設定されている。
【００１３】
そして、アドレス情報は、ＡＴＩＰ（ＡｂｓｏｌｕｔｅＴｉｍｅＩｎＰｒｅ−ｇｒｏｏｖｅ：溝上の絶対時間）と呼ばれている。
また、蛇行信号は、ウォブル（Ｗｏｂｂｌｅ）信号と呼ばれる。このウォブル信号は、ＡＴＩＰのキャリア信号になっている。
蛇行溝の搬送波が一定になるように回転制御することによって、ＣＬＶ制御を行い、蛇行溝の搬送波変調成分によって、アドレス信号を得る装置も知られている（例えば、特開平５−２２５５８０号公報）。
【００１４】
さらに、このような光ディスクドライブ、例えばＣＤ−Ｒドライブで使用する１チップＬＳＩが、すでに市販されている（例えば、三洋電機株式会社製のＬＣ８９５９０およびその解説と応用の資料）。
以上のように、従来の技術として、ウォブル信号に同期して、ＣＬＶ制御をかける回路と、ＡＴＩＰのアドレス同期信号（ＡＴＩＰＳＹＮＣ）に同期して、ＣＬＶ制御をかける回路は周知である。
しかし、これら従来の技術では、再生信号用ディスクを再生する時の回転制御回路と、記録用ディスクを回転する時の回転制御回路との関係は、開示されていない。
また、記録用ディスクに一部記録されたデータ領域での回転制御に関する開示もない。
【００１５】
【発明が解決しようとする課題】
先に従来の技術で説明したように、ウォブル信号に同期して、ＣＬＶ制御をかける回路と、ＡＴＩＰのアドレス同期信号（ＡＴＩＰＳＹＮＣ）に同期して、ＣＬＶ制御をかける回路は周知である。
ところが、記録用ディスクにデータが記録された領域では、ウォブル信号が、記録されたデータによって乱されるため、正確に検出できない場合があり、連続してウォブル信号による回転制御を続けると、不安定になりやすい、という問題がある。
また、ウォブル信号は、Ｓ／Ｎ比を良くするために、一般に狭帯域のバンドパスフィルタ（ＢＰＦ）を通して検出しなければならないが、アクセス時や、回転立ち上げ時など、目標線速度に達していない時は、バンドパスフィルタの通過帯域からズレた状態になるので、ウォブル信号を正確に検出できない。
したがって、このような場合にも、回転制御が不安定になりやすい、という問題が生じる。
【００１６】
さらに、アドレス同期信号（ＡＴＩＰＳＹＮＣ）に同期して回転制御をするモードを設定することも知られている（前出の三洋電機株式会社製のＬＣ８９５９０の解説と応用の資料）。
このモードは、ウォブル信号の制御では、ビットスリップなどによってアドレス情報との完全な同期をとることができないので、付加されている。
しかし、アドレス同期信号（ＡＴＩＰＳＹＮＣ）は、７５Ｈｚという低い周波数であるから、回転制御を高帯域にすることができず、精密な制御をすることが難かしい、という不都合がある。
【００１７】
その上、以上に述べたような制御では、再生ディスクの制御モードや、ウォブル信号による制御モード、アドレス同期信号（ＡＴＩＰＳＹＮＣ）による制御モード等の切り換えは、一般にＣＰＵ（マイクロコンピュータ）からの指令、あるいは外付け回路によって行わなければならないので、プログラミングが困難であったり、外付け回路によるコストアップなど多くの問題があった。
この発明では、これら多数のモードを効果的かつ自動的に切り換えることによって、常に安定で精密な回転制御が可能な光ディスクの回転モータ制御装置を実現することを課題とする。
また、低コストで、プログラミング負担の少ないモータ制御装置を提供することを課題とする。
【００１８】
【課題を解決するための手段】
請求項１の発明では、記録可能な光ディスク装置における回転モータ制御装置であり、ディスクの案内溝の蛇行に対応して生成される蛇行信号に基づいて回転モータの回転制御を行う蛇行同期回転制御回路と、前記案内溝の線方向に所定距離ごとに、案内溝の蛇行として配置されているアドレス同期信号を検出する同期信号検出回路と、前記アドレス同期信号と基準クロック信号との位相を比較する位相比較器と、前記位相比較器の比較結果に応じた周波数を有する基準信号を出力する可変周波数発振器とを有し、該基準信号を蛇行同期回転制御回路に供給するアドレス同期回転制御回路とを備え、前記蛇行同期回転制御回路は、記録開始アドレスの所定位置だけ手前までは、蛇行信号に基づいて回転モータを制御し、該記録開始アドレスの所定位置だけ手前から記録動作中にかけては、蛇行信号および基準信号に基づいて回転モータを制御するようにしている。
【００２１】
請求項２の発明では、請求項１記載の回転モータ制御装置を備えた記録可能な光ディスク装置であって、記録されたデータ信号に同期して回転モータの回転制御を行うデータ同期回転制御回路と、前記データ信号に位相同期する位相同期回路と、前記位相同期回路が同期状態にあることを検出してロック信号を出力する同期検出回路とが、第１のデジタル信号処理ＬＳＩに内蔵され、その他の処理手段は、第２のデジタル信号処理ＬＳＩに内蔵させるようにしている。
【００２２】
【発明の実施の形態】
最初に、この発明の記録可能な光ディスク装置の回転モータ制御装置が収納される１チップＬＳＩ、すなわち、記録可能な光ディスクであるＣＤ−Ｒディスクのドライブ装置のための機能が集積された１チップＬＳＩについて説明する。
【００２３】
図２と図３は、ＣＤ−Ｒディスクのドライブ装置のための機能が集積された１チップＬＳＩについて、その要部構成の一例を示す機能ブロック図である。図における符号は図２５と同様であり、インターフェースには同じ符号にａを付けて示し、２０は回転モータ制御装置、２１はクロックジェネレータ、２２はクロックシンセサイザ、２３はＣＩＲＣエンコーダ、２４はサブコードオペレータ、２５はセクタプロセッサ、２６ａはＣＤ−ＤＡインターフェース、２７ａはＲＡＭインターフェース、２８ａはＤＲＡＭインターフェースを示す。
【００２４】
この図２と図３に示したＣＤ−Ｒディスクのドライブ装置のための機能を有する１チップＬＳＩは、先の図２５に示した光ディスクドライブの機能ブロックの内、主としてＥＦＭエンコード機能とＣＤ−ＲＯＭエンコード／デコード機能のブロック、およびモータドライバ４の駆動を制御する回転モータ制御装置２０に関するブロックをＬＳＩ化したものである。
その全体的な構成と基本的な動作原理は、従来の各ブロックと同様であるが、以下、第１から第１４の実施の形態で説明するように、モータドライバ４の駆動を制御する回転モータ制御装置２０に特徴を有している。
【００２５】
ここでは、この発明の回転モータ制御装置を含む１チップＬＳＩについて、全体的な説明をする。
この図２と図３で、サブコードインターフェース２４ａ、ＣＤ−ＤＡインターフェース２６ａ、ＣＤエンコーダ１０、バッファマネージャ１３、セクタプロセッサ２５、ＤＲＡＭインターフェース２８ａ、ＡＴＡＰＩインターフェース１５ａ、システムコントローラインターフェース１８ａは、リード／ライト・データ処理回路を構成している。
システムコントローラインターフェース１８ａには、図２５に示したＣＰＵ１８から１チップＬＳＩに対する指令を書き込んだり、１チップＬＳＩの内部状態を読み出したりするレジスタ群が内蔵されている。
この発明の回転モータ制御装置は、この図２のブロックで、下方に示した回転モータ制御装置２０に集積されている。
関連を有するピンのアサイン（モータ制御のインターフェース信号）は、次の図４に詳しく示す。
【００２６】
図４は、図２に示した回転モータ制御装置２０において、そのインターフェース信号を示す図である。
【００２７】
ＲＥＶＤＥＴ信号は、モータが逆転したことを示す信号である。
ＤＰＬＯＣＫ信号は、ＣＤ−ＤＳＰ（ＣＤデジタル信号処理回路）のＰＬＬのロック状態を示す信号である。
ＦＧＩＮ信号は、モータの回転数に比例した周波数をもつ信号である。
ＴＯＮ信号は、光ビームがディスクのトラックを追跡中であることを示す信号である。
ＭＰＷＭ信号は、モータ制御出力信号で、ＭＰＷＭＰとＭＰＷＭＮは、その正負の信号である。
【００２８】
ＤＭＣＯＮ信号は、この図２と図３に示した１チップＬＳＩのＣＤ−ＤＳＰサーボの切り換え信号である。
ＭＯＮ信号は、モータドライバのオン信号である。
ＳＢＲＫ信号は、モータのコイルをショートさせて、モータにブレーキをかけるための信号である。
ところで、この回転モータ制御装置２０に関する指令、ステータスレジスタについては、次の図５から図８に説明するが、レジスタは８ビット構成のものが必要な数だけ（全体では例えば１３個）設けられている。
その内、特に実施の形態で説明するサーボコントロールレジスタは、アドレス０ｘ８０から０ｘ８４（０ｘは１６進表記の意味を示している）。
【００２９】
図５は、ＴＯＮ信号とＤＰＬＭＳＫ信号レジスタの一例を示す図である。
【００３０】
まず、ＴＯＮ信号レジスタは、そのアドレス０ｘ８０で、そのビット７に格納される。
そして、トラッキングサーボがオンの時は、このビット７が「１」に、オフの時は「０」に設定される。
例えば、トラッキングサーボのオン／オフによって、後述するＦＧ／ＤＥＣまたはＦＤ／ＷＢＬオートモードによる自動切り換えが行われる。
また、このトラッキングサーボのオンによって、ＡＴＩＰデコードの強制サーチがスタートし、同期検出時に、ＣＤエンコーダのタイミングがイニシャライズされる。
【００３１】
次に、ＤＰＬＭＳＫ信号レジスタは、同じアドレス０ｘ８０で、そのビット２に格納される。
このＤＰＬＭＳＫ信号は、オートモード時の切り換え判定条件として、ＤＰＬＯＣＫ信号を入れる否かを設定するビットである。
このビットを「１」にすると、オートモード時の切り換え判定条件に、ＤＰＬＯＣＫ信号が入れないよう設定され、ＤＥＣモードを含むオートモード（ＦＧ／ＤＥＣモードまたはＦＧ／ＷＢＬ／ＤＥＣモード）で有効となり、ＴＯＮ信号のみを切り換え条件とされる。
なお、このビットを「０」に設定すると、ＤＰＬＯＣＫ信号が判定条件とされることになる。
【００３２】
図６は、ＳＶＭＯＤＥ信号レジスタの一例を示す図で、（１）はスピンドルサーボモード、（２）はマニュアルモード、（３）はオートモードを示す。
【００３３】
このＳＶＭＯＤＥ信号レジスタは、この図６（１）に示すように、そのアドレス０ｘ８１で、ビット７〜４である。
その詳細は、マニュアルモードについては図６（２）に、オートモードについては図６（３）に、それぞれ示している。
オートモードの場合には、図６（３）に示したように、８つのモードが設定可能であり、ここでは６つのモードを設定した場合について示している。
ＳＶＭＯＤＥ信号レジスタで、ビット７〜４に設定された内容が「１０００」の時は、キックモードからＦＧモードへの自動切り換えが行われる。
また、その設定が「１００１」の時は、ブレーキモードから停止モードへの自動切り換えが行われる。
その他についても、各モードが設定されるが、それぞれの実施の形態で詳しく説明する。
【００３４】
図７は、ＫＩＣＤＡＴ信号レジスタの一例を示す図である。
【００３５】
このＫＩＣＤＡＴ信号のレジスタは、そのアドレス０ｘ８２で、そのビット７〜０に格納される。
このＫＩＣＤＡＴ信号のレジスタは、キックモード時とブレーキモード時のキックデータを設定するレジスタである。
【００３６】
図８は、ＦＧＭＴＨ信号とＦＧＭＴＬ信号レジスタの一例を示す図で、（１）はＦＧＭＴＨ信号レジスタ、（２）はＦＧＭＴＬ信号レジスタを示す。
【００３７】
ＦＧＭＴＨ信号レジスタは、図８（１）に示すように、ビット４〜０に設定された場合を示している。
また、ＦＧＭＴＬ信号レジスタについては、図８（２）に示している。
詳細な説明は、後出の実施の形態で説明する。
以上の図５から図８に示したように、図２の１チップＬＳＩに設けられた回転モータ制御装置２０に関する指令、ステータスレジスタについて、それぞれのビット７〜０に設定することができる。
次に、この発明の光ディスクの回転モータ制御装置について、ハード構成と機能の概略を説明する。
【００３８】
図１は、この発明の光ディスクの回転モータ制御装置について、その要部構成の実施の形態の一例を示す機能ブロック図である。図における符号は図２および図３と同様であり、３１はモータ制御回路、３２はＣＤ−ＤＳＰＬＳＩ、３２ａはデコードＰＬＬ、３２ｂは周波数制御部、３２ｃはＥＦＭ同期ロック部、３２ｄはＣＬＶ制御部、３３はモータドライバ、３４はフィルタ、３５はスイッチ、３６は途中スイッチ、Ｃはコンデンサ、ＲとＲ１は抵抗器を示す。
【００３９】
図１の左上のＣＤ−ＤＳＰＬＳＩ３２は、再生分ＣＤおよび記録可能なＣＤの記録された部分の再生時に、ディスクからのデータＥＦＭを入力してデータを解読する機能を備えている。なお、以下には、ＣＤ−ＤＳＰＬＳＩ３２は、その機能を重視する観点から、ＣＤ−ＤＳＰと略称する。
このＣＤ−ＤＳＰは、また、ディスクの線速度を一定に保つＣＬＶ制御機能も有している。
このＣＬＶ制御機能は、再生データ信号ＥＦＭに位相同期するＰＬＬ（デコードＰＬＬ）回路の出力するクロックと、基準周波数信号を位相・周波数比較して、その結果により回転モータを駆動することによって実現される。
あるいは、再生データ信号ＥＦＭに含まれる特定の同期パターンの周期が基準周波数の周期に一致するように、回転モータを駆動してもよい。
さらには、再生データ信号ＥＦＭの最大反転間隔がある周期（１１Ｔ：標準速度で約２．５μｓ）であることを利用して、最大反転間隔が基準周波数の周期に一致するようにモータを駆動してもよい。
要するに、ディスクに記録されたデータ信号に同期して、回転モータを制御する構成であれば十分である。
このようなＣＤ−ＤＳＰＬＳＩ３２は、すでに市販されており、このＬＳＩの入手は可能である。
【００４０】
この図１では、ＣＤ−ＤＳＰによる回転モータ駆動出力は、その「ＣＬＶ」ブロックであるＣＬＶ制御部３２ｄから出力され、モータドライバ３３に入力される。
途中スイッチ３６と、抵抗器Ｒ・コンデンサＣがあるが、この抵抗器Ｒ・コンデンサＣは、一般に、ＣＤ−ＤＳＰからの出力が、ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）で変調されたデジタル信号であるから、この信号を、抵抗器Ｒ・コンデンサＣで構成された低域フィルタによってアナログ信号に直すために付加されている。
【００４１】
そして、途中スイッチ３６は、モータ制御回路３１からのＤＭＣＯＮ（ＤｅｃｏｄｅｒＭｏｔｏｒＣｏｎｔｒｏｌＯＮ）信号によってオン／オフ制御される。
この途中スイッチ３６がオンの時は、ＣＤ−ＤＳＰのＣＬＶ出力によってモータドライバ３３を駆動し、また、オフの時は、モータ制御出力ＭＰＷＭによってモータドライバ３３を駆動する。
この場合に、途中スイッチ３６がオンになる時は、モータ制御出力ＭＰＷＭはハイインピーダンスになり、ＣＤ−ＤＳＰの制御出力とぶつからないように設定されている。
【００４２】
ＣＤ−ＤＳＰからは、データＥＦＭ信号に同期するＰＬＬがロックしていることを示すＤＰＬＯＣＫ（ＤｅｃｏｄｅｒＰＬＬＬｏｃｋ）信号が出力され、この信号がモータ制御回路３１へ入力される。
モータ制御回路３１では、このＤＰＬＯＣＫ信号によって、モータ制御モードを切り換える。
ＤＰＬＯＣＫ信号は、例えば、データＥＦＭに含まれる同期パターンが連続的に検出できる時、アクティブになるように設計される。
ＳＢＲＫ信号は、モータのコイルをショートさせて、モータにブレーキをかけるための信号で、モータドライバ３３に入力される。
ＦＧＩＮ信号は、モータの回転数に比例した周波数をもつ信号で、一般にモータドライバ３３から出力される。
ＲＥＶＤＥＴ信号は、モータが逆転したことを示す信号で、この信号も、一般にモータドライバ３３から出力される。
【００４３】
ところで、一般に、ＣＤ−ＲＯＭやＣＤ−Ｒ装置では、回転モータに３相ブラシレスモータが使用されている。
この３相ブラシレスモータは、駆動コイルが３相になっており、これらのコイルに３相電流を順次流すことによって、回転トルクを発生する。
この電流切り換えのために、モータの回転角をホール素子等で検出するように構成されており、このホール素子等からは、モータの回転数に比例した周波数の信号が得られる。
この信号は、ＦＧ（ＦｒｅｑｕｅｎｃｙＧｅｎｅｒａｔｏｒ）信号と呼ばれており、このＦＧ信号が入力される信号が、ＦＧＩＮである。このＦＧＩＮ信号は、ＦＧ信号をドライバＩＣで波形整形したものが一般的に用いられる。
また、モータの３相コイル端を全て接続（ショート）すると、モータは止まろうとする。これがショートブレーキである。
さらに、ホール素子等は、一般に２個か３個取り付けられて、その出力の位相関係によって、回転方向が検出される。
これを利用した信号が、ＲＥＶＤＥＴである。
その他の信号については、この発明の回転モータ制御装置と直接関連を有していないので、説明は省略する。
【００４４】
以上が、図１に示したこの発明の光ディスクの回転モータ制御装置３１の構成と機能の概略である。
次に、この発明の回転モータ制御装置３１において、設定可能な制御モードを説明する。
スピンドルモータのサーボモードの設定は、先の図６（１）に示したＳＶＭＯＤＥ信号レジスタで行う。すなわち、そのアドレス０ｘ８１のビット７〜４に設定される。
【００４５】
図９は、スピンドルモータのサーボモードについて、マニュアルモードの設定の一例を示す図である。
【００４６】
マニュアルモードの設定は、この図９に示すように８種類が可能で、モータ停止モードＳＴＯＰでは、ＤＭＣＯＮ＝Ｌ（スイッチオフ）、ＭＰＷＭ＝Ｚ（ハイインピーダンス）となり、モータは駆動されない。
キック加速モードＫＩＣＫでは、モータを所定のパワーで加速する。この場合の所定のパワーは、レジスタ０ｘ８２（図７のＫＩＣＤＡＴ）で指定できる。ブレーキモードＢＲＡＫＥでは、モータを所定のパワーで減速する。この場合の所定のパワーも、レジスタ０ｘ８２（図７のＫＩＣＤＡＴ）で設定されたものが使用される。
ＦＧモードは、ＦＧＩＮ信号のパルス入力を使用したＣＡＶ（ＣｏｎｓｔａｎｔＡｎｇｕｌａｒＶｅｌｏｃｉｔｙ）制御によって、ＦＧＩＮ信号の周期と目標周期との差に応じて、モータ制御出力信号ＭＰＷＭを出力することにより、ＦＧＩＮ周期が目標周期と一致するように制御する。
【００４７】
ＷＢＬモードは、ＣＤ−Ｒディスクの案内溝の蛇行信号であるウォブル信号に同期して回転モータを回転させるモードである。
ＡＸモードは、ウォブル信号にＦＭ変調されているＡＴＩＰ信号（アドレス情報信号）に一定周期で含まれる同期信号（ＡＴＩＰＳｙｎｃ）に位相同期して回転モータを回転させるモードである。
ＤＥＣモードは、先に述べたＣＤ−ＤＳＰのＣＬＶ制御（ディスクの線速度を一定に保持する制御）機能によって、回転モータを回転させるモードである。
なお、ＨＯＬＤは、前値ホールドであるが、この発明の回転モータ制御装置とは直接関係がないので、説明は省略する。
以上が、スピンドルモータのサーボモードにおけるマニュアルモードの内容である。
【００４８】
図１０は、スピンドルモータのサーボモードについて、オートモードの設定の一例を示す図である。
【００４９】
ＫＩＣＫｔｏＦＧは、キック加速モードＫＩＣＫからＦＧモードへの自動切り換えを行うモードである。
ＢＲＡＫＥｔｏＳＴＯＰは、ブレーキモードＢＲＡＫＥから停止モードＳＴＯＰへの自動切り換えを行うモードである。
ＦＧ／ＤＥＣは、ＦＧ／ＤＥＣモード間の自動切り換えを行うモードで、一定の条件によって両モードの切り換えが実行される。
【００５０】
ＦＧ／ＷＢＬは、ＦＧ／ＷＢＬモード間の自動切り換えを行うモードで、一定の条件によって両モードの切り換えが実行される。
ＦＧ／ＷＢＬ／ＤＥＣは、ＦＧ／ＷＢＬ／ＤＥＣモード間の自動切り換えを行うモードである）。
ＷＢＬ／ＡＸは、ＷＢＬ／ＡＸモード間の自動切り換えを行うモードで、一定の条件によって両モードの切り換えが実行される。
これらのサーボモードの設定は、ＣＰＵからマニュアルによって設定することにより、それぞれのモードでモータ回転を制御することができるが、この発明ではさらに、これらのモードの切り換えを自動モードで設定可能とすることによって、プログラミングの簡略化と制御動作の安定性向上とを図った点に特徴を有している。
【００５１】
第１の実施の形態
この第１の実施の形態は、先の図１０に示したＦＧ／ＤＥＣ／ＷＢＬモードの内、ＤＥＣモードとＷＢＬモード（正確にいえば、先の図１０に示したように全てオートモードであるが、適宜モードと略称する）の自動切り換えに関する動作に特徴を有している。
【００５２】
ＤＥＣモードは、ＣＤ−ＤＳＰの機能によるモータ制御を行うモードで、モータ制御出力信号であるＭＰＷＭ信号、その正負の信号ＭＰＷＭＰ，ＭＰＷＭＮは、図５に示したサーボコントロールレジスタのビット５を「１」にすると、ハイインピーダンスとなり、「０」にすると、ループフィルタの出力が一定値のＰＷＭ信号となる。
モータドライバとの接続切り換え制御信号ＤＭＣＯＭは「Ｈ」になる。
ＷＢＬモードは、ウォブル信号とエンコーダＥＦＭフレームシンク信号（ＥＥＦＳ）の速度比較信号、位相比較信号を加算した結果を、ＰＷＭ信号として出力する。
最初に、記録データがある場合のＦＧ／ＤＥＣ／ＷＢＬモードの動作について説明する。
【００５３】
図１１は、この発明の回転モータ制御装置について、記録データがある場合のＦＧ／ＤＥＣ／ＷＢＬモードの動作を説明するタイムチャートである。図の各波形に付けた符号は図１の符号位置に対応している。
【００５４】
この場合のモードの自動切り換え動作は、ＤＰＬＯＣＫ信号がアクティブの時は、ＤＥＣモード、インアクティブの時は、ＷＢＬモードとなる。
すなわち、ＣＤ−ＤＳＰのデコーダＰＬＬがロック状態にある時は、安定したデータ同期がとれているので、回転モータ制御を記録データに基いて行う。
また、ＣＤ−ＤＳＰのデコーダＰＬＬがロックしていない時は、回転モータ制御をウォブル信号に基いて行う。
このような動作は、記録済みの部分と未記録部分とが混在する状態のＣＤ−ＲやＣＤ−ＲＷ（書き換え可能なＣＤ：ＣＤリライタブル）の回転制御時に有効である。
【００５５】
記録済み部分では、ウォブル信号がデータによって乱されてＳ／Ｎ比が低くなるため、安定して検出するのが困難になる。
したがって、そのままウォブル信号で回転制御を続けると、ノイズによって不安定になってしまう。
この第１の実施の形態では、このような場所では、記録されたデータ（ＥＦＭ）に基いて制御する方が安定である、という点に着目し、ＣＤ−ＤＳＰのデコーダＰＬＬがロック状態にある時は、回転モータ制御を記録データに基いて行うようにしている。
ところが、未記録部分では、データ（ＥＦＭ）が存在していないため、データ（ＥＦＭ）に基いて制御するのは不可能である。
そのため、ウォブル信号によって回転制御する必要がある。
ここで、ＷＢＬモードの回路の構成について説明する。
【００５６】
図１２は、ＷＢＬモードの回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。図における符号は図１と同様であり、４１はデバウンス回路、４２はウォブルＰＬＬ、４３は速度差検出器、４４は位相差検出器、４５はＰＷＭ出力回路、４６と４７はアンプ、４８は加算器を示す。
【００５７】
この図１２に示すように、ＷＢＬモードの回路では、ウォブル信号入力ＷＢＬＩＮと、エンコーダＥＦＭフレームシンク信号ＥＥＦＳとを速度差検出器４３によって比較して、速度比較信号を求め、同じくウォブル信号入力ＷＢＬＩＮと、エンコーダＥＦＭフレームシンク信号ＥＥＦＳとを位相差検出器４４によって比較して、位相比較信号を求める。
そして、速度比較信号と位相比較信号とを加算器４８によって加算し、その加算した結果をＰＷＭ出力回路４５へ入力して、ＭＰＷＭ，ＭＰＷＭＰ，ＭＰＷＭＮ信号を生成する。
したがって、ＷＢＬモードでは、ＣＤ−Ｒディスクの案内溝の蛇行信号であるウォブル信号に同期して回転モータを回転させることができる。
【００５８】
このような切り換え動作をＣＰＵによって行うためには、かなり頻繁にＤＰＬＯＣＫ信号をモニタしなければならず、ＣＰＵの負担が大きくなり、高速で回転させるのは難しい。
その結果、ドライブ装置の記録再生スピードを上げるのが困難になる。
これに対して、この第１の実施の形態では、ＣＰＵによるモニタなしで、自動的に制御モードが切り換わるので、ドライブ装置の高速化が可能になる。
【００５９】
なお、このモードは、図１１に示すように、光ビームがディスクのトラックを追跡中であることを示すＴＯＮ信号と、ＤＰＬＯＣＫ信号の両方がアクティブで、かつ一定時間（例えば、２５６ＥＦＭフレーム）経った時に、初めてＤＥＣモードに移行するように構成すれば、さらに好ましい。
ここで、ＥＦＭフレームとは、ディスク上のデータの１単位のことで、ＣＤの標準速度の場合、約１３６μｓである。
時間をフレームで数えることによって、標準速度（１倍速）より速い２倍速や４倍速、８倍速のようなスピードで制御している時は、自動的に短い時間設定になるので、高速化に好適である。
【００６０】
また、ＴＯＮ信号を条件に入れることによって、トラック追跡状態にあることが保証され、アクセス時など過渡的にトラック追跡でない状態の時、データ再生が正常でないために、データ同期回転制御が不安定になる、という不都合が回避される。
なお、図１１に示したタイミングチャートは、後出の図１３に示すＦＧ／ＷＢＬモードの動作に加えて、ＴＯＮ信号とＤＰＬＯＣＫ信号の「Ｈ」期間がサーボゲインレジスタ（図示せず）での設定値以上続いた場合に、ＤＥＣモードに自動的に切り換わることになる。
以上のように、この第１の実施の形態は、ＦＧ／ＤＥＣ／ＷＢＬモードの内、ＤＥＣモードとＷＢＬモードとの自動切り換えに関する制御である。
【００６１】
そのために、記録されたデータ信号に同期して回転モータの回転制御を行うデータ同期回転制御回路と、ディスクの案内溝の蛇行に同期して回転モータの回転制御を行う蛇行同期回転制御回路と、データ信号に位相同期する位相同期回路と、位相同期回路が同期状態にあることを検出してロック信号を出力する同期検出回路とを設け、ロック信号が得られた時は、データ同期回転制御回路により回転モータを駆動し、ロック信号が得られない時は、蛇行同期回転制御回路により回転モータを駆動するようにしている。
したがって、コントローラを構成するＣＰＵに負担なしに、蛇行同期回転制御モードとデータ同期回転制御モードとが自動的に切り換えられ、記録済みの部分と未記録部分とが混在していても、安定な制御モードが得られる。
しかも、ＣＰＵの負担がないので、ファームウエアのコードサイズを小さくすることができ、コストダウンと共に、高速回転化も容易に実現される。
なお、以上の条件に加えて、さらに、ＦＧ制御モードを組み合わせた動作については、後述の第７の実施の形態で詳しく説明する。
【００６２】
第２の実施の形態
先の第１の実施の形態では、ＦＧ／ＤＥＣ／ＷＢＬモードの内、ＤＥＣモードとＷＢＬモードとの自動切り換えに関する制御について説明した。
この第２の実施の形態では、ＦＧ／ＤＥＣモードの内、ＤＥＣモードに切り換わる条件として、先の第１の実施の形態で述べたＤＰＬＯＣＫ信号が入る動作である。
ここで、ＦＧ／ＤＥＣオートモードの動作について説明する。
【００６３】
図１３は、この発明の回転モータ制御装置について、ＦＧ／ＤＥＣオートモードの動作を説明するタイムチャートである。図の各波形に付けた符号は図１の符号位置に対応している。
【００６４】
この図１３には、トラックジャンプ時の動作を示している。
トラッキングサーボがオン状態の時、ＴＯＮ信号、ＤＰＬＯＣＫ信号から得られるデータＥＦＭの同期状態を示す入力信号に基いて、ＦＧモードとＤＥＣモードとの間の自動切り換えが行われる。
図１３に示したように、ＤＰＬＯＣＫ信号がアクティブの時、ＤＥＣモードで、ＣＤ−ＤＳＰの制御となり、ＤＰＬＯＣＫ信号がインアクティブの時は、ＦＧモードとなる。
【００６５】
ＤＰＬＯＣＫ信号がアクティブの時は、ＣＤ−ＤＳＰのデコーダＰＬＬがロックしており、ＣＬＶ制御は、データＥＦＭに同期してかけることができる。
これに対して、ＤＰＬＯＣＫ信号がインアクティブの時は、データＥＦＭ信号が正常でないか、あるいはアクセス時等で線速度がＰＬＬ引き込み可能な範囲まで落ち着いていない場合である。
そこで、この場合には、ＦＧモードとして、ＦＧ制御を行う。
【００６６】
ここで、ＦＧモードの回路とＣＤエンコーダのインターフェース回路の構成について説明する。
【００６７】
図１４は、ＦＧモードの回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。図における符号は図１と同様であり、５１はデバウンス回路、５２は周期検出器、５３はフル加減速パルス発生回路、５４はＰＷＭ出力回路、５５はパルス切り換え回路を示す。
【００６８】
この図１４に示すＦＧモードの回路は、周期検出器５２によって、ＦＧＩＮ信号の周期と、目標周期との差を検出する。
この場合には、エンコーダＥＦＭフレームシンクパルス（ＥＥＦＳ）でカウントする。
フル加減速パルス発生回路５３からは、目標周期と検出周期との差にゲインをかけたパルスが発生される。
ＰＷＭ出力回路５４からは、ループフィルタデータ演算結果に応じたＰＷＭパルスが出力される。
出力端子からは、フル加減速パルス発生部分からの出力パルス発生期間中は、そのパルスが出力され、非発生期間中は、ＰＷＭ出力回路５４からのＰＷＭパルス出力部分からのパルスが出力される。
【００６９】
図１５は、ＣＤエンコーダのインターフェース回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。図における符号は図１と同様であり、６１はカウンタ、６２は１／Ｎ分周器、６３はサーボデコードＥＦＳカウントレジスタを示す。
【００７０】
この図１５に示したＣＤエンコーダのインターフェース回路は、ディスク線速を検出する機能を有しており、ＣＤエンコーダのＥＦＭフレームシンク（ＤＥＦＳ）とサーボデコードＦＧレジスタ（図示せず）の内部ＦＧ信号が１パルス／１回転となる値を設定することによって、ＣＤエンコーダのＥＦＭフレームシンク（ＤＥＦＳ）数／１回転の値を、サーボデコードＥＦＳカウントレジスタ６３から読み出すことができる。
この値に基いて、ディスク線速を算出することができる。
【００７１】
以上のように、この第２の実施の形態では、記録されたデータ信号に同期して回転モータの回転制御を行うデータ同期回転制御回路と、データ信号に位相同期する位相同期回路と、位相同期回路が同期状態にあることを検出してロック信号を出力する同期検出回路と、回転モータの回転数に比例した周波数を有するＦＧ信号を出力する周波数発生手段と、ＦＧ信号に応じてモータを所定の回転数に制御するＦＧ回転制御回路とを設け、ロック信号が得られた時は、データ同期回転制御回路により回転モータを駆動し、ロック信号が得られない時は、ＦＧ回転制御回路により回転モータを駆動するようにしている。
したがって、アクセス時の変速等で過渡的にデータ同期がとれない場合には、自動的にＦＧ制御モードが選択され、データ同期がとれた時は、データ同期回転制御モードになると共に、先の第１の実施の形態の場合と同様の効果も得られる。
【００７２】
第３の実施の形態
先の第２の実施の形態では、ＦＧ／ＤＥＣモードにおいて、ＤＥＣモードに切り換わる条件として、先の第１の実施の形態で説明したＦＧ／ＤＥＣ／ＷＢＬモードの内、ＤＥＣモードとＷＢＬモードとの自動切り換えに関する制御について説明した。
この第３の実施の形態では、先の第１の実施の形態で説明したＦＧ／ＤＥＣ／ＷＢＬモードの内、ＦＧ／ＤＥＣモードの切り換え動作に係わり、特に、ＤＥＣモードに切り換わる条件として、先の第１の実施の形態で述べたＴＯＮ信号が入る動作である。
ＴＯＮ信号がアクティブであれば、光ビームはトラック追跡状態にあるため、データＥＦＭは安定して得られる。
【００７３】
ＤＰＬＯＣＫ信号は、図５に示した０ｘ８０レジスタのＤＰＬＭＳＫ信号を「１」にすることで、ＤＥＣへの移行条件に入れないようにすることができる。
また、ＤＰＬＯＣＫ信号ではなく、ＴＯＮ信号を条件にする理由は、次のとおりである。
アクセス時など、トラックをジャンプしている時は、たまたま光ビームがトラック上にある場合に、ある期間だけデータＥＦＭが得られるため、ＰＬＬがロックすることがある。
しかし、この状態では、光ビームはトラック追跡はしていないので、この状態は長続きしない。
このような場合には、ずっとＦＧ制御を続ける方が安定であるケースも多いことが想定される。
【００７４】
そこで、この第３の実施の形態では、記録されたデータ信号に同期して回転モータの回転制御を行うデータ同期回転制御回路と、回転モータの回転数に比例した周波数を有するＦＧ信号を出力する周波数発生手段と、ＦＧ信号に応じてモータを所定の回転数に制御するＦＧ回転制御回路とを設け、光ディスク装置の光ビームが、ディスクのトラックを追跡するトラッキング状態にある時は、データ同期回転制御回路により回転モータを駆動し、それ以外の時は、ＦＧ回転制御回路により回転モータを駆動するようにしている。
したがって、アクセス時でも、安定なデータが得られてからデータ同期回転制御に自動的に移行することができると共に、先の第１の実施の形態の場合と同様の効果も得られる。
【００７５】
第４の実施の形態
先の第３の実施の形態では、ＤＥＣモードに切り換わる条件として、先の第１の実施の形態で述べたＴＯＮ信号が入る動作について説明した。
この第４の実施の形態では、ＤＥＣモードに切り換わる条件として、ＤＰＬＯＣＫ信号、かつ、ＴＯＮ信号とした。
このように、モードの自動切り換え条件を設定することによって、記録されたデータ（ＥＦＭ）信号が完全に安定して得られてから、ＤＥＣモードに移行することができるので、先の第３の実施の形態の場合に比べて、より安定した動作が可能になる。
【００７６】
第５の実施の形態
先の第１の実施の形態では、ＦＧ／ＤＥＣ／ＷＢＬモードの内、ＤＥＣ／ＷＢＬモードの自動切り換えについて、また、第２から第４の実施の形態では、ＦＧ／ＤＥＣモードの自動切り換えについて、それぞれ説明した。
この第５の実施の形態では、ＦＧ／ＷＢＬモードの自動切り換えに関する動作である。
ＦＧ／ＷＢＬオートモードの動作については、先の図１３にその一例を示して説明した。
ここでは、記録データがない場合のＦＧ／ＷＢＬモードの動作を説明する。
【００７７】
図１６は、この発明の回転モータ制御装置について、記録データがない場合のＦＧ／ＷＢＬモードの動作を説明するタイムチャートである。図の各波形に付けた符号は図１の符号位置に対応している。
【００７８】
この図１６では、トラッキングサーボがオン状態を示すＴＯＮ信号と、ＦＧサーボ系検出回転数が目標回転数の±３０％以内に入ったことを検出するＦＧＬＯＣＫ信号とに基いて、ＦＧモードとＷＢＬモードとの間で自動切り換えを行う場合を示している。
このＦＧ／ＷＢＬモードでは、ＦＧ信号による回転制御と、ウォブル信号による回転制御との切り換えを行う。
ＷＢＬモードへの移行の条件としては、例えば、ＦＧ制御時の目標回転数の±３０％以内に入ったことにしている。
このようにする理由は、先に述べたように、ウォブル信号は、Ｓ／Ｎ比を良くするために、一般に狭帯域のバンドパスフィルタ（ＢＰＦ）を通して検出するので、目標回転数から大きくズレていると、ウォブル信号周波数がバンドパスフィルタの通過帯域をはずれてしまい、検出できなくなってしまうことがあるからである。
【００７９】
そこで、第５の実施の形態では、ＦＧ制御をかけて目標回転の所定範囲内（例えば±３０％）に入ってから、ＷＢＬ制御に移行するようにしている。
しかし、このような動作を、ＣＰＵのマニュアル動作で実現しようとすると、ＦＧの周期測定や、この周期が所定範囲に入ったことの判定を頻繁に行う必要があるので、ＣＰＵの負担が大きくなり、高速で回転させるのは難しい。
その結果、ドライブ装置の記録再生スピードを上げるのが困難になる。
これに対して、この第５の実施の形態では、自動制御を採用しているので、ＣＰＵの負担が軽減されると共に、容易に高速化も実現される。
【００８０】
そのために、第５の実施の形態では、ディスクの案内溝の蛇行に同期して回転モータの回転制御を行う蛇行同期回転制御回路と、回転モータの回転数に比例した周波数を有するＦＧ信号を出力する周波数発生手段と、ＦＧ信号に応じてモータを所定の回転数に制御するＦＧ回転制御回路とを設け、ＦＧ信号の周波数が所定範囲外の時は、ＦＧ回転制御回路により回転モータを駆動し、所定範囲内の時は、蛇行同期回転制御回路により回転モータを駆動するようにしている。
したがって、記録可能なディスクでのアクセス時の回転制御が常に安定に行えると共に、先の第１の実施の形態の場合と同様の効果も得られる。
【００８１】
第６の実施の形態
先の第１の実施の形態では、ＦＧ／ＤＥＣ／ＷＢＬモードの内、ＤＥＣ／ＷＢＬモードの自動切り換えについて、また、第２から第４の実施の形態では、ＦＧ／ＤＥＣモードの自動切り換えについて、さらに、先の第５の実施の形態では、ＦＧ／ＷＢＬモードの自動切り換えに関する動作についてそれぞれ説明した。
この第６の実施の形態では、先の第５の実施の形態において、ＦＧモードとＷＢＬモードで、ループフィルタを共通化した点に特徴を有している。
【００８２】
図１７は、ＦＧモードにおけるゲイン補正回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。図における符号は図１と同様であり、７１は周期検出器、７２は第１のゲイン設定部、７３はパルス発生器、７４は第２のゲイン設定部、７５はループフィルタ、７６はゲイン補正部、７７は総合ゲイン設定部、７８はクリップ回路、７９はＰＷＭ（パルス幅変調）器、８０は加算器を示し、ＫＦ，ＫＦＬ，ＫＬ，Ｋ１，Ｋ２は設定されるゲインを示す。
【００８３】
この図１７に示したゲイン設定、第１のゲイン設定部７２への設定ゲインＫＦや、第２のゲイン設定部７４への設定ゲインＫＦＬは、サーボゲイン第１レジスタ（図示せず）への設定によって行われる。
また、ゲイン補正部７６への設定ゲインＫＬや、総合ゲイン設定部７７への設定ゲインＫ１，Ｋ２は、それぞれサーボゲイン第２レジスタ（図示せず）、サーボゲイン第３レジスタ（図示せず）への設定によって行われる。
なお、破線で囲んだ積算部（ループフィルタ）は、ＦＧモード系とＷＢＬモード系とで共用しており、積算中の積算データも、各モード間で継承される。
【００８４】
そして、ＦＧモードにおいては、図１７に示したように、ＦＧＩＮ周期と目標周期との差を求める。
この差と、この差を積算してゲインをかけた結果とに応じて、モータ制御出力ＭＰＷＭを出力する。
このように、周期の差（周波数差）を積算することによって、回転制御ループの低域ゲインを高くすることができ、精密な制御が可能になる。
なお、この積算部は、特に、ループフィルタと呼ぶことがある。
【００８５】
図１８は、ＷＢＬモードにおけるゲイン補正回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。図における符号は図１および図１７と同様であり、８１は速度差検出部、８２は第２のゲイン補正部、８３はクリップ回路、８４は位相差検出部、８５は第３のゲイン補正部、８６はクリップ回路、８７と８８は加算器を示し、ＮとＫｐは設定されるゲインを示す。
【００８６】
この図１８に示すように、ＷＢＬモードでは、第２のゲイン補正部８２への設定ゲインＮや、第３のゲイン補正部８５への設定ゲインＫｐは、それぞれサーボゲイン第２レジスタ（図示せず）、サーボゲイン第３レジスタ（図示せず）への設定によって行われる。
そして、このＷＢＬモードでも、先の図１７のループフィルタを共通に使用する。
ＷＢＬモードでは、ウォブル信号（ＷＢＬＩＮ）の周波数（回転速度）と位相とを基準パルス（ＥＳＦＳ：エンコーダＥＦＭフレームシンク）のそれと比較する。
基準パルスＥＳＦＳは、一般に基準発振器から生成される。
【００８７】
比較された速度差と位相差は、それぞれゲインをかけて加算される。
積算部（ループフィルタ）では、速度差系と位相差系を加算した結果を積算する。
この積算出力と、元の加算結果とをさらに加算し、ゲインをかけて、モータ制御出力ＭＰＷＭを出力する。
このＷＢＬモードのループゲイン特性は、次の図１９のようになる。
【００８８】
図１９は、ＷＢＬモードにおけるループゲイン特性の一例を示す図である。
【００８９】
この図１９にはボード線図を示している。
この図１９に示すように、速度系の低域を位相系が増幅し、さらに、その低域をループフィルタ系が増幅する特性になる。
このループフィルタによって、低域の制御特性が改善される。
このように、第６の実施の形態では、ＦＧモードとＷＢＬモードにおいて、積算ループフィルタを共通に使用するので、回路を簡略にして、いずれのモードでも、精密な制御特性が得られる。
さらに、積算値を引き継ぐので、モード切り換え時の制御にも乱れが生じず、スムースな移行が可能になる。
【００９０】
以上のように、この第６の実施の形態では、先の第５の実施の形態で説明した回転モータ制御装置において、ＦＧ信号の周波数とＦＧ回転制御回路の目標周波数とを比較する周波数比較器と、蛇行信号の位相と蛇行同期回転制御回路の基準信号の位相とを比較する位相比較器と、２つの比較器の比較結果の内、いずれか一方の比較結果を積算する積算器とを設け、ＦＧ回転制御回路により回転モータを駆動する時は、周波数比較器の出力と、この出力を積算器によって積算した結果とに応じて回転モータを駆動し、蛇行同期回転制御回路により回転モータを駆動する時は、位相比較器の出力と、この出力を積算器によって積算した結果とに応じて回転モータを駆動するようにしている。したがって、２つの制御モードで共通のループフィルタの使用が可能になり、回路コストの低下に加えて、積算値の引き継ぎもできるので、切り換え時の制御も安定される。
【００９１】
第７の実施の形態
この第７の実施の形態は、先の第５の実施の形態で説明したＦＧ／ＷＢＬモードに加えて、ＤＥＣモードへの移行も可能にした点に特徴を有している。
記録データがある場合のＦＧ／ＤＥＣ／ＷＢＬモードの動作については、先の図１１によって説明した。
ここでは、記録データがない場合のＦＧ／ＤＥＣ／ＷＢＬモードの動作について説明する。
【００９２】
図２０は、この発明の回転モータ制御装置について、記録データがない場合のＦＧ／ＤＥＣ／ＷＢＬモードの動作を説明するタイムチャートである。図の各波形に付けた符号は図１の符号位置に対応している。
【００９３】
この図２０と、先の図１１に示したように、ＤＰＬＯＣＫ信号がアクティブの時は、ＤＥＣモードとなり、ＤＰＬＯＣＫ信号がインアクティブで、ＦＧ信号が目標周期の所定範囲（例えば±３０％）以内の時は、ＷＢＬモードに、さらに、ＤＰＬＯＣＫ信号がインアクティブで、ＦＧ信号が目標周期の所定範囲（例えば±３０％）外の時は、ＦＧモードに切り換える。
この自動モード切り換えによって、記録済みの部分と未記録部分とが混在するディスクでも、常に安定な制御が自動的に選択されて設定されるので、ＣＰＵの負担が軽減される。
したがって、高速化が可能になる。
【００９４】
第８の実施の形態
この第８の実施の形態では、加速当初において、まず、キック加速モードを設定して、回転モータを所定のパワーで加速し、ＦＧパルスが数発（例えば２発）得られた時点で、ＦＧモード（キック加速モードからＦＧモード）に切り換えるようにした点に特徴を有している。
このキック加速モードからＦＧモードへの自動切り換えモード（ＫＩＣＫｔｏＦＧオートモード）の設定については、先の図１０で説明した。
【００９５】
このように、加速当初にキック加速モードを設定する理由は、もし、最初からＦＧモードに設定すると、ＦＧパルスが得られない間は、ＦＧ周期を測定することができず、加速することができないからである。
また、この動作を、ＣＰＵで行うとすると、ＦＧパルスがきたかどうかをソフトウエアでモニタしなければならず、ＣＰＵの負担が大きくなり、高速で回転させるのが困難になる。
【００９６】
以上のように、この第８の実施の形態では、先の第２から第７の実施の形態で説明した回転モータ制御装置において、回転モータを所定パワーで加速するキックモードを設定するキックモード設定手段を設け、回転モータの停止状態から、キックモードによって回転モータを加速し、ＦＧ信号パルスが所定回転数に達した時、ＦＧ回転制御回路により回転モータを制御するようにしている。
したがって、第２から第７の実施の形態による効果に加えて、ＣＰＵの負担を増加させることなく、安定したスタートが可能になる。
【００９７】
第９の実施の形態
この第９の実施の形態は、モータが回転している状態から減速する場合の制御であり、回転モータの回転状態で、ブレーキモードを設定して、所定パワーで減速し、ＲＥＶＤＥＴ信号を入力させることによって、逆転が検出されると自動的に停止モード（ブレーキモードから停止モード）に移行するに点に特徴を有している。
このブレーキモードから停止モードへの自動切り換えモード（ＢＲＡＫＥｔｏＳＴＯＰオートモード）の設定についても、先の図１０で説明した。
この第９の実施の形態によれば、回転モータの回転状態で、ブレーキモードを設定して、所定パワーで減速し、ＲＥＶＤＥＴ信号を入力させることによって、逆転が検出されると自動的に停止モードへの自動切り換えを行うので、先の第２から第８の実施の形態による効果に加えて、ＣＰＵで行う場合には負担が大きい、という不都合が解消されると共に、安定に停止させることができる。
【００９８】
第１０の実施の形態
この第１０の実施の形態では、ＦＧ信号の周波数が目標値より所定範囲だけ高い時、ショートブレーキ信号を出力して、モータを減速させる点に特徴を有している。
【００９９】
先に述べたＦＧモードや、ＦＧ／ＷＢＬモード、ＦＧ／ＤＥＣモード、ブレーキモードから停止モードにおいて、モータを減速する時、モータドライバには逆回転方向のモータ制御出力ＭＰＷＭが入力され、モータには逆回転方向の電流が流れる。
しかし、モータは、一般に回転している時は、回転数に比例した逆向きの起電力（逆起電力）を発生しており、逆回転方向に電流を流すと、逆起電力によって発生する逆回転方向の電流が加算されて、大きな電流が流れてしまう。
その結果、消費電力が大きくなり、モータコイルやモータドライバの発熱も大きくなる。
【０１００】
従来は、モータコイル端を互いにショートさせることによって、自己ブレーキをかける制御方法が一般的に用いられている。
しかし、減速制御は、単にモータを停止させる時だけでなく、光ヘッドを外周方向にアクセスさせる時、ＣＬＶ回転させるためにも必要である。
この第１０の実施の形態は、あるゆる減速時に、ショートブレーキをかけることができる。
なお、アクセスを伴う減速時には、目標となるＦＧ制御の回転数が設定されているので、ショートブレーキをかけて目標回転数に近づいた時点で、ショートブレーキを解除すればよい。
【０１０１】
以上のように、この第１０の実施の形態では、先の第２から第９の実施の形態で説明した回転モータ制御装置において、回転モータのコイルをショートさせるブレーキ信号を発生させるショートブレーキ信号出力手段を設け、ＦＧ信号の周波数が目標値より所定範囲だけ高い時、ショートブレーキ信号を出力するようにしている。
したがって、先の第２から第９の実施の形態による効果に加えて、ＣＰＵの負担を増加させることなく、電力消費の少ない減速制御が実現される。
【０１０２】
第１１の実施の形態
この第１１の実施の形態は、請求項１の発明に関連している。先に述べた第１から第１０の実施の形態では、ＦＧ／ＤＥＣ／ＷＢＬモードの切り換えについて説明した。この第１１の実施の形態は、ＷＢＬモードとＡＸモードに関連している。
【０１０３】
ＡＸモードでは、ＡＴＩＰ信号をデコードして得られるＡＴＩＰ同期信号（ＡＳＹＮＣ）と、基準信号ＥＳＦＳ（標準速で７５Ｈｚ）との位相比較を行い、この出力によって回転モータを駆動する。
ＡＴＩＰ同期信号（ＡＳＹＮＣ）は、ウォブル信号をＦＭ変調してディスクの蛇行溝に埋め込まれており、標準速では７５Ｈｚの周波数をもっている。
したがって、このＡＸモードでは、ＡＴＩＰ同期信号（ＡＳＹＮＣ）と、基準信号ＥＳＦＳとが位相同期して回転制御が行われる。
そこで、基準信号ＥＳＦＳを書き込みデータの基準タイミング信号に設定しておけば、書き込みデータとディスク上の位置とを完全に一致させた書き込みが可能になる。
【０１０４】
図２１は、ＡＸモードの回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。図における符号は図１と同様であり、９１は位相比較器（ＰＤ）、９２は位相補正器（ＤＣＯ）、９３は切り換えスイッチ、９４はＷＢＬモード系回路を示す。
【０１０５】
図２２は、ＡＸモードの回路構成について、その要部構成の他の実施の形態の一例を示す機能ブロック図である。図における符号は図２１と同様であり、９５はアンプ、９６は１／３分周器、９７は位相比較器（ＰＤ）を示す。
【０１０６】
ＷＢＬモードでは、エンコーダＥＦＭフレームシンク信号（ＥＥＦＳ）を基準クロックとして使用し、ＡＸモードでは、エンコーダサブコードシンク信号（ＥＳＦＳ）と検出されたＡＴＩＰシンク信号（ＡＳＹＮＣ）との位相差に応じて、基準クロックの位相を変化させる。
ディスク上のＡＴＩＰシンク信号から検出されたＡＴＩＰシンク信号までは、ＦＳＫ復調器、ＡＴＩＰシンク検出回路によるディレイが生じるので、ディレイ値を設定すればよい。
【０１０７】
図２３は、書き込み開始時におけるＦＧ／ＷＢＬモードの動作を説明するたるのタイムチャートである。図の各波形に付けた符号は図２１の符号位置に対応している。
【０１０８】
図２４は、書き込み終了時におけるＦＧ／ＷＢＬモードの動作を説明するたるのタイムチャートである。図の各波形に付けた符号は図２１の符号位置に対応している。
【０１０９】
この第１１の実施の形態では、ＷＢＬ／ＡＸモードの切り換えは、書き込みを開始する位置（アドレス）の少し手前（例えば１セクタ手前）までは、ＷＢＬモードとし、少し手前になった時点で、ＡＸモードに移行する。その理由は、ＷＢＬモードの方が、ウォブル信号の周波数が高い（２２ＫＨｚ）分だけ高速な制御が可能で、速やかな整定が行えるからであり、まず、ＷＢＬモードにおいて、完全に回転数をウォブル信号に同期させておく。そして、書き込み開始直前になったら、ＡＸモードに移行して、書き込みを開始する。この第１１の実施の形態でも、ＷＢＬモードとＡＸモードとの切り換えを、ＣＰＵで行う場合には、ＣＰＵは現在のアドレスを頻繁に監視して、書き込み開始アドレスの手前の所定数になったかどうかを判定しなければならないので、負担が大きく、高速化に限界がある、という不都合が解消される。すなわち、記録開始前までは蛇行同期回転制御による高速な制御が可能となり、記録中はアドレス同期がとれるので、精密な記録制御を行うことができると共に、先の第１の実施の形態と同様の効果も得られる。
第１２の実施の形態
この第１２の実施の形態は、請求項１の発明に関連している。先の第１１の実施の形態では、ＷＢＬ／ＡＸモードの切り換えについて説明した。この第１２の実施の形態は、ＡＸモード自体の改良である。
【０１１０】
この第１２の実施の形態では、ＡＴＩＰ同期信号（ＡＳＹＮＣ）と、基準信号ＥＳＦＳ（標準速で７５Ｈｚ）との位相比較を行い、この比較結果に基いて周波数を可変する可変周波数発振器を設け、その出力をＷＢＬモード系の基準信号とする点に特徴を有している。
【０１１１】
この場合に使用する可変周波数発振器は、デジタル回路であるから、この実施の形態では、ＤＣＯ（ＤｉｇｉｔａｌＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌａｔｏｒ）という。このように構成することにより、ＤＣＯから出力される基準信号の周波数が、ＡＴＩＰ同期信号（ＡＳＹＮＣ）と基準信号ＥＳＦＳとの位相比較結果に応じて変化するので、結果的に、ＡＴＩＰ同期信号（ＡＳＹＮＣ）と基準信号ＥＳＦＳの位相同期回転制御が可能になる。そして、ＷＢＬモードに移行する時は、ＤＣＯ出力に代りに、ＷＰＬモード系基準信号ＥＥＦＳ（エンコーダＥＦＭフレームシンク信号：標準速度で７．３５ＫＨｚ）をＷＢＬモード系の基準信号にすればよい。このような切り換えは、単なるスイッチによって実現できる。以上のように、この第１２の実施の形態によれば、ＷＢＬモード系を共通に使用して、ＡＸモードを実現することができる。また、ＡＸモード中も、ＷＢＬモード系がウォブル信号に同期して閉じているため、高帯域な制御も可能である。
第１３の実施の形態
この第１３の実施の形態は、請求項１の発明に関連している。
【０１１２】
この第１３の実施の形態では、ＷＢＬ／ＡＸモードにおいて、記録終了後に、自動的にＷＢＬモードへ移行する点に特徴を有している。
その理由は、先の第１１の実施の形態で説明したＡＸモードは、記録中以外は不要なモードであるので、記録が終った時は、速やかにＷＢＬモードにするのが好ましいからである。
このように、記録終了後は、自動的にＷＢＬモードへ移行させることにより、ＣＰＵに負担を与えることなく、ＷＢＬモードに復帰させることができる。
第１４の実施の形態
先の第１から第１３の実施の形態では、ＦＧ／ＤＥＣ／ＷＢＬ／ＡＸモードの自動切り換え動作に関連して、オートモードの遷移により、ＣＰＵの負担を軽減させる場合について説明した。
これらの各実施の形態によれば、実装されるソフトウエア（実際にはＲＯＭに内蔵されるので、ファームウエアと呼ばれる）のコードサイズを小さくすることが可能になり、小容量のＲＯＭの使用によって、コストダウンも実現される。
この第１４の実施の形態は、以上のような動作を行うドライブ装置のＬＳＩチップの切り分けに関する。
【０１１３】
記録データに同期して回転制御を行う回路や、記録データに位相同期するＰＬＬ、ＰＬＬのロック状態（信号ＤＰＬＯＣＫ）を出力する回路は、一般にＣＤ−ＤＳＰに内蔵されている。
このチップは、ＣＤ−ＲＯＭ装置で広く使用されており、非常に大量に生産されるので、コストは安い。
また、それ以外のＦＧ，ＷＢＬ，ＡＸオートモード等を、ＣＤ−Ｒ専用にチップ化する。
このように構成することにより、ＤＥＣモードの制御自体は、ＣＤ−ＤＳＰに任せることができ、ＣＤ−Ｒチップ側に内蔵しなくてもよいので、ＣＤ−Ｒ用制御チップのコストの低減化が実現される。
したがって、トータルとして、低コストのＣＤ−Ｒドライブが得られる。
【０１１４】
【発明の効果】
請求項１の発明では、記録可能な光ディスク装置における回転モータ制御装置であり、ディスクの案内溝の蛇行に対応して生成される蛇行信号に基づいて回転モータの回転制御を行う蛇行同期回転制御回路と、前記案内溝の線方向に所定距離ごとに、案内溝の蛇行として配置されているアドレス同期信号を検出する同期信号検出回路と、前記アドレス同期信号と基準クロック信号との位相を比較する位相比較器と、前記位相比較器の比較結果に応じた周波数を有する基準信号を出力する可変周波数発振器とを有し、該基準信号を蛇行同期回転制御回路に供給するアドレス同期回転制御回路とを備え、前記蛇行同期回転制御回路は、記録開始アドレスの所定位置だけ手前までは、蛇行信号に基づいて回転モータを制御し、該記録開始アドレスの所定位置だけ手前から記録動作中にかけては、蛇行信号および基準信号に基づいて回転モータを制御するようにしている。したがって、記録開始前までは蛇行同期回転制御による高速な制御が可能となり、記録中は蛇行同期回転制御モードの高速制御性を保ったまま、アドレス同期制御が行うことができ、精密な記録制御を行うことができる。
【０１１７】
請求項２の発明では、請求項１記載の回転モータ制御装置を備えた記録可能な光ディスク装置であって、記録されたデータ信号に同期して回転モータの回転制御を行うデータ同期回転制御回路と、前記データ信号に位相同期する位相同期回路と、前記位相同期回路が同期状態にあることを検出してロック信号を出力する同期検出回路とが、第１のデジタル信号処理ＬＳＩに内蔵され、その他の処理手段は、第２のデジタル信号処理ＬＳＩに内蔵させるようにしている。したがって、ＤＥＣモードの制御自体は、ＣＤ−ＤＳＰに任せることができ、ＣＤ−Ｒチップ側に内蔵しなくてもよいので、ＣＤ−Ｒ用制御チップのコストの低減化が達成される。また、制御モードの自動切り換えによって、常に安定な回転制御ができると共に、切り換えに伴うＣＰＵの負担も増加しないので、ファームウエアサイズの小型化、低コスト化、さらに、光ディスク装置の全体のコストダウンと、高速な装置が実現される。
【０１１８】
請求項４の光ディスクの回転モータ制御装置では、請求項１から請求項３の回転モータ制御装置を備えた記録可能な光ディスク装置であって、記録されたデータ信号に同期して回転モータの回転制御を行うデータ同期回転制御回路と、データ信号に位相同期する位相同期回路と、位相同期回路が同期状態にあることを検出してロック信号を出力する同期検出回路とを、第１のデジタル信号処理ＬＳＩに内蔵させ、その他の処理手段は、第２のデジタル信号処理ＬＳＩに内蔵させるようにしている。
したがって、ＤＥＣモードの制御自体は、ＣＤ−ＤＳＰに任せることができ、ＣＤ−Ｒチップ側に内蔵しなくてもよいので、ＣＤ−Ｒ用制御チップのコストの低減化が達成される。
また、制御モードの自動切り換えによって、常に安定な回転制御ができると共に、切り換えに伴うＣＰＵの負担も増加しないので、ファームウエアサイズの小型化、低コスト化、さらに、光ディスク装置の全体のコストダウンと、高速な装置が実現される。
【図面の簡単な説明】
【図１】この発明の光ディスクの回転モータ制御装置について、その要部構成の実施の形態の一例を示す機能ブロック図である。
【図２】ＣＤ−Ｒディスクのドライブ装置のための機能が集積された１チップＬＳＩについて、その要部構成の一例を示す機能ブロック図である。
【図３】ＣＤ−Ｒディスクのドライブ装置のための機能が集積された１チップＬＳＩについて、その要部構成の一例を示す機能ブロック図である。
【図４】図２に示した回転モータ制御装置２０において、そのインターフェース信号を示す図である。
【図５】ＴＯＮ信号とＤＰＬＭＳＫ信号レジスタの一例を示す図である。
【図６】ＳＶＭＯＤＥ信号レジスタの一例を示す図である。
【図７】ＫＩＣＤＡＴ信号レジスタの一例を示す図である。
【図８】ＦＧＭＴＨ信号とＦＧＭＴＬ信号レジスタの一例を示す図である。
【図９】スピンドルモータのサーボモードについて、マニュアルモードの設定の一例を示す図である。
【図１０】スピンドルモータのサーボモードについて、オートモードの設定の一例を示す図である。
【図１１】この発明の回転モータ制御装置について、記録データがある場合のＦＧ／ＤＥＣ／ＷＢＬモードの動作を説明するタイムチャートである。
【図１２】ＷＢＬモードの回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。
【図１３】この発明の回転モータ制御装置について、ＦＧ／ＤＥＣオートモードの動作を説明するタイムチャートである。
【図１４】ＦＧモードの回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。
【図１５】ＣＤエンコーダのインターフェース回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。
【図１６】この発明の回転モータ制御装置について、記録データがない場合のＦＧ／ＷＢＬモードの動作を説明するタイムチャートである。
【図１７】ＦＧモードにおけるゲイン補正回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。
【図１８】ＷＢＬモードにおけるゲイン補正回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。
【図１９】ＷＢＬモードにおけるループゲイン特性の一例を示す図である。
【図２０】この発明の回転モータ制御装置について、記録データがない場合のＦＧ／ＤＥＣ／ＷＢＬモードの動作を説明するタイムチャートである。
【図２１】ＡＸモードの回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。
【図２２】ＡＸモードの回路構成について、その要部構成の他の実施の形態の一例を示す機能ブロック図である。
【図２３】書き込み開始時におけるＦＧ／ＷＢＬモードの動作を説明するたるのタイムチャートである。
【図２４】書き込み終了時におけるＦＧ／ＷＢＬモードの動作を説明するたるのタイムチャートである。
【図２５】光ディスクドライブについて、その要部構成の一例を示す機能ブロック図である。
【符号の説明】
２０回転モータ制御装置
２１クロックジェネレータ
２２クロックシンセサイザ
２３ＣＩＲＣエンコーダ
２４サブコードオペレータ
２５セクタプロセッサ
３１モータ制御回路
３２ＣＤ−ＤＳＰＬＳＩ
３２ａデコードＰＬＬ
３２ｂ周波数制御部
３２ｃＥＦＭ同期ロック部
３２ｄＣＬＶ制御部
３３モータドライバ
３４フィルタ
３５スイッチ
３６途中スイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an optical disc device that drives a recordable optical disc (hereinafter referred to as a recordable optical disc device), and more particularly to a control circuit and an LSI in a rotary motor control device of a recordable optical disc device.
[0002]
[Prior art]
An optical disk is used as a device for recording a large amount of information.
Here, an outline of the optical disc and the drive configuration will be described.
Common CD-R and CD-E discs are writable (recordable) CDs (compact discs).
The former CD-R (CD recordable) is a CD that can be written only once (also referred to as CD-Write Once).
The latter CD-E (CD erasable) is a CD that can be written a plurality of times (note that CD-RW is also called CD rewritable).
Information is recorded and reproduced on these CD-R and CD-E discs, that is, optical discs, by a drive as shown in FIG.
[0003]
FIG. 25 is a functional block diagram showing an example of a main part configuration of an optical disk drive. In the figure, 1 is an optical disk, 2 is a spindle motor, 3 is an optical pickup, 4 is a motor driver, 5 is a read amplifier, 6 is a servo means, 7 is a CD decoder, 8 is an ATIP decoder, 9 is a laser controller, and 10 is a CD. Encoder, 11 CD-ROM encoder, 12 Buffer RAM, 13 Buffer manager, 14 CD-ROM decoder, 15 API / SCSI interface, 16 D / A converter, 17 ROM, 18 CPU, 19 RAM indicates LB, laser light, and Audio indicates an audio output signal.
[0004]
In FIG. 25, the arrow indicates the direction in which data mainly flows. In order to simplify the drawing, the CPU 18 that controls each block in FIG. Is omitted.
The configuration and operation of the optical disk drive are as follows.
The optical disk 1 is rotationally driven by a spindle motor 2. The spindle motor 2 is controlled by the motor driver 4 and the servo means 5 so that the linear velocity is constant. This linear velocity can be changed stepwise.
[0005]
The optical pickup 3 includes a semiconductor laser, an optical system, a focus actuator, a track actuator, a light receiving element, and a position sensor (not shown), and irradiates the optical disc 1 with the laser beam LB.
The optical pickup 3 can be moved in the sledge direction by a seek motor.
These focus actuator, track actuator, and seek motor are positioned at a target location on the optical disc 1 by the motor driver 4 and the servo means 5 based on signals obtained from the light receiving element and the position sensor. To be controlled.
[0006]
At the time of reading, the reproduction signal obtained by the optical pickup 3 is amplified by the read amplifier 5 and binarized, and then input to the CD decoder 7.
The input binarized data is demodulated by the CD decoder 7 with EFM (Eight to Fourteen Modulation).
Note that the recording data is EFM modulated by collecting 8 bits at a time. In this EFM modulation, 8 bits are converted to 14 bits, and 3 bits are added to form a combined bit to make a total of 17 bits.
In this case, the combined bits are attached so that the number of previous “1” s and “0” s are equal on average. This is called “DC component suppression”, and the slice level fluctuation of the DC-cut reproduction signal is suppressed.
[0007]
The demodulated data is subjected to deinterleaving and error correction.
Thereafter, this data is input to the CD-ROM decoder 14, and further error correction processing is performed in order to improve the reliability of the data.
The data that has been subjected to the error correction processing twice as described above is temporarily stored in the buffer RAM 12 by the buffer manager 13 and is arranged as sector data to the host computer (not shown) via the ATAPI / SCSI interface 15. It is transferred at a stretch.
In the case of music data, the data output from the CD decoder 7 is input to the D / A converter 16 and extracted as an analog audio output signal Audio.
[0008]
At the time of writing, data sent from the host computer through the ATAPI / SCSI interface 15 is temporarily stored in the buffer RAM 12 by the buffer manager 13.
The write operation is started in a state where a certain amount of data is accumulated in the buffer RAM 12. In this case, it is necessary to position the laser spot at the write start point before that.
This point is obtained by a wobble signal preliminarily carved on the optical disc 1 by meandering tracks.
[0009]
The wobble signal includes absolute time information called ATIP, and this information is extracted by the ATIP decoder 8.
The synchronization signal generated by the ATIP decoder 8 is input to the CD encoder 10 so that data can be written at an accurate position on the optical disc 1.
Data in the buffer RAM 12 is added to the error correction code and interleaved by the CD-ROM encoder 11 and the CD encoder 10, and is recorded on the optical disk 1 via the laser controller 9 and the optical pickup 3.
[0010]
The EFM modulated data drives the laser as a bit stream at a channel bit rate of 4.3218 Mbps (standard speed).
The recording data in this case constitutes an EFM frame in units of 588 channel bits.
The channel clock means a clock having a frequency of this channel bit.
The above is the outline of the configuration and operation of the optical disk drive of FIG.
[0011]
By the way, in MD (mini-disc), CD-R (CD recordable: compact disc that can be written once), CD-E (CD erasable: compact disc that can be erased and written multiple times). Is engraved with a spiral guide groove.
The guide groove has a very small amount (in the radial direction of the disk) at a constant spatial frequency (for example, 17,000 cycle / m: 59 μm per cycle) so that rotation control of CLV (Constant Linear Velocity) is possible. (For example, about 0.03 μm) meandering.
The drive device can rotate the disk at a constant (for example, 1.3 m / s) linear velocity by driving the rotary motor so that the meandering signal frequency is constant (for example, 22.05 KHz).
Thus, the guide groove is meandering, and a disc device that detects the meandering frequency and controls the rotation of the disc is conventionally known (for example, JP-A-6-338066).
[0012]
Further, address information is superimposed on the meandering signal frequency by FM (frequency modulation).
For example, information “1” is modulated to 23.05 KHz, and information “0” is modulated to 20.05 KHz.
Since the numbers of the information “1” and “0” are the same on average, the CLV control is actually set so that the mean frequency of the meandering signal is 22.05 KHz. ing.
[0013]
The address information is called ATIP (Absolute Time In Pre-groove).
The meandering signal is called a wobble signal. This wobble signal is an ATIP carrier signal.
There is also known an apparatus that performs CLV control by controlling rotation so that the carrier wave of the meandering groove becomes constant, and obtains an address signal by the carrier wave modulation component of the meandering groove (for example, Japanese Patent Laid-Open No. 5-225580). .
[0014]
Further, a one-chip LSI used in such an optical disk drive, for example, a CD-R drive, is already on the market (for example, LC89590 manufactured by Sanyo Electric Co., Ltd. and its explanation and application data).
As described above, as a conventional technique, a circuit that performs CLV control in synchronization with a wobble signal and a circuit that performs CLV control in synchronization with an ATIP address synchronization signal (ATIPSYNC) are well known.
However, these prior arts do not disclose the relationship between the rotation control circuit for reproducing the reproduction signal disk and the rotation control circuit for rotating the recording disk.
There is also no disclosure regarding rotation control in a data area partially recorded on a recording disk.
[0015]
[Problems to be solved by the invention]
As previously described in the prior art, a circuit that performs CLV control in synchronization with a wobble signal and a circuit that performs CLV control in synchronization with an ATIP address synchronization signal (ATIPSYNC) are well known.
However, in the area where the data is recorded on the recording disk, the wobble signal is disturbed by the recorded data and may not be detected accurately. If the rotation control by the wobble signal is continued continuously, the wobble signal is unstable. There is a problem that it is easy to become.
In order to improve the S / N ratio, the wobble signal must generally be detected through a narrow-band bandpass filter (BPF), but has reached the target linear velocity at the time of access or at the start of rotation. When there is not, the wobble signal cannot be accurately detected because it is shifted from the pass band of the band pass filter.
Therefore, even in such a case, there arises a problem that rotation control tends to become unstable.
[0016]
Furthermore, it is also known to set a mode for controlling rotation in synchronization with the address synchronization signal (ATIPSYNC) (explanation of LC89590 made by Sanyo Electric Co., Ltd. and application data).
This mode is added because the control of the wobble signal cannot be completely synchronized with the address information due to bit slip or the like.
However, since the address synchronization signal (ATIPSYNC) has a low frequency of 75 Hz, the rotation control cannot be performed in a high band, and it is difficult to perform precise control.
[0017]
In addition, in the control as described above, switching between the playback disk control mode, the control mode by the wobble signal, the control mode by the address synchronization signal (ATIPSYNC), etc. is generally performed by a command from a CPU (microcomputer) or Since it must be performed by an external circuit, there are many problems such as difficulty in programming and cost increase due to the external circuit.
An object of the present invention is to realize an optical disk rotation motor control device capable of always performing stable and precise rotation control by effectively and automatically switching these many modes.
It is another object of the present invention to provide a motor control device that is low in cost and has little programming burden.
[0018]
[Means for Solving the Problems]
According to the first aspect of the present invention, there is provided a rotation motor control device for a recordable optical disk apparatus, and a meandering synchronous rotation control circuit for controlling rotation of the rotation motor based on a meander signal generated corresponding to the meandering of the guide groove of the disk. A synchronization signal detection circuit for detecting an address synchronization signal arranged as meandering of the guide groove at a predetermined distance in a line direction of the guide groove, and a phase for comparing phases of the address synchronization signal and the reference clock signal An address-synchronized rotation control circuit having a comparator and a variable frequency oscillator that outputs a reference signal having a frequency corresponding to the comparison result of the phase comparator, and supplying the reference signal to the meandering synchronous rotation control circuit The meandering synchronous rotation control circuit controls the rotary motor based on the meandering signal until a predetermined position before the recording start address, It is subjected during the recording operation from the front only position, so as to control the rotary motor on the basis of the meandering signal and the reference signal.
[0021]
According to a second aspect of the present invention, there is provided a recordable optical disk device comprising the rotary motor control device according to the first aspect, wherein the data synchronous rotation control circuit performs rotation control of the rotary motor in synchronization with the recorded data signal; The first digital signal processing LSI includes a phase synchronization circuit that is phase-synchronized with the data signal, and a synchronization detection circuit that detects that the phase synchronization circuit is in a synchronized state and outputs a lock signal. This processing means is built in the second digital signal processing LSI.
[0022]
DETAILED DESCRIPTION OF THE INVENTION
First, a 1-chip LSI in which the rotation motor control device of the recordable optical disk device of the present invention is housed, that is, a 1-chip LSI in which functions for a drive device of a CD-R disk that is a recordable optical disk are integrated. Will be described.
[0023]
2 and 3 are functional block diagrams showing an example of the configuration of the main part of a one-chip LSI in which functions for a CD-R disk drive device are integrated. The reference numerals in the figure are the same as those in FIG. 25, the same reference numerals are added to the interface, 20 is a rotary motor controller, 21 is a clock generator, 22 is a clock synthesizer, 23 is a CIRC encoder, and 24 is a subcode operator. 25 indicates a sector processor, 26a indicates a CD-DA interface, 27a indicates a RAM interface, and 28a indicates a DRAM interface.
[0024]
The one-chip LSI having the function for the CD-R disk drive device shown in FIGS. 2 and 3 mainly includes the EFM encoding function and the CD-ROM among the functional blocks of the optical disk drive shown in FIG. The encoding / decoding function block and the block relating to the rotary motor control device 20 that controls the driving of the motor driver 4 are integrated into an LSI.
The overall configuration and the basic operation principle are the same as those of the conventional blocks. However, as described in the first to fourteenth embodiments, a rotary motor that controls the driving of the motor driver 4 is described below. The control device 20 has a feature.
[0025]
Here, an overall description will be given of a one-chip LSI including the rotary motor control device of the present invention.
2 and 3, the subcode interface 24a, the CD-DA interface 26a, the CD encoder 10, the buffer manager 13, the sector processor 25, the DRAM interface 28a, the ATAPI interface 15a, and the system controller interface 18a are read / write data. A processing circuit is configured.
The system controller interface 18a incorporates a register group for writing commands to the one-chip LSI from the CPU 18 shown in FIG. 25 and reading the internal state of the one-chip LSI.
The rotary motor control device of the present invention is integrated in the rotary motor control device 20 shown below in the block of FIG.
The related pin assignments (motor control interface signals) are detailed in the following FIG.
[0026]
FIG. 4 is a diagram showing interface signals in the rotary motor control device 20 shown in FIG.
[0027]
The REVDET signal is a signal indicating that the motor has reversed.
The DPLOCK signal is a signal indicating the locked state of the PLL of the CD-DSP (CD digital signal processing circuit).
The FGIN signal is a signal having a frequency proportional to the rotational speed of the motor.
The TON signal is a signal indicating that the light beam is tracking the track of the disk.
The MPWM signal is a motor control output signal, and MPWMP and MPWMN are positive and negative signals.
[0028]
The DMCON signal is a CD-DSP servo switching signal of the one-chip LSI shown in FIGS.
The MON signal is an ON signal for the motor driver.
The SBRK signal is a signal for applying a brake to the motor by shorting the coil of the motor.
By the way, the command and status registers related to the rotary motor control device 20 will be described with reference to FIGS. 5 to 8 below. However, the required number of registers having an 8-bit configuration is provided (for example, 13 in total). Yes.
Among them, the servo control register described in the embodiment particularly has addresses 0x80 to 0x84 (0x indicates the meaning of hexadecimal notation).
[0029]
FIG. 5 is a diagram illustrating an example of the TON signal and the DPLMSK signal register.
[0030]
First, the TON signal register is stored in bit 7 at its address 0x80.
The bit 7 is set to “1” when the tracking servo is on, and “0” when it is off.
For example, automatic switching in the FG / DEC or FD / WBL auto mode, which will be described later, is performed by turning on / off the tracking servo.
When the tracking servo is turned on, the ATIP decoding forcible search starts, and the timing of the CD encoder is initialized when synchronization is detected.
[0031]
The DPLMSK signal register is then stored in bit 2 at the same address 0x80.
This DPLMSK signal is a bit for setting whether or not to insert a DPLOCK signal as a switching determination condition in the auto mode.
When this bit is set to “1”, the DPLOCK signal is set not to enter in the switching judgment condition in the auto mode, and it becomes effective in the auto mode including the DEC mode (FG / DEC mode or FG / WBL / DEC mode). Only the TON signal is set as the switching condition.
When this bit is set to “0”, the DPLOCK signal is used as a determination condition.
[0032]
FIG. 6 is a diagram showing an example of the SVMODE signal register. (1) shows the spindle servo mode, (2) shows the manual mode, and (3) shows the auto mode.
[0033]
As shown in FIG. 6A, the SVMODE signal register has bits 0 to 81 at the address 0x81.
The details are shown in FIG. 6 (2) for the manual mode and in FIG. 6 (3) for the auto mode.
In the case of the auto mode, as shown in FIG. 6 (3), eight modes can be set. Here, a case where six modes are set is shown.
When the contents set in bits 7 to 4 in the SVMODE signal register are “1000”, automatic switching from the kick mode to the FG mode is performed.
When the setting is “1001”, automatic switching from the brake mode to the stop mode is performed.
Other modes are also set, but will be described in detail in each embodiment.
[0034]
FIG. 7 is a diagram illustrating an example of the KICDAT signal register.
[0035]
The register of the KICDAT signal is stored in bits 7 to 0 at the address 0x82.
The register of the KICDAT signal is a register for setting kick data in the kick mode and the brake mode.
[0036]
FIG. 8 is a diagram showing an example of the FGMTH signal and the FGMTL signal register, where (1) shows the FGMTH signal register and (2) shows the FGMTL signal register.
[0037]
As shown in FIG. 8A, the FGMTH signal register shows a case where bits 4 to 0 are set.
The FGMTL signal register is shown in FIG.
Detailed description will be given in the embodiment described later.
As shown in FIGS. 5 to 8 described above, each of the bits 7 to 0 can be set for the command and status register relating to the rotary motor control device 20 provided in the one-chip LSI of FIG.
Next, an outline of the hardware configuration and functions of the rotation motor control device for the optical disk of the present invention will be described.
[0038]
FIG. 1 is a functional block diagram showing an example of an embodiment of the configuration of the main part of a rotary motor control device for an optical disk according to the present invention. The reference numerals in the figure are the same as those in FIGS. 2 and 3, 31 is a motor control circuit, 32 is a CD-DSP LSI, 32a is a decode PLL, 32b is a frequency control unit, 32c is an EFM synchronization lock unit, and 32d is a CLV control unit. , 33 is a motor driver, 34 is a filter, 35 is a switch, 36 is a midway switch, C is a capacitor, and R and R1 are resistors.
[0039]
The CD-DSP LSI 32 at the upper left in FIG. 1 has a function of inputting data EFM from the disc and decoding the data when reproducing the recorded portion of the reproduced CD and recordable CD. Hereinafter, the CD-DSP LSI 32 is abbreviated as a CD-DSP from the viewpoint of emphasizing its function.
This CD-DSP also has a CLV control function that keeps the linear velocity of the disk constant.
This CLV control function is realized by comparing the phase and frequency of the clock output from the PLL (decode PLL) circuit that is phase-synchronized with the reproduction data signal EFM and the reference frequency signal, and driving the rotary motor based on the result. .
Alternatively, the rotary motor may be driven so that the period of the specific synchronization pattern included in the reproduction data signal EFM matches the period of the reference frequency.
Furthermore, the motor is driven so that the maximum inversion interval matches the cycle of the reference frequency by utilizing the fact that the maximum inversion interval of the reproduction data signal EFM has a certain period (11T: about 2.5 μs at the standard speed). May be.
In short, any configuration that controls the rotary motor in synchronization with the data signal recorded on the disk is sufficient.
Such a CD-DSP LSI 32 is already on the market, and this LSI can be obtained.
[0040]
In FIG. 1, the rotary motor drive output by the CD-DSP is output from the CLV control unit 32 d that is the “CLV” block and input to the motor driver 33.
There are a switch 36 and a resistor R / capacitor C on the way. Generally, the resistor R / capacitor C is a digital signal in which the output from the CD-DSP is modulated by PWM (Pulse Width Modulation). This signal is added to be converted into an analog signal by a low-pass filter composed of a resistor R and a capacitor C.
[0041]
The midway switch 36 is ON / OFF controlled by a DMCON (Decoder Motor Control ON) signal from the motor control circuit 31.
When this switch 36 is on, the motor driver 33 is driven by the CLV output of the CD-DSP, and when it is off, the motor driver 33 is driven by the motor control output MPWM.
In this case, when the switch 36 is turned on halfway, the motor control output MPWM is set to high impedance so that it does not collide with the control output of the CD-DSP.
[0042]
From the CD-DSP, a DPLOCK (Decoder PLL Lock) signal indicating that the PLL synchronized with the data EFM signal is locked is output, and this signal is input to the motor control circuit 31.
In the motor control circuit 31, the motor control mode is switched by this DPLOCK signal.
The DPLOCK signal is designed to be active when, for example, the synchronization pattern included in the data EFM can be continuously detected.
The SBRK signal is a signal for applying a brake to the motor by short-circuiting the motor coil, and is input to the motor driver 33.
The FGIN signal is a signal having a frequency proportional to the rotational speed of the motor, and is generally output from the motor driver 33.
The REVDET signal is a signal indicating that the motor has been reversed, and this signal is also generally output from the motor driver 33.
[0043]
By the way, generally, in a CD-ROM or CD-R device, a three-phase brushless motor is used as a rotary motor.
In this three-phase brushless motor, the drive coils have three phases, and rotational torque is generated by sequentially passing a three-phase current through these coils.
In order to switch the current, the rotation angle of the motor is detected by a Hall element or the like, and a signal having a frequency proportional to the rotation speed of the motor is obtained from the Hall element or the like.
This signal is called an FG (Frequency Generator) signal, and a signal to which this FG signal is input is FGIN. As this FGIN signal, a signal obtained by shaping the waveform of the FG signal with a driver IC is generally used.
Further, when all the three-phase coil ends of the motor are connected (short-circuited), the motor tries to stop. This is a short brake.
Further, two or three Hall elements are generally attached, and the rotation direction is detected by the phase relationship of the outputs.
A signal using this is REVDET.
Other signals are not directly related to the rotary motor control device of the present invention, and thus the description thereof is omitted.
[0044]
The above is the outline of the configuration and functions of the rotation motor control device 31 for the optical disk of the present invention shown in FIG.
Next, control modes that can be set in the rotary motor control device 31 of the present invention will be described.
The servo mode of the spindle motor is set by the SVMODE signal register shown in FIG. That is, bits 7 to 4 of the address 0x81 are set.
[0045]
FIG. 9 is a diagram illustrating an example of setting of the manual mode for the servo mode of the spindle motor.
[0046]
As shown in FIG. 9, eight types of manual mode can be set. In the motor stop mode STOP, DMCON = L (switch off) and MPWM = Z (high impedance), and the motor is not driven.
In the kick acceleration mode KICK, the motor is accelerated with a predetermined power. The predetermined power in this case can be specified by the register 0x82 (KICDAT in FIG. 7). In the brake mode BRAKE, the motor is decelerated with a predetermined power. The predetermined power in this case is also set by the register 0x82 (KICDAT in FIG. 7).
In the FG mode, the motor control output signal MPWM is output according to the difference between the cycle of the FGIN signal and the target cycle by CAV (Constant Angular Velocity) control using the pulse input of the FGIN signal. Control to match the cycle.
[0047]
The WBL mode is a mode in which the rotary motor is rotated in synchronization with a wobble signal that is a meandering signal of the guide groove of the CD-R disc.
The AX mode is a mode in which the rotary motor is rotated in phase with a synchronization signal (ATIP Sync) included in a fixed period in an ATIP signal (address information signal) that is FM-modulated into a wobble signal.
The DEC mode is a mode in which the rotary motor is rotated by the above-described CLV control (control for keeping the linear velocity of the disk constant) of the CD-DSP.
Note that HOLD is a previous value hold, but is not directly related to the rotary motor control device of the present invention, and thus the description thereof is omitted.
The above is the content of the manual mode in the servo mode of the spindle motor.
[0048]
FIG. 10 is a diagram illustrating an example of setting the auto mode for the servo mode of the spindle motor.
[0049]
KICK to FG is a mode that automatically switches from the kick acceleration mode KICK to the FG mode.
BRAKE to STOP is a mode in which automatic switching from the brake mode BRAKE to the stop mode STOP is performed.
FG / DEC is a mode for automatically switching between FG / DEC modes, and switching between both modes is performed under certain conditions.
[0050]
FG / WBL is a mode in which automatic switching between FG / WBL modes is performed, and switching between both modes is executed under certain conditions.
FG / WBL / DEC is a mode for automatically switching between FG / WBL / DEC modes).
WBL / AX is a mode in which automatic switching between WBL / AX modes is performed, and switching between both modes is performed under certain conditions.
These servo modes can be set manually by the CPU, and the motor rotation can be controlled in each mode. In the present invention, these modes can be switched in the automatic mode. Therefore, it is characterized in that the programming is simplified and the stability of the control operation is improved.
[0051]
First Embodiment In the first embodiment, the DEC mode and the WBL mode (exactly speaking, as shown in FIG. 10 above) among the FG / DEC / WBL modes shown in FIG. Are all in auto mode, but are abbreviated as mode as appropriate).
[0052]
The DEC mode is a mode in which the motor is controlled by the function of the CD-DSP. The MPWM signal that is a motor control output signal and its positive and negative signals MPWMP and MPWMN are set to “1” in the bit 5 of the servo control register shown in FIG. When set to high impedance, when set to “0”, the output of the loop filter becomes a constant PWM signal.
The connection switching control signal DMCOM with the motor driver becomes “H”.
In the WBL mode, the result of adding the speed comparison signal and phase comparison signal of the wobble signal and the encoder EFM frame sync signal (EEFS) is output as a PWM signal.
First, the operation in the FG / DEC / WBL mode when there is recording data will be described.
[0053]
FIG. 11 is a time chart for explaining the operation in the FG / DEC / WBL mode when there is recording data for the rotary motor control device of the present invention. The reference numerals given to the respective waveforms in the figure correspond to the code positions in FIG.
[0054]
In this case, the mode automatic switching operation is in the DEC mode when the DPLOCK signal is active, and in the WBL mode when inactive.
That is, when the decoder PLL of the CD-DSP is in a locked state, stable data synchronization is established, so that the rotary motor control is performed based on the recording data.
When the CD-DSP decoder PLL is not locked, the rotary motor is controlled based on the wobble signal.
Such an operation is effective at the time of controlling rotation of a CD-R or CD-RW (rewritable CD: CD rewritable) in which a recorded portion and an unrecorded portion are mixed.
[0055]
In the recorded portion, the wobble signal is disturbed by the data and the S / N ratio becomes low, so that it is difficult to detect stably.
Therefore, if rotation control is continued with the wobble signal as it is, it becomes unstable due to noise.
In this first embodiment, paying attention to the fact that it is more stable to control based on recorded data (EFM) in such a place, the decoder PLL of the CD-DSP is in a locked state. At times, the rotary motor control is performed based on the recording data.
However, since there is no data (EFM) in the unrecorded portion, it is impossible to control based on the data (EFM).
For this reason, it is necessary to perform rotation control using a wobble signal.
Here, the configuration of the circuit in the WBL mode will be described.
[0056]
FIG. 12 is a functional block diagram showing an example of an embodiment of the main configuration of a circuit in the WBL mode. 1 is the same as FIG. 1, 41 is a debounce circuit, 42 is a wobble PLL, 43 is a speed difference detector, 44 is a phase difference detector, 45 is a PWM output circuit, 46 and 47 are amplifiers, and 48 is an addition. Indicates a vessel.
[0057]
As shown in FIG. 12, in the circuit of the WBL mode, the speed difference detector 43 compares the wobble signal input WBLIN and the encoder EFM frame sync signal EEFS to obtain a speed comparison signal. The encoder EFM frame sync signal EEFS is compared with the phase difference detector 44 to obtain a phase comparison signal.
Then, the speed comparison signal and the phase comparison signal are added by the adder 48, and the addition result is input to the PWM output circuit 45 to generate the MPWM, MPWMP, and MPWMN signals.
Therefore, in the WBL mode, the rotary motor can be rotated in synchronization with the wobble signal that is the meandering signal of the guide groove of the CD-R disc.
[0058]
In order for such a switching operation to be performed by the CPU, the DPLOCK signal must be monitored quite frequently, increasing the burden on the CPU and making it difficult to rotate at high speed.
As a result, it becomes difficult to increase the recording / reproducing speed of the drive device.
On the other hand, in the first embodiment, since the control mode is automatically switched without monitoring by the CPU, the drive apparatus can be speeded up.
[0059]
In this mode, as shown in FIG. 11, both the TON signal indicating that the optical beam is tracking the track of the disk and the DPLOCK signal are active, and a certain time (for example, 256 EFM frame) has passed. Sometimes it is more preferable to configure to shift to the DEC mode for the first time.
Here, the EFM frame is one unit of data on the disc, and is about 136 μs in the case of the standard speed of CD.
By counting time in frames, when controlling at speeds such as 2x, 4x, or 8x faster than the standard speed (1x), the time is automatically set to a short time, making it suitable for speeding up. It is.
[0060]
In addition, by including the TON signal as a condition, it is guaranteed that the track tracking state exists, and when the track tracking state is not transient such as when accessing, the data synchronous rotation control becomes unstable because the data reproduction is not normal. The inconvenience of becoming is avoided.
In the timing chart shown in FIG. 11, in addition to the operation in the FG / WBL mode shown in FIG. 13, the “H” period of the TON signal and the DPLOCK signal is set by a servo gain register (not shown). If it continues beyond the value, it will automatically switch to the DEC mode.
As described above, the first embodiment is control related to automatic switching between the DEC mode and the WBL mode in the FG / DEC / WBL mode.
[0061]
Therefore, a data synchronous rotation control circuit that performs rotation control of the rotary motor in synchronization with the recorded data signal, a meander synchronous rotation control circuit that performs rotation control of the rotary motor in synchronization with the meandering of the guide groove of the disk, A phase synchronization circuit that is phase-synchronized with the data signal and a synchronization detection circuit that detects that the phase synchronization circuit is in synchronization and outputs a lock signal are provided. When the lock signal is obtained, the data synchronization rotation control circuit When the lock motor cannot be obtained, the rotary motor is driven by the meandering synchronous rotation control circuit.
Therefore, the meandering synchronous rotation control mode and the data synchronous rotation control mode are automatically switched without burden on the CPU constituting the controller, and stable control can be performed even if recorded portions and unrecorded portions are mixed. A mode is obtained.
In addition, since there is no burden on the CPU, the firmware code size can be reduced, and cost reduction and high-speed rotation can be easily realized.
In addition to the above conditions, the operation combined with the FG control mode will be described in detail in a seventh embodiment described later.
[0062]
Second Embodiment In the previous first embodiment, control related to automatic switching between the DEC mode and the WBL mode in the FG / DEC / WBL mode has been described.
In the second embodiment, the DPLOCK signal described in the first embodiment is input as a condition for switching to the DEC mode in the FG / DEC mode.
Here, the operation in the FG / DEC auto mode will be described.
[0063]
FIG. 13 is a time chart for explaining the operation in the FG / DEC auto mode for the rotary motor control device of the present invention. The reference numerals given to the respective waveforms in the figure correspond to the code positions in FIG.
[0064]
FIG. 13 shows the operation at the time of track jump.
When the tracking servo is on, automatic switching between the FG mode and the DEC mode is performed based on an input signal indicating the synchronization state of the data EFM obtained from the TON signal and the DPLOCK signal.
As shown in FIG. 13, when the DPLOCK signal is active, CD-DSP control is performed in the DEC mode, and when the DPLOCK signal is inactive, the FG mode is set.
[0065]
When the DPLOCK signal is active, the CD-DSP decoder PLL is locked, and the CLV control can be applied in synchronization with the data EFM.
On the other hand, when the DPLOCK signal is inactive, the data EFM signal is not normal or the linear velocity is not settled to a range where the PLL can be pulled in at the time of access or the like.
Therefore, in this case, FG control is performed as the FG mode.
[0066]
Here, the configuration of the FG mode circuit and the interface circuit of the CD encoder will be described.
[0067]
FIG. 14 is a functional block diagram showing an example of an embodiment of the main configuration of an FG mode circuit. Reference numerals in the figure are the same as those in FIG. 1, 51 is a debounce circuit, 52 is a period detector, 53 is a full acceleration / deceleration pulse generation circuit, 54 is a PWM output circuit, and 55 is a pulse switching circuit.
[0068]
In the FG mode circuit shown in FIG. 14, the period detector 52 detects the difference between the period of the FGIN signal and the target period.
In this case, counting is performed with an encoder EFM frame sync pulse (EEFS).
The full acceleration / deceleration pulse generation circuit 53 generates a pulse obtained by multiplying the difference between the target period and the detection period by a gain.
The PWM output circuit 54 outputs a PWM pulse corresponding to the loop filter data calculation result.
The output terminal outputs the pulse during the output pulse generation period from the full acceleration / deceleration pulse generation part, and outputs the pulse from the PWM pulse output part from the PWM output circuit 54 during the non-generation period.
[0069]
FIG. 15 is a functional block diagram showing an example of an embodiment of the main configuration of an interface circuit of a CD encoder. The reference numerals in the figure are the same as those in FIG. 1, 61 is a counter, 62 is a 1 / N frequency divider, and 63 is a servo decode EFS count register.
[0070]
The interface circuit of the CD encoder shown in FIG. 15 has a function of detecting the disk linear velocity, and the internal FG signal of the EFM frame sync (DEFS) and servo decode FG register (not shown) of the CD encoder By setting the value to be 1 pulse / revolution, the value of EFM frame sync (DEFS) number / revolution of the CD encoder can be read from the servo decode EFS count register 63.
Based on this value, the disk linear velocity can be calculated.
[0071]
As described above, in the second embodiment, the data synchronization rotation control circuit that controls the rotation of the rotary motor in synchronization with the recorded data signal, the phase synchronization circuit that is phase-synchronized with the data signal, and the phase synchronization A synchronous detection circuit for detecting that the circuit is in a synchronous state and outputting a lock signal; a frequency generating means for outputting an FG signal having a frequency proportional to the rotational speed of the rotary motor; and a predetermined motor according to the FG signal. FG rotation control circuit for controlling the rotation speed of the motor, and when the lock signal is obtained, the rotation motor is driven by the data synchronous rotation control circuit, and when the lock signal is not obtained, the rotation is performed by the FG rotation control circuit. The motor is driven.
Accordingly, when data synchronization cannot be transiently achieved due to shifting at the time of access, the FG control mode is automatically selected. When data synchronization is established, the data synchronous rotation control mode is set and The same effect as in the first embodiment can be obtained.
[0072]
Third Embodiment In the previous second embodiment, in the FG / DEC mode, as a condition for switching to the DEC mode, among the FG / DEC / WBL modes described in the first embodiment, The control related to automatic switching between the DEC mode and the WBL mode has been described.
In the third embodiment, the FG / DEC / WBL mode described in the previous first embodiment is related to the switching operation of the FG / DEC mode. In particular, as a condition for switching to the DEC mode, This is an operation for receiving the TON signal described in the first embodiment.
If the TON signal is active, the light beam is in the track tracking state, so that the data EFM can be obtained stably.
[0073]
The DPLOCK signal can be prevented from entering the DEC transition condition by setting the DPLMSK signal of the 0x80 register shown in FIG. 5 to “1”.
The reason for using the TON signal as a condition instead of the DPLOCK signal is as follows.
When jumping on a track, such as when accessing, if the light beam happens to be on the track, the data EFM is obtained only for a certain period, so the PLL may lock.
However, in this state, since the light beam is not tracking, this state does not last long.
In such a case, it is assumed that it is often more stable to continue the FG control.
[0074]
Therefore, in the third embodiment, a data synchronous rotation control circuit that performs rotation control of the rotary motor in synchronization with the recorded data signal, and an FG signal having a frequency proportional to the rotational speed of the rotary motor are output. A frequency generator and an FG rotation control circuit for controlling the motor to a predetermined number of revolutions according to the FG signal are provided, and when the optical beam of the optical disk apparatus is in a tracking state for tracking the track of the disk, data synchronous rotation The rotation motor is driven by the control circuit, and at other times, the rotation motor is driven by the FG rotation control circuit.
Therefore, even when accessing, it is possible to automatically shift to the data synchronous rotation control after obtaining stable data, and the same effect as in the case of the first embodiment can be obtained.
[0075]
Fourth Embodiment In the third embodiment, the operation for receiving the TON signal described in the first embodiment has been described as the condition for switching to the DEC mode.
In the fourth embodiment, the DPLOCK signal and the TON signal are used as the conditions for switching to the DEC mode.
As described above, by setting the automatic switching condition of the mode, the recorded data (EFM) signal can be obtained completely stably, and then the mode can be shifted to the DEC mode. Compared to the case of this form, more stable operation is possible.
[0076]
Fifth Embodiment In the first embodiment, the automatic switching of the DEC / WBL mode in the FG / DEC / WBL mode, and the FG / DEC in the second to fourth embodiments. Each automatic mode switching was explained.
In the fifth embodiment, the operation is related to automatic switching of the FG / WBL mode.
The operation in the FG / WBL auto mode has been described with reference to FIG. 13 as an example.
Here, the operation in the FG / WBL mode when there is no recording data will be described.
[0077]
FIG. 16 is a time chart for explaining the operation in the FG / WBL mode when there is no recording data in the rotary motor control device of the present invention. The reference numerals given to the respective waveforms in the figure correspond to the code positions in FIG.
[0078]
In FIG. 16, the FG mode and the WBL mode are based on the TON signal indicating that the tracking servo is on, and the FGLOCK signal for detecting that the FG servo system detected rotational speed is within ± 30% of the target rotational speed. This shows a case where automatic switching between and is performed.
In the FG / WBL mode, switching between rotation control using an FG signal and rotation control using a wobble signal is performed.
As a condition for shifting to the WBL mode, for example, it is assumed that it is within ± 30% of the target rotational speed during FG control.
The reason for this is that, as described above, the wobble signal is generally detected through a narrow band-pass filter (BPF) in order to improve the S / N ratio. This is because the wobble signal frequency may deviate from the passband of the bandpass filter and may not be detected.
[0079]
Therefore, in the fifth embodiment, the FG control is performed to enter the target rotation within a predetermined range (for example, ± 30%), and then the WBL control is performed.
However, if such an operation is to be realized by manual operation of the CPU, it is necessary to frequently measure the FG cycle and determine that this cycle is within a predetermined range, which increases the burden on the CPU. It is difficult to rotate at high speed.
As a result, it becomes difficult to increase the recording / reproducing speed of the drive device.
On the other hand, in the fifth embodiment, since automatic control is employed, the burden on the CPU is reduced and speeding up is easily realized.
[0080]
Therefore, in the fifth embodiment, a meandering synchronous rotation control circuit for controlling the rotation of the rotary motor in synchronization with the meandering of the guide groove of the disk and an FG signal having a frequency proportional to the rotational speed of the rotary motor are output. And an FG rotation control circuit for controlling the motor to a predetermined rotational speed in accordance with the FG signal. When the frequency of the FG signal is outside the predetermined range, the rotary motor is driven by the FG rotation control circuit. When within the predetermined range, the rotary motor is driven by the meandering synchronous rotation control circuit.
Therefore, rotation control at the time of access with a recordable disc can always be performed stably, and the same effect as in the case of the first embodiment can be obtained.
[0081]
Sixth Embodiment In the first embodiment, the automatic switching of the DEC / WBL mode in the FG / DEC / WBL mode, and the FG / DEC in the second to fourth embodiments. Regarding the automatic switching of the modes, further, in the fifth embodiment, the operation related to the automatic switching of the FG / WBL mode has been described.
The sixth embodiment is characterized in that the loop filter is shared in the FG mode and the WBL mode in the previous fifth embodiment.
[0082]
FIG. 17 is a functional block diagram showing an example of an embodiment of the main configuration of the gain correction circuit in the FG mode. The reference numerals in the figure are the same as those in FIG. 1, 71 is a period detector, 72 is a first gain setting unit, 73 is a pulse generator, 74 is a second gain setting unit, 75 is a loop filter, and 76 is gain correction. , 77 is a total gain setting unit, 78 is a clipping circuit, 79 is a PWM (pulse width modulation) unit, 80 is an adder, and KF, KFL, KL, K1, and K2 are set gains.
[0083]
The gain setting shown in FIG. 17, the setting gain KF for the first gain setting unit 72, and the setting gain KFL for the second gain setting unit 74 are set in the servo gain first register (not shown). Is done by.
The set gain KL to the gain correction unit 76 and the set gains K1 and K2 to the total gain setting unit 77 are respectively sent to a servo gain second register (not shown) and a servo gain third register (not shown). It is done by setting.
Note that the integration unit (loop filter) surrounded by a broken line is shared by the FG mode system and the WBL mode system, and integration data during integration is inherited between the modes.
[0084]
In the FG mode, as shown in FIG. 17, the difference between the FGIN cycle and the target cycle is obtained.
The motor control output MPWM is output in accordance with this difference and the result obtained by accumulating the difference and applying the gain.
In this way, by integrating the period difference (frequency difference), the low-frequency gain of the rotation control loop can be increased, and precise control becomes possible.
This integration unit may be particularly called a loop filter.
[0085]
FIG. 18 is a functional block diagram showing an example of an embodiment of the main configuration of a gain correction circuit in the WBL mode. The reference numerals in the figure are the same as those in FIGS. 1 and 17, 81 is a speed difference detection unit, 82 is a second gain correction unit, 83 is a clip circuit, 84 is a phase difference detection unit, and 85 is a third gain correction unit. , 86 are clip circuits, 87 and 88 are adders, and N and Kp are gains to be set.
[0086]
As shown in FIG. 18, in the WBL mode, the setting gain N for the second gain correction unit 82 and the setting gain Kp for the third gain correction unit 85 are respectively set to servo gain second registers (not shown). ), By setting to a servo gain third register (not shown).
And also in this WBL mode, the loop filter of previous FIG. 17 is used in common.
In the WBL mode, the frequency (rotational speed) and phase of the wobble signal (WBLIN) are compared with those of the reference pulse (ESFS: encoder EFM frame sync).
The reference pulse ESFS is generally generated from a reference oscillator.
[0087]
The compared speed difference and phase difference are respectively added with gain.
The integration unit (loop filter) integrates the result of adding the speed difference system and the phase difference system.
This integrated output and the original addition result are further added, multiplied by a gain, and a motor control output MPWM is output.
The loop gain characteristic of the WBL mode is as shown in FIG.
[0088]
FIG. 19 is a diagram illustrating an example of loop gain characteristics in the WBL mode.
[0089]
FIG. 19 shows a Bode diagram.
As shown in FIG. 19, the phase system amplifies the low frequency range, and the loop filter system amplifies the low frequency.
This loop filter improves the low-frequency control characteristics.
As described above, in the sixth embodiment, the integration loop filter is commonly used in the FG mode and the WBL mode. Therefore, the circuit is simplified, and precise control characteristics can be obtained in any mode.
Furthermore, since the integrated value is taken over, the control at the time of mode switching is not disturbed, and a smooth transition is possible.
[0090]
As described above, in the sixth embodiment, in the rotary motor control device described in the previous fifth embodiment, a frequency comparator that compares the frequency of the FG signal with the target frequency of the FG rotation control circuit. A phase comparator that compares the phase of the meandering signal with the phase of the reference signal of the meandering synchronous rotation control circuit, and an integrator that integrates one of the comparison results of the two comparators. When the rotary motor is driven by the FG rotation control circuit, the rotary motor is driven according to the output of the frequency comparator and the result of integrating the output by the integrator, and the rotary motor is driven by the meandering synchronous rotation control circuit. When doing so, the rotary motor is driven in accordance with the output of the phase comparator and the result of integrating the output by the integrator. Therefore, a common loop filter can be used in the two control modes, and in addition to the reduction in circuit cost, the integrated value can be taken over, so that the control at the time of switching is stabilized.
[0091]
Seventh Embodiment This seventh embodiment is characterized in that it is possible to shift to the DEC mode in addition to the FG / WBL mode described in the fifth embodiment. Yes.
The operation in the FG / DEC / WBL mode when recording data exists has been described with reference to FIG.
Here, the operation in the FG / DEC / WBL mode when there is no recording data will be described.
[0092]
FIG. 20 is a time chart for explaining the operation in the FG / DEC / WBL mode when there is no recording data in the rotary motor control device of the present invention. The reference numerals given to the respective waveforms in the figure correspond to the code positions in FIG.
[0093]
As shown in FIG. 20 and FIG. 11 above, when the DPLOCK signal is active, the DEC mode is set, the DPLOCK signal is inactive, and the FG signal is within a predetermined range (for example, ± 30%) of the target cycle. When the DPLOCK signal is inactive and the FG signal is outside a predetermined range (for example, ± 30%) of the target period, the mode is switched to the FG mode.
By this automatic mode switching, stable control is always automatically selected and set even in a disc in which recorded and unrecorded portions are mixed, reducing the burden on the CPU.
Therefore, the speed can be increased.
[0094]
Eighth Embodiment In the eighth embodiment, at the beginning of acceleration, a kick acceleration mode is first set, the rotary motor is accelerated with a predetermined power, and several FG pulses (for example, two) can be obtained. At that time, the FG mode (from the kick acceleration mode to the FG mode) is switched.
The setting of the automatic switching mode (KICK to FG auto mode) from the kick acceleration mode to the FG mode has been described with reference to FIG.
[0095]
Thus, the reason for setting the kick acceleration mode at the beginning of acceleration is that if the FG mode is set from the beginning, the FG cycle cannot be measured and acceleration cannot be performed while the FG pulse cannot be obtained. Because.
If this operation is performed by the CPU, it must be monitored by software whether or not an FG pulse has occurred, and the burden on the CPU increases, making it difficult to rotate at high speed.
[0096]
As described above, in the eighth embodiment, the kick mode setting for setting the kick mode for accelerating the rotary motor with a predetermined power in the rotary motor control device described in the second to seventh embodiments. Means are provided so that the rotary motor is accelerated by the kick mode from the stopped state of the rotary motor, and when the FG signal pulse reaches a predetermined number of revolutions, the rotary motor is controlled by the FG rotation control circuit.
Therefore, in addition to the effects of the second to seventh embodiments, a stable start can be performed without increasing the burden on the CPU.
[0097]
Ninth Embodiment This ninth embodiment is control when the motor is decelerated from the rotating state. In the rotating state of the rotary motor, the brake mode is set and the motor is decelerated at a predetermined power. When the reverse rotation is detected by inputting the REVDET signal, it automatically shifts to the stop mode (from the brake mode to the stop mode).
The setting of the automatic switching mode (BRAKE to STOP auto mode) from the brake mode to the stop mode has also been described with reference to FIG.
According to the ninth embodiment, when the reverse rotation is detected by setting the brake mode in the rotating state of the rotary motor, decelerating at a predetermined power, and inputting the REVDET signal, the stop mode is automatically set. In addition to the effects of the second to eighth embodiments described above, the inconvenience that the burden is large when performed by the CPU is solved and the operation can be stably stopped. .
[0098]
Tenth Embodiment The tenth embodiment is characterized in that when the frequency of the FG signal is higher than the target value by a predetermined range, a short brake signal is output to decelerate the motor.
[0099]
When decelerating the motor in the FG mode, FG / WBL mode, FG / DEC mode, or brake mode described earlier, the motor control output MPWM in the reverse rotation direction is input to the motor driver. A current in the reverse rotation direction flows.
However, the motor generally generates an electromotive force in the reverse direction (counterelectromotive force) proportional to the number of rotations when rotating, and when a current flows in the reverse rotation direction, the reverse electromotive force generated by the counter electromotive force is generated. A large current flows due to the addition of currents in the rotational direction.
As a result, power consumption increases and the heat generation of the motor coil and motor driver also increases.
[0100]
Conventionally, a control method for applying a self-brake by short-circuiting motor coil ends is generally used.
However, the deceleration control is necessary not only for stopping the motor but also for rotating the CLV when the optical head is accessed in the outer circumferential direction.
In the tenth embodiment, a short brake can be applied at a certain deceleration.
In addition, at the time of deceleration accompanied by access, since the target rotation speed of the FG control is set, the short brake may be released when the short brake is applied and the target rotation speed is approached.
[0101]
As described above, in the tenth embodiment, in the rotary motor control device described in the second to ninth embodiments, a short brake signal output for generating a brake signal for short-circuiting the coil of the rotary motor. Means are provided to output a short brake signal when the frequency of the FG signal is higher than the target value by a predetermined range.
Therefore, in addition to the effects of the second to ninth embodiments, deceleration control with low power consumption is realized without increasing the load on the CPU.
[0102]
Eleventh Embodiment The eleventh embodiment is related to the invention of claim 1. In the first to tenth embodiments described above, switching of the FG / DEC / WBL mode has been described. The eleventh embodiment relates to the WBL mode and the AX mode.
[0103]
In the AX mode, the phase comparison between the ATIP synchronization signal (ASYNC) obtained by decoding the ATIP signal and the reference signal ESFS (standard speed 75 Hz) is performed, and the rotary motor is driven by this output.
The ATIP synchronizing signal (ASYNC) is embedded in the meandering groove of the disk by FM modulating the wobble signal, and has a frequency of 75 Hz at the standard speed.
Therefore, in this AX mode, the ATIP synchronization signal (ASYNC) and the reference signal ESFS are phase-synchronized to perform rotation control.
Therefore, if the reference signal ESFS is set as the reference timing signal for the write data, the write data can be written with the position on the disc completely matched.
[0104]
FIG. 21 is a functional block diagram showing an example of an embodiment of the main configuration of a circuit in the AX mode. The reference numerals in the figure are the same as those in FIG. 1, 91 is a phase comparator (PD), 92 is a phase corrector (DCO), 93 is a changeover switch, and 94 is a WBL mode circuit.
[0105]
FIG. 22 is a functional block diagram showing another example of the configuration of the main part of the circuit configuration in the AX mode. The reference numerals in the figure are the same as those in FIG. 21, wherein 95 indicates an amplifier, 96 indicates a 1/3 frequency divider, and 97 indicates a phase comparator (PD).
[0106]
In the WBL mode, the encoder EFM frame sync signal (EEFS) is used as a reference clock, and in the AX mode, the reference is determined according to the phase difference between the encoder subcode sync signal (ESFS) and the detected ATIP sync signal (ASYNC). Change the clock phase.
Since the delay from the ATIP sync signal on the disk to the detected ATIP sync signal is caused by the FSK demodulator and the ATIP sync detection circuit, the delay value may be set.
[0107]
FIG. 23 is a time chart for explaining the operation in the FG / WBL mode at the start of writing. The reference numerals given to the waveforms in the figure correspond to the reference positions in FIG.
[0108]
FIG. 24 is a time chart for explaining the operation in the FG / WBL mode at the end of writing. The reference numerals given to the waveforms in the figure correspond to the reference positions in FIG.
[0109]
In the eleventh embodiment, the WBL / AX mode is switched to the WBL mode until slightly before the position (address) where writing is started (for example, one sector before). Enter mode. The reason is that in the WBL mode, the wobble signal can be controlled at a higher speed by the higher frequency (22 KHz), and the settling can be performed quickly. Keep it in sync. Then, immediately before the start of writing, the mode is shifted to the AX mode and writing is started. Also in the eleventh embodiment, when the CPU switches between the WBL mode and the AX mode, the CPU frequently monitors the current address to determine whether the predetermined number before the write start address has been reached. Therefore, the inconvenience that the burden is large and the speeding up is limited is solved. That is, high-speed control by meandering synchronous rotation control is possible before recording starts, and address synchronization can be achieved during recording, so that precise recording control can be performed and the same as in the first embodiment. An effect is also obtained.
Twelfth Embodiment This twelfth embodiment relates to the invention of claim 1. In the previous eleventh embodiment, switching of the WBL / AX mode has been described. The twelfth embodiment is an improvement of the AX mode itself.
[0110]
In the twelfth embodiment, a phase comparison between the ATIP synchronization signal (ASYNC) and the reference signal ESFS (standard speed 75 Hz) is performed, and a variable frequency oscillator that varies the frequency based on the comparison result is provided. It is characterized in that the output is a WBL mode reference signal.
[0111]
Since the variable frequency oscillator used in this case is a digital circuit, in this embodiment, the variable frequency oscillator is called a DCO (Digital Controlled Oscillator). With this configuration, the frequency of the reference signal output from the DCO changes according to the phase comparison result between the ATIP synchronization signal (ASYNC) and the reference signal ESFS, and as a result, the ATIP synchronization signal (ASYNC) ) And the reference-synchronized rotation control of the reference signal ESFS. When shifting to the WBL mode, instead of the DCO output, the WPL mode system reference signal EEFS (encoder EFM frame sync signal: 7.35 KHz at standard speed) may be used as the WBL mode system reference signal. Such switching can be realized by a simple switch. As described above, according to the twelfth embodiment, the AX mode can be realized by using the WBL mode system in common. Even during the AX mode, since the WBL mode system is closed in synchronization with the wobble signal, high-bandwidth control is possible.
Thirteenth Embodiment This thirteenth embodiment relates to the invention of claim 1.
[0112]
The thirteenth embodiment is characterized in that in the WBL / AX mode, the mode automatically shifts to the WBL mode after the end of recording.
The reason is that the AX mode described in the previous eleventh embodiment is an unnecessary mode except during recording, and therefore it is preferable to quickly enter the WBL mode when recording is completed.
As described above, after the recording is completed, it is possible to return to the WBL mode without imposing a burden on the CPU by automatically shifting to the WBL mode.
Fourteenth Embodiment In the first to thirteenth embodiments, in connection with the automatic switching operation of the FG / DEC / WBL / AX mode, the load on the CPU is reduced by the transition of the auto mode. explained.
According to each of these embodiments, it is possible to reduce the code size of software to be implemented (actually called ROM since it is built in the ROM), and by using a small capacity ROM Cost reduction is also realized.
The fourteenth embodiment relates to the separation of the LSI chip of the drive device that performs the above operation.
[0113]
A circuit that performs rotation control in synchronization with recording data and a circuit that outputs a PLL and PLL lock state (signal DPLOCK) that are phase-synchronized with recording data are generally built in the CD-DSP.
This chip is widely used in CD-ROM devices and is produced in very large quantities, so the cost is low.
Further, other FG, WBL, AX auto mode, etc. are made into chips exclusively for CD-R.
With this configuration, the control of the DEC mode itself can be left to the CD-DSP and does not have to be built in the CD-R chip side, so the cost of the CD-R control chip can be reduced. Realized.
Therefore, as a total, a low-cost CD-R drive can be obtained.
[0114]
【The invention's effect】
According to the first aspect of the present invention, there is provided a rotation motor control device for a recordable optical disk apparatus, and a meandering synchronous rotation control circuit for performing rotation control of the rotation motor based on a meander signal generated corresponding to the meandering of the guide groove of the disk. And a synchronization signal detection circuit for detecting an address synchronization signal arranged as meandering of the guide groove at a predetermined distance in the linear direction of the guide groove, and a phase for comparing the phases of the address synchronization signal and the reference clock signal An address-synchronized rotation control circuit having a comparator and a variable frequency oscillator that outputs a reference signal having a frequency corresponding to the comparison result of the phase comparator, and supplying the reference signal to the meandering synchronous rotation control circuit The meandering synchronous rotation control circuit controls the rotary motor based on the meandering signal until a predetermined position before the recording start address, It is subjected during the recording operation from the front only position, so as to control the rotary motor on the basis of the meandering signal and the reference signal. Therefore, it is possible to perform high-speed control by meandering synchronous rotation control before recording starts, and during recording, address synchronous control can be performed while maintaining the high-speed controllability of meandering synchronous rotation control mode, and precise recording control is possible. It can be carried out.
[0117]
According to a second aspect of the present invention, there is provided a recordable optical disk device comprising the rotary motor control device according to the first aspect, wherein the data synchronous rotation control circuit performs rotation control of the rotary motor in synchronization with the recorded data signal; The first digital signal processing LSI includes a phase synchronization circuit that is phase-synchronized with the data signal, and a synchronization detection circuit that detects that the phase synchronization circuit is in synchronization and outputs a lock signal. This processing means is built in the second digital signal processing LSI. Therefore, the control of the DEC mode itself can be left to the CD-DSP and does not have to be built in the CD-R chip, so that the cost of the CD-R control chip can be reduced. In addition, the automatic switching of the control mode allows stable rotation control at all times and does not increase the CPU burden associated with the switching. Therefore, the firmware size can be reduced, the cost can be reduced, and the overall cost of the optical disk apparatus can be reduced. A high-speed device is realized.
[0118]
According to a fourth aspect of the present invention, there is provided a rotation motor control device for an optical disk, the recordable optical disk device comprising the rotation motor control device according to any one of the first to third aspects, wherein the rotation control of the rotation motor is performed in synchronization with a recorded data signal. A data synchronization rotation control circuit for performing phase synchronization, a phase synchronization circuit for phase synchronization with a data signal, and a synchronization detection circuit for detecting that the phase synchronization circuit is in synchronization and outputting a lock signal. The other processing means is built in the second digital signal processing LSI.
Therefore, the control of the DEC mode itself can be left to the CD-DSP and does not have to be built in the CD-R chip, so that the cost of the CD-R control chip can be reduced.
In addition, the automatic switching of the control mode allows stable rotation control at all times and does not increase the CPU burden associated with the switching. Therefore, the firmware size can be reduced, the cost can be reduced, and the overall cost of the optical disk apparatus can be reduced. A high-speed device is realized.
[Brief description of the drawings]
FIG. 1 is a functional block diagram showing an example of an embodiment of a main part configuration of a rotary motor control device for an optical disk according to the present invention.
FIG. 2 is a functional block diagram showing an example of a configuration of a main part of a one-chip LSI in which functions for a CD-R disk drive device are integrated.
FIG. 3 is a functional block diagram showing an example of a configuration of a main part of a one-chip LSI in which functions for a CD-R disk drive device are integrated.
4 is a diagram showing interface signals in the rotary motor control device 20 shown in FIG. 2; FIG.
FIG. 5 is a diagram illustrating an example of a TON signal and a DPLMSK signal register.
FIG. 6 is a diagram illustrating an example of an SVMODE signal register.
FIG. 7 is a diagram illustrating an example of a KICDAT signal register.
FIG. 8 is a diagram illustrating an example of an FGMTH signal and an FGMTL signal register.
FIG. 9 is a diagram showing an example of manual mode setting for the servo mode of the spindle motor.
FIG. 10 is a diagram illustrating an example of setting an auto mode for a servo mode of a spindle motor.
FIG. 11 is a time chart for explaining the operation in the FG / DEC / WBL mode when there is recording data for the rotary motor control device of the present invention;
FIG. 12 is a functional block diagram showing an example of an embodiment of a main configuration of a WBL mode circuit;
FIG. 13 is a time chart for explaining the operation in the FG / DEC auto mode for the rotary motor control device of the present invention;
FIG. 14 is a functional block diagram showing an example of an embodiment of a main part configuration of an FG mode circuit;
FIG. 15 is a functional block diagram showing an example of an embodiment of a main part configuration of an interface circuit of a CD encoder.
FIG. 16 is a time chart for explaining the operation in the FG / WBL mode when there is no recording data in the rotary motor control device of the present invention.
FIG. 17 is a functional block diagram showing an example of an embodiment of the main configuration of a gain correction circuit in the FG mode.
FIG. 18 is a functional block diagram showing an example of an embodiment of a main configuration of a gain correction circuit in the WBL mode.
FIG. 19 is a diagram illustrating an example of loop gain characteristics in the WBL mode.
FIG. 20 is a time chart for explaining the operation in the FG / DEC / WBL mode when there is no recording data in the rotary motor control device of the present invention.
FIG. 21 is a functional block diagram showing an example of an embodiment of a main configuration of a circuit in an AX mode.
FIG. 22 is a functional block diagram showing another example of the configuration of the main part of the circuit configuration of the AX mode.
FIG. 23 is a time chart for explaining the operation in the FG / WBL mode at the start of writing.
FIG. 24 is a time chart for explaining the operation in the FG / WBL mode at the end of writing;
FIG. 25 is a functional block diagram showing an example of a main part configuration of an optical disc drive.
[Explanation of symbols]
20 Rotating Motor Control Device 21 Clock Generator 22 Clock Synthesizer 23 CIRC Encoder 24 Subcode Operator 25 Sector Processor 31 Motor Control Circuit 32 CD-DSP LSI
32a decode PLL
32b Frequency control unit 32c EFM synchronization lock unit 32d CLV control unit 33 Motor driver 34 Filter 35 Switch 36 Midway switch

Claims

A rotary motor control device in a recordable optical disk device;
A meandering synchronous rotation control circuit for controlling the rotation of the rotary motor based on a meandering signal generated corresponding to the meandering of the guide groove of the disk;
A synchronization signal detection circuit for detecting an address synchronization signal arranged as meandering of the guide groove for each predetermined distance in the linear direction of the guide groove;
A phase comparator that compares phases of the address synchronization signal and a reference clock signal, and a variable frequency oscillator that outputs a reference signal having a frequency corresponding to a comparison result of the phase comparator, and meandering the reference signal An address synchronous rotation control circuit for supplying to the synchronous rotation control circuit,
The meandering synchronous rotation control circuit is:
The rotating motor is controlled based on the meandering signal until a predetermined position before the recording start address, and the rotating motor is controlled based on the meandering signal and the reference signal from the predetermined position before the recording start address to during the recording operation. A rotary motor control device.

A recordable optical disk device comprising the rotary motor control device according to claim 1,
A data synchronous rotation control circuit that performs rotation control of the rotary motor in synchronization with the recorded data signal;
A phase synchronization circuit that is phase-synchronized with the data signal;
A synchronization detection circuit that detects that the phase synchronization circuit is in a synchronized state and outputs a lock signal is incorporated in the first digital signal processing LSI;
The other processing means is incorporated in the second digital signal processing LSI.