JP3686019B2 - Optical disk apparatus and its rotation motor control apparatus - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、記録が可能な光ディスクを駆動する光ディスク装置(以下、記録可能な光ディスク装置という)及びその回転モータ制御装置に関する。
【0002】
【従来の技術】
大容量の情報を記録する装置として、光ディスクが使用されている。ここで、光ディスクとドライブ構成について、概略を説明する。一般的なCD−RとCD−Eディスクは、書き込みが可能な(記録可能な)CD(コンパクトディスク)である。前者のCD−R(CDレコーダブル)は、1回だけ書き込みが可能なCDである(なお、CD−Write Onceともいわれている)。また、後者のCD−E(CDイレーザブル)は、複数回の書き込みが可能なCDである(なお、CD−RW:CDリライタブルともいわれている)。これらのCD−RやCD−Eディスク、すなわち、光ディスクは、次の図25のようなドライブによって情報の記録再生が行われる。
【0003】
図25は、光ディスクドライブについて、その要部構成の一例を示す機能ブロック図である。図において、1は光ディスク、2はスピンドルモータ、3は光ピックアップ、4はモータドライバ、5はリードアンプ、6はサーボ手段、7はCDデコーダ、8はATIPデコーダ、9はレーザコントローラ、10はCDエンコーダ、11はCD−ROMエンコーダ、12はバッファRAM、13はバッファマネージャ、14はCD−ROMデコーダ、15はATAPI/SCSIインターフェース、16はD/Aコンバータ、17はROM、18はCPU、19はRAMを示し、LBはレーザ光、Audioはオーディオ出力信号を示す。
【0004】
この図25において、矢印はデータが主に流れる方向を示しており、また、図を簡略化するために、図25の各ブロックを制御するCPU18には、太線のみを付けて各ブロックとの接続を省略している。光ディスクドライブの構成と動作は、次のとおりである。光ディスク1は、スピンドルモータ2によって回転駆動される。このスピンドルモータ2は、モータドライバ4とサーボ手段5により、線速度が一定になるように制御される。この線速度は、階段的に変更することが可能である。
【0005】
光ピックアップ3は、図示されない半導体レーザ、光学系、フォーカスアクチュエータ、トラックアクチュエータ、受光素子およびポジションセンサを内蔵しており、レーザ光LBを光ディスク1に照射する。また、この光ピックアップ3は、シークモータによってスレッジ方向への移動が可能である。これらのフォーカスアクチュエータ、トラックアクチュエータ、シークモータは、受光素子とポジションセンサから得られる信号に基いて、モータドライバ4とサーボ手段5により、レーザ光LBのスポットが光ディスク1上の目的の場所に位置するように制御される。
【0006】
そして、リード時には、光ピックアップ3によって得られた再生信号が、リードアンプ5で増幅されて2値化された後、CDデコーダ7に入力される。入力された2値化データは、このCDデコーダ7において、EFM(Eight toFourteen Modulation)復調される。なお、記録データは、8ビットずつまとめられてEFM変調されており、このEFM変調では、8ビットを14ビットに変換し、結合ビットを3ビット付加して合計17ビットにする。この場合に、結合ビットは、それまでの「1」と「0」の数が平均的に等しくなるように付けられる。これを「DC成分の抑制」といい、DCカットされた再生信号のスライスレベル変動が抑圧される。
【0007】
復調されたデータは、デインターリーブとエラー訂正の処理が行われる。その後、このデータは、CD−ROMデコーダ14へ入力され、データの信頼性を高めるために、さらに、エラー訂正の処理が行われる。このように2回のエラー訂正の処理が行われたデータは、バッファマネージャ13によって一旦バッファRAM12に蓄えられ、セクタデータとして揃った状態で、ATAPI/SCSIインターフェース15を介して、図示しないホストコンピュータへ一気に転送される。なお、音楽データの場合には、CDデコーダ7から出力されたデータが、D/Aコンバータ16へ入力され、アナログのオーディオ出力信号Audioとして取り出される。
【0008】
また、ライト時には、ATAPI/SCSIインターフェース15を通して、ホストコンピュータから送られてきたデータは、バッファマネージャ13によって一旦バッファRAM12に蓄えられる。そして、バッファRAM12内にある程度の量のデータが蓄積された状態で、ライト動作が開始されるが、この場合には、その前にレーザスポットを書き込み開始地点に位置させる必要がある。この地点は、トラックの蛇行により予め光ディスク1上に刻まれているウォブル信号によって求められる。
【0009】
ウォブル信号には、ATIPと呼ばれる絶対時間情報が含まれており、この情報が、ATIPデコーダ8によって取り出される。また、このATIPデコーダ8によって生成される同期信号は、CDエンコーダ10へ入力され、光ディスク1上の正確な位置へのデータの書き込みを可能にしている。バッファRAM12のデータは、CD−ROMエンコーダ11やCDエンコーダ10において、エラー訂正コードの付加や、インターリーブが行われ、レーザコントローラ9、光ピックアップ3を介して、光ディスク1に記録される。
【0010】
なお、EFM変調されたデータは、ビットストリームとしてチャンネルビットレート4.3218Mbps(標準速)でレーザを駆動する。この場合の記録データは、588チャンネルビット単位でEFMフレームを構成する。チャンネルクロックとは、このチャンネルビットの周波数のクロックを意味する。以上が、図25の光ディスクドライブの構成と動作の概要である。
【0011】
ところで、MD(ミニディスク)や、CD−R(CDレコーダブル:1回だけ追記が可能なコンパクトディスク)、CD−E(CDイレーザブル:消去可能で、複数回の追記が可能なコンパクトディスク)には、らせん状の案内溝が刻まれている。この案内溝は、CLV(Constant Linear Velocity:線速度一定)の回転制御が可能なように、一定の空間周波数(例えば17,000cycle/m:1周期当り59μm)でディスクの径方向に微少量(例えば0.03μm程度)蛇行している。駆動装置は、この蛇行信号周波数が一定(例えば22.05KHz)になるように回転モータを駆動すると、一定(例えば1.3m/s)の線速度でディスクを回転させることができる。このように、案内溝は蛇行しており、その蛇行周波数を検出して、ディスクの回転制御を行うディスク装置は、従来から知られている(例えば、特開平6−338066号公報)。
【0012】
また、蛇行信号周波数には、アドレス情報が、FM(周波数変調)されて重畳されている。例えば、情報「1」は23.05KHz、情報「0」は20.05KHzに変調されている。この情報「1」と「0」の個数が、平均的には同じになるようにされているので、CLV制御は、実際には、蛇行信号の平均周波数が22.05KHzになるように設定されている。
【0013】
そして、アドレス情報は、ATIP(Absolute Time In Pre−groove:溝上の絶対時間)と呼ばれている。また、蛇行信号は、ウォブル(Wobble)信号と呼ばれる。このウォブル信号は、ATIPのキャリア信号になっている。蛇行溝の搬送波が一定になるように回転制御することによって、CLV制御を行い、蛇行溝の搬送波変調成分によって、アドレス信号を得る装置も知られている(例えば、特開平5−225580号公報)。
【0014】
さらに、このような光ディスクドライブ、例えばCD−Rドライブで使用する1チップLSIが、すでに市販されている(例えば、三洋電機株式会社製のLC89590およびその解説と応用の資料)。以上のように、従来の技術として、ウォブル信号に同期して、CLV制御をかける回路と、ATIPのアドレス同期信号(ATIPSYNC)に同期して、CLV制御をかける回路は周知である。しかし、これら従来の技術では、再生信号用ディスクを再生するときの回転制御回路と、記録用ディスクを回転するときの回転制御回路との関係は、開示されていない。また、記録用ディスクに一部記録されたデータ領域での回転制御に関する開示もない。
【0015】
【発明が解決しようとする課題】
先に従来の技術で説明したように、ウォブル信号に同期して、CLV制御をかける回路と、ATIPのアドレス同期信号(ATIPSYNC)に同期して、CLV制御をかける回路は周知である。ところが、記録用ディスクにデータが記録された領域では、ウォブル信号が、記録されたデータによって乱されるため、正確に検出できない場合があり、連続してウォブル信号による回転制御を続けると、不安定になりやすい、という問題がある。また、ウォブル信号は、S/N比を良くするために、一般に狭帯域のバンドパスフィルタ(BPF)を通して検出しなければならないが、アクセス時や、回転立ち上げ時など、目標線速度に達していないときは、バンドパスフィルタの通過帯域からズレた状態になるので、ウォブル信号を正確に検出できない。したがって、このような場合にも、回転制御が不安定になりやすい、という問題が生じる。
【0016】
さらに、アドレス同期信号(ATIPSYNC)に同期して回転制御をするモードを設定することも知られている(前出の三洋電機株式会社製のLC89590の解説と応用の資料)。このモードは、ウォブル信号の制御では、ビットスリップなどによってアドレス情報との完全な同期をとることができないので、付加されている。しかし、アドレス同期信号(ATIPSYNC)は、75Hzという低い周波数であるから、回転制御を高帯域にすることができず、精密な制御をすることが難かしい、という不都合がある。
【0017】
その上、以上に述べたような制御では、再生ディスクの制御モードや、ウォブル信号による制御モード、アドレス同期信号(ATIPSYNC)による制御モード等の切り換えは、一般にCPU(マイクロコンピュータ)からの指令、あるいは外付け回路によって行わなければならないので、プログラミングが困難であったり、外付け回路によるコストアップなど多くの問題があった。この発明では、これら多数のモードを効果的かつ自動的に切り換えることによって、常に安定で精密な回転制御が可能な光ディスクの回転モータ制御装置を実現することを課題とする。また、低コストで、プログラミング負担の少ないモータ制御装置を提供することを課題とする。
【0018】
【課題を解決するための手段】
請求項1の発明では、記録可能な光ディスク装置の回転モータ制御装置であり、前記回転モータの回転数に比例した周波数を有するFG信号を出力する周波数発生手段と、前記FG信号の周波数が所定範囲に入ったことを検出するFGロック信号と、前記光ディスク装置の光ビームがディスクのトラックを追跡するトラッキング状態にあるときに出力されるトラッキングサーボオン信号との二信号が出力される場合にのみ、ディスクの案内溝の蛇行に対応して生成される蛇行信号に基づいて回転モータの回転制御を行なう蛇行同期回転制御回路と、前記FG信号に応じて前記モータを所定の回転数に制御するFG回転制御回路と、前記二信号が出力されるときは前記蛇行同期回転制御回路へ切り換え、該二信号が出力されないときは前記FG回転制御回路へ切り換えて前記回転モータの回転制御を行なう回転制御切換回路とを備え、前記FG信号の周波数とFG回転制御回路の目標周波数とを比較して、その周波数差に応じた周波数差信号を出力する周波数比較器と、前記蛇行信号の位相と蛇行同期回転制御回路の基準信号の位相とを比較して、その位相差に応じた位相差信号を出力する位相比較器と、前記周波数差信号および位相差信号のいずれかを積算する積算器とを有し、前記FG回転制御回路により回転モータを制御するときは、前記周波数差信号と、該周波数差信号を前記積算器によって積算した結果とに応じて回転モータを駆動し、前記蛇行同期回転制御回路により回転モータを駆動するときは、前記位相差信号と、該位相差信号を前記積算器によって積算した結果とに応じて回転モータを駆動し、前記回転制御切換回路が切り換えるときに積算した結果が引き継がれることを特徴とする。
【0020】
請求項2の発明では、請求項1の回転モータ制御装置において、データ信号に位相同期する位相同期回路と、前記位相同期回路が同期状態にあることを検出してロック信号を出力する同期検出回路と、前記ロック信号に基づいて、前記データ信号に同期して回転モータの回転制御を行なうデータ同期回転制御回路とを備え、前記FGロック信号とトラッキングサーボオン信号との二信号のみが出力される場合には、前記データ同期回転制御回路または前記FG回転制御回路から前記蛇行同期回転制御回路へ、前記ロック信号も該二信号も出力されない場合には、前記データ同期回転制御回路または前記蛇行同期回転制御回路から前記FG回転制御回路へ、切り換えて前記回転モータの回転制御を行なう回転制御切換回路を有する。
【0021】
請求項3の発明では、請求項1または請求項2の回転モータ制御装置において、回転モータを所定パワーで加速するキックモードを設定するキックモード設定手段を設け、回転モータの停止状態から、キックモードによって回転モータを加速し、FG信号パルスが所定回転数に達したとき、FG回転制御回路により回転モータを制御するようにしている。
【0022】
請求項4の発明では、請求項1から請求項3の回転モータ制御装置において、回転モータを所定パワーで逆転方向に駆動するブレーキモードを設定するブレーキモード設定手段を設け、回転モータの回転状態からブレーキモードによって回転モータを減速し、回転モータが逆転したことを検出したとき、回転モータの駆動を停止するようにしている。
【0023】
請求項5の発明では、請求項1から請求項4の回転モータ制御装置において、回転モータのコイルをショートさせるブレーキ信号を発生させるショートブレーキ信号出力手段を設け、FG信号の周波数が目標値より所定範囲だけ高いとき、ショートブレーキ信号を出力するようにしている。
【0024】
請求項6の発明では、請求項1から請求項5の回転モータ制御装置を備えた記録可能な光ディスク装置であって、記録されたデータ信号に同期して回転モータの回転制御を行うデータ同期回転制御回路と、データ信号に位相同期する位相同期回路と、位相同期回路が同期状態にあることを検出してロック信号を出力する同期検出回路とを、第1のデジタル信号処理LSIに内蔵させ、その他の処理手段は、第2のデジタル信号処理LSIに内蔵させるようにしている。
【0025】
【発明の実施の形態】
最初に、この発明の記録可能な光ディスク装置の回転モータ制御装置が収納される1チップLSI、すなわち、記録可能な光ディスクであるCD−Rディスクのドライブ装置のための機能が集積された1チップLSIについて説明する。
【0026】
図2と図3は、CD−Rディスクのドライブ装置のための機能が集積された1チップLSIについて、その要部構成の一例を示す機能ブロック図である。図における符号は図25と同様であり、インターフェースには同じ符号にaを付けて示し、20は回転モータ制御装置、21はクロックジェネレータ、22はクロックシンセサイザ、23はCIRCエンコーダ、24はサブコードオペレータ、25はセクタプロセッサ、26aはCD−DAインターフェース、27aはRAMインターフェース、28aはDRAMインターフェースを示す。
【0027】
この図2と図3に示したCD−Rディスクのドライブ装置のための機能を有する1チップLSIは、先の図25に示した光ディスクドライブの機能ブロックの内、主としてEFMエンコード機能とCD−ROMエンコード/デコード機能のブロック、およびモータドライバ4の駆動を制御する回転モータ制御装置20に関するブロックをLSI化したものである。その全体的な構成と基本的な動作原理は、従来の各ブロックと同様であるが、以下、第1から第14の実施の形態で説明するように、モータドライバ4の駆動を制御する回転モータ制御装置20に特徴を有している。
【0028】
ここでは、この発明の回転モータ制御装置を含む1チップLSIについて、全体的な説明をする。この図2と図3で、サブコードインターフェース24a、CD−DAインターフェース26a、CDエンコーダ10、バッファマネージャ13、セクタプロセッサ25、DRAMインターフェース28a、ATAPIインターフェース15a、システムコントローラインターフェース18aは、リード/ライト・データ処理回路を構成している。システムコントローラインターフェース18aには、図25に示したCPU18から1チップLSIに対する指令を書き込んだり、1チップLSIの内部状態を読み出したりするレジスタ群が内蔵されている。この発明の回転モータ制御装置は、この図2のブロックで、下方に示した回転モータ制御装置20に集積されている。関連を有するピンのアサイン(モータ制御のインターフェース信号)は、次の図4に詳しく示す。
【0029】
図4は、図2に示した回転モータ制御装置20において、そのインターフェース信号を示す図である。
【0030】
REVDET信号は、モータが逆転したことを示す信号である。DPLOCK信号は、CD−DSP(CDデジタル信号処理回路)のPLLのロック状態を示す信号である。FGIN信号は、モータの回転数に比例した周波数をもつ信号である。TON信号は、光ビームがディスクのトラックを追跡中であることを示す信号である。MPWM信号は、モータ制御出力信号で、MPWMPとMPWMNは、その正負の信号である。
【0031】
DMCON信号は、この図2と図3に示した1チップLSIのCD−DSPサーボの切り換え信号である。MON信号は、モータドライバのオン信号である。SBRK信号は、モータのコイルをショートさせて、モータにブレーキをかけるための信号である。ところで、この回転モータ制御装置20に関する指令、ステータスレジスタについては、次の図5から図8に説明するが、レジスタは8ビット構成のものが必要な数だけ(全体では例えば13個)設けられている。その内、特に実施の形態で説明するサーボコントロールレジスタは、アドレス0x80から0x84(0xは16進表記の意味を示している)。
【0032】
図5は、TON信号とDPLMSK信号レジスタの一例を示す図である。
【0033】
まず、TON信号レジスタは、そのアドレス0x80で、そのビット7に格納される。そして、トラッキングサーボがオンのときは、このビット7が「1」に、オフのときは「0」に設定される。例えば、トラッキングサーボのオン/オフによって、後述するFG/DECまたはFD/WBLオートモードによる自動切り換えが行われる。また、このトラッキングサーボのオンによって、ATIPデコードの強制サーチがスタートし、同期検出時に、CDエンコーダのタイミングがイニシャライズされる。
【0034】
次に、DPLMSK信号レジスタは、同じアドレス0x80で、そのビット2に格納される。このDPLMSK信号は、オートモード時の切り換え判定条件として、DPLOCK信号を入れるか否かを設定するビットである。このビットを「1」にすると、オートモード時の切り換え判定条件に、DPLOCK信号が入れないよう設定され、DECモードを含むオートモード(FG/DECモードまたはFG/WBL/DECモード)で有効となり、TON信号のみを切り換え条件とされる。なお、このビットを「0」に設定すると、DPLOCK信号が判定条件とされることになる。
【0035】
図6は、SVMODE信号レジスタの一例を示す図で、(1)はスピンドルサーボモード、(2)はマニュアルモード、(3)はオートモードを示す。
【0036】
このSVMODE信号レジスタは、この図6(1)に示すように、そのアドレス0x81で、ビット7〜4である。
【0037】
その詳細は、マニュアルモードについては図6(2)に、オートモードについては図6(3)に、それぞれ示している。
【0038】
オートモードの場合には、図6(3)に示したように、8つのモードが設定可能であり、ここでは6つのモードを設定した場合について示している。
【0039】
SVMODE信号レジスタで、ビット7〜4に設定された内容が「1000」のときは、キックモードからFGモードへの自動切り換えが行われる。
【0040】
また、その設定が「1001」のときは、ブレーキモードから停止モードへの自動切り換えが行われる。
【0041】
その他についても、各モードが設定されるが、それぞれの実施の形態で詳しく説明する。
【0042】
図7は、KICDAT信号レジスタの一例を示す図である。
【0043】
このKICDAT信号のレジスタは、そのアドレス0x82で、そのビット7〜0に格納される。このKICDAT信号のレジスタは、キックモード時とブレーキモード時のキックデータを設定するレジスタである。
【0044】
図8は、FGMTH信号とFGMTL信号レジスタの一例を示す図で、(1)はFGMTH信号レジスタ、(2)はFGMTL信号レジスタを示す。
【0045】
FGMTH信号レジスタは、図8(1)に示すように、ビット4〜0に設定された場合を示している。また、FGMTL信号レジスタについては、図8(2)に示している。詳細な説明は、後出の実施の形態で説明する。以上の図5から図8に示したように、図2の1チップLSIに設けられた回転モータ制御装置20に関する指令、ステータスレジスタについて、それぞれのビット7〜0に設定することができる。次に、この発明の光ディスクの回転モータ制御装置について、ハード構成と機能の概略を説明する。
【0046】
図1は、この発明の光ディスクの回転モータ制御装置について、その要部構成の実施の形態の一例を示す機能ブロック図である。図における符号は図2および図3と同様であり、31はモータ制御回路、32はCD−DSP LSI、32aはデコードPLL、32bは周波数制御部、32cはEFM同期ロック部、32dはCLV制御部、33はモータドライバ、34はフィルタ、35はスイッチ、36は途中スイッチ、Cはコンデンサ、RとR1は抵抗器を示す。
【0047】
図1の左上のCD−DSP LSI32は、再生分CDおよび記録可能なCDの記録された部分の再生時に、ディスクからのデータEFMを入力してデータを解読する機能を備えている。なお、以下には、CD−DSP LSI32は、その機能を重視する観点から、CD−DSPと略称する。このCD−DSPは、また、ディスクの線速度を一定に保つCLV制御機能も有している。このCLV制御機能は、再生データ信号EFMに位相同期するPLL(デコードPLL)回路の出力するクロックと、基準周波数信号を位相・周波数比較して、その結果により回転モータを駆動することによって実現される。あるいは、再生データ信号EFMに含まれる特定の同期パターンの周期が基準周波数の周期に一致するように、回転モータを駆動してもよい。さらには、再生データ信号EFMの最大反転間隔がある周期(11T:標準速度で約2.5μs)であることを利用して、最大反転間隔が基準周波数の周期に一致するようにモータを駆動してもよい。要するに、ディスクに記録されたデータ信号に同期して、回転モータを制御する構成であれば十分である。このようなCD−DSP LSI32は、すでに市販されており、このLSIの入手は可能である。
【0048】
この図1では、CD−DSPによる回転モータ駆動出力は、その「CLV」ブロックであるCLV制御部32dから出力され、モータドライバ33に入力される。途中スイッチ36と、抵抗器R・コンデンサCがあるが、この抵抗器R・コンデンサCは、一般に、CD−DSPからの出力が、PWM(Pulse Width Modulation)で変調されたデジタル信号であるから、この信号を、抵抗器R・コンデンサCで構成された低域フィルタによってアナログ信号に直すために付加されている。
【0049】
そして、途中スイッチ36は、モータ制御回路31からのDMCON(Decoder Motor Control ON)信号によってオン/オフ制御される。この途中スイッチ36がオンのときは、CD−DSPのCLV出力によってモータドライバ33を駆動し、また、オフのときは、モータ制御出力MPWMによってモータドライバ33を駆動する。この場合に、途中スイッチ36がオンになるときは、モータ制御出力MPWMはハイインピーダンスになり、CD−DSPの制御出力とぶつからないように設定されている。
【0050】
CD−DSPからは、データEFM信号に同期するPLLがロックしていることを示すDPLOCK(Decoder PLL Lock)信号が出力され、この信号がモータ制御回路31へ入力される。モータ制御回路31では、このDPLOCK信号によって、モータ制御モードを切り換える。DPLOCK信号は、例えば、データEFMに含まれる同期パターンが連続的に検出できるとき、アクティブになるように設計される。SBRK信号は、モータのコイルをショートさせて、モータにブレーキをかけるための信号で、モータドライバ33に入力される。FGIN信号は、モータの回転数に比例した周波数をもつ信号で、一般にモータドライバ33から出力される。REVDET信号は、モータが逆転したことを示す信号で、この信号も、一般にモータドライバ33から出力される。
【0051】
ところで、一般に、CD−ROMやCD−R装置では、回転モータに3相ブラシレスモータが使用されている。この3相ブラシレスモータは、駆動コイルが3相になっており、これらのコイルに3相電流を順次流すことによって、回転トルクを発生する。この電流切り換えのために、モータの回転角をホール素子等で検出するように構成されており、このホール素子等からは、モータの回転数に比例した周波数の信号が得られる。この信号は、FG(Frequency Generator)信号と呼ばれており、このFG信号が入力される信号が、FGINである。このFGIN信号は、FG信号をドライバICで波形整形したものが一般的に用いられる。また、モータの3相コイル端を全て接続(ショート)すると、モータは止まろうとする。これがショートブレーキである。さらに、ホール素子等は、一般に2個か3個取り付けられて、その出力の位相関係によって、回転方向が検出される。これを利用した信号が、REVDETである。その他の信号については、この発明の回転モータ制御装置と直接関連を有していないので、説明は省略する。
【0052】
以上が、図1に示したこの発明の光ディスクの回転モータ制御装置31の構成と機能の概略である。次に、この発明の回転モータ制御装置31において、設定可能な制御モードを説明する。スピンドルモータのサーボモードの設定は、先の図6(1)に示したSVMODE信号レジスタで行う。すなわち、そのアドレス0x81のビット7〜4に設定される。
【0053】
図9は、スピンドルモータのサーボモードについて、マニュアルモードの設定の一例を示す図である。
【0054】
マニュアルモードの設定は、この図9に示すように8種類が可能で、モータ停止モードSTOPでは、DMCON=L(スイッチオフ)、MPWM=Z(ハイインピーダンス)となり、モータは駆動されない。キック加速モードKICKでは、モータを所定のパワーで加速する。この場合の所定のパワーは、レジスタ0x82(図7のKICDAT)で指定できる。ブレーキモードBRAKEでは、モータを所定のパワーで減速する。この場合の所定のパワーも、レジスタ0x82(図7のKICDAT)で設定されたものが使用される。FGモードは、FGIN信号のパルス入力を使用したCAV(Constant Angular Velocity)制御によって、FGIN信号の周期と目標周期との差に応じて、モータ制御出力信号MPWMを出力することにより、FGIN周期が目標周期と一致するように制御する。
【0055】
WBLモードは、CD−Rディスクの案内溝の蛇行信号であるウォブル信号に同期して回転モータを回転させるモードである。AXモードは、ウォブル信号にFM変調されているATIP信号(アドレス情報信号)に一定周期で含まれる同期信号(ATIP Sync)に位相同期して回転モータを回転させるモードである。DECモードは、先に述べたCD−DSPのCLV制御(ディスクの線速度を一定に保持する制御)機能によって、回転モータを回転させるモードである。なお、HOLDは、前値ホールドであるが、この発明の回転モータ制御装置とは直接関係がないので、説明は省略する。以上が、スピンドルモータのサーボモードにおけるマニュアルモードの内容である。
【0056】
図10は、スピンドルモータのサーボモードについて、オートモードの設定の一例を示す図である。
【0057】
KICK to FGは、キック加速モードKICKからFGモードへの自動切り換えを行うモードである。BRAKE to STOPは、ブレーキモードBRAKEから停止モードSTOPへの自動切り換えを行うモードである。FG/DECは、FG/DECモード間の自動切り換えを行うモードで、一定の条件によって両モードの切り換えが実行される。
【0058】
FG/WBLは、FG/WBLモード間の自動切り換えを行うモードで、一定の条件によって両モードの切り換えが実行される。FG/WBL/DECは、FG/WBL/DECモード間の自動切り換えを行うモードである。WBL/AXは、WBL/AXモード間の自動切り換えを行うモードで、一定の条件によって両モードの切り換えが実行される。これらのサーボモードの設定は、CPUからマニュアルによって設定することにより、それぞれのモードでモータ回転を制御することができるが、この発明ではさらに、これらのモードの切り換えを自動モードで設定可能とすることによって、プログラミングの簡略化と制御動作の安定性向上とを図った点に特徴を有している。
【0059】
第1の実施の形態
この第1の実施の形態は、先の図10に示したFG/DEC/WBLモードの内、DECモードとWBLモード(正確にいえば、先の図10に示したように全てオートモードであるが、適宜モードと略称する)の自動切り換えに関する動作に特徴を有している。
【0060】
DECモードは、CD−DSPの機能によるモータ制御を行うモードで、モータ制御出力信号であるMPWM信号、その正負の信号MPWMP,MPWMNは、図5に示したサーボコントロールレジスタのビット5を「1」にすると、ハイインピーダンスとなり、「0」にすると、ループフィルタの出力が一定値のPWM信号となる。モータドライバとの接続切り換え制御信号DMCOMは「H」になる。WBLモードは、ウォブル信号とエンコーダEFMフレームシンク信号(EEFS)の速度比較信号、位相比較信号を加算した結果を、PWM信号として出力する。最初に、記録データがある場合のFG/DEC/WBLモードの動作について説明する。
【0061】
図11は、この発明の回転モータ制御装置について、記録データがある場合のFG/DEC/WBLモードの動作を説明するタイムチャートである。図の各波形に付けた符号は図1の符号位置に対応している。
【0062】
この場合のモードの自動切り換え動作は、DPLOCK信号がアクティブのときは、DECモード、インアクティブのときは、WBLモードとなる。すなわち、CD−DSPのデコーダPLLがロック状態にあるときは、安定したデータ同期がとれているので、回転モータ制御を記録データに基いて行う。また、CD−DSPのデコーダPLLがロックしていないときは、回転モータ制御をウォブル信号に基いて行う。このような動作は、記録済みの部分と未記録部分とが混在する状態のCD−RやCD−RW(書き換え可能なCD:CDリライタブル)の回転制御時に有効である。
【0063】
記録済み部分では、ウォブル信号がデータによって乱されてS/N比が低くなるため、安定して検出するのが困難になる。したがって、そのままウォブル信号で回転制御を続けると、ノイズによって不安定になってしまう。この第1の実施の形態では、このような場所では、記録されたデータ(EFM)に基いて制御する方が安定である、という点に着目し、CD−DSPのデコーダPLLがロック状態にあるときは、回転モータ制御を記録データに基いて行うようにしている。ところが、未記録部分では、データ(EFM)が存在していないため、データ(EFM)に基いて制御するのは不可能である。そのため、ウォブル信号によって回転制御する必要がある。ここで、WBLモードの回路の構成について説明する。
【0064】
図12は、WBLモードの回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。図における符号は図1と同様であり、41はデバウンス回路、42はウォブルPLL、43は速度差検出器、44は位相差検出器、45はPWM出力回路、46と47はアンプ、48は加算器を示す。
【0065】
この図12に示すように、WBLモードの回路では、ウォブル信号入力WBLINと、エンコーダEFMフレームシンク信号EEFSとを速度差検出器43によって比較して、速度比較信号を求め、同じくウォブル信号入力WBLINと、エンコーダEFMフレームシンク信号EEFSとを位相差検出器44によって比較して、位相比較信号を求める。そして、速度比較信号と位相比較信号とを加算器48によって加算し、その加算した結果をPWM出力回路45へ入力して、MPWM,MPWMP,MPWMN信号を生成する。したがって、WBLモードでは、CD−Rディスクの案内溝の蛇行信号であるウォブル信号に同期して回転モータを回転させることができる。
【0066】
このような切り換え動作をCPUによって行うためには、かなり頻繁にDPLOCK信号をモニタしなければならず、CPUの負担が大きくなり、高速で回転させるのは難しい。その結果、ドライブ装置の記録再生スピードを上げるのが困難になる。これに対して、この第1の実施の形態では、CPUによるモニタなしで、自動的に制御モードが切り換わるので、ドライブ装置の高速化が可能になる。
【0067】
なお、このモードは、図11に示すように、光ビームがディスクのトラックを追跡中であることを示すTON信号と、DPLOCK信号の両方がアクティブで、かつ一定時間(例えば、256EFMフレーム)経ったときに、初めてDECモードに移行するように構成すれば、さらに好ましい。ここで、EFMフレームとは、ディスク上のデータの1単位のことで、CDの標準速度の場合、約136μsである。時間をフレームで数えることによって、標準速度(1倍速)より速い2倍速や4倍速、8倍速のようなスピードで制御しているときは、自動的に短い時間設定になるので、高速化に好適である。
【0068】
また、TON信号を条件に入れることによって、トラック追跡状態にあることが保証され、アクセス時など過渡的にトラック追跡でない状態のとき、データ再生が正常でないために、データ同期回転制御が不安定になる、という不都合が回避される。なお、図11に示したタイミングチャートは、後出の図13に示すFG/WBLモードの動作に加えて、TON信号とDPLOCK信号の「H」期間がサーボゲインレジスタ(図示せず)での設定値以上続いた場合に、DECモードに自動的に切り換わることになる。以上のように、この第1の実施の形態は、FG/DEC/WBLモードの内、DECモードとWBLモードとの自動切り換えに関する制御である。
【0069】
そのために、記録されたデータ信号に同期して回転モータの回転制御を行うデータ同期回転制御回路と、ディスクの案内溝の蛇行に同期して回転モータの回転制御を行う蛇行同期回転制御回路と、データ信号に位相同期する位相同期回路と、位相同期回路が同期状態にあることを検出してロック信号を出力する同期検出回路とを設け、ロック信号が得られたときは、データ同期回転制御回路により回転モータを駆動し、ロック信号が得られないときは、蛇行同期回転制御回路により回転モータを駆動するようにしている。したがって、コントローラを構成するCPUに負担なしに、蛇行同期回転制御モードとデータ同期回転制御モードとが自動的に切り換えられ、記録済みの部分と未記録部分とが混在していても、安定な制御モードが得られる。しかも、CPUの負担がないので、ファームウエアのコードサイズを小さくすることができ、コストダウンと共に、高速回転化も容易に実現される。なお、以上の条件に加えて、さらに、FG制御モードを組み合わせた動作については、後述の第7の実施の形態で詳しく説明する。
【0070】
第2の実施の形態
先の第1の実施の形態では、FG/DEC/WBLモードの内、DECモードとWBLモードとの自動切り換えに関する制御について説明した。
【0071】
この第2の実施の形態では、FG/DECモードの内、DECモードに切り換わる条件として、先の第1の実施の形態で述べたDPLOCK信号が入る動作である。
【0072】
ここで、FG/DECオートモードの動作について説明する。
【0073】
図13は、この発明の回転モータ制御装置について、FG/DECオートモードの動作を説明するタイムチャートである。図の各波形に付けた符号は図1の符号位置に対応している。
【0074】
この図13には、トラックジャンプ時の動作を示している。トラッキングサーボがオン状態のとき、TON信号、DPLOCK信号から得られるデータEFMの同期状態を示す入力信号に基いて、FGモードとDECモードとの間の自動切り換えが行われる。図13に示したように、DPLOCK信号がアクティブのとき、DECモードで、CD−DSPの制御となり、DPLOCK信号がインアクティブのときは、FGモードとなる。
【0075】
DPLOCK信号がアクティブのときは、CD−DSPのデコーダPLLがロックしており、CLV制御は、データEFMに同期してかけることができる。これに対して、DPLOCK信号がインアクティブのときは、データEFM信号が正常でないか、あるいはアクセス時等で線速度がPLL引き込み可能な範囲まで落ち着いていない場合である。そこで、この場合には、FGモードとして、FG制御を行う。ここで、FGモードの回路とCDエンコーダのインターフェース回路の構成について説明する。
【0076】
図14は、FGモードの回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。図における符号は図1と同様であり、51はデバウンス回路、52は周期検出器、53はフル加減速パルス発生回路、54はPWM出力回路、55はパルス切り換え回路を示す。
【0077】
この図14に示すFGモードの回路は、周期検出器52によって、FGIN信号の周期と、目標周期との差を検出する。この場合には、エンコーダEFMフレームシンクパルス(EEFS)でカウントする。フル加減速パルス発生回路53からは、目標周期と検出周期との差にゲインをかけたパルスが発生される。PWM出力回路54からは、ループフィルタデータ演算結果に応じたPWMパルスが出力される。出力端子からは、フル加減速パルス発生部分からの出力パルス発生期間中は、そのパルスが出力され、非発生期間中は、PWM出力回路54からのPWMパルス出力部分からのパルスが出力される。
【0078】
図15は、CDエンコーダのインターフェース回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。図における符号は図1と同様であり、61はカウンタ、62は1/N分周器、63はサーボデコードEFSカウントレジスタを示す。
【0079】
この図15に示したCDエンコーダのインターフェース回路は、ディスク線速を検出する機能を有しており、CDエンコーダのEFMフレームシンク(DEFS)とサーボデコードFGレジスタ(図示せず)の内部FG信号が1パルス/1回転となる値を設定することによって、CDエンコーダのEFMフレームシンク(DEFS)数/1回転の値を、サーボデコードEFSカウントレジスタ63から読み出すことができる。この値に基いて、ディスク線速を算出することができる。
【0080】
以上のように、この第2の実施の形態では、記録されたデータ信号に同期して回転モータの回転制御を行うデータ同期回転制御回路と、データ信号に位相同期する位相同期回路と、位相同期回路が同期状態にあることを検出してロック信号を出力する同期検出回路と、回転モータの回転数に比例した周波数を有するFG信号を出力する周波数発生手段と、FG信号に応じてモータを所定の回転数に制御するFG回転制御回路とを設け、ロック信号が得られたときは、データ同期回転制御回路により回転モータを駆動し、ロック信号が得られないときは、FG回転制御回路により回転モータを駆動するようにしている。したがって、アクセス時の変速等で過渡的にデータ同期がとれない場合には、自動的にFG制御モードが選択され、データ同期がとれたときは、データ同期回転制御モードになると共に、先の第1の実施の形態の場合と同様の効果も得られる。
【0081】
第3の実施の形態
先の第2の実施の形態では、FG/DECモードにおいて、DECモードに切り換わる条件として、先の第1の実施の形態で説明したFG/DEC/WBLモードの内、DECモードとWBLモードとの自動切り換えに関する制御について説明した。
【0082】
この第3の実施の形態では、先の第1の実施の形態で説明したFG/DEC/WBLモードの内、FG/DECモードの切り換え動作に係わり、特に、DECモードに切り換わる条件として、先の第1の実施の形態で述べたTON信号が入る動作である。
【0083】
TON信号がアクティブであれば、光ビームはトラック追跡状態にあるため、データEFMは安定して得られる。
【0084】
DPLOCK信号は、図5に示した0x80レジスタのDPLMSK信号を「1」にすることで、DECへの移行条件に入れないようにすることができる。また、DPLOCK信号ではなく、TON信号を条件にする理由は、次のとおりである。アクセス時など、トラックをジャンプしているときは、たまたま光ビームがトラック上にある場合に、ある期間だけデータEFMが得られるため、PLLがロックすることがある。しかし、この状態では、光ビームはトラック追跡はしていないので、この状態は長続きしない。このような場合には、ずっとFG制御を続ける方が安定であるケースも多いことが想定される。
【0085】
そこで、この第3の実施の形態では、記録されたデータ信号に同期して回転モータの回転制御を行うデータ同期回転制御回路と、回転モータの回転数に比例した周波数を有するFG信号を出力する周波数発生手段と、FG信号に応じてモータを所定の回転数に制御するFG回転制御回路とを設け、光ディスク装置の光ビームが、ディスクのトラックを追跡するトラッキング状態にあるときは、データ同期回転制御回路により回転モータを駆動し、それ以外のときは、FG回転制御回路により回転モータを駆動するようにしている。したがって、アクセス時でも、安定なデータが得られてからデータ同期回転制御に自動的に移行することができると共に、先の第1の実施の形態の場合と同様の効果も得られる。
【0086】
第4の実施の形態
先の第3の実施の形態では、DECモードに切り換わる条件として、先の第1の実施の形態で述べたTON信号が入る動作について説明した。
【0087】
この第4の実施の形態では、DECモードに切り換わる条件として、DPLOCK信号、かつ、TON信号とした。
【0088】
このように、モードの自動切り換え条件を設定することによって、記録されたデータ(EFM)信号が完全に安定して得られてから、DECモードに移行することができるので、先の第3の実施の形態の場合に比べて、より安定した動作が可能になる。
【0089】
第5の実施の形態
先の第1の実施の形態では、FG/DEC/WBLモードの内、DEC/WBLモードの自動切り換えについて、また、第2から第4の実施の形態では、FG/DECモードの自動切り換えについて、それぞれ説明した。
【0090】
この第5の実施の形態では、FG/WBLモードの自動切り換えに関する動作である。
【0091】
FG/WBLオートモードの動作については、先の図13にその一例を示して説明した。
【0092】
ここでは、記録データがない場合のFG/WBLモードの動作を説明する。
【0093】
図16は、この発明の回転モータ制御装置について、記録データがない場合のFG/WBLモードの動作を説明するタイムチャートである。図の各波形に付けた符号は図1の符号位置に対応している。
【0094】
この図16では、トラッキングサーボがオン状態を示すTON信号と、FGサーボ系検出回転数が目標回転数の±30%以内に入ったことを検出するFGLOCK信号とに基いて、FGモードとWBLモードとの間で自動切り換えを行う場合を示している。
【0095】
このFG/WBLモードでは、FG信号による回転制御と、ウォブル信号による回転制御との切り換えを行う。
【0096】
WBLモードへの移行の条件としては、例えば、FG制御時の目標回転数の±30%以内に入ったことにしている。
【0097】
このようにする理由は、先に述べたように、ウォブル信号は、S/N比を良くするために、一般に狭帯域のバンドパスフィルタ(BPF)を通して検出するので、目標回転数から大きくズレていると、ウォブル信号周波数がバンドパスフィルタの通過帯域をはずれてしまい、検出できなくなってしまうことがあるからである。
【0098】
そこで、第5の実施の形態では、FG制御をかけて目標回転の所定範囲内(例えば±30%)に入ってから、WBL制御に移行するようにしている。しかし、このような動作を、CPUのマニュアル動作で実現しようとすると、FGの周期測定や、この周期が所定範囲に入ったことの判定を頻繁に行う必要があるので、CPUの負担が大きくなり、高速で回転させるのは難しい。その結果、ドライブ装置の記録再生スピードを上げるのが困難になる。これに対して、この第5の実施の形態では、自動制御を採用しているので、CPUの負担が軽減されると共に、容易に高速化も実現される。
【0099】
そのために、第5の実施の形態では、ディスクの案内溝の蛇行に同期して回転モータの回転制御を行う蛇行同期回転制御回路と、回転モータの回転数に比例した周波数を有するFG信号を出力する周波数発生手段と、FG信号に応じてモータを所定の回転数に制御するFG回転制御回路とを設け、FG信号の周波数が所定範囲外のときは、FG回転制御回路により回転モータを駆動し、所定範囲内のときは、蛇行同期回転制御回路により回転モータを駆動するようにしている。したがって、記録可能なディスクでのアクセス時の回転制御が常に安定に行えると共に、先の第1の実施の形態の場合と同様の効果も得られる。
【0100】
第6の実施の形態
先の第1の実施の形態では、FG/DEC/WBLモードの内、DEC/WBLモードの自動切り換えについて、また、第2から第4の実施の形態では、FG/DECモードの自動切り換えについて、さらに、先の第5の実施の形態では、FG/WBLモードの自動切り換えに関する動作についてそれぞれ説明した。
【0101】
この第6の実施の形態では、先の第5の実施の形態において、FGモードとWBLモードで、ループフィルタを共通化した点に特徴を有している。
【0102】
図17は、FGモードにおけるゲイン補正回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。図における符号は図1と同様であり、71は周期検出器、72は第1のゲイン設定部、73はパルス発生器、74は第2のゲイン設定部、75はループフィルタ、76はゲイン補正部、77は総合ゲイン設定部、78はクリップ回路、79はPWM(パルス幅変調)器、80は加算器を示し、KF,KFL,KL,K1,K2は設定されるゲインを示す。
【0103】
この図17に示したゲイン設定、第1のゲイン設定部72への設定ゲインKFや、第2のゲイン設定部74への設定ゲインKFLは、サーボゲイン第1レジスタ(図示せず)への設定によって行われる。また、ゲイン補正部76への設定ゲインKLや、総合ゲイン設定部77への設定ゲインK1,K2は、それぞれサーボゲイン第2レジスタ(図示せず)、サーボゲイン第3レジスタ(図示せず)への設定によって行われる。なお、破線で囲んだ積算部(ループフィルタ)は、FGモード系とWBLモード系とで共用しており、積算中の積算データも、各モード間で継承される。
【0104】
そして、FGモードにおいては、図17に示したように、FGIN周期と目標周期との差を求める。この差と、この差を積算してゲインをかけた結果とに応じて、モータ制御出力MPWMを出力する。このように、周期の差(周波数差)を積算することによって、回転制御ループの低域ゲインを高くすることができ、精密な制御が可能になる。なお、この積算部は、特に、ループフィルタと呼ぶことがある。
【0105】
図18は、WBLモードにおけるゲイン補正回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。図における符号は図1および図17と同様であり、81は速度差検出部、82は第2のゲイン補正部、83はクリップ回路、84は位相差検出部、85は第3のゲイン補正部、86はクリップ回路、87と88は加算器を示し、NとKpは設定されるゲインを示す。
【0106】
この図18に示すように、WBLモードでは、第2のゲイン補正部82への設定ゲインNや、第3のゲイン補正部85への設定ゲインKpは、それぞれサーボゲイン第2レジスタ(図示せず)、サーボゲイン第3レジスタ(図示せず)への設定によって行われる。そして、このWBLモードでも、先の図17のループフィルタを共通に使用する。WBLモードでは、ウォブル信号(WBLIN)の周波数(回転速度)と位相とを基準パルス(ESFS:エンコーダEFMフレームシンク)のそれと比較する。基準パルスESFSは、一般に基準発振器から生成される。
【0107】
比較された速度差と位相差は、それぞれゲインをかけて加算される。積算部(ループフィルタ)では、速度差系と位相差系を加算した結果を積算する。この積算出力と、元の加算結果とをさらに加算し、ゲインをかけて、モータ制御出力MPWMを出力する。このWBLモードのループゲイン特性は、次の図19のようになる。
【0108】
図19は、WBLモードにおけるループゲイン特性の一例を示す図である。
【0109】
この図19にはボード線図を示している。この図19に示すように、速度系の低域を位相系が増幅し、さらに、その低域をループフィルタ系が増幅する特性になる。このループフィルタによって、低域の制御特性が改善される。このように、第6の実施の形態では、FGモードとWBLモードにおいて、積算ループフィルタを共通に使用するので、回路を簡略にして、いずれのモードでも、精密な制御特性が得られる。さらに、積算値を引き継ぐので、モード切り換え時の制御にも乱れが生じず、スムースな移行が可能になる。
【0110】
以上のように、この第6の実施の形態では、先の第5の実施の形態で説明した回転モータ制御装置において、FG信号の周波数とFG回転制御回路の目標周波数とを比較する周波数比較器と、蛇行信号の位相と蛇行同期回転制御回路の基準信号の位相とを比較する位相比較器と、2つの比較器の比較結果の内、いずれか一方の比較結果を積算する積算器とを設け、FG回転制御回路により回転モータを駆動するときは、周波数比較器の出力と、この出力を積算器によって積算した結果とに応じて回転モータを駆動し、蛇行同期回転制御回路により回転モータを駆動するときは、位相比較器の出力と、この出力を積算器によって積算した結果とに応じて回転モータを駆動するようにしている。したがって、2つの制御モードで共通のループフィルタの使用が可能になり、回路コストの低下に加えて、積算値の引き継ぎもできるので、切り換え時の制御も安定される。
【0111】
第7の実施の形態
この第7の実施の形態は、先の第5の実施の形態で説明したFG/WBLモードに加えて、DECモードへの移行も可能にした点に特徴を有している。
【0112】
記録データがある場合のFG/DEC/WBLモードの動作については、先の図11によって説明した。
【0113】
ここでは、記録データがない場合のFG/DEC/WBLモードの動作について説明する。
【0114】
図20は、この発明の回転モータ制御装置について、記録データがない場合のFG/DEC/WBLモードの動作を説明するタイムチャートである。図の各波形に付けた符号は図1の符号位置に対応している。
【0115】
この図20と、先の図11に示したように、DPLOCK信号がアクティブのときは、DECモードとなり、DPLOCK信号がインアクティブで、FG信号が目標周期の所定範囲(例えば±30%)以内のときは、WBLモードに、さらに、DPLOCK信号がインアクティブで、FG信号が目標周期の所定範囲(例えば±30%)外のときは、FGモードに切り換える。この自動モード切り換えによって、記録済みの部分と未記録部分とが混在するディスクでも、常に安定な制御が自動的に選択されて設定されるので、CPUの負担が軽減される。したがって、高速化が可能になる。
【0116】
第8の実施の形態
この第8の実施の形態では、加速当初において、まず、キック加速モードを設定して、回転モータを所定のパワーで加速し、FGパルスが数発(例えば2発)得られた時点で、FGモード(キック加速モードからFGモード)に切り換えるようにした点に特徴を有している。
【0117】
このキック加速モードからFGモードへの自動切り換えモード(KICK to FGオートモード)の設定については、先の図10で説明した。
【0118】
このように、加速当初にキック加速モードを設定する理由は、もし、最初からFGモードに設定すると、FGパルスが得られない間は、FG周期を測定することができず、加速することができないからである。また、この動作を、CPUで行うとすると、FGパルスがきたかどうかをソフトウエアでモニタしなければならず、CPUの負担が大きくなり、高速で回転させるのが困難になる。
【0119】
以上のように、この第8の実施の形態では、先の第2から第7の実施の形態で説明した回転モータ制御装置において、回転モータを所定パワーで加速するキックモードを設定するキックモード設定手段を設け、回転モータの停止状態から、キックモードによって回転モータを加速し、FG信号パルスが所定回転数に達したとき、FG回転制御回路により回転モータを制御するようにしている。したがって、第2から第7の実施の形態による効果に加えて、CPUの負担を増加させることなく、安定したスタートが可能になる。
【0120】
第9の実施の形態
この第9の実施の形態は、モータが回転している状態から減速する場合の制御であり、回転モータの回転状態で、ブレーキモードを設定して、所定パワーで減速し、REVDET信号を入力させることによって、逆転が検出されると自動的に停止モード(ブレーキモードから停止モード)に移行する点に特徴を有している。
【0121】
このブレーキモードから停止モードへの自動切り換えモード(BRAKE to STOPオートモード)の設定についても、先の図10で説明した。
【0122】
この第9の実施の形態によれば、回転モータの回転状態で、ブレーキモードを設定して、所定パワーで減速し、REVDET信号を入力させることによって、逆転が検出されると自動的に停止モードへの自動切り換えを行うので、先の第2から第8の実施の形態による効果に加えて、CPUで行う場合には負担が大きい、という不都合が解消されると共に、安定に停止させることができる。
【0123】
第10の実施の形態
この第10の実施の形態では、FG信号の周波数が目標値より所定範囲だけ高いとき、ショートブレーキ信号を出力して、モータを減速させる点に特徴を有している。
【0124】
先に述べたFGモードや、FG/WBLモード、FG/DECモード、ブレーキモードから停止モードにおいて、モータを減速するとき、モータドライバには逆回転方向のモータ制御出力MPWMが入力され、モータには逆回転方向の電流が流れる。しかし、モータは、一般に回転しているときは、回転数に比例した逆向きの起電力(逆起電力)を発生しており、逆回転方向に電流を流すと、逆起電力によって発生する逆回転方向の電流が加算されて、大きな電流が流れてしまう。その結果、消費電力が大きくなり、モータコイルやモータドライバの発熱も大きくなる。
【0125】
従来は、モータコイル端を互いにショートさせることによって、自己ブレーキをかける制御方法が一般的に用いられている。しかし、減速制御は、単にモータを停止させるときだけでなく、光ヘッドを外周方向にアクセスさせるとき、CLV回転させるためにも必要である。この第10の実施の形態は、あるゆる減速時に、ショートブレーキをかけることができる。なお、アクセスを伴う減速時には、目標となるFG制御の回転数が設定されているので、ショートブレーキをかけて目標回転数に近づいた時点で、ショートブレーキを解除すればよい。
【0126】
以上のように、この第10の実施の形態では、先の第2から第9の実施の形態で説明した回転モータ制御装置において、回転モータのコイルをショートさせるブレーキ信号を発生させるショートブレーキ信号出力手段を設け、FG信号の周波数が目標値より所定範囲だけ高いとき、ショートブレーキ信号を出力するようにしている。したがって、先の第2から第9の実施の形態による効果に加えて、CPUの負担を増加させることなく、電力消費の少ない減速制御が実現される。
【0127】
第11の実施の形態
先に述べた第1から第10の実施の形態では、FG/DEC/WBLモードの切り換えについて説明した。この第11の実施の形態は、WBLモードとAXモードに関連している。
【0128】
AXモードでは、ATIP信号をデコードして得られるATIP同期信号(ASYNC)と、基準信号ESFS(標準速で75Hz)との位相比較を行い、この出力によって回転モータを駆動する。ATIP同期信号(ASYNC)は、ウォブル信号をFM変調してディスクの蛇行溝に埋め込まれており、標準速では75Hzの周波数をもっている。したがって、このAXモードでは、ATIP同期信号(ASYNC)と、基準信号ESFSとが位相同期して回転制御が行われる。そこで、基準信号ESFSを書き込みデータの基準タイミング信号に設定しておけば、書き込みデータとディスク上の位置とを完全に一致させた書き込みが可能になる。
【0129】
図21は、AXモードの回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。図における符号は図1と同様であり、91は位相比較器(PD)、92は位相補正器(DCO)、93は切り換えスイッチ、94はWBLモード系回路を示す。
【0130】
図22は、AXモードの回路構成について、その要部構成の他の実施の形態の一例を示す機能ブロック図である。図における符号は図21と同様であり、95はアンプ、96は1/3分周器、97は位相比較器(PD)を示す。
【0131】
WBLモードでは、エンコーダEFMフレームシンク信号(EEFS)を基準クロックとして使用し、AXモードでは、エンコーダサブコードシンク信号(ESFS)と検出されたATIPシンク信号(ASYNC)との位相差に応じて、基準クロックの位相を変化させる。ディスク上のATIPシンク信号から検出されたATIPシンク信号までは、FSK復調器、ATIPシンク検出回路によるディレイが生じるので、ディレイ値を設定すればよい。
【0132】
図23は、書き込み開始時におけるFG/WBLモードの動作を説明するためのタイムチャートである。図の各波形に付けた符号は図21の符号位置に対応している。
【0133】
図24は、書き込み終了時におけるFG/WBLモードの動作を説明するためのタイムチャートである。図の各波形に付けた符号は図21の符号位置に対応している。
【0134】
この第11の実施の形態では、WBL/AXモードの切り換えは、書き込みを開始する位置(アドレス)の少し手前(例えば1セクタ手前)までは、WBLモードとし、少し手前になった時点で、AXモードに移行する。その理由は、WBLモードの方が、ウォブル信号の周波数が高い(22KHz)分だけ高速な制御が可能で、速やかな整定が行えるからであり、まず、WBLモードにおいて、完全に回転数をウォブル信号に同期させておく。そして、書き込み開始直前になったら、AXモードに移行して、書き込みを開始する。この第11の実施の形態でも、WBLモードとAXモードとの切り換えを、CPUで行う場合には、CPUは現在のアドレスを頻繁に監視して、書き込み開始アドレスの手前の所定数になったかどうかを判定しなければならないので、負担が大きく、高速化に限界がある、という不都合が解消される。すなわち、記録開始前までは蛇行同期回転制御による高速な制御が可能となり、記録中はアドレス同期がとれるので、精密な記録制御を行うことができると共に、先の第1の実施の形態と同様の効果も得られる。
【0135】
第12の実施の形態
先の第11の実施の形態では、WBL/AXモードの切り換えについて説明した。この第12の実施の形態は、AXモード自体の改良である。
【0136】
この第12の実施の形態では、ATIP同期信号(ASYNC)と、基準信号ESFS(標準速で75Hz)との位相比較を行い、この比較結果に基いて周波数を可変する可変周波数発振器を設け、その出力をWBLモード系の基準信号とする点に特徴を有している。
【0137】
この場合に使用する可変周波数発振器は、デジタル回路であるから、この実施の形態では、DCO(Digital Controlled Oscilator)という。このように構成することにより、DCOから出力される基準信号の周波数が、ATIP同期信号(ASYNC)と基準信号ESFSとの位相比較結果に応じて変化するので、結果的に、ATIP同期信号(ASYNC)と基準信号ESFSの位相同期回転制御が可能になる。そして、WBLモードに移行するときは、DCO出力に代りに、WPLモード系基準信号EEFS(エンコーダEFMフレームシンク信号:標準速度で7.35KHz)をWBLモード系の基準信号にすればよい。このような切り換えは、単なるスイッチによって実現できる。以上のように、この第12の実施の形態によれば、WBLモード系を共通に使用して、AXモードを実現することができる。また、AXモード中も、WBLモード系がウォブル信号に同期して閉じているため、高帯域な制御も可能である。
【0138】
第13の実施の形態
この第13の実施の形態では、WBL/AXモードにおいて、記録終了後に、自動的にWBLモードへ移行する点に特徴を有している。
【0139】
その理由は、先の第11の実施の形態で説明したAXモードは、記録中以外は不要なモードであるので、記録が終ったときは、速やかにWBLモードにするのが好ましいからである。
【0140】
このように、記録終了後は、自動的にWBLモードへ移行させることにより、CPUに負担を与えることなく、WBLモードに復帰させることができる。
【0141】
第14の実施の形態
先の第1から第13の実施の形態では、FG/DEC/WBL/AXモードの自動切り換え動作に関連して、オートモードの遷移により、CPUの負担を軽減させる場合について説明した。
【0142】
これらの各実施の形態によれば、実装されるソフトウエア(実際にはROMに内蔵されるので、ファームウエアと呼ばれる)のコードサイズを小さくすることが可能になり、小容量のROMの使用によって、コストダウンも実現される。
【0143】
この第14の実施の形態は、以上のような動作を行うドライブ装置のLSIチップの切り分けに関する。
【0144】
記録データに同期して回転制御を行う回路や、記録データに位相同期するPLL、PLLのロック状態(信号DPLOCK)を出力する回路は、一般にCD−DSPに内蔵されている。このチップは、CD−ROM装置で広く使用されており、非常に大量に生産されるので、コストは安い。また、それ以外のFG,WBL,AXオートモード等を、CD−R専用にチップ化する。このように構成することにより、DECモードの制御自体は、CD−DSPに任せることができ、CD−Rチップ側に内蔵しなくてもよいので、CD−R用制御チップのコストの低減化が実現される。したがって、トータルとして、低コストのCD−Rドライブが得られる。
【0145】
【発明の効果】
請求項1の光ディスクの回転モータ制御装置では、記録可能な光ディスク装置の回転モータ制御装置であり、前記回転モータの回転数に比例した周波数を有するFG信号を出力する周波数発生手段と、前記FG信号の周波数が所定範囲に入ったことを検出するFGロック信号と、前記光ディスク装置の光ビームがディスクのトラックを追跡するトラッキング状態にあるときに出力されるトラッキングサーボオン信号との二信号が出力される場合にのみ、ディスクの案内溝の蛇行に対応して生成される蛇行信号に基づいて回転モータの回転制御を行なう蛇行同期回転制御回路と、前記FG信号に応じて前記モータを所定の回転数に制御するFG回転制御回路と、前記二信号が出力されるときは前記蛇行同期回転制御回路へ切り換え、該二信号が出力されないときは前記FG回転制御回路へ切り換えて前記回転モータの回転制御を行なう回転制御切換回路とを備え、前記FG信号の周波数とFG回転制御回路の目標周波数とを比較して、その周波数差に応じた周波数差信号を出力する周波数比較器と、前記蛇行信号の位相と蛇行同期回転制御回路の基準信号の位相とを比較して、その位相差に応じた位相差信号を出力する位相比較器と、前記周波数差信号および位相差信号のいずれかを積算する積算器とを有し、前記FG回転制御回路により回転モータを制御するときは、前記周波数差信号と、該周波数差信号を前記積算器によって積算した結果とに応じて回転モータを駆動し、前記蛇行同期回転制御回路により回転モータを駆動するときは、前記位相差信号と、該位相差信号を前記積算器によって積算した結果とに応じて回転モータを駆動し、前記回転制御切換回路が切り換えるときに積算した結果が引き継がれることを特徴とする。
【0146】
したがって、記録可能なディスクでのアクセス時の回転制御が常に安定に行える。さらに2つの制御モードで共通のループフィルタの使用が可能になり、回路コストの低下と共に、積算値の引き継ぎがされるので、切り換え時の制御も安定化される。
【0149】
請求項2の光ディスクの回転モータ制御装置では、請求項1の回転モータ制御装置において、データ信号に位相同期する位相同期回路と、前記位相同期回路が同期状態にあることを検出してロック信号を出力する同期検出回路と、前記ロック信号に基づいて、前記データ信号に同期して回転モータの回転制御を行なうデータ同期回転制御回路とを備え、前記FGロック信号とトラッキングサーボオン信号との二信号のみが出力される場合には、前記データ同期回転制御回路または前記FG回転制御回路から前記蛇行同期回転制御回路へ、前記ロック信号も該二信号も出力されない場合には、前記データ同期回転制御回路または前記蛇行同期回転制御回路から前記FG回転制御回路へ、切り換えて前記回転モータの回転制御を行なう回転制御切換回路を有する。
【0150】
したがって、請求項1の回転モータ制御装置による効果に加えて、自動モード切り換えによって、記録済みの部分と未記録部分とが混在するディスクでも、常に安定な制御が自動的に選択されて設定されるので、CPUの負担が軽減されると共に、高速化も可能になる。
【0151】
請求項3の光ディスクの回転モータ制御装置では、請求項1または2の回転モータ制御装置において、回転モータを所定パワーで加速するキックモードを設定するキックモード設定手段を設け、回転モータの停止状態から、キックモードによって回転モータを加速し、FG信号パルスが所定回転数に達したとき、FG回転制御回路により回転モータを制御するようにしている。
【0152】
したがって、請求項1および請求項2の光ディスクの回転モータ制御装置による効果に加えて、CPUの負担を増加させることなく、安定したスタートが可能になる。
【0153】
請求項4の光ディスクの回転モータ制御装置では、請求項1から請求項3の回転モータ制御装置において、回転モータを所定パワーで逆転方向に駆動するブレーキモードを設定するブレーキモード設定手段を設け、回転モータの回転状態からブレーキモードによって回転モータを減速し、回転モータが逆転したことを検出したとき、回転モータの駆動を停止するようにしている。
【0154】
したがって、先の請求項1から請求項3の回転モータ制御装置による効果に加えて、CPUで行う場合には負担が大きい、という不都合が解消されると共に、安定に停止させることができる。
【0155】
請求項5の光ディスクの回転モータ制御装置では、請求項1から請求項4の回転モータ制御装置において、回転モータのコイルをショートさせるブレーキ信号を発生させるショートブレーキ信号出力手段を設け、FG信号の周波数が目標値より所定範囲だけ高いとき、ショートブレーキ信号を出力する。
【0156】
したがって、先の請求項1から請求項4の回転モータ制御装置による効果に加えて、CPUの負担を増加させることなく、電力消費の少ない減速制御が実現される。
【0157】
請求項6の光ディスクの回転モータ制御装置では、請求項1から請求項5の回転モータ制御装置を備えた記録可能な光ディスク装置であって、記録されたデータ信号に同期して回転モータの回転制御を行うデータ同期回転制御回路と、データ信号に位相同期する位相同期回路と、位相同期回路が同期状態にあることを検出してロック信号を出力する同期検出回路とを、第1のデジタル信号処理LSIに内蔵させ、その他の処理手段は、第2のデジタル信号処理LSIに内蔵させるようにしている。
【0158】
したがって、DECモードの制御自体は、CD−DSPに任せることができ、CD−Rチップ側に内蔵しなくてもよいので、CD−R用制御チップのコストの低減化が達成される。
【0159】
また、制御モードの自動切り換えによって、常に安定な回転制御ができると共に、切り換えに伴うCPUの負担も増加しないので、ファームウエアサイズの小型化、低コスト化、さらに、光ディスク装置の全体のコストダウンと、高速な装置が実現される。
【図面の簡単な説明】
【図1】この発明の光ディスクの回転モータ制御装置について、その要部構成の実施の形態の一例を示す機能ブロック図である。
【図2】CD−Rディスクのドライブ装置のための機能が集積された1チップLSIについて、その要部構成の一例を示す機能ブロック図である。
【図3】CD−Rディスクのドライブ装置のための機能が集積された1チップLSIについて、その要部構成の一例を示す機能ブロック図である。
【図4】図2に示した回転モータ制御装置20において、そのインターフェース信号を示す図である。
【図5】TON信号とDPLMSK信号レジスタの一例を示す図である。
【図6】SVMODE信号レジスタの一例を示す図である。
【図7】KICDAT信号レジスタの一例を示す図である。
【図8】FGMTH信号とFGMTL信号レジスタの一例を示す図である。
【図9】スピンドルモータのサーボモードについて、マニュアルモードの設定の一例を示す図である。
【図10】スピンドルモータのサーボモードについて、オートモードの設定の一例を示す図である。
【図11】この発明の回転モータ制御装置について、記録データがある場合のFG/DEC/WBLモードの動作を説明するタイムチャートである。
【図12】WBLモードの回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。
【図13】この発明の回転モータ制御装置について、FG/DECオートモードの動作を説明するタイムチャートである。
【図14】FGモードの回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。
【図15】CDエンコーダのインターフェース回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。
【図16】この発明の回転モータ制御装置について、記録データがない場合のFG/WBLモードの動作を説明するタイムチャートである。
【図17】FGモードにおけるゲイン補正回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。
【図18】WBLモードにおけるゲイン補正回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。
【図19】WBLモードにおけるループゲイン特性の一例を示す図である。
【図20】この発明の回転モータ制御装置について、記録データがない場合のFG/DEC/WBLモードの動作を説明するタイムチャートである。
【図21】AXモードの回路について、その要部構成の実施の形態の一例を示す機能ブロック図である。
【図22】AXモードの回路構成について、その要部構成の他の実施の形態の一例を示す機能ブロック図である。
【図23】書き込み開始時におけるFG/WBLモードの動作を説明するたるのタイムチャートである。
【図24】書き込み終了時におけるFG/WBLモードの動作を説明するたるのタイムチャートである。
【図25】光ディスクドライブについて、その要部構成の一例を示す機能ブロック図である。
【符号の説明】
20…回転モータ制御装置
21…クロックジェネレータ
22…クロックシンセサイザ
23…CIRCエンコーダ
24…サブコードオペレータ
25…セクタプロセッサ
31…モータ制御回路
32…CD−DSP LSI
32a…デコードPLL
32b…周波数制御部
32c…EFM同期ロック部
32d…CLV制御部
33…モータドライバ
34…フィルタ
35…スイッチ
36…途中スイッチ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an optical disc device that drives a recordable optical disc (hereinafter referred to as a recordable optical disc device) and a rotary motor control device thereof.
[0002]
[Prior art]
An optical disk is used as a device for recording a large amount of information. Here, an outline of the optical disc and the drive configuration will be described. Common CD-R and CD-E discs are writable (recordable) CDs (compact discs). The former CD-R (CD recordable) is a CD that can be written only once (also referred to as CD-Write Once). The latter CD-E (CD erasable) is a CD that can be written a plurality of times (note that CD-RW is also called CD rewritable). Information is recorded and reproduced on these CD-R and CD-E discs, that is, optical discs, by a drive as shown in FIG.
[0003]
FIG. 25 is a functional block diagram showing an example of a main part configuration of an optical disk drive. In the figure, 1 is an optical disk, 2 is a spindle motor, 3 is an optical pickup, 4 is a motor driver, 5 is a read amplifier, 6 is a servo means, 7 is a CD decoder, 8 is an ATIP decoder, 9 is a laser controller, and 10 is a CD. Encoder, 11 CD-ROM encoder, 12 Buffer RAM, 13 Buffer manager, 14 CD-ROM decoder, 15 API / SCSI interface, 16 D / A converter, 17 ROM, 18 CPU, 19 RAM indicates LB, laser light, and Audio indicates an audio output signal.
[0004]
In FIG. 25, the arrow indicates the direction in which data mainly flows. In order to simplify the drawing, the
[0005]
The
[0006]
At the time of reading, the reproduction signal obtained by the
[0007]
The demodulated data is subjected to deinterleaving and error correction. Thereafter, this data is input to the CD-
[0008]
At the time of writing, data sent from the host computer through the ATAPI /
[0009]
The wobble signal includes absolute time information called ATIP, and this information is extracted by the ATIP
[0010]
The EFM modulated data drives the laser as a bit stream at a channel bit rate of 4.3218 Mbps (standard speed). The recording data in this case constitutes an EFM frame in units of 588 channel bits. The channel clock means a clock having a frequency of this channel bit. The above is the outline of the configuration and operation of the optical disk drive of FIG.
[0011]
By the way, in MD (mini-disc), CD-R (CD recordable: compact disc that can be written once), CD-E (CD erasable: compact disc that can be erased and written multiple times). Is engraved with a spiral guide groove. The guide groove has a very small amount (in the radial direction of the disk) at a constant spatial frequency (for example, 17,000 cycle / m: 59 μm per cycle) so that rotation control of CLV (Constant Linear Velocity) is possible. (For example, about 0.03 μm) meandering. The drive device can rotate the disk at a constant (for example, 1.3 m / s) linear velocity by driving the rotary motor so that the meandering signal frequency is constant (for example, 22.05 KHz). Thus, the guide groove is meandering, and a disc device that detects the meandering frequency and controls the rotation of the disc is conventionally known (for example, JP-A-6-338066).
[0012]
Further, address information is superimposed on the meandering signal frequency by FM (frequency modulation). For example, information “1” is modulated to 23.05 KHz, and information “0” is modulated to 20.05 KHz. Since the numbers of the information “1” and “0” are the same on average, the CLV control is actually set so that the mean frequency of the meandering signal is 22.05 KHz. ing.
[0013]
The address information is called ATIP (Absolute Time In Pre-groove). The meandering signal is called a wobble signal. This wobble signal is an ATIP carrier signal. There is also known an apparatus that performs CLV control by controlling rotation so that the carrier wave of the meandering groove becomes constant, and obtains an address signal by the carrier wave modulation component of the meandering groove (for example, Japanese Patent Laid-Open No. 5-225580). .
[0014]
Further, a one-chip LSI used in such an optical disk drive, for example, a CD-R drive, is already on the market (for example, LC89590 manufactured by Sanyo Electric Co., Ltd. and its explanation and application data). As described above, as a conventional technique, a circuit that performs CLV control in synchronization with a wobble signal and a circuit that performs CLV control in synchronization with an ATIP address synchronization signal (ATIPSYNC) are well known. However, these conventional techniques do not disclose the relationship between the rotation control circuit for reproducing the reproduction signal disk and the rotation control circuit for rotating the recording disk. There is also no disclosure regarding rotation control in a data area partially recorded on a recording disk.
[0015]
[Problems to be solved by the invention]
As described in the prior art, a circuit that performs CLV control in synchronization with a wobble signal and a circuit that performs CLV control in synchronization with an ATIP address synchronization signal (ATIPSYNC) are well known. However, in the area where the data is recorded on the recording disk, the wobble signal is disturbed by the recorded data and may not be detected accurately. If the rotation control by the wobble signal is continued continuously, the wobble signal is unstable. There is a problem that it is easy to become. In order to improve the S / N ratio, the wobble signal must generally be detected through a narrow-band bandpass filter (BPF), but has reached the target linear velocity at the time of access or at the start of rotation. If not, the wobble signal cannot be accurately detected because it is shifted from the pass band of the band pass filter. Therefore, even in such a case, there arises a problem that rotation control tends to become unstable.
[0016]
Furthermore, it is also known to set a mode for controlling rotation in synchronization with the address synchronization signal (ATIPSYNC) (explanation of LC89590 made by Sanyo Electric Co., Ltd. and application data). This mode is added because the control of the wobble signal cannot be completely synchronized with the address information due to bit slip or the like. However, since the address synchronization signal (ATIPSYNC) has a low frequency of 75 Hz, the rotation control cannot be performed in a high band, and it is difficult to perform precise control.
[0017]
In addition, in the control as described above, switching between the playback disk control mode, the control mode by the wobble signal, the control mode by the address synchronization signal (ATIPSYNC), etc. is generally performed by a command from a CPU (microcomputer) or Since it must be performed by an external circuit, there are many problems such as difficulty in programming and cost increase due to the external circuit. An object of the present invention is to realize an optical disk rotation motor control device capable of always performing stable and precise rotation control by effectively and automatically switching these many modes. It is another object of the present invention to provide a motor control device that is low in cost and has little programming burden.
[0018]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a rotary motor control device for a recordable optical disc apparatus, a frequency generating means for outputting an FG signal having a frequency proportional to the rotational speed of the rotary motor, and a frequency of the FG signal within a predetermined range. Only when two signals are output: an FG lock signal that detects that the optical disk device has entered, and a tracking servo-on signal that is output when the optical beam of the optical disk device is in a tracking state that tracks the track of the disk. Rotation control of the rotary motor is performed based on the meander signal generated corresponding to the meander of the guide grooveA meandering synchronous rotation control circuit;An FG rotation control circuit that controls the motor to a predetermined rotation speed in accordance with the FG signal;A rotation control switching circuit for switching to the meandering synchronous rotation control circuit when the two signals are output, and switching to the FG rotation control circuit when the two signals are not output to control the rotation of the rotary motor; A frequency comparator that compares the frequency of the FG signal with a target frequency of the FG rotation control circuit and outputs a frequency difference signal corresponding to the frequency difference; a phase of the meander signal; and a reference signal of the meander synchronous rotation control circuit And a phase comparator that outputs a phase difference signal corresponding to the phase difference, and an integrator that integrates either the frequency difference signal or the phase difference signal, and the FG rotation control When the rotary motor is controlled by a circuit, the rotary motor is driven according to the frequency difference signal and the result obtained by integrating the frequency difference signal by the integrator, and the meandering synchronous rotation control circuit is driven. When the rotary motor is driven, the result obtained by driving the rotary motor according to the phase difference signal and the result obtained by integrating the phase difference signal by the accumulator is switched when the rotation control switching circuit is switched. It is characterized by being inherited.
[0020]
In the invention of
[0021]
In the invention of
[0022]
In the invention of
[0023]
In the invention of
[0024]
In the invention of claim 6, the invention of
[0025]
DETAILED DESCRIPTION OF THE INVENTION
First, a 1-chip LSI in which the rotation motor control device of the recordable optical disk device of the present invention is housed, that is, a 1-chip LSI in which functions for a drive device of a CD-R disk that is a recordable optical disk are integrated. Will be described.
[0026]
2 and 3 are functional block diagrams showing an example of the configuration of the main part of a one-chip LSI in which functions for a CD-R disk drive device are integrated. The reference numerals in the figure are the same as those in FIG. 25, the same reference numerals are added to the interface, 20 is a rotary motor controller, 21 is a clock generator, 22 is a clock synthesizer, 23 is a CIRC encoder, and 24 is a subcode operator. 25 indicates a sector processor, 26a indicates a CD-DA interface, 27a indicates a RAM interface, and 28a indicates a DRAM interface.
[0027]
The one-chip LSI having the function for the CD-R disk drive device shown in FIGS. 2 and 3 mainly includes the EFM encoding function and the CD-ROM among the functional blocks of the optical disk drive shown in FIG. The encoding / decoding function block and the block relating to the rotary
[0028]
Here, an overall description will be given of a one-chip LSI including the rotary motor control device of the present invention. 2 and 3, the subcode interface 24a, the CD-DA interface 26a, the
[0029]
FIG. 4 is a diagram showing interface signals in the rotary
[0030]
The REVDET signal is a signal indicating that the motor has reversed. The DPLOCK signal is a signal indicating the locked state of the PLL of the CD-DSP (CD digital signal processing circuit). The FGIN signal is a signal having a frequency proportional to the rotational speed of the motor. The TON signal is a signal indicating that the light beam is tracking the track of the disk. The MPWM signal is a motor control output signal, and MPWMP and MPWMN are positive and negative signals.
[0031]
The DMCON signal is a CD-DSP servo switching signal of the one-chip LSI shown in FIGS. The MON signal is an ON signal for the motor driver. The SBRK signal is a signal for applying a brake to the motor by shorting the coil of the motor. By the way, the command and status registers related to the rotary
[0032]
FIG. 5 is a diagram illustrating an example of the TON signal and the DPLMSK signal register.
[0033]
First, the TON signal register is stored in
[0034]
The DPLMSK signal register is then stored in
[0035]
FIG. 6 is a diagram showing an example of the SVMODE signal register. (1) shows the spindle servo mode, (2) shows the manual mode, and (3) shows the auto mode.
[0036]
As shown in FIG. 6A, the SVMODE signal register has
[0037]
The details are shown in FIG. 6 (2) for the manual mode and in FIG. 6 (3) for the auto mode.
[0038]
In the case of the auto mode, as shown in FIG. 6 (3), eight modes can be set. Here, a case where six modes are set is shown.
[0039]
When the contents set in
[0040]
When the setting is “1001”, automatic switching from the brake mode to the stop mode is performed.
[0041]
Other modes are also set, but will be described in detail in each embodiment.
[0042]
FIG. 7 is a diagram illustrating an example of the KICDAT signal register.
[0043]
The register of the KICDAT signal is stored in
[0044]
FIG. 8 is a diagram showing an example of the FGMTH signal and the FGMTL signal register, where (1) shows the FGMTH signal register and (2) shows the FGMTL signal register.
[0045]
As shown in FIG. 8A, the FGMTH signal register shows a case where
[0046]
FIG. 1 is a functional block diagram showing an example of an embodiment of the configuration of the main part of a rotary motor control device for an optical disk according to the present invention. The reference numerals in the figure are the same as those in FIGS. 2 and 3, 31 is a motor control circuit, 32 is a CD-DSP LSI, 32a is a decode PLL, 32b is a frequency control unit, 32c is an EFM synchronization lock unit, and 32d is a CLV control unit. , 33 is a motor driver, 34 is a filter, 35 is a switch, 36 is a midway switch, C is a capacitor, and R and R1 are resistors.
[0047]
The CD-
[0048]
In FIG. 1, the rotary motor drive output by the CD-DSP is output from the CLV control unit 32 d that is the “CLV” block and input to the
[0049]
The midway switch 36 is ON / OFF controlled by a DMCON (Decoder Motor Control ON) signal from the
[0050]
From the CD-DSP, a DPLOCK (Decoder PLL Lock) signal indicating that the PLL synchronized with the data EFM signal is locked is output, and this signal is input to the
[0051]
By the way, generally, in a CD-ROM or CD-R device, a three-phase brushless motor is used as a rotary motor. In this three-phase brushless motor, the drive coils have three phases, and rotational torque is generated by sequentially passing a three-phase current through these coils. In order to switch the current, the rotation angle of the motor is detected by a Hall element or the like, and a signal having a frequency proportional to the rotation speed of the motor is obtained from the Hall element or the like. This signal is called an FG (Frequency Generator) signal, and a signal to which this FG signal is input is FGIN. As this FGIN signal, a signal obtained by shaping the waveform of the FG signal with a driver IC is generally used. When all the three-phase coil ends of the motor are connected (short-circuited), the motor tries to stop. This is a short brake. Further, two or three Hall elements are generally attached, and the rotation direction is detected by the phase relationship of the outputs. A signal using this is REVDET. Other signals are not directly related to the rotary motor control device of the present invention, and thus the description thereof is omitted.
[0052]
The above is the outline of the configuration and functions of the rotation
[0053]
FIG. 9 is a diagram illustrating an example of setting of the manual mode for the servo mode of the spindle motor.
[0054]
As shown in FIG. 9, eight types of manual mode can be set. In the motor stop mode STOP, DMCON = L (switch off) and MPWM = Z (high impedance), and the motor is not driven. In the kick acceleration mode KICK, the motor is accelerated with a predetermined power. The predetermined power in this case can be specified by the register 0x82 (KICDAT in FIG. 7). In the brake mode BRAKE, the motor is decelerated with a predetermined power. The predetermined power in this case is also set by the register 0x82 (KICDAT in FIG. 7). In the FG mode, the motor control output signal MPWM is output according to the difference between the cycle of the FGIN signal and the target cycle by CAV (Constant Angular Velocity) control using the pulse input of the FGIN signal. Control to match the cycle.
[0055]
The WBL mode is a mode in which the rotary motor is rotated in synchronization with a wobble signal that is a meandering signal of the guide groove of the CD-R disc. The AX mode is a mode in which the rotary motor is rotated in phase with a synchronization signal (ATIP Sync) included in a fixed period in an ATIP signal (address information signal) that is FM-modulated into a wobble signal. The DEC mode is a mode in which the rotary motor is rotated by the above-described CLV control (control for keeping the linear velocity of the disk constant) of the CD-DSP. Note that HOLD is a previous value hold, but is not directly related to the rotary motor control device of the present invention, and thus the description thereof is omitted. The above is the content of the manual mode in the servo mode of the spindle motor.
[0056]
FIG. 10 is a diagram illustrating an example of setting the auto mode for the servo mode of the spindle motor.
[0057]
KICK to FG is a mode that automatically switches from the kick acceleration mode KICK to the FG mode. BRAKE to STOP is a mode in which automatic switching from the brake mode BRAKE to the stop mode STOP is performed. FG / DEC is a mode for automatically switching between FG / DEC modes, and switching between both modes is performed under certain conditions.
[0058]
FG / WBL is a mode in which automatic switching between FG / WBL modes is performed, and switching between both modes is executed under certain conditions. FG / WBL / DEC is a mode for automatically switching between FG / WBL / DEC modes.WBL / AX is a mode in which automatic switching between WBL / AX modes is performed, and switching between both modes is performed under certain conditions. These servo modes can be set manually by the CPU, and the motor rotation can be controlled in each mode. In the present invention, these modes can be switched in the automatic mode. Therefore, it is characterized in that the programming is simplified and the stability of the control operation is improved.
[0059]
First embodiment
In the first embodiment, among the FG / DEC / WBL modes shown in FIG. 10, the DEC mode and the WBL mode (to be exact, all are in the auto mode as shown in FIG. 10 above). However, it is characterized by an operation related to automatic switching.
[0060]
The DEC mode is a mode in which the motor is controlled by the function of the CD-DSP. The MPWM signal that is a motor control output signal and its positive and negative signals MPWMP and MPWMN are set to “1” in the
[0061]
FIG. 11 is a time chart for explaining the operation in the FG / DEC / WBL mode when there is recording data for the rotary motor control device of the present invention. The reference numerals given to the respective waveforms in the figure correspond to the code positions in FIG.
[0062]
The automatic mode switching operation in this case is the DEC mode when the DPLOCK signal is active, and the WBL mode when the DPLOCK signal is inactive. That is, when the decoder PLL of the CD-DSP is in a locked state, stable data synchronization is established, so that the rotary motor control is performed based on the recording data. When the CD-DSP decoder PLL is not locked, the rotary motor control is performed based on the wobble signal. Such an operation is effective at the time of controlling rotation of a CD-R or CD-RW (rewritable CD: CD rewritable) in which a recorded portion and an unrecorded portion are mixed.
[0063]
In the recorded portion, the wobble signal is disturbed by the data and the S / N ratio becomes low, so that it is difficult to detect stably. Therefore, if rotation control is continued with the wobble signal as it is, it becomes unstable due to noise. In this first embodiment, paying attention to the fact that it is more stable to control based on recorded data (EFM) in such a place, the decoder PLL of the CD-DSP is in a locked state. In some cases, the rotary motor control is performed based on the recording data. However, since there is no data (EFM) in the unrecorded portion, it is impossible to control based on the data (EFM). For this reason, it is necessary to perform rotation control using a wobble signal. Here, the configuration of the circuit in the WBL mode will be described.
[0064]
FIG. 12 is a functional block diagram showing an example of an embodiment of the main configuration of a circuit in the WBL mode. 1 is the same as FIG. 1, 41 is a debounce circuit, 42 is a wobble PLL, 43 is a speed difference detector, 44 is a phase difference detector, 45 is a PWM output circuit, 46 and 47 are amplifiers, and 48 is an addition. Indicates a vessel.
[0065]
As shown in FIG. 12, in the circuit in the WBL mode, the wobble signal input WBLIN and the encoder EFM frame sync signal EEFS are compared by the speed difference detector 43 to obtain a speed comparison signal. The encoder EFM frame sync signal EEFS is compared with the phase difference detector 44 to obtain a phase comparison signal. Then, the speed comparison signal and the phase comparison signal are added by the
[0066]
In order for such a switching operation to be performed by the CPU, the DPLOCK signal must be monitored quite frequently, increasing the burden on the CPU and making it difficult to rotate at high speed. As a result, it becomes difficult to increase the recording / reproducing speed of the drive device. On the other hand, in the first embodiment, since the control mode is automatically switched without monitoring by the CPU, the drive apparatus can be speeded up.
[0067]
In this mode, as shown in FIG. 11, both the TON signal indicating that the optical beam is tracking the track of the disk and the DPLOCK signal are active, and a certain time (for example, 256 EFM frame) has passed. In some cases, it is more preferable to make a transition to the DEC mode for the first time. Here, the EFM frame is one unit of data on the disc, and is about 136 μs in the case of the standard speed of CD. By counting time in frames, when controlling at speeds such as 2x, 4x, or 8x faster than the standard speed (1x), the time is automatically set to a short time, making it suitable for speeding up. It is.
[0068]
In addition, by including the TON signal as a condition, it is guaranteed that the track tracking state is established, and when the track tracking state is not transient such as when accessing, the data synchronous rotation control becomes unstable because the data reproduction is not normal. The inconvenience of becoming is avoided. In the timing chart shown in FIG. 11, in addition to the operation in the FG / WBL mode shown in FIG. 13, the “H” period of the TON signal and the DPLOCK signal is set by a servo gain register (not shown). If it continues beyond the value, it will automatically switch to the DEC mode. As described above, the first embodiment is control related to automatic switching between the DEC mode and the WBL mode in the FG / DEC / WBL mode.
[0069]
Therefore, a data synchronous rotation control circuit that performs rotation control of the rotary motor in synchronization with the recorded data signal, a meander synchronous rotation control circuit that performs rotation control of the rotary motor in synchronization with the meandering of the guide groove of the disk, A phase synchronization circuit that is phase-synchronized with a data signal, and a synchronization detection circuit that detects that the phase synchronization circuit is in a synchronized state and outputs a lock signal are provided. When the lock motor cannot be obtained, the rotary motor is driven by the meandering synchronous rotation control circuit. Therefore, the meandering synchronous rotation control mode and the data synchronous rotation control mode are automatically switched without burden on the CPU constituting the controller, and stable control can be performed even if recorded portions and unrecorded portions are mixed. A mode is obtained. In addition, since there is no burden on the CPU, the firmware code size can be reduced, and cost reduction and high-speed rotation can be easily realized. In addition to the above conditions, the operation combined with the FG control mode will be described in detail in a seventh embodiment described later.
[0070]
Second embodiment
In the first embodiment, the control related to the automatic switching between the DEC mode and the WBL mode in the FG / DEC / WBL mode has been described.
[0071]
In the second embodiment, the DPLOCK signal described in the first embodiment is input as a condition for switching to the DEC mode in the FG / DEC mode.
[0072]
Here, the operation in the FG / DEC auto mode will be described.
[0073]
FIG. 13 is a time chart for explaining the operation in the FG / DEC auto mode for the rotary motor control device of the present invention. The reference numerals given to the respective waveforms in the figure correspond to the code positions in FIG.
[0074]
FIG. 13 shows the operation at the time of track jump. When the tracking servo is on, automatic switching between the FG mode and the DEC mode is performed based on the input signal indicating the synchronization state of the data EFM obtained from the TON signal and the DPLOCK signal. As shown in FIG. 13, when the DPLOCK signal is active, CD-DSP control is performed in the DEC mode, and when the DPLOCK signal is inactive, the FG mode is set.
[0075]
When the DPLOCK signal is active, the CD-DSP decoder PLL is locked, and the CLV control can be applied in synchronization with the data EFM. On the other hand, when the DPLOCK signal is inactive, the data EFM signal is not normal or the linear velocity is not settled to a range where the PLL can be pulled in at the time of access or the like. Therefore, in this case, FG control is performed as the FG mode. Here, the configuration of the FG mode circuit and the interface circuit of the CD encoder will be described.
[0076]
FIG. 14 is a functional block diagram showing an example of an embodiment of the main configuration of an FG mode circuit. Reference numerals in the figure are the same as those in FIG. 1, 51 is a debounce circuit, 52 is a period detector, 53 is a full acceleration / deceleration pulse generation circuit, 54 is a PWM output circuit, and 55 is a pulse switching circuit.
[0077]
In the FG mode circuit shown in FIG. 14, the period detector 52 detects the difference between the period of the FGIN signal and the target period. In this case, counting is performed with an encoder EFM frame sync pulse (EEFS). The full acceleration / deceleration pulse generation circuit 53 generates a pulse obtained by multiplying the difference between the target period and the detection period by a gain. The
[0078]
FIG. 15 is a functional block diagram showing an example of an embodiment of the main configuration of an interface circuit of a CD encoder. The reference numerals in the figure are the same as those in FIG. 1, 61 is a counter, 62 is a 1 / N frequency divider, and 63 is a servo decode EFS count register.
[0079]
The interface circuit of the CD encoder shown in FIG. 15 has a function of detecting the disk linear velocity, and the internal FG signal of the EFM frame sync (DEFS) and servo decode FG register (not shown) of the CD encoder By setting the value to be 1 pulse / revolution, the value of EFM frame sync (DEFS) number / revolution of the CD encoder can be read from the servo decode EFS count register 63. Based on this value, the disk linear velocity can be calculated.
[0080]
As described above, in the second embodiment, the data synchronization rotation control circuit that controls the rotation of the rotary motor in synchronization with the recorded data signal, the phase synchronization circuit that is phase-synchronized with the data signal, and the phase synchronization A synchronous detection circuit for detecting that the circuit is in a synchronous state and outputting a lock signal; a frequency generating means for outputting an FG signal having a frequency proportional to the rotational speed of the rotary motor; and a predetermined motor according to the FG signal. An FG rotation control circuit that controls the rotation speed of the motor is provided. When the lock signal is obtained, the rotation motor is driven by the data synchronous rotation control circuit. When the lock signal cannot be obtained, the rotation is performed by the FG rotation control circuit. The motor is driven. Therefore, when data synchronization cannot be obtained transiently due to shifting at the time of access, the FG control mode is automatically selected. When data synchronization is established, the data synchronous rotation control mode is set and The same effect as in the first embodiment can be obtained.
[0081]
Third embodiment
In the previous second embodiment, in the FG / DEC mode, as a condition for switching to the DEC mode, among the FG / DEC / WBL modes described in the first embodiment, the DEC mode and the WBL mode. The control related to automatic switching has been described.
[0082]
In the third embodiment, the FG / DEC / WBL mode described in the previous first embodiment is related to the switching operation of the FG / DEC mode. In particular, as a condition for switching to the DEC mode, This is an operation for receiving the TON signal described in the first embodiment.
[0083]
If the TON signal is active, the light beam is in the track tracking state, so that the data EFM can be obtained stably.
[0084]
The DPLOCK signal can be prevented from entering the DEC transition condition by setting the DPLMSK signal of the 0x80 register shown in FIG. 5 to “1”. The reason for using the TON signal as a condition instead of the DPLOCK signal is as follows. When jumping on a track, such as when accessing, if the light beam happens to be on the track, the data EFM is obtained only for a certain period, so the PLL may lock. However, in this state, since the light beam is not tracking, this state does not last long. In such a case, it is assumed that it is often more stable to continue the FG control.
[0085]
Therefore, in the third embodiment, a data synchronous rotation control circuit that performs rotation control of the rotary motor in synchronization with the recorded data signal, and an FG signal having a frequency proportional to the rotational speed of the rotary motor are output. A frequency generation means and an FG rotation control circuit for controlling the motor to a predetermined number of revolutions according to the FG signal are provided. When the optical beam of the optical disk apparatus is in a tracking state for tracking the track of the disk, data synchronous rotation is performed. The rotation motor is driven by the control circuit, and at other times, the rotation motor is driven by the FG rotation control circuit. Therefore, even when accessing, it is possible to automatically shift to the data synchronous rotation control after obtaining stable data, and the same effect as in the case of the first embodiment can be obtained.
[0086]
Fourth embodiment
In the previous third embodiment, the operation for receiving the TON signal described in the first embodiment has been described as the condition for switching to the DEC mode.
[0087]
In the fourth embodiment, the DPLOCK signal and the TON signal are used as the conditions for switching to the DEC mode.
[0088]
As described above, by setting the automatic switching condition of the mode, the recorded data (EFM) signal can be obtained completely stably, and then the mode can be shifted to the DEC mode. Compared to the case of this form, more stable operation is possible.
[0089]
Fifth embodiment
In the first embodiment, among the FG / DEC / WBL modes, the DEC / WBL mode is automatically switched. In the second to fourth embodiments, the FG / DEC mode is automatically switched. Each explained.
[0090]
In the fifth embodiment, the operation is related to automatic switching of the FG / WBL mode.
[0091]
The operation in the FG / WBL auto mode has been described with reference to FIG. 13 as an example.
[0092]
Here, the operation in the FG / WBL mode when there is no recording data will be described.
[0093]
FIG. 16 is a time chart for explaining the operation in the FG / WBL mode when there is no recording data in the rotary motor control device of the present invention. The reference numerals given to the respective waveforms in the figure correspond to the code positions in FIG.
[0094]
In FIG. 16, the FG mode and the WBL mode are based on the TON signal indicating that the tracking servo is on, and the FGLOCK signal for detecting that the FG servo system detected rotational speed is within ± 30% of the target rotational speed. This shows a case where automatic switching between and is performed.
[0095]
In the FG / WBL mode, switching between rotation control using an FG signal and rotation control using a wobble signal is performed.
[0096]
As a condition for shifting to the WBL mode, for example, it is assumed that it is within ± 30% of the target rotational speed during FG control.
[0097]
The reason for this is that, as described above, the wobble signal is generally detected through a narrow band-pass filter (BPF) in order to improve the S / N ratio. This is because the wobble signal frequency may deviate from the passband of the bandpass filter and may not be detected.
[0098]
Therefore, in the fifth embodiment, the FG control is performed to enter the target rotation within a predetermined range (for example, ± 30%), and then the WBL control is performed. However, if such an operation is to be realized by manual operation of the CPU, it is necessary to frequently measure the FG cycle and determine that this cycle is within a predetermined range, which increases the burden on the CPU. It is difficult to rotate at high speed. As a result, it becomes difficult to increase the recording / reproducing speed of the drive device. On the other hand, in the fifth embodiment, since automatic control is employed, the burden on the CPU is reduced and speeding up is easily realized.
[0099]
Therefore, in the fifth embodiment, a meandering synchronous rotation control circuit for controlling the rotation of the rotary motor in synchronization with the meandering of the guide groove of the disk and an FG signal having a frequency proportional to the rotational speed of the rotary motor are output. And an FG rotation control circuit for controlling the motor to a predetermined rotational speed according to the FG signal. When the frequency of the FG signal is outside the predetermined range, the rotation motor is driven by the FG rotation control circuit. When within the predetermined range, the rotation motor is driven by the meandering synchronous rotation control circuit. Therefore, rotation control at the time of access with a recordable disc can always be performed stably, and the same effect as in the case of the first embodiment can be obtained.
[0100]
Sixth embodiment
In the first embodiment, among the FG / DEC / WBL modes, the DEC / WBL mode is automatically switched. In the second to fourth embodiments, the FG / DEC mode is automatically switched. Further, in the previous fifth embodiment, the operations related to the automatic switching of the FG / WBL mode have been described.
[0101]
The sixth embodiment is characterized in that the loop filter is shared in the FG mode and the WBL mode in the previous fifth embodiment.
[0102]
FIG. 17 is a functional block diagram showing an example of an embodiment of the main configuration of the gain correction circuit in the FG mode. The reference numerals in the figure are the same as those in FIG. 1, 71 is a period detector, 72 is a first gain setting unit, 73 is a pulse generator, 74 is a second gain setting unit, 75 is a loop filter, and 76 is gain correction. , 77 is a total gain setting unit, 78 is a clipping circuit, 79 is a PWM (pulse width modulation) unit, 80 is an adder, and KF, KFL, KL, K1, and K2 are set gains.
[0103]
The gain setting shown in FIG. 17, the setting gain KF for the first gain setting unit 72, and the setting gain KFL for the second
[0104]
In the FG mode, as shown in FIG. 17, the difference between the FGIN cycle and the target cycle is obtained. The motor control output MPWM is output in accordance with this difference and the result obtained by accumulating the difference and applying the gain. In this way, by integrating the period difference (frequency difference), the low-frequency gain of the rotation control loop can be increased, and precise control becomes possible. This integration unit may be particularly called a loop filter.
[0105]
FIG. 18 is a functional block diagram showing an example of an embodiment of the main configuration of the gain correction circuit in the WBL mode. The reference numerals in the figure are the same as those in FIGS. 1 and 17, 81 is a speed difference detection unit, 82 is a second gain correction unit, 83 is a clip circuit, 84 is a phase difference detection unit, and 85 is a third gain correction unit. , 86 are clip circuits, 87 and 88 are adders, and N and Kp are gains to be set.
[0106]
As shown in FIG. 18, in the WBL mode, the setting gain N for the second gain correction unit 82 and the setting gain Kp for the third
[0107]
The compared speed difference and phase difference are respectively added with gain. The integration unit (loop filter) integrates the result of adding the speed difference system and the phase difference system. This integrated output and the original addition result are further added, multiplied by a gain, and a motor control output MPWM is output. The loop gain characteristic of the WBL mode is as shown in FIG.
[0108]
FIG. 19 is a diagram illustrating an example of loop gain characteristics in the WBL mode.
[0109]
FIG. 19 shows a Bode diagram. As shown in FIG. 19, the phase system amplifies the low frequency range, and the loop filter system amplifies the low frequency. This loop filter improves the low-frequency control characteristics. As described above, in the sixth embodiment, the integration loop filter is commonly used in the FG mode and the WBL mode. Therefore, the circuit is simplified, and precise control characteristics can be obtained in any mode. Furthermore, since the integrated value is taken over, the control at the time of mode switching is not disturbed, and a smooth transition is possible.
[0110]
As described above, in the sixth embodiment, in the rotary motor control device described in the previous fifth embodiment, a frequency comparator that compares the frequency of the FG signal with the target frequency of the FG rotation control circuit. A phase comparator that compares the phase of the meandering signal with the phase of the reference signal of the meandering synchronous rotation control circuit, and an integrator that integrates one of the comparison results of the two comparators. When the rotary motor is driven by the FG rotation control circuit, the rotary motor is driven according to the output of the frequency comparator and the result obtained by integrating the output by the integrator, and the rotary motor is driven by the meandering synchronous rotation control circuit. When doing so, the rotary motor is driven according to the output of the phase comparator and the result of integrating the output by the integrator. Therefore, a common loop filter can be used in the two control modes, and in addition to the reduction in circuit cost, the integrated value can be taken over, so that the control at the time of switching is stabilized.
[0111]
Seventh embodiment
The seventh embodiment is characterized in that it is possible to shift to the DEC mode in addition to the FG / WBL mode described in the previous fifth embodiment.
[0112]
The operation in the FG / DEC / WBL mode when recording data exists has been described with reference to FIG.
[0113]
Here, the operation in the FG / DEC / WBL mode when there is no recording data will be described.
[0114]
FIG. 20 is a time chart for explaining the operation in the FG / DEC / WBL mode when there is no recording data in the rotary motor control device of the present invention. The reference numerals given to the respective waveforms in the figure correspond to the code positions in FIG.
[0115]
As shown in FIG. 20 and FIG. 11 above, when the DPLOCK signal is active, the DEC mode is set, the DPLOCK signal is inactive, and the FG signal is within a predetermined range (for example, ± 30%) of the target cycle. When the DPLOCK signal is inactive and the FG signal is outside a predetermined range (for example, ± 30%) of the target cycle, the FG mode is switched. By this automatic mode switching, stable control is always automatically selected and set even in a disc in which recorded and unrecorded portions are mixed, reducing the burden on the CPU. Therefore, the speed can be increased.
[0116]
Eighth embodiment
In the eighth embodiment, at the beginning of acceleration, first, the kick acceleration mode is set, the rotary motor is accelerated with a predetermined power, and at the time when several FG pulses (for example, two) are obtained, the FG The mode is characterized in that the mode is switched from the kick acceleration mode to the FG mode.
[0117]
The setting of the automatic switching mode (KICK to FG auto mode) from the kick acceleration mode to the FG mode has been described with reference to FIG.
[0118]
Thus, the reason for setting the kick acceleration mode at the beginning of acceleration is that if the FG mode is set from the beginning, the FG cycle cannot be measured and acceleration cannot be performed while the FG pulse cannot be obtained. Because. If this operation is performed by the CPU, it must be monitored by software whether or not an FG pulse has occurred, and the burden on the CPU increases, making it difficult to rotate at high speed.
[0119]
As described above, in the eighth embodiment, the kick mode setting for setting the kick mode for accelerating the rotary motor with a predetermined power in the rotary motor control device described in the second to seventh embodiments. Means are provided so that the rotary motor is accelerated by the kick mode from the stopped state of the rotary motor, and the rotary motor is controlled by the FG rotation control circuit when the FG signal pulse reaches a predetermined rotation speed. Therefore, in addition to the effects of the second to seventh embodiments, a stable start can be performed without increasing the burden on the CPU.
[0120]
Ninth embodiment
The ninth embodiment is control when the motor is decelerated from the rotating state. In the rotating state of the rotating motor, the brake mode is set, the decelerating is performed at a predetermined power, and the REVDET signal is input. Thus, when reverse rotation is detected, it automatically shifts to the stop mode (from the brake mode to the stop mode).
[0121]
The setting of the automatic switching mode (BRAKE to STOP auto mode) from the brake mode to the stop mode has also been described with reference to FIG.
[0122]
According to the ninth embodiment, when the reverse rotation is detected by setting the brake mode in the rotating state of the rotary motor, decelerating at a predetermined power, and inputting the REVDET signal, the stop mode is automatically set. In addition to the effects of the second to eighth embodiments described above, the inconvenience that the burden is large when performed by the CPU is solved and the operation can be stably stopped. .
[0123]
Tenth embodiment
The tenth embodiment is characterized in that when the frequency of the FG signal is higher than the target value by a predetermined range, a short brake signal is output to decelerate the motor.
[0124]
When the motor is decelerated in the FG mode, FG / WBL mode, FG / DEC mode, or brake mode described above, the motor control output MPWM in the reverse rotation direction is input to the motor driver. A current in the reverse rotation direction flows. However, when the motor is generally rotating, it generates an electromotive force in the reverse direction (counterelectromotive force) proportional to the number of rotations. When a current flows in the reverse rotation direction, the reverse electromotive force is generated by the counter electromotive force. A large current flows due to the addition of currents in the rotational direction. As a result, power consumption increases and the heat generation of the motor coil and motor driver also increases.
[0125]
Conventionally, a control method for applying a self-brake by short-circuiting motor coil ends is generally used. However, the deceleration control is necessary not only for stopping the motor but also for rotating the CLV when the optical head is accessed in the outer circumferential direction. In the tenth embodiment, a short brake can be applied at a certain deceleration. In addition, at the time of deceleration accompanied by access, since the target rotation speed of the FG control is set, the short brake may be released when the short brake is applied and the target rotation speed is approached.
[0126]
As described above, in the tenth embodiment, in the rotary motor control device described in the second to ninth embodiments, a short brake signal output for generating a brake signal for short-circuiting the coil of the rotary motor. Means are provided to output a short brake signal when the frequency of the FG signal is higher than the target value by a predetermined range. Therefore, in addition to the effects of the second to ninth embodiments, deceleration control with low power consumption is realized without increasing the load on the CPU.
[0127]
Eleventh embodiment
In the first to tenth embodiments described above, switching of the FG / DEC / WBL mode has been described. The eleventh embodiment relates to the WBL mode and the AX mode.
[0128]
In the AX mode, the phase comparison between the ATIP synchronization signal (ASYNC) obtained by decoding the ATIP signal and the reference signal ESFS (
[0129]
FIG. 21 is a functional block diagram showing an example of an embodiment of the main configuration of a circuit in the AX mode. The reference numerals in the figure are the same as those in FIG. 1, 91 is a phase comparator (PD), 92 is a phase corrector (DCO), 93 is a changeover switch, and 94 is a WBL mode circuit.
[0130]
FIG. 22 is a functional block diagram showing another example of the configuration of the main part of the circuit configuration in the AX mode. The reference numerals in the figure are the same as those in FIG. 21, wherein 95 indicates an amplifier, 96 indicates a 1/3 frequency divider, and 97 indicates a phase comparator (PD).
[0131]
In the WBL mode, the encoder EFM frame sync signal (EEFS) is used as a reference clock, and in the AX mode, the reference is determined according to the phase difference between the encoder subcode sync signal (ESFS) and the detected ATIP sync signal (ASYNC). Change the clock phase. Since the delay from the ATIP sync signal on the disk to the detected ATIP sync signal is caused by the FSK demodulator and the ATIP sync detection circuit, the delay value may be set.
[0132]
FIG. 23 is a time chart for explaining the operation in the FG / WBL mode at the start of writing. The reference numerals given to the waveforms in the figure correspond to the reference positions in FIG.
[0133]
FIG. 24 is a time chart for explaining the operation in the FG / WBL mode at the end of writing. The reference numerals given to the waveforms in the figure correspond to the reference positions in FIG.
[0134]
In the eleventh embodiment, the WBL / AX mode is switched to the WBL mode until slightly before the position (address) at which writing starts (for example, one sector before). Enter mode. The reason is that in the WBL mode, the wobble signal can be controlled at a higher speed by the higher frequency (22 KHz), and the settling can be performed quickly. Keep it in sync. Then, immediately before the start of writing, the mode is shifted to the AX mode and writing is started. Also in the eleventh embodiment, when the CPU switches between the WBL mode and the AX mode, the CPU frequently monitors the current address to determine whether the predetermined number before the write start address has been reached. Therefore, the inconvenience that the burden is large and the speeding up is limited is solved. That is, high-speed control by meandering synchronous rotation control is possible before recording starts, and address synchronization can be achieved during recording, so that precise recording control can be performed and the same as in the first embodiment. An effect is also obtained.
[0135]
12th embodiment
In the previous eleventh embodiment, switching of the WBL / AX mode has been described. The twelfth embodiment is an improvement of the AX mode itself.
[0136]
In the twelfth embodiment, a phase comparison between the ATIP synchronization signal (ASYNC) and the reference signal ESFS (
[0137]
Since the variable frequency oscillator used in this case is a digital circuit, in this embodiment, the variable frequency oscillator is called a DCO (Digital Controlled Oscillator). With this configuration, the frequency of the reference signal output from the DCO changes according to the phase comparison result between the ATIP synchronization signal (ASYNC) and the reference signal ESFS, and as a result, the ATIP synchronization signal (ASYNC) ) And the reference-synchronized rotation control of the reference signal ESFS. When shifting to the WBL mode, instead of the DCO output, the WPL mode system reference signal EEFS (encoder EFM frame sync signal: 7.35 KHz at standard speed) may be used as the WBL mode system reference signal. Such switching can be realized by a simple switch. As described above, according to the twelfth embodiment, the AX mode can be realized by using the WBL mode system in common. Even during the AX mode, since the WBL mode system is closed in synchronization with the wobble signal, high-bandwidth control is possible.
[0138]
Thirteenth embodiment
The thirteenth embodiment is characterized in that in the WBL / AX mode, the mode automatically shifts to the WBL mode after the end of recording.
[0139]
The reason is that the AX mode described in the previous eleventh embodiment is an unnecessary mode except during recording, and therefore it is preferable to quickly set the WBL mode when recording is completed.
[0140]
As described above, after the recording is completed, it is possible to return to the WBL mode without imposing a burden on the CPU by automatically shifting to the WBL mode.
[0141]
Fourteenth embodiment
In the first to thirteenth embodiments, the case where the load on the CPU is reduced by the transition of the auto mode has been described in relation to the automatic switching operation of the FG / DEC / WBL / AX mode.
[0142]
According to each of these embodiments, it is possible to reduce the code size of software to be implemented (actually called ROM since it is built in the ROM), and by using a small capacity ROM Cost reduction is also realized.
[0143]
The fourteenth embodiment relates to the separation of the LSI chip of the drive device that performs the above operation.
[0144]
A circuit that performs rotation control in synchronization with recording data and a circuit that outputs a PLL and PLL lock state (signal DPLOCK) that are phase-synchronized with recording data are generally built in the CD-DSP. This chip is widely used in CD-ROM devices and is produced in very large quantities, so the cost is low. Further, other FG, WBL, AX auto mode, etc. are made into chips exclusively for CD-R. With this configuration, the control of the DEC mode itself can be left to the CD-DSP and does not have to be built in the CD-R chip side, so the cost of the CD-R control chip can be reduced. Realized. Therefore, as a total, a low-cost CD-R drive can be obtained.
[0145]
【The invention's effect】
The rotation motor control device for an optical disk according to
[0146]
Therefore, rotation control at the time of access with a recordable disc can always be performed stably. Furthermore, a common loop filter can be used in the two control modes, and the integrated value is taken over as the circuit cost decreases, so that the control at the time of switching is also stabilized.
[0149]
In the optical disk rotary motor control device according to
[0150]
Therefore, in addition to the effect of the rotary motor control device according to the first aspect, stable control is always automatically selected and set by the automatic mode switching even in a disc in which recorded portions and unrecorded portions are mixed. As a result, the burden on the CPU is reduced and the speed can be increased.
[0151]
According to a third aspect of the present invention, there is provided a rotary motor control device for an optical disk according to the first or second aspect.In the rotary motor control device, there is provided kick mode setting means for setting a kick mode for accelerating the rotary motor with a predetermined power. From the stopped state of the rotary motor, the rotary motor is accelerated by the kick mode, and the FG signal pulse is set to a predetermined rotational speed. When it reaches, the rotation motor is controlled by the FG rotation control circuit.
[0152]
Therefore,An optical disc according to
[0153]
According to a fourth aspect of the present invention, there is provided an optical disk rotary motor control device according to any one of the first to third aspects.In the rotary motor control device, there is provided brake mode setting means for setting the brake mode to drive the rotary motor in the reverse rotation direction with a predetermined power, and the rotary motor is decelerated by the brake mode from the rotation state of the rotary motor, and the rotary motor is reverse rotated When this is detected, the drive of the rotary motor is stopped.
[0154]
Therefore,
[0155]
According to a fifth aspect of the present invention, there is provided an optical disk rotary motor control apparatus according to any one of the first to fourth aspects.In the rotary motor control device, short brake signal output means for generating a brake signal for shorting the coil of the rotary motor is provided, and when the frequency of the FG signal is higher than the target value by a predetermined range, a short brake signal is output.
[0156]
Therefore, in the preceding
[0157]
According to a sixth aspect of the present invention, there is provided an optical disk rotary motor control device according to any one of the first to fifth aspects.A recordable optical disk device including a rotation motor control device, a data synchronization rotation control circuit that performs rotation control of the rotation motor in synchronization with a recorded data signal, a phase synchronization circuit that performs phase synchronization with the data signal, A synchronization detection circuit that detects that the phase synchronization circuit is in synchronization and outputs a lock signal is incorporated in the first digital signal processing LSI, and other processing means are incorporated in the second digital signal processing LSI. I try to let them.
[0158]
Therefore, the control itself of the DEC mode can be left to the CD-DSP and does not have to be built in the CD-R chip side, so that the cost of the CD-R control chip can be reduced.
[0159]
In addition, the automatic switching of the control mode allows stable rotation control at all times, and the burden on the CPU accompanying the switching does not increase, so the firmware size is reduced, the cost is reduced, and the overall cost of the optical disc apparatus is reduced. A high-speed device is realized.
[Brief description of the drawings]
FIG. 1 is a functional block diagram showing an example of an embodiment of a main part configuration of a rotary motor control device for an optical disk according to the present invention.
FIG. 2 is a functional block diagram showing an example of a configuration of a main part of a one-chip LSI in which functions for a CD-R disk drive device are integrated.
FIG. 3 is a functional block diagram showing an example of a configuration of a main part of a one-chip LSI in which functions for a CD-R disk drive device are integrated.
4 is a diagram showing interface signals in the rotary
FIG. 5 is a diagram illustrating an example of a TON signal and a DPLMSK signal register.
FIG. 6 is a diagram illustrating an example of an SVMODE signal register.
FIG. 7 is a diagram illustrating an example of a KICDAT signal register.
FIG. 8 is a diagram illustrating an example of an FGMTH signal and an FGMTL signal register.
FIG. 9 is a diagram showing an example of manual mode setting for the servo mode of the spindle motor.
FIG. 10 is a diagram illustrating an example of setting an auto mode for a servo mode of a spindle motor.
FIG. 11 is a time chart for explaining the operation in the FG / DEC / WBL mode when there is recording data for the rotary motor control device of the present invention;
FIG. 12 is a functional block diagram showing an example of an embodiment of a main configuration of a circuit in a WBL mode.
FIG. 13 is a time chart for explaining the operation in the FG / DEC auto mode for the rotary motor control device of the present invention;
FIG. 14 is a functional block diagram showing an example of an embodiment of a main part configuration of an FG mode circuit;
FIG. 15 is a functional block diagram showing an example of an embodiment of a main part configuration of an interface circuit of a CD encoder.
FIG. 16 is a time chart for explaining the operation in the FG / WBL mode when there is no recording data in the rotary motor control device of the present invention.
FIG. 17 is a functional block diagram showing an example of an embodiment of the main configuration of a gain correction circuit in the FG mode.
FIG. 18 is a functional block diagram showing an example of an embodiment of a main configuration of a gain correction circuit in the WBL mode.
FIG. 19 is a diagram illustrating an example of loop gain characteristics in the WBL mode.
FIG. 20 is a time chart for explaining the operation in the FG / DEC / WBL mode when there is no recording data in the rotary motor control device of the present invention.
FIG. 21 is a functional block diagram showing an example of an embodiment of a main configuration of a circuit in an AX mode.
FIG. 22 is a functional block diagram showing another example of the configuration of the main part of the circuit configuration of the AX mode.
FIG. 23 is a time chart for explaining the operation in the FG / WBL mode at the start of writing.
FIG. 24 is a time chart for explaining the operation in the FG / WBL mode at the end of writing;
FIG. 25 is a functional block diagram showing an example of a main part configuration of an optical disc drive.
[Explanation of symbols]
20 ... Rotary motor control device
21 ... Clock generator
22: Clock synthesizer
23 ... CIRC encoder
24 ... Subcode operator
25 ... Sector processor
31 ... Motor control circuit
32 ... CD-DSP LSI
32a ... Decoding PLL
32b ... Frequency control unit
32c ... EFM synchronization lock section
32d ... CLV controller
33 ... Motor driver
34 ... Filter
35 ... Switch
36 ... halfway switch
Claims (6)
前記回転モータの回転数に比例した周波数を有するFG信号を出力する周波数発生手段と、
前記FG信号の周波数が所定範囲に入ったことを検出するFGロック信号と、前記光ディスク装置の光ビームがディスクのトラックを追跡するトラッキング状態にあるときに出力されるトラッキングサーボオン信号との二信号が出力される場合にのみ、ディスクの案内溝の蛇行に対応して生成される蛇行信号に基づいて回転モータの回転制御を行なう蛇行同期回転制御回路と、
前記FG信号に応じて前記モータを所定の回転数に制御するFG回転制御回路と、
前記二信号が出力されるときは前記蛇行同期回転制御回路へ切り換え、該二信号が出力されないときは前記FG回転制御回路へ切り換えて前記回転モータの回転制御を行なう回転制御切換回路とを備え、
前記FG信号の周波数とFG回転制御回路の目標周波数とを比較して、その周波数差に応じた周波数差信号を出力する周波数比較器と、
前記蛇行信号の位相と蛇行同期回転制御回路の基準信号の位相とを比較して、その位相差に応じた位相差信号を出力する位相比較器と、
前記周波数差信号および位相差信号のいずれかを積算する積算器とを有し、
前記FG回転制御回路により回転モータを制御するときは、前記周波数差信号と、該周波数差信号を前記積算器によって積算した結果とに応じて回転モータを駆動し、前記蛇行同期回転制御回路により回転モータを駆動するときは、前記位相差信号と、該位相差信号を前記積算器によって積算した結果とに応じて回転モータを駆動し、前記回転制御切換回路が切り換えるときに、積算器が積算した結果が引き継がれることを特徴とする回転モータ制御装置。 It is a rotary motor control device for a recordable optical disc device,
Frequency generating means for outputting an FG signal having a frequency proportional to the rotational speed of the rotary motor;
There are two signals: an FG lock signal that detects that the frequency of the FG signal is within a predetermined range, and a tracking servo-on signal that is output when the optical beam of the optical disk device is in a tracking state that tracks the track of the disk. A meandering synchronous rotation control circuit for controlling the rotation of the rotating motor based on a meandering signal generated corresponding to the meandering of the guide groove of the disk only when it is output ;
An FG rotation control circuit that controls the motor to a predetermined rotation speed in accordance with the FG signal;
A rotation control switching circuit for switching to the meandering synchronous rotation control circuit when the two signals are output, and switching to the FG rotation control circuit when the two signals are not output to control the rotation of the rotary motor;
A frequency comparator that compares the frequency of the FG signal with a target frequency of the FG rotation control circuit and outputs a frequency difference signal according to the frequency difference;
A phase comparator that compares the phase of the meandering signal with the phase of the reference signal of the meandering synchronous rotation control circuit and outputs a phase difference signal corresponding to the phase difference;
An integrator for integrating either the frequency difference signal or the phase difference signal;
When the rotary motor is controlled by the FG rotation control circuit, the rotary motor is driven according to the frequency difference signal and the result obtained by integrating the frequency difference signal by the integrator and rotated by the meandering synchronous rotation control circuit. When driving the motor, the rotary motor is driven according to the phase difference signal and the result of integrating the phase difference signal by the integrator, and the integrator integrates when the rotation control switching circuit switches. A rotary motor control device characterized in that the result is taken over.
データ信号に位相同期する位相同期回路と、 A phase synchronization circuit that is phase synchronized with the data signal;
前記位相同期回路が同期状態にあることを検出してロック信号を出力する同期検出回路と、 A synchronization detection circuit that detects that the phase synchronization circuit is in synchronization and outputs a lock signal; and
前記ロック信号に基づいて、前記データ信号に同期して回転モータの回転制御を行なうデータ同期回転制御回路とを備え、 A data synchronous rotation control circuit for performing rotation control of a rotary motor in synchronization with the data signal based on the lock signal;
前記FGロック信号とトラッキングサーボオン信号との二信号のみが出力される場合には、前記データ同期回転制御回路または前記FG回転制御回路から前記蛇行同期回転制御回路へ、前記ロック信号も該二信号も出力されない場合には、前記データ同期回転制御回路または前記蛇行同期回転制御回路から前記FG回転制御回路へ、切り換えて前記回転モータの回転制御を行なう回転制御切換回路を有することを特徴とする回転モータ制御装置。 When only two signals of the FG lock signal and the tracking servo ON signal are output, the lock signal and the two signals are transferred from the data synchronous rotation control circuit or the FG rotation control circuit to the meandering synchronous rotation control circuit. A rotary motor having a rotation control switching circuit for switching the data synchronous rotation control circuit or the meandering synchronous rotation control circuit from the data synchronous rotation control circuit to the FG rotation control circuit to control the rotation of the rotary motor when it is not output; Control device.
前記回転モータを所定パワーで加速するキックモードを設定するキックモード設定手段を備え、 Kick mode setting means for setting a kick mode for accelerating the rotary motor with a predetermined power,
前記回転モータの停止状態から、キックモードによって前記回転モータを加速し、FG信号パルスが所定回転数に達したとき、FG回転制御回路により回転モータを制御することを特徴とする回転モータ制御装置。 A rotary motor control device, wherein the rotary motor is controlled by an FG rotation control circuit when the rotary motor is accelerated by a kick mode from the stopped state of the rotary motor and the FG signal pulse reaches a predetermined rotation speed.
前記回転モータを所定パワーで逆転方向に駆動するブレーキモードを設定するブレーキモード設定手段を備え、 Brake mode setting means for setting a brake mode for driving the rotary motor in the reverse direction with a predetermined power,
前記回転モータの回転状態からブレーキモードによって前記回転モータを減速し、回転モータが逆転したことを検出したとき、回転モータの駆動を停止することを特徴とする回転モータ制御装置。 A rotary motor control device that stops driving of a rotary motor when the rotary motor is decelerated from a rotation state of the rotary motor in a brake mode and it is detected that the rotary motor is reversely rotated.
前記回転モータのコイルをショートさせるブレーキ信号を発生させるショートブレーキ Short brake for generating a brake signal for short-circuiting the coil of the rotary motor 信号出力手段を備え、Comprising signal output means,
前記FG信号の周波数が目標値より所定範囲だけ高いとき、ショートブレーキ信号を出力することを特徴とする回転モータ制御装置。 A rotary motor control device that outputs a short brake signal when the frequency of the FG signal is higher than a target value by a predetermined range.
記録されたデータ信号に同期して回転モータの回転制御を行うデータ同期回転制御回路と、 A data synchronous rotation control circuit that performs rotation control of the rotary motor in synchronization with the recorded data signal;
前記データ信号に位相同期する位相同期回路と、 A phase synchronization circuit that is phase-synchronized with the data signal;
前記位相同期回路が同期状態にあることを検出してロック信号を出力する同期検出回路とが、第1のデジタル信号処理LSIに内蔵され、 A synchronization detection circuit that detects that the phase synchronization circuit is in a synchronized state and outputs a lock signal is incorporated in the first digital signal processing LSI;
その他の処理手段は、第2のデジタル信号処理LSIに内蔵されていることを特徴とする光ディスク装置。 The other processing means is incorporated in the second digital signal processing LSI.
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