JP3669307B2 - 起動回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、本体回路、例えばバンドギャップ基準電圧回路に組み込み、本体回路起動時および異常動作時に動作することにより、本体回路を確実に起動および再起動させる起動回路に関する。
【0002】
【従来の技術】
従来、演算増幅器(Operational Amplifier、以下「オペアンプ」と略称する)の帰還を利用したバンドギャップ基準電圧回路のように、回路起動時にオペアンプの帰還ループ内に何らかの信号を与えなければ正常に動作を開始しない回路においては、回路構成が簡単で、かつ確実に回路を起動させることができる起動回路が必要とされている。
【0003】
図8は従来の起動回路の一例(以下従来例1という)を示し、図9はこの起動回路で起動される本体回路の例であるバンドギャップ基準電圧回路の例を示している。
【0004】
図8に示すように、従来例1の起動回路10uは、インバータINV1,INV2、NANDゲートNA1、遅延回路D101およびpMOSトランジスタPT2,PT3により構成されている。インバータINV1,INV2および遅延回路D101の入力側は、ノードND2に接続されており、インバータINV1の出力側ノードND5はpMOSトランジスタPT3のゲートに接続されている。インバータINV2の出力側ノードND4と遅延回路D101の出力側ノードND7はそれぞれNANDゲートNA1の入力側に接続され、NANDゲートNA1の出力側ノードND6はpMOSトランジスタPT2のゲートに接続されている。pMOSトランジスタPT2およびPT3のドレイン側は、それぞれ出力端子OUT1および信号端子SN1として、次に述べるバンドギャップ基準電圧回路20uの電圧監視ポイントであるノードn2に接続される端子Tn2およびトランジスタT101,T102,T103の共通ゲートであるノードn3に接続される端子Tn3にそれぞれ接続される。
【0005】
バンドギャップ基準電圧回路20uは、図9に示すように、オペアンプOPA1、pMOSトランジスタT101,T102,T103およびダイオード接続されているnpnトランジスタB101,B102,B103により構成されている。トランジスタT101、抵抗素子R101およびダイオード接続されているトランジスタB101は電源電圧VCCの供給線と基準電位、例えば、接地電位GNDの供給線との間に直列接続され、トランジスタT102とダイオード接続されているトランジスタB102は電源電圧VCCの供給線と接地電位GND間に直列接続され、トランジスタT103、抵抗素子R102およびダイオード接続されているトランジスタB103は電源電圧VCCの供給線と接地電位GND間に直列接続されている。
トランジスタT101,T102,T103はゲート同士がともにオペアンプOPA1の出力端子n3に接続されている。
【0006】
オペアンプOPA1の非反転入力端子(+)は、トランジスタT101と抵抗素子R101との接続中点からなるノードn1に接続され、その反転入力端子(−)は、トランジスタT102とトランジスタB102との接続中点からなるノードn2に接続されている。一方、オペアンプOPA1の出力信号は、トランジスタT101,T102およびT103のゲートにそれぞれ印加されている。このためオペアンプOPA1により帰還ループが形成され、当該帰還ループにより、正常動作時に、ノードn1とn2の電圧が等しくなるように、トランジスタT101,T102およびT103の電流I1,I2およびI3が制御される。その結果、出力端子Toutから電源電圧VCCおよび温度依存性のない安定した電圧Voutが出力される。
【0007】
以上は、バンドギャップ基準電圧回路20uが正常動作をする場合の動作を説明したものであるが、起動回路10uがない単独のバンドギャップ基準電圧回路20uでは、起動時の電圧上昇のばらつきにより、ノードn1の電圧Vn1がノードn2の電圧Vn2より高くなる場合、即ち、Vn1>Vn2となる場合がある。そのような場合、オペアンプOPA1は、非反転入力端子(+)に入力された信号電圧がその反転入力端子(−)に印加される信号電圧より高いので、ハイレベルの信号を出力し続けて、トランジスタT101,T102およびT103がオフのままとなる。このような状態では、バンドギャップ基準電圧回路20uは正常に動作できない。
【0008】
そこで起動回路10uにより、起動時にノードn2の電圧Vn2をノードn1の電圧Vn1よりも強制的に高くして、バンドギャップ基準電圧回路20uが正常動作状態となるようにし、その間はトランジスタT101,T102およびT103がオフになるようにする。バンドギャップ基準電圧回路20uが正常動作状態となれば、トランジスタT101,T102およびT103のオフ状態を解除する。
【0009】
図8に示した従来の起動回路10uでは、起動回路10uの入力端子IN1にスタンバイ(動作停止)状態でハイレベル、電圧供給状態でローレベルになるスタンバイ信号STBが入力される。スタンバイ信号STBがハイレベルであるときは、インバータINV2の出力端子ND4はローレベルとなり、遅延回路D101の出力端子ND7は定常状態ではハイレベルである。したがって、NANDゲートNA1の出力側ノードND6の電圧はハイレベルとなる。そうすると、pMOSトランジスタPT2がオフになり、pMOSトランジスタPT2のドレイン−ソース間はハイインピーダンスとなる。同時に、スタンバイ信号STBがハイレベルであるので、インバータINV1の出力側のノードND5はローレベル、pMOSトランジスタPT3はオン状態となるため、信号端子SN1がハイレベルとなり、バンドギャップ基準電圧回路20uのトランジスタT101,T102およびT103はオフ状態となって、出力トランジスタT103のソース側に電流は流れず、出力端子TOUTには定電圧出力は出ない。
【0010】
入力端子IN1に入力される信号の電圧がハイレベルからローレベルに転じると、インバータINV1の出力側ノードND5がハイレベルとなり、pMOSトランジスタPT3がオフとなるため、バンドギャップ基準電圧回路20uのノードn3の電位はオペアンプOPA1の出力電圧となる。一方、インバータINV2の出力側ノードND4はハイレベルとなり、遅延回路D101の出力側ノードND7は遅延時間Δtdの間はハイレベルとなる。したがってNANDゲートNA1の出力側ノードND6の電位はローレベルとなる。そうすると、pMOSトランジスタPT2はオンになり、OUT1端子がハイレベルになる。これにより、ノードn2の電位が強制的にVCCのレベル近くまで引き上げられる。オペアンプOPA1の反転入力端子(−)に印加される電圧がハイレベルになるため、オペアンプOA1の出力側のノードn3がローレベルになり、3つのトランジスタT101,T102,T103は作動状態となる。遅延時間Δtdの後、遅延回路D101の出力はローレベルとなるので、NANDゲートNA1の出力側ノードND6はハイレベルとなり、pMOSトランジスタPT2はオフになって、バンドギャップ基準電圧回路20uとは切り離され、バンドギャップ基準電圧回路20uが単独で動作開始する。
【0011】
上述した従来のバンドギャップ基準電圧回路20uは、回路起動後、起動回路10uによりトランジスタPT3をオフさせ、且つある一定時間だけトランジスタPT2をオンさせた後、オフさせるような制御により、停止しているときのノードn1とn2の電圧にかかわらず、正常に起動可能となる。ここで、トランジスタPT2がオンのままだと、オペアンプOPA1からなる帰還ループが正常に動作できず、オペアンプOPA1はトランジスタT101,T012およびT103を制御できないため、遅延回路D101の遅延時間によりトランジスタPT2のオン時間を制御する制御信号S1を発生する。
【0012】
しかし、この従来の起動回路10uにおいては、信号S1のレベルの切り換えはバンドギャップ基準電圧回路20uの動作状態を確認してから行われるのではなく、遅延時間が経験的に設定されるものであるため、かならずしも最適な値に設定されているわけではない。この切り換えの時間が長すぎると、バンドギャップ基準電圧回路20uの立ち上がり時間が必要以上に延びて、立ち上がり特性が悪化し、また短すぎるとノードn2の電圧Vn2が十分高くなる前に起動回路10uが停止してしまい、バンドギャップ基準電圧回路20uが正常に起動しない可能性がある。したがって、この起動回路10uは設計時に細心な注意が必要であり、しかも、製造時のバラツキ、回路動作条件の変動に影響されやすいという不利益がある。
【0013】
このような図8に示した従来例1の起動回路10uの問題点に対し、本願出願人は、特開2000−267749号公報に開示されているような、遅延時間によらず、バンドギャップ基準電圧回路が安定したことを確認してからバンドギャップ基準電圧回路と切り離すようにした起動回路(以下従来例2という)を発明した。図10はその従来例2の構成を示す回路図である。
【0014】
図示のように、この従来例2の起動回路10vは、pMOSトランジスタPT1,PT2,PT3、nMOSトランジスタNT1、インバータINV1,INV2およびNANDゲートNA1により構成されている。
【0015】
pMOSトランジスタPT1とnMOSトランジスタNT1は、電源電圧VCCの供給線と接地電位GND間に直列接続されている。トランジスタPT1のゲートは信号端子SN1に接続され、トランジスタNT1のゲートは入力端子IN1に接続されている。トランジスタPT1とNT1のドレイン同士の接続点は、ノードND1に接続されている。インバータINV1の入力端子は入力端子IN1に接続され、インバータINV2の入力端子はノードND1に接続されている。NANDゲートNA1の両方の入力端子はそれぞれインバータINV1とINV2の出力端子に接続されている。トランジスタPT2のゲートはNANDゲートNA1の出力端子に接続され、そのソースは電源電圧VCCの供給線に接続され、ドレインは出力端子OUT1に接続されている。トランジスタPT3のゲートはインバータINV1の出力端子に接続され、そのソースは電源電圧VCCの供給線に接続され、ドレインは信号端子SN1に接続されている。出力端子OUT1は、従来例1と同様に、本体回路、例えば図9のバンドギャップ基準電圧回路20uにおいて、起動するために一時的に電圧を上げる必要のある動作ノードn2に接続され、信号端子SN1は、動作停止時に電源電圧VCCの電圧に固定され、動作開始後電源電圧VCCからpMOSトランジスタT101,T102,T103をオンさせるのに十分な電圧まで低下させる必要のある動作ノードn3に接続されている。
【0016】
図11は、図10に示す従来例2における起動回路10vの起動時の動作を示すタイミングチャートである。以下、図11および図10ならびに本体回路の例として示した図9のバンドギャップ基準電圧回路20uを参照しつつ、従来例2の起動回路10vの動作を説明する。
【0017】
図11(a)に示すように、起動回路10vの入力端子IN1には、スタンバイ時(停止時)にハイレベル、時刻t0からの動作開始後にローレベルに切り替わるスタンバイ信号STBが印加される。
【0018】
スタンバイ状態においては、入力端子IN1のノードND2の電位がハイレベルであるため、インバータINV1の出力側のノードND5はローレベルにある。また、トランジスタNT1はオン状態であるので、ノードND1はローレベル、例えば、接地電位GNDのレベルに保持される。インバータINV1,INV2の出力信号に応じてNANDゲートNA1の出力端子がハイレベルに保持されているので、トランジスタPT2はオフ状態である。一方、トランジスタPT3のゲートがローレベルにあるので、当該トランジスタPT3はオン状態であり、信号端子SN1はハイレベル、例えば、電源電圧VCCまたはそれに近いレベルに保持されている。
【0019】
図11(a)に示すように、時刻t0でスタンバイ信号STBがハイレベルからローレベルに切り換わると、同図(b)に示すように、スタンバイ信号STBの立ち下がりから少し遅れて(時刻t1)、インバータINV1の出力側ノードND5の電位がローレベルからハイレベルに切り換わる。これに伴い、トランジスタPT3がオフするが、信号端子SN1から新たな信号が入ってこない限り当該信号端子SN1はハイレベルのままに保持される。
【0020】
前記のように、スタンバイ信号STBがローレベルになると、トランジスタNT1がオンからオフに転じるが、信号端子SN1がハイレベルのまま保持されるので、トランジスタPT1も同時にオフすることになり、ノードND1はハイインピーダンス状態となる。したがって、図11(c)に示すように、ノードND1の電圧は変化せず、ローレベルに保持されたままとなる。
【0021】
このとき、NANDゲートNA1の両方の入力端子がともにハイレベルにあるので、図11(e)に示すように、NANDゲートNA1の出力側ノードND5がローレベルに保持される。これに応じてトランジスタPT2がオンし、出力端子OUT1に起動電流ISTが供給される。出力端子OUT1から供給された電流ISTに応じて、例えば、図9に示すバンドギャップ基準電圧回路20uが動作し始める。図11(g)は、ノードn1とn2の電圧Vn1,Vn2に応じてオペアンプOPA1の出力電圧、即ち、ノードn3の電圧を示している。図示のように、ノードn2の電圧Vn2の上昇に伴い、図11(g)に示すように、ノードn3の電圧すなわち信号端子SN1の電圧が低下し始める。これに伴い、pMOSトランジスタPT1のソース−ドレイン間抵抗が減少し始め、図11(c)に示すようにノードND1の電位が時刻t2の時点から上昇する。
【0022】
ノードND1の電圧がインバータINV2のロジックしきい値Vtを越えると、図11(d)に示すようにt3の時点でインバータINV2の出力端子がハイレベルからローレベルに切り換わり、これに少し遅れたt4の時点で、同図(e)に示すように、NANDゲートNA1の出力端子がローレベルからハイレベルに切り換わる。これにより、pMOSトランジスタPT2がオフになり、同図(f)に示すようにバンドギャップ基準電圧回路20uのノードn2の電圧Vn2が降下し、オペアンプOPA1の反転入力であるVn2と非反転入力であるVn1の電位が同レベルとなった時点(t5)でオペアンプOPA1の動作による基準電圧発生の正常動作に復帰する(同図(g)、(h))。
【0023】
このように、図10に示す従来例2に係る起動回路10vによれば、予め設定された遅延時間によらず、バンドギャップ基準電圧回路20uの要監視ノードの電圧が所定の値に納まったことを確認してから起動回路10vの動作を完了するので、確実な起動が行われるようになった。
【0024】
【発明が解決しようとする課題】
ところで、図10に示す従来例2では、回路動作停止時にハイレベルで、回路動作開始時にローレベルとなるスタンバイ信号STBを起動時に起動回路10vに与えることで前記の動作を行うようにしている。
【0025】
しかしながら、バンドギャップ基準電圧などの本体回路においては、電源投入時に正常動作を開始しない場合、あるいは本体回路が正常動作時に何らかの原因で動作を停止する場合もあり得る。
【0026】
図12は、その状態を示すタイムチャートである。同図(a)は端子IN1に与えられているスタンバイ信号STBを示すもので、起動後はローレベルが保持されている。したがって、同図(b)に示すように、インバータINV1の出力側ノードND5の電位はハイレベルである。また同図(c)に示すように、nMOSトランジスタNT1の出力側ノードND1の電位はnMOSトランジスタNT1がオフでありそのソース−ドレイン間のインピーダンスが高いのでハイレベルである。したがって、同図(d)に示すようにインバータINV2の出力側ノードND4はローレベルであり、NANDゲートNA1の出力側ノードND6の電位は同図(e)に示すようにハイレベルである。この状態では、pMOSトランジスタPT2もPT3もオフであり、図9に示すバンドギャップ基準電圧回路20uのノードn1,n2,n3の電位は図12(f),(g)に示すように正常動作をしており、出力電圧VOUTは同図(h)に示すように所定の一定電圧を出力している。
【0027】
この正常動作状態において、時刻t10において何らかの原因でトランジスタT101,T102が異常動作し、図12(f)に示すようにバンドギャップ基準電圧回路20uのオペアンプOPA1の非反転入力側ノードn1の電圧と反転入力側ノードn2の電圧に差が生じ、ノードn2側がn1側よりも低電圧になった場合、同図(g)に示すようにオペアンプOPA1がその偏差電圧を増幅して最大電圧である電源電圧VCC近くまで達することになる。そうすると、トランジスタT101,T102,T103がオフ状態になって、オペアンプOPA1によるフィードバックが行われなくなり、図12(h)に示すように、出力電圧VOUTが所定の定電圧にならなくなる。
【0028】
バンドギャップ基準電圧回路20uがこのような異常状態になっても、起動回路10vはpMOSトランジスタPT2,PT3がオフ状態であるので、バンドギャップ基準電圧回路20uに対して何らの作用も生じさせない。
【0029】
このように、起動時のみにスタンバイ信号STBで動作開始する従来の起動回路では、起動後に本体回路が異常動作状態になった場合には、再起動動作を行うことができないという問題があった。
【0030】
そこで本発明が解決しようとする課題は、予め設定された遅延時間によらずに本体回路の迅速な起動を行うことのできる従来例2の利点に加え、バンドギャップ基準電圧回路等の本体回路が何らかの原因で正常動作をしなかったり、正常動作後に動作停止をしたときにも、本体回路の再起動動作を行うことのできる起動回路を提供することにある。
【0031】
【課題を解決するための手段】
前記課題を解決するため、本発明の起動回路は、本体回路における所定の電圧モニターノードと所定の回路起動ノードに接続される起動回路であって、
起動時に待機レベルから起動レベルに電圧が二値的に変化するスタンバイ信号を受けて、このスタンバイ信号が待機レベルのときは前記本体回路の動作を停止する停止信号を供給し、前記スタンバイ信号が待機レベルから起動レベルに変化したときは前記本体回路の前記回路起動ノードに起動信号を供給すると共に前記停止信号の供給を停止する起動信号供給手段と、
前記スタンバイ信号が起動レベルの状態であって、前記本体回路の前記電圧モニターノードの電圧が所定の値に達したとき、前記起動信号供給手段に対して前記起動信号の供給を停止する起動制御手段とを備え、
かつ、前記スタンバイ信号が起動レベルの状態であって、前記本体回路の前記電圧モニターノードの電圧が前記所定の値から異常値に変動したときに、前記本体回路の前記回路起動ノードに再起動信号を供給するための再起動信号生成手段を設けている。
【0032】
この発明においては、上記構成の再起動信号生成手段を備えたことにより、もし、本体回路が正常動作を開始しない場合、あるいは本体回路が正常動作時に何らかの原因で動作を停止した場合、本体回路の電圧モニターノードの電圧が異常値になるので、再起動信号生成手段が作動し、本体回路の回路起動ノードに再起動信号を供給し、本体回路を再起動する。本体回路の電圧モニターノードの電圧が所定の値に達すれば、再起動信号が停止し、本体回路は正常動作状態になる。
【0033】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【0034】
<第1の実施形態>
図1は本発明の第1実施形態を示す機能ブロック図である。本実施形態の起動回路10は、起動信号供給手段11と、起動制御手段12と、再起動信号生成手段13とから構成されている。起動回路10に接続される本体回路20は、電圧モニターノード21と、回路起動ノード22と、出力端子TOUTを有している。
【0035】
起動信号供給手段11は、起動時に待機レベルから起動レベルに電圧が二値的に変化するスタンバイ信号を受けて、このスタンバイ信号が待機レベルのときは本体回路20の動作を停止する停止信号を供給し、スタンバイ信号が待機レベルから起動レベルに変化したときは本体回路20の回路起動ノード22に起動信号を供給し、同時に停止信号の供給を停止する。
【0036】
起動制御手段12は、スタンバイ信号が起動レベルの状態になった後、本体回路20の電圧モニターノード21の電圧が所定の値に達したとき、起動信号供給手段11に対して起動信号の供給を停止する。
【0037】
再起動信号生成手段13は、スタンバイ信号が起動レベルの状態になった後、本体回路20の電圧モニターノード21の電圧が所定の値から異常値に変動したときに、起動信号供給手段11を介して本体回路20の回路起動ノード22に再起動信号を供給する。
【0038】
これにより、スタンバイ信号が待機レベルから起動レベルに変化した後において、本体回路20が正常動作を開始しない場合、あるいは本体回路20が正常動作時に何らかの原因で動作を停止した場合、本体回路20の電圧モニターノード21の電圧が異常値になるので、再起動信号生成手段13が作動し、本体回路20の回路起動ノード22に再起動信号を供給し、本体回路20を再起動する。本体回路20の電圧モニターノード21の電圧が所定の値に達すれば、再起動信号生成手段13がこれを検出して再起動信号が停止し、本体回路20は正常動作状態になって、出力端子TOUTから所定の電圧を出力する。
【0039】
<第2の実施形態>
図2は本発明の第2の実施形態に係る起動回路を示すものである。この起動回路10aは、起動信号供給手段11を構成するインバータINV1,NANDゲートNA1,pMOSトランジスタPT2およびPT3と、起動制御手段12を構成するpMOSトランジスタPT1,nMOSトランジスタNT1,インバータINV2と、再起動信号生成手段13を構成するNT2とからなっている。
これらのトランジスタは、電界効果トランジスタ、特にMOS(金属酸化物・半導体)電界効果トランジスタとすることにより、低消費電力の回路を実現することができる。
【0040】
トランジスタPT1とNT1は、電源電圧VCCの供給線と接地電位GND間に直列接続されている。トランジスタPT1のゲートは信号端子SN1に接続され、トランジスタNT1のゲートは入力端子IN1に接続されている。トランジスタPT1とNT1のドレイン同士の接続点は、ノードND1に接続されている。インバータINV1の入力端子は入力端子IN1に接続され、インバータINV2の入力端子はノードND1に接続されている。NANDゲートNA1の両方の入力端子はそれぞれインバータINV1とINV2の出力端子に接続されている。トランジスタPT2のゲートはNANDゲートNA1の出力端子に接続され、そのソースは電源電圧VCCの供給線に接続され、ドレインは出力端子OUT1に接続されている。トランジスタPT3のゲートはインバータINV1の出力端子に接続され、そのソースは電源電圧VCCの供給線に接続され、ドレインは信号端子SN1に接続されている。ノードND1と接地電位GND間にはnMOSトランジスタNT2のドレインとソースが接続され、そのゲートは信号端子IN1に接続されている。
【0041】
このように構成されている起動回路10aは、ハイレベルで動作を停止し、ローレベルで動作を開始するスタンバイ信号STBが入力端子IN1に与えられ、図9のバンドギャップ基準電圧回路20uのような本体回路を起動させるために、一時的に電圧を上げるポイントであるノードn2に出力端子OUT1が接続され、本体回路の中で動作停止時は電源電圧VCCに固定されていて本体回路が動き出すとその電圧が電源電圧VCCからpMOSトランジスタPT1をオンさせるのに十分な電圧まで下降するポイントであるノードn3に信号端子SN1が接続されている。
【0042】
次に、この起動回路10aの起動時の動作について説明する。
まず、起動回路10aの入力端子には、スタンバイ時(回路動作停止時)にハイレベル、動作開始後にローレベルになるスタンバイ信号STBが与えられる。
【0043】
スタンバイ状態においては、入力端子IN1のノードND2の電位がハイレベルであるため、インバータINV1の出力側のノードND5はローレベルにある。また、トランジスタNT1はオン状態であるので、ノードND1はローレベル、例えば、接地電位GNDのレベルに保持される。インバータINV1,INV2の出力信号に応じてNANDゲートNA1の出力端子がハイレベルに保持されているので、トランジスタPT2はオフ状態である。一方、トランジスタPT3のゲートがローレベルにあるので、当該トランジスタPT3はオン状態であり、信号端子SN1はハイレベル、例えば、電源電圧VCCまたはそれに近いレベルに保持されている。このとき、ゲート電位がハイレベルであるpMOSトランジスタPT1はオフ、nMOSトランジスタNT2はオン状態にある。
【0044】
スタンバイ信号STBがハイレベルからローレベルに切り換わると、スタンバイ信号STBの立ち下がりから少し遅れて、インバータINV1の出力側ノードND5の電位がローレベルからハイレベルに切り換わる。これに伴い、トランジスタPT3がオフするが、信号端子SN1から新たな信号が入ってこない限り当該信号端子SN1はハイレベルのままに保持される。
【0045】
前記のように、スタンバイ信号STBがローレベルになると、トランジスタNT1がオンからオフに転じるが、信号端子SN1がハイレベルのまま保持されるので、トランジスタPT1も同時にオフすることになる。一方、信号端子SN1がハイレベルのままであるので、トランジスタNT2はオン状態であり同トランジスタのソース−ゲート間は低インピーダンス状態であり、したがって、ノードND1の電圧は変化せず、ローレベルに保持されたままとなる。
【0046】
このとき、NANDゲートNA1の両方の入力端子がともにハイレベルにあるので、NANDゲートNA1の出力側ノードND5がローレベルに保持される。これに応じてトランジスタPT2がオンし、出力端子OUT1に起動電流ISTが供給される。出力端子OUT1から供給された電流ISTに応じて、本体回路、例えば図9に示すバンドギャップ基準電圧回路20uが動作し始める。本体回路が正常動作状態になると、信号端子SN1の電圧、例えばバンドギャップ基準電圧回路20uのノードn3の電圧が低下し始める。これに伴い、pMOSトランジスタPT1のソース−ドレイン間抵抗が減少し始める。同時に、nMOSトランジスタNT2のソース−ドレイン間抵抗が増加し始める。これにより、ノードND1の電位が上昇し、ある時点でインバータINV2の出力端子ND4がハイレベルからローレベルに切り換わり、NANDゲートNA1の出力端子がローレベルからハイレベルに切り換わる。これにより、pMOSトランジスタPT2がオフになり、本体回路、例えばバンドギャップ基準電圧回路20uが正常動作に復帰する。
【0047】
次に、本体回路が正常動作している状態から、何らかの原因でスタンバイ信号STBがローレベルのまま本体回路が動作を停止したときの起動回路10aの動作について説明する。
【0048】
まずスタンバイ端子IN1がローレベルで本体回路が正常動作している時、ノードND2はローレベル、ノードND5はハイレベルである。また信号端子SN1は本体回路が正常動作時、pMOSトランジスタPT1をオンさせるのに十分な電圧まで下降するポイント(n3)に接続されているので、ノードND3はpMOSトランジスタPT1がオンするのに十分な電圧まで下がっている。このとき、pMOSトランジスタPT3はノードND5がハイレベルであるためオフである。
【0049】
また、ノードND3がローレベルであるので、pMOSトランジスタPT1はオン、nMOSトランジスタNT1はオフであり、nMOSトランジスタNT2はこの時ゲート電圧であるノードND3がローレベルであるので、ハイレベルのときと比べゲート−ソース間電圧Vgsが小さいので、トランジスタNT2のオン抵抗が大きく見える領域であり、ノードND1はハイレベルである。よってインバータINV2の出力側のノードND4はローレベルであるので、NANDゲートNA1の出力側ノードND6はハイレベルであり、したがって、pMOSトランジスタPT2はオフである。
【0050】
次に、スタンバイ信号STBはローレベルのままで、本体回路が正常動作時から、何らかの原因で動作を停止したとき、入力端子IN1のノードND2はローレベルのまま、インバータINV1の出力側ノードND5はハイレベルのまま、したがってpMOSトランジスタPT3もオフのままである。一方、信号端子SN1は本体回路が動作停止時、異常状態を表すハイレベルとなる。このとき、pMOSトランジスタPT1とnMOSトランジスタNT1はともにオフ、nMOSトランジスタNT2はゲート電圧がハイレベルであるのでオンになる。ここで、nMOSトランジスタNT2のゲート−ソース間電圧Vgsが大きいので、同トランジスタのオン抵抗が小さく見えることになり、ノードND1はローレベルとなる。よってインバータINV2の出力側ノードND4はハイレベルとなり、NANDゲートNA1の出力側ノードND6はローレベルとなる。したがって、pMOSトランジスタPT2はオンし、出力端子OUT1から端子Tn2を介して本体回路、例えばバンドギャップ基準電圧回路20uに起動電流ISTを流し、本体回路を動作を開始する。
【0051】
これにより本体回路が正常動作に復帰し始めると、信号端子SN1の電圧が、PT1がオンするのに十分な電圧まで再び下降し始める。ノードND3の電圧がPT1をオンさせるのに十分な電圧まで下降した時、上述したようにpMOSトランジスタPT1はオン、nMOSトランジスタNT1はオフとなる。nMOSトランジスタNT2はこの時ゲート電圧がハイレベルの時と比べVgsが小さくなり、トランジスタのオン抵抗が大きく見える領域になるので、ノードND1の電位がハイレベルに充電される。よってインバータINV2の出力側ノードND4はローレベルとなるので、NANDゲートNA1の出力側ND6の電位はハイレベルとなりpMOSトランジスタPT2は再びオフになり、本体回路であるバンドギャップ基準電圧回路20uは正常動作を開始する。
【0052】
このように、図2の第2の実施形態の起動回路10aは、本体回路が起動時に正常動作しない場合、あるいは本体回路が正常動作時に何らかの原因で動作を停止してしまった場合、常にそれを監視し自動的に動き出すようになっているので、従来例2で述べたような問題が発生しない。
【0053】
また上述したように、本第2の実施形態の起動回路10aは、ノードND1をローレベルにすべきときはトランジスタNT2のオン抵抗が小さくなり、ノードND1をハイレベルにすべきときはトランジスタNT2のオン抵抗が大きくなるように、必要に応じてトランジスタNT2のオン抵抗が効率よく変化するように構成されており、より低消費電力で実現している。この第2の実施形態における再起動信号生成手段13を構成する回路は、nMOSトランジスタNT2を1個、従来例2の回路に追加するのみで実現できる。
【0054】
<第3の実施形態>
図3は、本発明の第3の実施形態に係る起動回路10bを示すものである。ここにおいて、nMOSトランジスタNT2のゲートが信号端子SN1ではなく電源電圧VCCに接続されている以外は図2の第2の実施形態と共通している。この第3の実施形態では、nMOSトランジスタNT2はゲート電圧が電源電圧VCCに固定されており、nMOSトランジスタNT2はオン状態で作動する。したがって、ノードND1とGNDの間に、nMOSトランジスタNT2のオン抵抗が接続された状態になっている。このオン抵抗は、第2の実施形態と異なり、信号端子SN1がハイレベルでもローレベルでも変化しないが、オン抵抗値を、pMOSトランジスタPT1およびnMOSトランジスタNT1のオン抵抗値よりも大きくオフ抵抗値よりも小さく設定することにより、次のような動作で、第2の実施形態と同様に作動する。
【0055】
次に、この第3の実施形態の起動時の動作について説明する。
まず、起動回路10bの入力端子には、スタンバイ時(回路動作停止時)にハイレベル、動作開始後にローレベルになるスタンバイ信号STBが与えられる。
【0056】
スタンバイ状態においては、入力端子IN1のノードND2の電位がハイレベルであるため、インバータINV1の出力側のノードND5はローレベルにある。また、トランジスタNT1はオン状態であるので、ノードND1はローレベル、例えば、接地電位GNDのレベルに保持される。インバータINV1,INV2の出力信号に応じてNANDゲートNA1の出力端子がハイレベルに保持されているので、トランジスタPT2はオフ状態である。一方、トランジスタPT3のゲートがローレベルにあるので、当該トランジスタPT3はオン状態であり、信号端子SN1はハイレベル、例えば、電源電圧VCCまたはそれに近いレベルに保持されている。このとき、ゲート電位がハイレベルであるpMOSトランジスタPT1はオフ状態にある。一方、nMOSトランジスタNT2はオン状態にあるが、ソース−ドレイン間のオン抵抗はハイインピーダンス、例えばMΩオーダーに設定されている。
【0057】
スタンバイ信号STBがハイレベルからローレベルに切り換わると、スタンバイ信号STBの立ち下がりから少し遅れて、インバータINV1の出力側ノードND5の電位がローレベルからハイレベルに切り換わる。これに伴い、トランジスタPT3がオフするが、信号端子SN1から新たな信号が入ってこない限り当該信号端子SN1はハイレベルのままに保持される。
【0058】
前記のように、スタンバイ信号STBがローレベルになると、トランジスタNT1がオンからオフに転じるが、信号端子SN1がハイレベルのまま保持されるので、トランジスタPT1も同時にオフすることになる。一方、トランジスタNT2はオン状態であり同トランジスタのソース−ゲート間はハイインピーダンス状態であるので、ノードND1の電圧は変化せず、ローレベルに保持されたままとなる。
【0059】
このとき、NANDゲートNA1の両方の入力端子がともにハイレベルにあるので、NANDゲートNA1の出力側ノードND5がローレベルに保持される。これに応じてトランジスタPT2がオンし、出力端子OUT1に起動電流ISTが供給される。出力端子OUT1から供給された電流ISTに応じて、本体回路、例えば図9に示すバンドギャップ基準電圧回路20uが動作し始める。本体回路が正常動作状態になると、信号端子SN1の電圧、例えばバンドギャップ基準電圧回路20uのノードn3の電圧が低下し始める。これに伴い、pMOSトランジスタPT1のソース−ドレイン間抵抗が減少し始める。これにより、ノードND1の電位が上昇し、ある時点でインバータINV2の出力端子ND4がハイレベルからローレベルに切り換わり、NANDゲートNA1の出力端子がローレベルからハイレベルに切り換わる。これにより、pMOSトランジスタPT2がオフになり、本体回路、例えばバンドギャップ基準電圧回路20uが動作を開始する。
【0060】
次に、本体回路が正常動作している状態から、何らかの原因でスタンバイ信号STBがローレベルのまま本体回路が動作を停止したときの起動回路10bの動作について説明する。
【0061】
まずスタンバイ端子IN1がローレベルで本体回路が正常動作している時、ノードND2はローレベル、ノードND5はハイレベルである。また信号端子SN1は本体回路が正常動作時、pMOSトランジスタPT1をオンさせるのに十分な電圧まで下降するポイント(n3)に接続されているので、ノードND3はpMOSトランジスタPT1がオンするのに十分な電圧まで下がっている。このとき、pMOSトランジスタPT3はノードND5がハイレベルであるためオフである。
【0062】
また、ノードND3がローレベルであるので、pMOSトランジスタPT1はオン、nMOSトランジスタNT1はオフであるので、ノードND1はハイレベルである。よってインバータINV2の出力側のノードND4はローレベルであるので、NANDゲートNA1の出力側ノードND6はハイレベルであり、したがって、pMOSトランジスタPT2はオフである。なお、nMOSトランジスタNT2のオン抵抗はトランジスタPT1のオン抵抗に比べて大きいので、ノードND1がハイレベルであっても、上記の動作に影響を及ぼさない。
【0063】
次に、スタンバイ信号STBはローレベルのままで、本体回路が正常動作時から、何らかの原因で動作を停止したとき、入力端子IN1のノードND2はローレベルのまま、インバータINV1の出力側ノードND5はハイレベルのまま、したがってpMOSトランジスタPT3もオフのままである。一方、信号端子SN1は本体回路が動作停止時、異常状態を表すハイレベルとなる。このとき、pMOSトランジスタPT1とnMOSトランジスタNT1はともにオフになる。ここで、nMOSトランジスタNT2のオン抵抗は、pMOSトランジスタPT1のオフ抵抗よりも小さいので、ノードND1はローレベルとなる。よってインバータINV2の出力側ノードND4はハイレベルとなり、NANDゲートNA1の出力側ノードND6はローレベルとなる。したがって、pMOSトランジスタPT2はオンし、出力端子OUT1から端子Tn2を介して本体回路、例えばバンドギャップ基準電圧回路20uに起動電流ISTを流し、本体回路は動作を開始する。
【0064】
これにより本体回路が正常動作に復帰し始めると、信号端子SN1の電圧が、PT1がオンするのに十分な電圧まで再び下降し始める。ノードND3の電圧がPT1をオンさせるのに十分な電圧まで下降した時、上述したようにpMOSトランジスタPT1はオン、nMOSトランジスタNT1はオフとなる。nMOSトランジスタNT2はこの時pMOSトランジスタPT1のオン抵抗よりもオン抵抗が大きく見える領域になるので、ノードND1の電位がハイレベルに充電される。よってインバータINV2の出力側ノードND4はローレベルとなるので、NANDゲートNA1の出力側ND6の電位はハイレベルとなりpMOSトランジスタPT2は再びオフになり、本体回路であるバンドギャップ基準電圧回路20uは正常動作を開始する。
【0065】
このように、図3の第3の実施形態の起動回路10bは、図2に示した第2の実施形態の起動回路10aと比較して、トランジスタNT2のオン抵抗をアクティブに変化させることができない部分を除けば、図2の回路と同様に機能する。
【0066】
<第4の実施形態>
前記の第3の実施形態では、nMOSトランジスタNT2は、ゲート電圧が固定されているのでオン抵抗が固定している。この考えを拡張すれば、第3の実施形態におけるnMOSトランジスタNT2を、図4に示す第4の実施形態に係る起動回路10cのように固定抵抗R1に置き換えることが可能である。この第4の実施形態では、nMOSトランジスタNT2を使用しないため、構成が簡素化され、コストが低減する。その動作については第3の実施形態と同様であるので説明を省略する。
この第4の実施形態と前記の第3の実施形態とを比較すると、第4の実施形態の起動回路10cの場合、低消費電力にするためには固定抵抗R1には、MΩオーダーの抵抗を用いなければならず、集積回路で実現しようとするとセル面積が大きくなる。またセル面積を小さくするために抵抗の値を小さくしてしまうと、かなりの消費電力が必要となる。これに対して、第3の実施形態に係る起動回路10bでは、nMOSトランジスタNT2のオン抵抗を固定抵抗として用いるように構成しており、集積回路で実現するときにセル面積が小さくて済み、また消費電力も小さくなるという利点がある。
【0067】
<第5の実施形態>
図5は、本発明の第5の実施形態に係る起動回路10dを示すものである。ここにおいて、nMOSトランジスタNT2が複数個に分割して形成されている以外は図2の第2の実施形態と共通している。
【0068】
この第5の実施形態では、集積回路でnMOSトランジスタNT2を形成する際、基板上にnMOSトランジスタを複数形成し、それぞれを直列接続し、それぞれのゲートを一括してノードND3に接続することにより、基板バイアス効果が働き、図2に示した第2の実施形態の起動回路10aよりも、よりトランジスタのオン抵抗が大きく見えるようになる。
回路の動作については、第2の実施形態と同様である。
【0069】
なお、この第5の実施形態においては、第2の実施形態におけるnMOSトランジスタNT2を複数個に分割したものであるが、第3の実施形態におけるnMOSトランジスタNT2を複数個に分割した場合は、第3の実施形態の回路動作が同様に行われることは勿論である。
【0070】
<第6の実施形態>
図6は、上述した第2の実施形態に係る起動回路10aを、バンドギャップ基準電圧回路20aに適用した場合の回路図である。まず、バンドギャップ基準電圧回路20aについて説明する。
【0071】
図6に示すバンドギャップ基準電圧回路20aは、演算増幅回路OPA1、pMOSトランジスタT101,T102、抵抗素子R101,R102およびダイオード接続されているnpnトランジスタB101,B102により構成されている。
【0072】
トランジスタT101、抵抗素子R101およびダイオード接続されているトランジスタB101は電源電圧VCCの供給線とノードn4との間に直列接続され、トランジスタT102とダイオード接続されているトランジスタB102は電源電圧VCCの供給線とノードn4との間に直列接続されている。トランジスタT101及びT102は、ゲートがオペアンプOPA1の出力端子に接続され、オペアンプOPA1の出力信号に応じて電流I1及びI2をそれぞれ出力する。
オペアンプOPA1の非反転入力端子(+)は、トランジスタT101と抵抗素子R101との接続中点からなるノードn1に接続され、その反転入力端子(−)は、トランジスタT102とトランジスタB102との接続中点からなるノードn2に接続されている。さらにノードn2はバンドギャップ基準電圧回路20aの出力端子が形成され、正常動作のとき当該出力端子から電源電圧および温度依存性のない定電圧VOUT が出力される。
【0073】
オペアンプOPA1の出力信号は、トランジスタT101及びT102のゲートにそれぞれ印加される。このため、オペアンプOPA1により帰還ループが構成され、当該帰還ループの制御により、正常動作時にノードn1,n2の電圧Vn1及びVn2が等しくなるように、トランジスタT101及びT102の出力電流I1及びI2が制御される。ここで、トランジスタT101とT102のチャネル幅が等しく設定されているとすると、これらのトランジスタの出力電流I1とI2も等しくなる。トランジスタB101のエミッタサイズは、トランジスタB102のエミッタサイズの10倍に形成されている。
【0074】
図9に示すバンドギャップ基準電圧回路20uに比べると、本例のバンドギャップ基準電圧回路20aは、トランジスタT103、抵抗素子R102及びトランジスタB103が省略され、トランジスタT102とB102との接続点n2から基準電圧VOUTが出力される。さらに、トランジスタB101とB102のエミッタ同士の接続点が抵抗素子R102を介して接地されている。
【0075】
次に、図6に示す回路の動作について説明する。
図6に示すバンドギャップ基準電圧回路20aでは、オペアンプOPA1の制御によって、ノードn1とn2の電圧Vn1とVn2が等しく保持されるので、
Vn1−VE =Vn2−VE
が成り立つ。ここで、VE はノードn4の電圧である。これによって、次式が成立する。
I1 R1 +VBE1 =VBE2 ・・・(1)
【0076】
ここで、I1は電流I1の電流値、R1は抵抗素子R101の抵抗値、VBE1及びVBE2 はそれぞれトランジスタB101とB102のベース−エミッタ間電圧を表す。即ち、次の式が成立する。
VBE1 =VTln(IC1/IS1) ・・・(2)
VBE2 =VTln(IC2/IS2) ・・・(3)
【0077】
ここでVT=kT/qであり、kはボルツマン定数、Tは絶対温度、qは電子の電荷、IC1はトランジスタB101のコレクタ電流、IS1はトランジスタB101のエミッタサイズに比例する定電流値、IC2はトランジスタB102のコレクタ電流、IS2はトランジスタB102のエミッタサイズに比例する定電流値である。
【0078】
式(2)、(3)を式(1)に代入し、さらに、Ic1=I1 ,IC2=I2 、かつ、トランジスタB101のエミッタサイズがトランジスタB102のエミッタサイズの10倍に形成されていること、即ち、IS1=10IS2の条件を用いると、次式が得られる。
I1 =VT (ln10)/R1 ・・・(4)
【0079】
ここで、抵抗素子R102の抵抗値をR10とする。抵抗素子R102を流れる電流I3は、電流I1とI2の和である。即ち、電流I3の電流値をI3 とすると、I3 =(I1 +I2 )=2I1 が得られる。ただし、I1 =I2 としている。このため、出力電圧VOUT は、次式によって求められる。
VOUT=VBE2+I3R10=VBE2+2VT(ln10)R10/R1・・・(5)
【0080】
トランジスタのベース−エミッタ間電圧VBE2 は、負の温度特性を持ち、例えば、d(VBE2 )/dT=−2mV/Kである。このため、式(5)右辺の第2項の温度特性を2mV/Kに設定することにより、出力電圧VOUTの温度依存性を完全になくすことができる。なお、VT=kT/qであるので、出力電圧VOUTの温度依存性を解消する条件は、次式により求められる。
2ln10(R10/R1)(k/q)=2mV/K・・・(6)
【0081】
抵抗素子R102とR101が式(6)に示す条件を満足するとき、出力電圧VOUT は温度変化に依存せず、常に一定の電圧値になる。なお、式(6)を満たす場合、温度Tが300K(摂氏27℃)のとき、式(5)の右辺第2項は、
(2VT(ln10)R10/R1 )=0.6V
となる。さらに、トランジスタB102のベース−エミッタ間電圧VBE2を0.65Vとすると、式(5)によってバンドギャップ基準電圧回路20aの出力電圧VOUTは1.25Vとなる。
【0082】
上述したように、本例のバンドギャップ基準電圧回路20aにおいて、温度変化に依存せず一定の出力電圧VOUT が得られる。さらに、正常に動作するとき、オペアンプOPA1の帰還制御によって、トランジスタT101とT102のドレイン電位が等しくなるように制御される。即ち、トランジスタT101とT102のドレイン−ソース間電圧Vdsが等しく制御されるので、これらのトランジスタを流れる電流I1とI2が常に等しく設定される。このため、出力電圧VOUTの電源電圧依存性を抑制できる。
【0083】
次に、起動回路10aとバンドギャップ基準電圧回路20aを組み合わせたときの動作について説明する。
図6のように起動回路10aの出力端子OUT1をバンドギャップ基準電圧回路20aのノードn2に、信号端子SN1をバンドギャップ基準電圧回路20aのノードn3に接続し、入力端子IN1にはスタンバイ時にハイレベル、起動時にローレベルとなるスタンバイ信号STBを印加する。
【0084】
スタンバイ状態においては、入力端子IN1のノードND2の電位がハイレベルであるため、インバータINV1の出力側のノードND5はローレベルにある。また、トランジスタNT1はオン状態であるので、ノードND1はローレベル、例えば、接地電位GNDのレベルに保持される。インバータINV1,INV2の出力信号に応じてNANDゲートNA1の出力端子がハイレベルに保持されているので、トランジスタPT2はオフ状態である。一方、トランジスタPT3のゲートがローレベルにあるので、当該トランジスタPT3はオン状態であり、信号端子SN1はハイレベル、例えば、電源電圧VCCまたはそれに近いレベルに保持されている。このとき、ゲート電位がハイレベルであるpMOSトランジスタPT1はオフ、nMOSトランジスタNT2はオン状態にある。
【0085】
スタンバイ信号STBがハイレベルからローレベルに切り換わると、スタンバイ信号STBの立ち下がりから少し遅れて、インバータINV1の出力側ノードND5の電位がローレベルからハイレベルに切り換わる。これに伴い、トランジスタPT3がオフするが、信号端子SN1から新たな信号が入ってこないので当該信号端子SN1はハイレベルのままに保持される。
【0086】
前記のように、スタンバイ信号STBがローレベルになると、トランジスタNT1がオンからオフに転じるが、信号端子SN1がハイレベルのまま保持されているので、トランジスタPT1も同時にオフすることになる。一方、信号端子SN1がハイレベルのままであるので、トランジスタNT2はオン状態であり同トランジスタのソース−ゲート間は低インピーダンス状態であり、したがって、ノードND1の電圧は変化せず、ローレベルに保持されたままとなる。
【0087】
このとき、NANDゲートNA1の両方の入力端子がともにハイレベルにあるので、NANDゲートNA1の出力側ノードND5がローレベルに保持される。これに応じてトランジスタPT2がオンし、出力端子OUT1がハイレベルとなり、バンドギャップ基準電圧回路20aが動作し始める。バンドギャップ基準電圧回路20aが正常動作状態になると、バンドギャップ基準電圧回路20aのノードn3の電圧が低下し始める。これに伴い、信号端子SN1にゲートがつながっているpMOSトランジスタPT1のソース−ドレイン間抵抗が減少し始める。同時に、nMOSトランジスタNT2のソース−ドレイン間抵抗が増加し始める。これにより、ノードND1の電位が上昇し、ある時点でインバータINV2の出力端子ND4がハイレベルからローレベルに切り換わり、NANDゲートNA1の出力端子がローレベルからハイレベルに切り換わる。これにより、pMOSトランジスタPT2がオフになり、バンドギャップ基準電圧回路20aが正常動作を開始する。
【0088】
次に、本体回路が正常動作している状態から、何らかの原因でスタンバイ信号STBがローレベルのまま本体回路が動作を停止したときの起動回路10aの動作について、図7のタイムチャートを参照しながら説明する。図7において、Aの範囲は正常動作時、Bは回路動作が停止してから回路動作が開始する範囲、Cは正常動作時を示している。
【0089】
まず入力端子IN1がローレベルでバンドギャップ基準電圧回路20aが動作開始後は、図7(a)に示すように、A,B,Cの全範囲においてノードND2はローレベル、ノードND5はハイレベルである。
【0090】
信号端子SN1は、バンドギャップ基準電圧回路20aが正常動作時、pMOSトランジスタPT1をオンさせるのに十分な電圧まで下降するポイントであるノードn3に接続されているので、正常動作時Aにおいては、図7(g)に示すように、ノードND3はpMOSトランジスタPT1がオンするのに十分な電圧まで下がっている。このとき、pMOSトランジスタPT3はノードND5がハイレベルであるためオフである。
【0091】
また、ノードND3がローレベルであるので、pMOSトランジスタPT1はオン、nMOSトランジスタNT1はオフであり、nMOSトランジスタNT2はこの時ゲート電圧であるノードND3がローレベルであるので、ハイレベルのときと比べゲート−ソース間電圧Vgsが小さいので、トランジスタNT2のオン抵抗が大きく見える領域であり、ノードND1はハイレベルである。よってインバータINV2の出力側のノードND4はローレベルであるので、NANDゲートNA1の出力側ノードND6はハイレベルであり、したがって、pMOSトランジスタPT2はオフである。
【0092】
次に、スタンバイ信号STBはローレベルのままで、図7に示した時刻t10において、バンドギャップ基準電圧回路20aが正常動作時から、何らかの原因でノードn1の電位がノードn2の電位よりも高くなり(図7(f)参照)、これを補償しようとしてオペアンプOPA1が図7(g)に示すように主力電圧の上限値まで上昇し、トランジスタT101,T102がオフとなって動作を停止したようなときも、入力端子IN1のノードND2はローレベルのまま、インバータINV1の出力側ノードND5はハイレベルのまま、したがってpMOSトランジスタPT3もオフのままである。一方、ノードn3に接続されている信号端子SN1は、図7(g)に示すように、バンドギャップ基準電圧回路20aが動作停止時、異常状態を表すハイレベルとなるので、pMOSトランジスタPT1とnMOSトランジスタNT1はともにオフ、nMOSトランジスタNT2はゲート電圧がハイレベルであるのでオンになる。ここで、nMOSトランジスタNT2のゲート−ソース間電圧Vgsが大きいので、同トランジスタのオン抵抗が小さく見えることになり、ノードND1は図7(c)に示すように下降し始める。所定のしきい値に達するt11時点で、インバータINV2の出力側ノードND4はハイレベルとなり、NANDゲートNA1の出力側ノードND6はローレベルとなる(図7(d),(e)参照)。したがって、pMOSトランジスタPT2はオンし、出力端子OUT1から端子Tn2を介してバンドギャップ基準電圧回路20aに起動電流ISTを流し、回路動作を開始させる。
【0093】
これによりバンドギャップ基準電圧回路20aが正常動作に復帰し始めると、信号端子SN1の電圧が、時刻t12の時点で、PT1がオンするのに十分な電圧まで再び下降し始める。ノードND3の電圧がPT1をオンさせるのに十分な電圧まで下降したt13の時点で、上述したようにpMOSトランジスタPT1はオン、nMOSトランジスタNT1はオフとなる。nMOSトランジスタNT2はこの時ゲート電圧がハイレベルの時と比べVgsが小さくなり、トランジスタのオン抵抗が大きく見える領域になるので、ノードND1の電位がハイレベルに充電される。よってインバータINV2の出力側ノードND4はローレベルとなるので、NANDゲートNA1の出力側ND6の電位はハイレベルとなり(図7(d),(e)参照)、pMOSトランジスタPT2は再びオフになり、バンドギャップ基準電圧回路20aは正常動作を開始する。
【0094】
【発明の効果】
以上説明したように、本発明によれば、本体回路の回路起動ノードに再起動信号を供給するための再起動信号生成手段を設けたことにより、スタンバイ信号が起動レベルになった後も、電圧モニターモードの電圧を常にモニターし、バンドギャップ基準電圧回路等の本体回路が何らかの原因で正常動作をしなかったり、正常動作後に動作停止をしたときには、自動的に本体回路の再起動動作を行うことができる。
再起動信号生成手段は、起動制御手段の論理素子の入力側または電源電圧線と接地線との間に出力端子が接続され、ゲートが電圧モニターノードに接続されたトランジスタないし固定抵抗で構成することができ、従来の回路にトランジスタを1個追加するのみで実現できる。
また、これらの再起動信号生成回路を構成するトランジスタを、電界効果トランジスタ、特にMOS電界効果トランジスタで構成し、そのゲート電圧を必要に応じて制御することにより、低消費電力の回路を実現することができる。
さらに、再起動信号生成回路を構成するMOS電界効果トランジスタを形成する際、基板上にMOS電界効果トランジスタを複数形成し、それぞれを直列接続して見かけ上1つのMOS電界効果トランジスタとして使用することにより、基板バイアス効果が働き、単独のトランジスタで構成するよりも、トランジスタのオン抵抗が大きく見えるようになり、低消費電力の高抵抗回路を実現できる。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態を示す機能ブロック図である。
【図2】 本発明の第2の実施形態を示す回路図である。
【図3】 本発明の第3の実施形態を示す回路図である。
【図4】 本発明の第4の実施形態との比較例を示す回路図である。
【図5】 本発明の第5の実施形態を示す回路図である。
【図6】 本発明の第2の実施形態に係る起動回路をバンドギャップ基準電圧回路と組み合わせた例を示す回路図である。
【図7】 図6の回路における回路動作停止後の各部の電圧変化を示すタイムチャートである。
【図8】 従来例1に係る起動回路の構成を示す回路図である。
【図9】 バンドギャップ基準電圧回路の例を示す回路図である。
【図10】 従来例2に係る起動回路の構成を示す回路図である。
【図11】 従来例2の起動時の動作を示すタイムチャートである。
【図12】 従来例2の回路動作停止後の各部の電圧変化を示すタイムチャートである。
【符号の説明】
10,10a,10b,10c,10d…起動回路、11…起動信号供給手段、12…起動制御手段、13…再起動信号生成手段、20…本体回路、21…電圧モニターノード、22…回路起動ノード、20a…バンドギャップ基準電圧回路(本体回路)、SN1…信号端子、IN1…入力端子、OUT1…出力端子、STB…スタンバイ信号、INV1…インバータ(第1のインバータ)、INV2…インバータ(第2のインバータ)、NA1…NANDゲート、PT1…pMOSトランジスタ(第1の電界効果トランジスタ)、NT1…nMOSトランジスタ(第2の電界効果トランジスタ)、PT3…pMOSトランジスタ(第3の電界効果トランジスタ)、PT2…pMOSトランジスタ(第4の電界効果トランジスタ)、NT2…nMOSトランジスタ(第5の電界効果トランジスタ)、OPA1…オペアンプ(演算増幅器)、T101,T102,T103…トランジスタ、n3…電圧モニターモード、n2…回路起動ノード、VCC…電源電圧、GND…接地電位
Claims (8)
- 本体回路における所定の電圧モニターノードと所定の回路起動ノードに接続される起動回路であって、
起動時に待機レベルから起動レベルに電圧が二値的に変化するスタンバイ信号を受けて、このスタンバイ信号が待機レベルのときは前記本体回路の動作を停止する停止信号を供給し、前記スタンバイ信号が待機レベルから起動レベルに変化したときは前記本体回路の前記回路起動ノードに起動信号を供給すると共に前記停止信号の供給を停止する起動信号供給手段と、
前記スタンバイ信号が起動レベルの状態であって、前記本体回路の前記電圧モニターノードの電圧が所定の値に達したとき、前記起動信号供給手段に対して前記起動信号の供給を停止する起動制御手段とを備え、
かつ、前記スタンバイ信号が起動レベルの状態であって、前記本体回路の前記電圧モニターノードの電圧が前記所定の値から異常値に変動したときに、前記本体回路の前記回路起動ノードに再起動信号を供給するための再起動信号生成手段を設けた
ことを特徴とする起動回路。 - 前記起動制御手段は、
電源電圧線と接地線との間に出力端子が直列接続された第1の電界効果トランジスタと第2の電界効果トランジスタとを有し、
前記第1の電界効果トランジスタのゲートに前記電圧モニターノードの電圧が供給され、
前記第2の電界効果トランジスタのゲートに前記スタンバイ信号が供給され、
前記第1のトランジスタの出力端子と前記第2のトランジスタの出力端子の接続点の電圧を所定のしきい値で二値化する論理素子を設けたものであり、
前記再起動信号生成手段は、
前記起動制御手段の前記論理素子の入力側と接地線との間に出力端子が接続され、ゲートが前記電圧モニターノードに接続された第3の電界効果トランジスタであり、
前記起動信号供給手段は、
前記スタンバイ信号を反転する第1のインバータと、
前記起動制御手段の論理素子の出力と前記第1のインバータの出力の論理積の反転出力を演算するNANDゲートと、
このNANDゲートの出力にゲートが接続され、電源電圧線と前記本体回路の前記回路起動ノードとの間に出力端子が接続された第4の電界効果トランジスタと、
前記第1のインバータの出力にゲートが接続され、電源電圧線と前記電圧モニターノードとの間に出力端子が接続された第5の電界効果トランジスタとを備えたものである
請求項1記載の起動回路。 - 前記起動制御手段は、
電源電圧線と接地線との間に出力端子が直列接続された第1の電界効果トランジスタと第2の電界効果トランジスタとを有し、
前記第1の電界効果トランジスタのゲートに前記電圧モニターノードの電圧が供給され、
前記第2の電界効果トランジスタのゲートに前記スタンバイ信号が供給され、
前記第1のトランジスタの出力端子と前記第2のトランジスタの出力端子の接続点の電圧を所定のしきい値で二値化する論理素子を設けたものであり、
前記再起動信号生成手段は、
前記起動制御手段の前記論理素子の入力側と接地線との間に接続された抵抗要素であり、
前記起動信号供給手段は、
前記スタンバイ信号を反転する第1のインバータと、
前記起動制御手段の論理素子の出力と前記第1のインバータの出力の論理積の反転出力を演算するNANDゲートと、
このNANDゲートの出力にゲートが接続され、電源電圧線と前記本体回路の前記回路起動ノードとの間に出力端子が接続された第4の電界効果トランジスタと、
前記第1のインバータの出力にゲートが接続され、電源電圧線と前記電圧モニターノードとの間に出力端子が接続された第5の電界効果トランジスタとを備えたものである
請求項1記載の起動回路。 - 前記再起動信号生成手段における抵抗要素は、前記起動制御手段の前記論理素子の入力側と接地線との間に出力端子が接続され、ゲートが電源電圧線に接続された第3の電界効果トランジスタである請求項3記載の起動回路。
- 前記起動制御手段における第1の電界効果トランジスタがpMOS電界効果トランジスタであり、
第2の電界効果トランジスタがnMOS電界効果トランジスタであり、
前記論理素子がインバータであり、
前記再起動信号生成手段における第3の電界効果トランジスタがnMOS電界効果トランジスタである
請求項2記載の起動回路。 - 前記起動制御手段における第1の電界効果トランジスタがpMOS電界効果トランジスタであり、
第2の電界効果トランジスタがnMOS電界効果トランジスタであり、
前記論理素子がインバータであり、
前記再起動信号生成手段における第3の電界効果トランジスタがnMOS電界効果トランジスタである
請求項4記載の起動回路。 - 前記再起動信号生成手段のnMOS電界効果トランジスタは、回路形成基板の上に分割して形成された複数のnMOS電界効果トランジスタからなり、
各複数のnMOS電界効果トランジスタの出力側が直列に接続され、
各複数のnMOS電界効果トランジスタのゲートが共通に接続されている
請求項5記載の起動回路。 - 前記再起動信号生成手段のnMOS電界効果トランジスタは、回路形成基板の上に分割して形成された複数のnMOS電界効果トランジスタからなり、
各複数のnMOS電界効果トランジスタの出力側が直列に接続され、
各複数のnMOS電界効果トランジスタのゲートが共通に接続されている
請求項6記載の起動回路。
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