JP3662233B2 - 論理回路を含むバスバッファ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は論理回路を用いたバスバッファ回路に係り、特に内部回路を挟んで少なくとも入力段および出力段の複数段のバッファ回路が含まれるバスバッファ回路に関するものである。
【０００２】
【従来の技術】
近年の情報処理技術の飛躍的な進歩に応じて、複数のデータバスの間に介挿されて、それぞれのバスを介して伝送されるデータ信号を中継する種々のバスバッファ回路が提案されている。このバスバッファ回路の一方側バスと他方側のバスとにより伝送されるデータは、同じ伝送速度であっても異なる伝送速度であっても良く、また、一方側バスと他方側バスとの間での片方向のデータ伝送であっても双方向のデータ伝送であっても何れでも良い。
【０００３】
例えば、ＰＤＡ（Personal Digital Assistant）等のアプリケーションでは、論理回路システムのＣＰＵ（Central Processing Unit）と周辺デバイスのデータのやり取りを行なうバス(信号)ラインが多数存在しており、周辺デバイスはバスに吊り下げられるように接続されている。周辺デバイスは、高速でアクセスされるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory―同期型ダイナミックランダムアクセスメモリ―）等の素子群（以下、高速アクセス素子群とする）と、外部周辺素子を接続するためのコネクタや不揮発性記憶素子等の低速でアクセスされる素子群(以下、低速アクセス素子群とする)とがある。
【０００４】
これら全ての周辺デバイスをＣＰＵにより駆動すると、高速アクセス素子群と共に低速アクセス素子群もアクセスされてしまい、デバイスの入力容量等により消費電力が大きくなってしまう。これを防止するため、これらの周辺デバイスとＣＰＵとを接続する外部バスとして、通常は、高速アクセス用の高速バスと、低速アクセス用の低速バスとを設け、高速バスと低速バスとを連結するためにバスバッファ回路を設けている。
【０００５】
このように、高速バスと低速バスの間の信号の伝達を繋ぐためにバスバッファ回路を介挿することにより、例えば、ＰＤＡ等のアプリケーション全体の低消費電力化を図ることは、携帯用機器ではよく行なわれる節電対策である。これにより、高速アクセスされるＳＤＲＡＭがアクセスされる場合には、バスバッファ回路により低速アクセス素子群を非動作とすることが可能となり、低消費電力化が可能となる。
【０００６】
図４１は、市販されている一般的なバスバッファ素子を用いることができる従来のバスバッファ回路１０の内部構成を示すブロック回路図である。図４１においてこのバスバッファ回路１０は、ＣＰＵからの入出力指令信号＊ＯＥおよび方向指示信号ＤＩＲを入力して異なる論理レベルの複数の制御信号を生成する制御回路１１と、高速アクセスバスを介してＣＰＵとの間でデータの送受を行なう端子Ａ１〜Ａｎと、低速アクセスバスを介して低速アクセス素子群との間でデータの送受を行なうための端子Ｂ１〜Ｂｎと、端子Ａ１〜Ａｎと端子Ｂ１〜Ｂｎとの対応するそれぞれの端子間に設けられて所定の内部回路により論理演算を行う複数の動作部１２と、を備えている。
【０００７】
なお、この明細書において、符号「＊」は論理レベルが反転された信号を意味している。例えば、入出力指令信号である信号＊ＯＥは、信号ＯＥの論理レベルが反転された信号をいう。なお、略記符号ＯＥは出力活性化（Output Enable）の頭文字である。また、端子Ａｎおよび端子Ｂｎにおける「ｎ」は正の整数である。個々の動作部１２の構成は、全て同一なので、図４１においては、端子Ａ１と端子Ｂ１間の動作部１２についてのみ詳細構成を説明する。
【０００８】
個々の動作部１２は、端子Ａ１からの信号を入力するインバータＩＮＶ１よりなる第１入力バッファ回路１３と、端子Ａ１から端子Ｂ１方向（必要に応じて第１方向と定義する）への信号の処理を行なう例えばインバータＩＮＶ２よりなるＡ／Ｂ内部回路１４と、このＡ／Ｂ内部回路１４からの信号を端子Ｂ１へ出力する否定積回路ＮＡＮＤ１および否定和回路ＮＯＲ１とＰチャンネルトランジスタＰ１およびＮチャンネルトランジスタＮ１を含む第１出力バッファ１５と、を含む第１方向信号処理部を備えている。
【０００９】
動作部１２はさらに、端子Ｂ１からの信号入力を受け入れるインバータＩＮＶ３よりなる第２入力バッファ回路１６と、端子Ｂ１から端子Ａ１方向（必要に応じて第２方向と定義する）への信号の処理を行なうインバータＩＮＶ４よりなるＢ／Ａ内部回路１７と、このＢ／Ａ内部回路１７からの信号を端子Ａ１へ出力する否定積回路ＮＡＮＤ２および否定和回路ＮＯＲ２とＰチャンネルトランジスタＰ２およびＮチャンネルトランジスタＮ２を含む第２出力バッファ１８と、を第２方向信号処理部として備えている。
【００１０】
端子Ａ１〜Ａｎおよび端子Ｂ１〜Ｂｎは共に入出力端子であり、端子＊ＯＥは入出力端子に信号を出力するかハイインピーダンス状態にするか切り替える入出力指令信号＊ＯＥを入力する端子であり、端子ＤＩＲは入力／出力の方向を切り替える方向指示信号ＤＩＲを入力する端子である。図４１に示すバスバッファ回路１０の動作について説明する。
【００１１】
図４１において、制御回路１１は、＊ＯＥ端子およびＤＩＲ端子からそれぞれ入力される入出力指令信号＊ＯＥおよび方向指示信号ＤＩＲに基づいて、信号＊ＡＧ，信号ＡＧ，信号＊ＢＧ，信号ＢＧを生成する。端子Ａ１が入力で、端子Ｂ１が出力（＊ＯＥ＝Ｌ、ＤＩＲ＝Ｈ）の状態を考えると、端子Ａ１の信号は、第１入力バッファ回路１３のＩＮＶ１およびＡ／Ｂ内部回路１４のＩＮＶ２と、第１出力バッファ回路１５のＮＡＮＤ１およびＮＯＲ１を介してトランジスタＰ１およびＮ１に信号を伝達し、端子Ｂ１から出力される。
【００１２】
端子Ｂ１から出力されるこの信号は、端子Ｂ１との間の接続点から第２入力バッファ回路１６のＩＮＶ４およびＢ／Ａ内部回路１７のＩＮＶ３、第２出力バッファ回路１８のＮＡＮＤ２およびＮＯＲ２のそれぞれ一方側の入力にまで供給され、これらの論理回路素子をも動作させてしまう。ただし、ＢＧ＝Ｌで＊ＢＧ＝Ｈのため、トランジスタＰ２のゲート信号はＨ、Ｎ２のゲート信号はＬとなり、第２出力バッファ回路１８のトランジスタＰ２およびＮ２は非動作となるので、端子Ａ１に信号が出力されることはない。
【００１３】
しかしながら、これらの論理回路素子が動作する分だけ、不要な電流が流れてしまって無駄な電力を消費してしまうことになる。各端子Ａ１およびＢ１の状態およびそれぞれの内部回路の動作状態は、図４４の表１に示されている。表１に示すように信号方向が第１方向のときでも第２方向信号処理部が動作し、信号方向が第２方向のときでも第１方向信号処理部が動作している。また、それぞれの出力バッファ回路１８が非動作となっている場合でも、上述のように前段の否定積回路と否定和回路は論理動作を行なっている。
【００１４】
また、端子Ａ１および端子Ｂ１がハイインピーダンス状態（＊ＯＥ＝Ｈ）のときにも、信号ＤＩＲのレベルがＨおよびＬのどちらであっても、端子Ａ１および端子Ｂ１に信号が入力されると、第１入力バッファ回路１３、Ａ／Ｂ内部回路１４、第２入力バッファ回路１６、Ｂ／Ａ内部回路の全ての回路が同時に動作するため、消費電力を増加させてしまうことになる。
【００１５】
このため、図４３で破線ブロック内に破線の論理回路で示した第１および第２バスホールド回路１９ａおよび１９ｂが設けられている。第１バスホールド回路１９ａは、第１出力バッファ回路１５と端子Ｂ１との間に接続された２つのインバータよりなり、２つのインバータは逆並列に接続されている。また、第２バスホールド回路１９ｂは、第２出力バッファ回路１８と端子Ａ１との接続点に接続された２つのインバータよりなり、２つのインバータはそれぞれ逆並列に接続されている。
【００１６】
図４３の第１および第２バスホールド回路１９ａ，１９ｂを有するバスバッファ回路の動作について、図４５の表２を参照して説明する。表２には、第１および第２バスホールド回路１９ａ，１９ｂを備える構成における各端子の状態および内部回路の動作の状態が示されている。表２の各欄のうち第１および第２バスホールド回路の欄以外の欄は表１と同じである。入出力指令信号＊ＯＥがＨのときのみ動作すれば良い第１および第２バスホールド回路が入出力指令信号＊ＯＥがＬのときも動作している。第１および第２バスホールド回路１９ａおよび１９ｂがともに動作状態のとき、端子Ａ１に信号が入力されて端子Ｂ１に信号が出力されていることにより、バスをホールドする必要がないにもかかわらず、電流を消費してしまうことになる。
【００１７】
このように、ある方向からの信号の入力を行なう端子がハイインピーダンス状態となるのを防止するためにバスホールド回路を設けた場合でも、ＰＤＡ等のアプリケーションにおける低消費電力を目的としているバスバッファ回路の内部で動作する必要のない回路まで動作させてしまうので、無駄な電力を消費してしまい、消費電力の低減が効率良くできなくなってしまう問題があった。
【００１８】
【発明が解決しようとする課題】
本発明は、入力バッファ回路の入力を固定して無駄な電力を削減して一層の低消費電力を実現する論理回路を用いたバスバッファ回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の第１基本構成に係る論理回路を含むバスバッファ回路は、双方向にそれぞれデータ信号を伝送する複数のデータバス間に設けられて、少なくとも前記データ信号の入出力を指示する入出力指令信号と前記データ信号の伝送方向を指示する方向指示信号とに基づいて異なる複数の制御信号を生成する制御回路と、一方バス側から他方バス側へ伝送される第１方向信号を入力しかつ前記他方バス側から一方バス側へ逆方向に伝送される第２方向信号を出力する第１端子と、前記第１方向信号を出力しかつ前記第２方向信号を入力する第２端子と、前記第１端子と第２端子の間に第１入力バッファ回路、第１内部回路、第１出力バッファ回路を有する第１方向信号処理部と、前記第２端子と第１端子と間に第２入力バッファ回路、第２内部回路、第２出力バッファ回路を有する第２方向信号処理部とを備える論理回路を含むバスバッファ回路において、前記第１入力バッファ回路は、前記入出力指令信号および前記方向指示信号の状態に応じて前記複数の制御信号のうちの少なくとも１つの信号を用いて、前記第１内部回路および前記第１出力バッファ回路を非動作にする第１入力固定部を備え、前記第２入力バッファ回路は、前記状態に応じて前記１つの信号を用いて前記第２内部回路および前記第２出力バッファ回路を非動作にする第２入力固定部を備えることを特徴としている。
【００２０】
また、本発明の第２基本構成に係る論理回路を含むバスバッファ回路は、異なる速度で片方向にデータを伝送する複数のデータバス間に設けられて、少なくとも前記データ信号の入出力を指示する入出力指令信号に基づき異なる信号レベルの複数の制御信号を生成する制御回路と、一方バス側からの片方向信号を入力する入力端子と、前記入力端子に接続された入力バッファ回路と、該入力バッファ回路に接続された内部回路と、前記内部回路に接続された出力バッファ回路と、前記出力バッファ回路の出力信号を他方バス側に出力する出力端子と、を備える論理回路を含むバスバッファ回路において、前記入力バッファ回路は、前記制御回路により前記入出力指令信号に基づき生成された前記複数の制御信号のうちの一方の信号レベルの制御信号と前記入力端子から入力されるデータ信号とを用いて論理演算し、前記入力端子に前記データ信号が入力されたときには前記内部回路および前記出力バッファ回路を動作させて結果信号を出力端子より出力させ、前記入力端子に前記データ信号が入力されていないときには前記内部回路および前記出力バッファ回路を非動作にする入力固定部を備えることを特徴としている。
【００２１】
【発明の実施の形態】
以下、本発明に係る論理回路を用いたバスバッファ回路の実施形態について添付図面を参照しながら詳細に説明する。図１は本発明の第１実施形態に係るバスバッファ回路の構成を示す論理回路図、図２は本発明が適用されるアプリケーションの全体ブロック図、図３は本発明の第１実施形態に係るバスバッファ回路のブロック図、図４は第１実施形態に係るバスバッファ回路の動作状態を示す表である。
【００２２】
本発明に係る論理回路を含むバスバッファ回路は、例えば、図２に示されるようなＰＤＡ（Personal Digital Assistant）等のアプリケーションに適用されている。図２において、アプリケーション（ＰＤＡ）１は、制御信号を出力してメモリや周辺機器との間でデータを送受するＣＰＵ（Central Processing Unit）２を備え、メモリや周辺機器との間でデータを送受するバス(信号)ラインが多数設けられ、周辺機器はバスに吊り下げられるように接続されている。周辺機器は高速でアクセスされるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory―同期型ダイナミックランダムアクセスメモリ―）を含む高速アクセス素子群３と、低速でアクセスされる不揮発性記憶素子４および外部周辺素子を接続するためのコネクタ５を含む低速アクセス素子群６とがある。
【００２３】
上述したように、これら全ての周辺デバイスをＣＰＵ１により駆動すると高速アクセス素子群３と一緒に低速アクセス素子群６もアクセスされてしまい、デバイスの入力容量等により消費電力が大きくなってしまうため、これらの周辺デバイスとＣＰＵ１とを接続する外部バス７として、通常は、高速アクセス用Ａバス８と、低速アクセス用Ｂバス９とを設け、Ａバス８とＢバス９との間に外部バス間分離用のバッファ素子としてのアイソレーションバッファ等を用いたバスバッファ回路２０が設けられている。
【００２４】
このように、高速アクセスの必要なＳＤＲＡＭ等の高速アクセス素子群３と低速にアクセスされる低速アクセス素子群６とのそれぞれの外部バス７としての高速アクセス用Ａバス８と低速アクセス用Ｂバス９の間に分離用のアイソレーションバッファとしてのバスバッファ回路２０を介挿することにより、ＰＤＡ等のアプリケーション１の低消費電力化を図ることができる。これにより、高速アクセスされるＳＤＲＡＭ等の高速アクセス素子群３がアクセスされる場合には、アイソレーションバッファとしてのバスバッファ回路２０により低速アクセス素子群６を非動作とすることが可能となり、低消費電力化が可能となる。
【００２５】
図２において、バスバッファ回路２０は、ＣＰＵ２からの入出力指令信号＊ＯＥおよび方向指示信号ＤＩＲを含むＣＰＵ制御信号７を入力して異なる論理レベルの複数の制御信号を生成する制御回路２１と、高速アクセスバス８を介してＣＰＵ２との間でデータを送受するための端子Ａ１〜Ａｎと、低速アクセスバスを介して低速アクセス素子群との間でデータを送受するための端子Ｂ１〜Ｂｎと、端子Ａ１〜Ａｎと端子Ｂ１〜Ｂｎとの対応するそれぞれの端子間に設けられて所定の内部回路により論理演算を行なう複数の動作部２２と、を備えている。
【００２６】
バスバッファ回路２０の詳細な構成は、図２および図３に示すように、異なる速度で双方向にデータ信号を伝送する複数のデータバス８および９間に設けられて、少なくとも前記データ信号の入出力を指示する入出力指令信号＊ＯＥと前記データ信号の伝送方向を指示する方向指示信号ＤＩＲとに基づいて異なる複数の制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧを生成する制御回路２１と、前記制御回路２１から供給された各種の制御信号により双方向で信号処理を行なう動作部を備えている。
【００２７】
動作部２２は、高速アクセス素子群３側から入力したデータを処理して低速アクセス素子群６側へ出力する第１方向信号処理部５１と、低速アクセス素子群６側から入力したデータを処理して高速アクセス素子群３側へ出力する第２方向信号処理部５２とを備えている。第１方向信号処理部５１は、一方バス８側から他方バス９側へ伝送される第１方向２９の信号を入力しかつ前記他方バス９側から一方バス８側へ逆方向に伝送される第２方向３０の信号を出力する第１端子Ａ１〜Ａｎと、前記第１方向信号を出力しかつ前記第２方向信号を入力する第２端子Ｂ１〜Ｂｎと、前記第１端子Ａ１〜Ａｎと第２端子Ｂ１〜Ｂｎのそれぞれ対応する端子間に設けられて前記第１端子Ａ１に接続された第１入力バッファ回路２３と、該前記第１入力バッファ回路２３に接続された第１内部回路２４と、前記第１内部回路２４に接続された第１出力バッファ回路２５と、を備えている。
【００２８】
また、第２方向信号処理部５２は、前記第２端子Ｂ１〜Ｂｎと第１端子Ａ１〜Ａｎと対応する端子間に設けられて前記第２端子Ｂ１に接続された第２入力バッファ回路２６と、前記第２入力バッファ回路２６に接続された第２内部回路２７と、前記第２内部回路２７に接続された第２出力バッファ回路２８と、を備えている。このように、論理回路を含む双方向のバスバッファ回路２０においては、前記第１入力バッファ回路２３、第１内部回路２４、第１出力バッファ回路２５により第１方向信号処理部５１が構成され、前記第２入力バッファ回路２６、第２内部回路２７、第２出力バッファ回路２８により第２方向信号処理部５２が構成されている。
【００２９】
前記第１入力バッファ回路２３は、前記入出力指令信号＊ＯＥおよび前記方向指示信号ＤＩＲの状態に応じて前記複数の制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧのうちの少なくとも１つの信号ＡＧを用いて、前記第１内部回路２４および前記第１出力バッファ回路２５を非動作にする第１入力固定部を備えると共に、前記第２入力バッファ回路２６は、前記入出力指令信号＊ＯＥおよび前記方向指示信号ＤＩＲの状態に応じて前記複数の制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧのうちの少なくとも１つの信号を用いて、前記第２内部回路２７および前記第２出力バッファ回路２８を非動作にする第２入力固定部を備えている。
【００３０】
次に、第１実施形態に係るバスバッファ回路２０のさらに詳細な構成について図１の論理回路図を用いて説明する。図１において、制御回路２１は、＊ＯＥ端子を介して入力された＊ＯＥ信号とＤＩＲ端子を介して入力されたＤＩＲ信号とを入力して４つの制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧを生成して出力するために、インバータ回路により信号レベルを反転させたＤＩＲと信号＊ＯＥとの否定和を演算して信号ＡＧを出力するＮＯＲ回路と、この信号ＡＧの信号レベルを反転させて信号＊ＡＧを出力するインバータ回路と、信号＊ＯＥと信号ＤＩＲとの否定和を演算して信号ＢＧを出力するＮＯＲ回路と、信号ＢＧの信号レベルを反転させて信号＊ＢＧを出力するインバータ回路と、を備えている。
【００３１】
動作部２２の各回路構成要素の詳細について、まず第１方向信号処理部５１から説明する。第１入力バッファ回路２３は、Ａ端子Ａ１より入力された信号と制御回路２１より供給された第１制御信号ＡＧとの否定積を演算して端子Ａ１からの入力を固定する第１否定積回路ＮＡＮＤ３を備えている。この第１否定積回路ＮＡＮＤ３は、第１入力固定部として機能している。第１（Ａ／Ｂ）内部回路２４は、所定の論理演算をする論理素子であればどのような構成でもよいが、図１に示された第１実施形態においてはインバータ回路ＩＮＶ２により構成されている。インバータ回路ＩＮＶ２は、第１否定積回路ＮＡＮＤ３から信号が出力されているときにその信号のレベルを反転して出力している。
【００３２】
第１出力バッファ回路２５は、Ａ／Ｂ内部回路２４のＩＮＶ２の出力した信号を一方の入力とし前記制御回路２１からの制御信号ＡＧを他方の入力として否定積を演算する第２否定積回路ＮＡＮＤ１と、ＮＡＮＤ１の出力をゲートに受け入れるＰチャンネルトランジスタＰ１と、前記Ａ／Ｂ内部回路２４のＩＮＶ２の出力した信号を一方の入力とし前記制御回路２１からの第２制御信号＊ＡＧを他方の入力として否定和を演算する第１否定和回路ＮＯＲ１と、第１否定和回路ＮＯＲ１の出力をゲートに受け入れるＮチャンネルトランジスタＮ１と、を備えている。
【００３３】
次に、第２方向信号処理部５２の論理回路構成について説明する。第２入力バッファ回路２６は、第２端子Ｂ１より入力された信号と制御回路２１より供給された第３の制御信号ＢＧとの否定積を演算して第２端子Ｂ１からの入力を固定する第３否定積回路ＮＡＮＤ４を備えている。この第２否定積回路ＮＡＮＤ４は、第２入力固定部として機能している。第２（Ｂ／Ａ）内部回路２７は、所定の論理演算をする論理素子であればどのような構成でもよいが、図１に示された第１実施形態においてはインバータ回路ＩＮＶ４により構成されている。インバータ回路ＩＮＶ４は、第３否定積回路ＮＡＮＤ４から信号が出力されているときにその信号のレベルを反転して出力している。
【００３４】
第２出力バッファ回路２８は、Ｂ／Ａ内部回路２７のＩＮＶ４の出力した信号を一方の入力とし前記制御回路２１からの第３の制御信号ＢＧを他方の入力として否定積を演算する第４否定積回路ＮＡＮＤ２と、ＮＡＮＤ２の出力をゲートに受け入れるＰチャンネルトランジスタＰ２と、前記Ｂ／Ａ内部回路２７のＩＮＶ４の出力した信号を一方の入力とし前記制御回路２１からの第４の制御信号＊ＢＧを他方の入力として否定和を演算する第２否定和回路ＮＯＲ２と、第２否定和回路ＮＯＲ２の出力をゲートに受け入れるＮチャンネルトランジスタＮ２と、を備えている。
【００３５】
以上のような構成の論理回路を有する第１実施形態に係るバスバッファ回路の動作について説明する。第１端子Ａ側が入力端子として機能し、第２端子Ｂ側が出力端子として機能する場合、すなわち、＊ＯＥ＝ＬでＤＩＲ＝Ｈの状態を考えると、まず、入出力指令信号＊ＯＥおよび方向指示信号ＤＩＲに基づいて、制御回路２１が第１ないし第４の制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧを生成し、動作部２２の各回路の構成素子に対してこれらの制御信号を供給するが、このときの各制御信号の信号レベルは、ＡＧ＝Ｈ，＊ＡＧ＝Ｌ，ＢＧ＝Ｌ，＊ＢＧ＝Ｈとなる。
【００３６】
このとき、第１入力バッファ回路２３のＮＡＮＤ３は、端子Ａ１に信号入力がＨでありＡＧもＨなので、端子Ａ１の信号は、ＮＡＮＤ３、ＩＮＶ２、ＮＡＮＤ１およびＮＯＲ１を介して、トランジスタＰ１およびＮ１に信号を伝達し、端子Ｂ１に出力される。端子Ｂ１から出力される信号は、第２方向信号処理回路５２の第２入力バッファ回路２６にも供給されるが、ＢＧ＝ＬのためＮＡＮＤ４の入力で遮られるので、Ｂ／Ａ（第２）内部回路２７へ供給されることはなく、Ｂ／Ａ内部回路２７は非動作である。具体的には、ＮＡＮＤ４の出力をＬ固定とし、ＩＮＶ４、ＮＡＮＤ２およびＮＯＲ２の回路出力をＬレベルで固定することが可能となり、Ｂ／Ａ内部回路２７（ＩＮＶ４、ＮＡＮＤ２／ＮＯＲ２）で発生する電流を抑えることになるので、低消費電力が可能となる。
【００３７】
第２端子Ｂ１に信号が入力され、第１端子Ａ１から信号が出力される場合、入出力指令信号＊ＯＥがＬで方向指示信号ＤＩＲがＬであり、制御回路２１が生成する第１ないし第４の制御信号のレベルは、ＡＧ＝Ｌ，＊ＡＧ＝Ｈ，ＢＧ＝Ｈ，＊ＢＧ＝Ｌとなる。したがって、上述した第１方向２９の場合とは逆の動作となり、第２入力バッファ回路２６のＮＡＮＤ４からＢ／Ａ内部回路２７のＩＮＶ４が動作して出力バッファ回路２８のＮＡＮＤ２およびＮＯＲ２が動作してトランジスタＰ１およびＮ１に信号を伝達し、端子Ｂ１から信号が出力される。この信号は第１入力バッファ回路２３のＮＡＮＤ３の一方の入力にも伝達されるが、ＮＡＮＤ３の他方の入力である信号ＡＧはＬであるので、ＮＡＮＤ３の出力はＬ固定される。したがって、第１内部回路２４および第１出力バッファ回路２５へは信号が供給されず非動作となる。
【００３８】
また、端子Ａ１と端子Ｂ１がともにハイインピーダンス状態（＊ＯＥ＝Ｈ）の状態では、第１制御信号ＡＧも第３の制御信号ＢＧもＬとなり、ＮＡＮＤ３およびＮＡＮＤ４がともに非動作とされるので、第１方向２９および第２方向３０ともに入力バッファ回路２３および２６が動作するだけで、内部回路２４および２７と、出力バッファ回路２５および２８は非動作となり、入出力指令信号＊ＯＥがＬのときと同様の効果が得られる。
【００３９】
以上のように、Ａ端子に入力された信号は、第１入力バッファ回路２３からＡ／Ｂ内部回路２４に供給され、所定の論理演算がなされた後に第１出力バッファ回路２５を介してＢ端子に出力される。本第１実施形態においては、第２出力バッファ回路２６の第３の制御信号ＢＧを利用して、第２入力バッファ回路２６を非動作にし、第１方向２９で第２端子Ｂ側に出力される信号を内部に伝達しないようにし、余分な電流の発生を抑え、低消費電力を達成するものである。
【００４０】
各回路の動作状態をまとめると図４に示す表３のようになる。この表３からも明らかなように、第１方向２９の信号入力がある場合には、第１方向信号処理部５１を構成する第１入力バッファ回路、Ａ／Ｂ内部回路、第１出力バッファ回路のみが動作し、第２方向信号処理部５２を構成する第２入力バッファ回路、Ｂ／Ａ内部回路、第２出力バッファ回路は非動作である。その反対に、第２方向３０の信号入力がある場合には、第２方向信号処理部５２を構成する第２入力バッファ回路２６、Ｂ／Ａ内部回路２７、第２出力バッファ回路２８のみが動作して、第１方向信号処理部５１を構成する第１入力バッファ回路２３、Ａ／Ｂ内部回路２４、第１出力バッファ回路２５は非動作である。
【００４１】
なお、図４において＊ＯＥがＨのときには、第１および第２入力バッファ回路の入力側の論理回路は動作しているにも拘わらず、図においては非動作となっている。これは、第１および第２入力バッファ回路で入力固定部を構成する初段の論理回路で充放電電流が流れないため、出力側から見るとこれらの入力バッファ回路が非動作になっているものと考えられるからである。図４におけるその他の欄についても、その回路の一部の論理回路が動作していても、出力にその回路が動作している信号が現れていないときには、その回路のその状態を非動作と記載するものとする。
【００４２】
また、Ａ端子とＢ端子が共に、ハイインピーダンス状態になっている場合（＊ＯＥ＝Ｈ）には、第１入力バッファ回路２３と第２入力バッファ回路２６のみ動作するが、出力はＬ固定されているので、第１方向信号処理回路５１および第２方向信号処理回路５２は共に非動作となっている。したがって、両端子の入出力がハイインピーダンスのときにバス固定のための特別な構成を必要としないので、消費電力の低減ばかりでなく回路構成の簡略化をも図ることができる。
【００４３】
以上のように、この第１実施形態に係るバスバッファ回路によれば、所望の方向の信号が入力しているときに、その方向の入力バッファ回路、内部回路、出力バッファ回路のみを動作させて、反対方向の内部回路、出力バッファ回路を非動作とすることができ、また両入出力端子がハイインピーダンス状態のときにも同様に入力バッファ回路のみ動作させて内部回路および出力バッファ回路は非動作とすることができるので、低消費電力化と構成の簡略化とを図ることができる。
【００４４】
なお、上述した第１実施形態に係るバスバッファ回路は、第１および第２入力バッファ回路２３，２６として、ＮＡＮＤ３，ＮＡＮＤ４を用いるものとして説明したが、本発明はこれに限定されず、入力バッファ回路は否定積回路以外の論理回路により構成されていても良い。例えば、図５に示すように、クロックドインバータ回路とインバータ回路とを組み合わせた回路であっても制御回路より供給される制御信号により入力を固定できる構成であれば適用可能である。
【００４５】
図５に示す第２実施形態に係るバスバッファ回路の論理回路図である。図５において、第１入力バッファ回路２３は、第１制御信号ＡＧをクロックとして用いて端子Ａ１より入力された信号を反転させる第１クロックドインバータ回路ＣＩＮＶ１と、このＣＩＮＶ１の出力を反転するインバータ回路ＩＮＶ５と、第２制御信号＊ＡＧをクロックとして用いてＩＮＶ５の出力を反転して出力する第２クロックドインバータ回路ＣＩＮＶ２とを備え、ＩＮＶ５とＣＩＮＶ２とは逆並列に接続されて端子Ａ１からの信号線に対して並列接続されている。
【００４６】
また、第２入力バッファ回路２６は、第３の制御信号ＢＧをクロックとして用いて端子Ｂ１より入力された信号を反転させる第３クロックドインバータ回路ＣＩＮＶ３と、このＣＩＮＶ３の出力を反転するインバータ回路ＩＮＶ６と、第４の制御信号＊ＢＧをクロックとして用いてＩＮＶ６の出力を反転して出力する第４クロックドインバータ回路ＣＩＮＶ４とを備え、ＩＮＶ６とＣＩＮＶ４とは逆並列に接続されて端子Ｂ１からの信号線に対して並列接続されている。
【００４７】
上記構成を有する第２実施形態に係るバスバッファ回路の動作を説明すると、Ａ端子が入力端子として機能し、Ｂ端子が出力端子として機能する場合、すなわち、＊ＯＥ＝ＬでＤＩＲ＝Ｈの状態を考えると、制御回路２１は、信号レベルがＡＧ＝Ｈ，＊ＡＧ＝Ｌ，ＢＧ＝Ｌ，＊ＢＧ＝Ｈとなるように、第１ないし第４の制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧを生成し、動作部２２の各回路の構成素子に対してこれらの制御信号を供給する。
【００４８】
具体的には、第１入力バッファ回路２３の第１クロックドインバータ回路ＣＩＮＶ１でクロックとして用いられる第１制御信号ＡＧはＨなので、端子Ａ１からの信号が反転され、第２クロックドインバータ回路ＣＩＮＶ２でクロックとして用いられる第２制御信号＊ＡＧはＬなので機能せず、端子Ａ１から入力された信号は第１方向信号処理部５１内を伝達されて端子Ｂ１より出力される。このとき第２入力回路の第３クロックドインバータ回路ＣＩＮＶ３のクロックとして用いられる第３の制御信号ＢＧはＬなので動作せず第２方向信号処理部５２は非動作とすることができる。
【００４９】
Ｂ端子が入力でＡ端子が出力の場合には、入出力指令信号＊ＯＥがＬで方向指示信号ＤＩＲもＬなので、制御回路２１が生成する第１ないし第４の制御信号のレベルは、ＡＧ＝Ｌ，＊ＡＧ＝Ｈ，ＢＧ＝Ｈ，＊ＢＧ＝Ｌとなる。したがって、第３クロックドインバータＣＩＮＶ３が第３の制御信号ＢＧをクロックとして用いて入力された信号を端子Ａ１方向に伝達し、第２方向信号処理部５２が動作する反面、端子Ａ１に出力された信号は第１入力バッファ回路の第１クロックドインバータ回路ＣＩＮＶ１でクロックとして用いられる第１制御信号ＡＧがＬのために、第１方向信号処理部５１は非動作となる。
【００５０】
端子Ａ１および端子Ｂ１が共にハイインピーダンス状態の場合（＊ＯＥ＝Ｈ）には、第１制御信号ＡＧも第３の制御信号ＢＧもＬとなり、それぞれの制御信号をクロックとして用いる第１および第３クロックドインバータ回路ＣＩＮＶ１およびＣＩＮＶ３が端子Ａ１および端子Ｂ１に入力された信号を伝達しないので第１方向信号処理部５１および第２方向信号処理部５２が共に非動作となる。ただし、第１および第２入力バッファ回路においては、それぞれ初段のクロックドインバータ回路の論理演算だけは行なわれるが、それぞれの回路に出力は現れないので、これらの回路も図４の表３で説明したように非動作である。
【００５１】
このように入力バッファ回路の論理回路の構成をクロックドインバータ回路とインバータ回路との組み合わせにより実現したバスバッファ回路でも第１実施形態と同様に低消費電力と回路構成の簡略化を達成でき、また、入力バッファ回路を電流貫通状態と入力固定状態とに切り換えるための制御信号を特別に形成する必要がなく、従来用いられていた制御信号を援用することで目的を達することができる。
【００５２】
第１実施形態のバスバッファ回路においては、第１入力バッファ回路２３は第１制御信号ＡＧのみ用いており、第２入力バッファ回路２６は第３の制御信号ＢＧのみ用いていたが、この第２実施形態に係るバスバッファ回路では第１入力バッファ回路が第１および第２制御信号ＡＧ，＊ＡＧを用い、第２入力バッファ回路は第３および第４の制御信号ＢＧ，＊ＢＧを用いている点で異なるが、両実施形態とも内部で従前より用いていた制御信号をそのまま利用している。
【００５３】
なお、第１および第２実施形態に係るバスバッファ回路においては、いずれも端子Ａ１または端子Ｂ１より入力される信号は直接それぞれの入力バッファ回路に供給されるものとして説明したが、本発明はこれに限定されず、それぞれの入力バッファ回路の前段にそれぞれ何らかの緩衝用の回路素子を設けるようにしても良い。
【００５４】
図６は端子と入力バッファ回路との間に第１および第２緩衝回路としてそれぞれインバータ回路を設けた第３実施形態に係るバスバッファ回路の論理回路図である。図６に示すように、端子Ａ１と第１入力バッファ回路２３との間にはインバータ回路ＩＮＶ７が設けられ、端子Ｂ１と第２入力バッファ回路２６との間にはインバータ回路ＩＮＶ８が設けられているので、第１実施形態のバスバッファ回路と同一の回路動作を行なうためには、第１入力バッファ回路２３の入力固定部としてのＮＡＮＤ３の入力の一方には第２制御信号＊ＡＧが供給され、第２入力バッファ回路２６の入力固定部としてのＮＡＮＤ４の入力の一方には第４の制御信号＊ＢＧが供給されるように構成されている。その他の構成は第１実施形態のバスバッファ回路と同様である。
【００５５】
なお、上述した第３実施形態に係るバスバッファ回路においては、第１および第２緩衝回路３１および３２としてインバータ回路ＩＮＶ７，ＩＮＶ８を用いる構成を備えていたが、緩衝回路はこれに限定されず例えば単なる抵抗成分であっても良い。図７は緩衝回路３１および３２を抵抗Ｒ１，Ｒ２により構成した具体例を示している。図７において、緩衝回路３１，３２は抵抗Ｒ１，Ｒ２より構成されている点以外の構成は図と同じであるので他の構成については重複説明を省略する。要は、ＡバスまたはＢバスからの入力信号が、入力バッファ回路に直接供給されないような構成であれば良い。なお、緩衝手段を抵抗成分とした場合でも、緩衝回路は端子Ａ側または端子Ｂ側の何れか一方であってもよく、例えば高速バス側からの信号に対して抵抗Ｒ１よりなる緩衝回路３１のみを設けるようにしても良い。
【００５６】
なお、上述した第１ないし第３実施形態に係るバスバッファ回路によれば、制御回路で生成された制御信号の少なくとも１つを用いて入力バッファ回路により演算することにより用いるべき信号の伝達方向のみの内部回路と出力バッファ回路とを動作させ、逆方向の内部回路と出力バッファ回路を非動作とすることができたが、両入出力端子がハイインピーダンス状態となった場合にも両方向の内部回路および出力バッファ回路を非動作にするだけでなく、以前の状態を保持するためにバスホールド回路をさらに設けるようにしても良い。
【００５７】
図４１を用いて説明した従来のバスバッファ回路にも出力側の端子の直前にインバータ回路を逆並列に接続したバスホールド回路をそれぞれ設ける構成について説明したが、本発明の第４実施形態に係るバスバッファ回路は、このような構成とは異なり、制御回路からの制御信号がバスホールド回路の動作を制御するような構成となっている。詳細な構成について説明する。
【００５８】
図８ないし図１０は、本発明の第４実施形態に係るバスバッファ回路の構成を示すブロック図、各部動作の対応説明表、論理回路図をそれぞれ示している。図８において、第１実施形態のブロック構成を示した図３と異なる点は、第１出力バッファ回路２５と第２端子Ｂ１との接続点に両端子Ａ１およびＢ１がハイインピーダンス状態のときに以前の状態を保持する第１バスホールド回路３３が設けられ、また、第２出力バッファ回路２８と第１端子Ａ１との接続点に両端子Ａ１およびＢ１がハイインピーダンス状態のときに以前の状態を保持する第２バスホールド回路３４が設けられている点である。
【００５９】
さらに、従来の回路と異なり、第１および第２バスホールド回路３３および３４には制御回路２１からの制御信号が供給され、端子がハイインピーダンス状態になって以前の状態を保持する必要性が生じたときのみ動作させることができるように構成されている。例えば、端子Ａ１側が入力で端子Ｂ１側が出力である場合、すなわち信号＊ＯＥのレベルがＬで信号ＤＩＲのレベルがＨのときの動作を考えると、図３で説明した第１実施形態のバスバッファ回路と同様に、端子Ａ１の信号は、第１入力バッファ回路２３からＡ／Ｂ内部回路２４および第１出力バッファ回路２５を介して端子Ｂ１から出力される。
【００６０】
このとき、端子Ｂ１から出力される信号が第２入力バッファ回路２５の初段まで入力されるが第３の制御信号ＢＧによりこれよりも信号伝達の下流側の論理回路は非動作の状態となる。これと同時に、両端子がハイインピーダンス状態ではないため第１および第２バスホールド回路３３，３４を動作させる必要はないので、制御回路２１から出力される制御信号の少なくとも１つを用いてこれらのバスホールド回路３３，３４を非動作の状態とする。
【００６１】
制御回路２１に供給される入出力指令信号＊ＯＥがＬで方向指示信号ＤＩＲもＬのときには、端子Ｂ１より入力された信号が第２方向３０に伝達されるが、この場合も第２方向信号処理部５２が動作し第１方向信号処理部５１は第１入力バッファ回路２３の初段のみ動作してＡ／Ｂ内部回路２４および第１出力バッファ回路２５は動作しない。また、第１および第２バスホールド回路３３，３４を含むバスホールド手段も端子がハイインピーダンス状態ではないので制御回路２１からの制御信号と、動作している信号処理部の出力端子に現れる信号と、の論理演算により非動作となる。
【００６２】
このようにバスホールド手段を有する第４実施形態に係るバスバッファ回路においては、図９の表４に示すように、動作させる必要のない方向の信号処理部の内部回路と出力バッファ回路とを非動作にしておくばかりでなく、動作させる必要がない場合には制御回路からの制御信号によりバスホールド手段も非動作にすることができる。
【００６３】
図１０は、第４実施形態に係るバスバッファ回路の具体的な構成例を示す論理回路図である。図１０において、制御回路２１は、図１に示した第１実施形態に係るバスバッファ回路の制御回路の論理回路構成に加えて、入出力指令信号＊ＯＥを２度反転させて、＊ＯＥと信号レベルの同じである第５制御信号ＧＢを生成する２つのインバータ回路を備えている。
【００６４】
第１出力バッファ回路２５と一方側の入出力端子Ｂ１との接続点には、第１バスホールド回路３３が並列接続されている。この第１バスホールド回路３３は、端子Ｂ１に出力される信号を一方側の入力とし、制御回路２１からの前記第５制御信号ＧＢを他方側の入力として否定積を演算出力する否定積回路ＮＡＮＤ５と、前記第５制御信号ＧＢをクロックとして用いて否定積回路ＮＡＮＤ５の出力を反転して出力するクロックドインバータＣＩＮＶ５とを備えている。
【００６５】
また、第２出力バッファ回路２８と他方側の入出力端子Ａ１との接続点には第２バスホールド回路３４が並列接続されている。この第２バスホールド回路３４は、第１端子Ａ１に出力される信号を一方側の入力とし、制御回路２１からの前記第５制御信号ＧＢを他方側の入力として否定積を演算出力する否定積回路ＮＡＮＤ６と、前記第５の制御信号ＧＢをクロックとして用いて否定積回路ＮＡＮＤ６の出力を反転して出力するクロックドインバータＣＩＮＶ６とを備えている。なお、クロックドインバータに入力されている信号はＨの場合、クロックドインバータが動作状態になることを示している。
【００６６】
図１０に示す具体的な論理回路において、端子Ａ１が入力、端子Ｂ１が出力（＊ＯＥ＝Ｌ、ＤＩＲ＝Ｈ）の状態を考えると、ＡＧ＝Ｈとなり、端子Ａ１の信号は、ＮＡＮＤ３、ＩＮＶ２、ＮＡＮＤ１およびＮＯＲ１を介して、トランジスタＰ１およびＮ１に信号を伝達し、端子Ｂ１に出力される。端子Ｂ１に出力された信号は、ＢＧ＝ＬのためＮＡＮＤ４の入力で遮られ、Ｂ／Ａ内部回路２７および第２出力バッファ回路２８を非動作とする。具体的には、ＮＡＮＤ４の出力をＬ固定として、ＩＮＶ３、ＮＡＮＤ２およびＮＯＲ２の出力を固定することが可能となり、Ｂ／Ａ内部回路（ＩＮＶ３、ＮＡＮＤ２／ＮＯＲ２）で発生する電流を抑えることにより、低消費電力が可能となる。
【００６７】
さらに、信号ＧＢにより、ＮＡＮＤ５，ＣＩＮＶ５，ＮＡＮＤ６，ＣＩＮＶ６の全てを非動作として貫通電流を減らして、更なる低消費電力を可能とする。なお、端子Ａ１が入力、端子Ｂ１が出力の場合のみを説明したが、端子Ｂ１が入力、端子Ａ１が出力の場合も同様の効果を得ることができる。また、端子Ａ１およびＢ１がともにハイインピーダンス状態（＊ＯＥ＝Ｈ）の状態では、ＡＧ＝ＢＧ＝Ｌとなり、ＮＡＮＤ３およびＮＡＮＤ４がともに非動作になり、低消費電力化を図ることができると共に、ＧＢ＝Ｈとなるので端子Ａ１および端子Ｂ１を以前の状態のままでホールドすることが可能となる。
【００６８】
図８ないし図１０に示された第４実施形態に係るバスバッファ回路によれば、バスホールド手段は端子Ｂ１側に設けられた第１バスホールド回路３３と、端子Ａ１側に設けられた第２バスホールド回路３４とを２つ設けるものとして説明したが、本発明はこれに限定されず、図１１および図１２に示す第５実施形態に係るバスホールド回路のように、何れか一方の端子側に１つのバスホールド回路を設けるようにしても良い。
【００６９】
図１１は、例えば、端子Ｂ１側に第１バスホールド回路３３のみを設けるようにして、以前の状態を保持できるようにしたものであり、また、図１２は例えば端子Ａ１側にバスホールド回路３４のみを設けるようにして、以前の状態を保持できるようにしたものである。Ａバスのデータ伝送速度とＢバスのデータ伝送速度が違っている場合には、２つの端子がハイインピーダンス状態になりやすい方向のデータ信号の伝送を保持するように、何れかの方向に特化してバスホールド手段を設けるようにしても良い。このバスホールド回路３３の論理回路構成は、図１０の回路と同じなので重複説明を省略する。
【００７０】
図８ないし図１０に示した第４実施形態および図１１および図１２に示した第５実施形態に係るバスバッファ回路においては、第１および第２入力バッファ回路２３および２６を否定積回路ＮＡＮＤ３およびＮＡＮＤ４で構成し、バスホールド回路３３（３４）を否定積回路ＮＡＮＤ５（ＮＡＮＤ６）とクロックドインバータＣＩＮＶ５（ＣＩＮＶ６）で構成するものとして説明したが、これらの論理回路は、図１３に示す第６実施形態に係るバスバッファ回路のようにクロックドインバータとインバータとの組み合わせにより構成するようにしても良い。
【００７１】
図１３は本発明の第６実施形態に係るバスバッファ回路の論理回路の構成を示している。図１３に示すバスバッファ回路における第１および第２入力バッファ回路２３および２６の論理構成は、図５に示した第２実施形態に係るバスバッファ回路における第１および第２入力バッファ回路２３および２６の論理回路構成と同一の構成であるので、重複説明を省略する。
【００７２】
第１バスホールド回路３３は、端子Ｂ１より出力される信号を入力して反転して出力するインバータ回路ＩＮＶ７と、制御回路２１により生成された第５の制御信号ＧＢをクロックとしてインバータ回路ＩＮＶ７の出力を反転するクロックドインバータ回路ＣＩＮＶ５とを備えている。また、第２バスホールド回路３４は、端子Ａ１より出力される信号を入力して反転して出力するインバータ回路ＩＮＶ８と、制御回路２１により生成された第５の制御信号ＧＢをクロックとしてインバータ回路ＩＮＶ８の出力を反転するクロックドインバータ回路ＣＩＮＶ６とを備えている。
【００７３】
このような第６実施形態に係るバスバッファ回路の構成であっても、入力バッファ回路２３および２６は制御回路２１から供給された制御信号により、第１方向または第２方向の信号が供給されたときのみその方向の信号処理部の内部回路と出力バッファ回路とを動作させると共に第２方向または第１方向のそれぞれ逆方向の信号が入力されているときには他方向の出力信号により第２または第１方向信号処理部５２または５１を非動作とすることができる。
【００７４】
また、両端子がハイインピーダンス状態となったときには、第５の制御信号ＧＢと端子より供給されるハイインピーダンス状態の信号とにより第１および第２バスホールド回路３３および３４が動作してハイインピーダンスとなる以前の状態に端子の状態を保持することができる。このように、バスホールド回路の具体的な構成は図１０に示された第４実施形態に係るバスバッファ回路の構成に限定されることはない。
【００７５】
上述した第１ないし第６実施形態に係る論理回路を含むバスバッファ回路は何れも双方向に信号入力がある場合の構成について説明したが、本発明はこれに限定されず一方側の入力端子から他方側の入力端子へと片方向にのみ信号が供給される構成であっても、信号入力がない場合には制御回路からの信号に基づいて入力バッファ回路で入力端子側からの信号入力を固定して入力バッファ回路、内部回路、出力バッファ回路を非動作とすることができる。また、片方向信号処理のみを行なう場合にも入出力端子がハイインピーダンス状態のときのバスホールド手段を設けるように構成することも可能である。以下、詳述する。
【００７６】
図１４ないし図１６は第７実施形態に係る論理回路を含むバスバッファ回路を示すブロック図、各部の動作表５、論理回路図である。図１４に示すように、バスバッファ回路３５は、入出力指令信号＊ＯＥを入力して制御信号を生成する制御回路３６と、制御回路３６からの制御信号により動作を制御される動作部３７とを備えている。動作部３７は、複数の入力端子Ａ１〜Ａｎと複数の出力端子Ｂ１〜Ｂｎのそれぞれ対応する端子間に複数設けられている。動作部３７は、入力端子Ａ１より入力された信号を受け入れる入力バッファ回路３８と、回路の設置目的に応じて所定の論理演算を行なう内部回路３９と、内部回路の出力を論理演算して出力する出力バッファ回路４０と、を備えている。
【００７７】
この片方向の信号処理のみ行なう第７実施形態に係るバスバッファ回路３５には、片方向の信号しか供給されないためＤＩＲ端子は不要であり、入出力信号用端子＊ＯＥのみが設けられ、信号＊ＯＥのみの制御となる。信号＊ＯＥがＬの場合には端子Ａ１より入力された信号が端子Ｂ１に出力される通常の動作である。信号＊ＯＥがＨの場合には出力バッファ回路４０が非動作となり、端子Ｂ１はハイインピーダンス状態となる。
【００７８】
このとき、第７実施形態のバスバッファ回路３５においては制御回路３６から供給された制御信号と入力バッファ回路３８に端子Ａ１からの信号が入力していないこととにより、入力バッファ回路３８の論理演算動作により出力が現れず、入力バッファ回路３８、内部回路３９、出力バッファ回路４０は非動作となる。このときの各部の動作状態が図１５の表５に示されている。信号＊ＯＥがＨのときに入力バッファ回路３８が非動作と記載されているのは、論理演算動作をしても信号出力は伝達されていないことを意味している。
【００７９】
図１６には第７実施形態に係るバスバッファ回路の論理回路構成が示されている。図１６において、制御回路３６は、２段のインバータ回路より構成され、信号＊ＯＥを入力した初段のインバータ回路は＊ＯＥを反転させた第１制御信号Ｇを出力し、２段目のインバータは第１制御信号Ｇを反転させて第２制御信号＊Ｇを出力している。信号入力バッファ回路３８は、第１制御信号Ｇと端子Ａ１からの信号との否定積をとる否定積回路ＮＡＮＤ３により構成され、内部回路３９はＮＡＮＤ３の出力を反転して出力するインバータ回路ＩＮＶ２により構成されている。出力バッファ回路４０はインバータ回路ＩＮＶ２の出力と第１制御信号Ｇとの否定積をとるＮＡＮＤ１と、ＮＡＮＤ１の出力をゲートに受けるＰチャンネルトランジスタＰ１と、ＩＮＶ２の出力と第２制御信号＊Ｇとの否定和をとるＮＯＲ１と、ＮＯＲ１の出力をゲートに受け入れるＮチャンネルトランジスタＮ１と、を備えている。
【００８０】
詳細な論理回路動作については、図１を用いて説明した第１実施形態における第１方向２９の信号処理部の動作と同一であるので重複説明を省略する。このように片方向の信号処理のみを行なうバスバッファ回路であっても本発明を適用することができる。
【００８１】
なお、第７実施形態の片方向のバスバッファ回路においては、入力バッファ回路３８としてＮＡＮＤ３を用いていたが、本発明はこれにも限定されず、図５に示した第２実施形態と同様に、入力バッファ回路３８をクロックドインバータ回路とインバータ回路との組み合わせにより構成するようにしても良い。
【００８２】
片方向バスバッファ回路を第７実施形態とは異なる論理回路構成により実現したものが、図１７に示す第８実施形態に係るバスバッファ回路である。具体的な構成および動作については、図５の双方向動作を片方向の信号処理動作とする点で異なるだけなので、重複説明を省略する。
【００８３】
上述した第７および第８実施形態に係る片方向のバスバッファ回路は、入出力端子がハイインピーダンス状態となったとき、すなわち信号＊ＯＥがＨのときに入力バッファ回路３８，内部回路３９，出力バッファ回路４０が非動作となるが端子Ａ１およびＢ１はハイインピーダンスとなったままであるため回路構成上は好ましくない。このため、双方向の信号処理部で試みた手法と同様に、端子の何れか一方または両方にバスホールド手段を施す対策を講じても良い。
【００８４】
図１８ないし図２１に示す第９ないし第１２実施形態に係る片方向でバスホールド手段を備えるバスバッファ回路の構成を示す論理回路図である。これらの実施形態の機能ブロック図が図１４であり、バスホールド手段は、図１４のブロック図に一点鎖線のブロック４１および４２として示されており、入力端子Ａ１と入力バッファ回路３８との間に並列接続された第１バスホールド回路４１と、出力バッファ回路４０と出力端子Ｂ１との間に並列接続された第２バスホールド回路４２と、を備えている。
【００８５】
図１８に示す第９実施形態に係るバスバッファ回路は、入力側のみに第１バスホールド回路４１が設けられると共に、その論理回路構成が入力端子Ａ１からの信号と制御信号＊Ｇとの否定積をとるＮＡＮＤ５と、前記制御信号＊Ｇをクロックとして用いてＮＡＮＤ５の出力を反転させて出力するクロックドインバータ回路ＣＩＮＶ５とを備えている。
【００８６】
図１９に示す第１０実施形態に係るバスバッファ回路は、出力側のみに第２バスホールド回路４２が設けられると共に、第２バスホールド回路４２は、出力端子Ｂ１からの信号と制御信号＊Ｇとの否定積をとるＮＡＮＤ６と、前記制御信号＊Ｇをクロックとして用いてＮＡＮＤ６の出力を反転させて出力するクロックドインバータ回路ＣＩＮＶ６とを備えている。
【００８７】
図２０に示す第１１実施形態に係るバスバッファ回路は、入力側に第１バスホールド回路４１が設けられ、出力側に第２バスホールド回路４２が設けられている。第１バスホールド回路４１は、入力端子Ａ１からの信号と制御信号＊Ｇとの否定積をとるＮＡＮＤ５と、前記制御信号＊Ｇをクロックとして用いてＮＡＮＤ５の出力を反転させて出力するクロックドインバータ回路ＣＩＮＶ５とを備えている。第２バスホールド回路４２は、出力端子Ｂ１からの信号と制御信号＊Ｇとの否定積をとるＮＡＮＤ６と、前記制御信号＊Ｇをクロックとして用いてＮＡＮＤ６の出力を反転させて出力するクロックドインバータ回路ＣＩＮＶ６と、を備えている。
【００８８】
図２１に示す第１２実施形態に係るバスバッファ回路は、図２０と同様に、入力側に第１バスホールド回路４１，出力側に第２バスホールド回路４２が設けられると共に、入力バッファ回路３８の回路構成が図１７に示した第８実施形態に係る論理回路により構成されていると共に各バスホールド回路４１および４２の論理回路構成も図１３に示した第６実施形態のような構成となっている。
【００８９】
具体的には、入力バッファ回路３８は、制御信号Ｇをクロックとして用いて入力信号を反転させて出力するクロックドインバータ回路ＣＩＮＶ１と、その出力を反転させて出力するインバータ回路ＩＮＶ５と、ＩＮＶ５と逆並列に接続され制御信号＊Ｇをクロックとして用いてＩＮＶ５の出力を反転させて出力するクロックドインバータ回路ＣＩＮＶ２とを備えている。
【００９０】
この第１２実施形態のバスバッファ回路における第１バスホールド回路４１は入力端子Ａ１からの入力線に並列に接続されたインバータ回路ＩＮＶ１１と、このＩＮＶ１１に逆並列に接続されて制御信号＊Ｇをクロックとして用いてＩＮＶ１１の出力を反転させて出力するクロックドインバータ回路ＣＩＮＶ５とを備えている。また、第２バスバッファ回路４２は、出力端子Ｂ１への出力線に並列に接続されたインバータ回路ＩＮＶ１２と、このＩＮＶ１２に逆並列に接続されて制御信号＊Ｇをクロックとして用いてＩＮＶ１２の出力を反転させて出力するクロックドインバータ回路ＣＩＮＶ６とを備えている。
【００９１】
以上のような構成をそれぞれ有する第９ないし第１２実施形態に係るバスバッファ回路によれば、制御回路３６で生成された制御信号を用いて、入出力制御信号＊ＯＥがＨのときに入力バッファ回路３８以降を非動作となるように制御すると共に、第１および第２バスバッファ回路４１および４２の少なくとも１つを含むバスバッファ手段が、信号＊ＯＥがＬにより入力バッファ回路３８、内部回路３９，出力バッファ回路が動作しているときには非動作であるが、＊ＯＥがＨでこれらの回路３８，３９，４０が非動作のときには動作するようにして、信号処理を行なっているときのみそれぞれの回路を動作させ、必要のないときには非動作とすることができ、更なる消費電力の節減に寄与している。
【００９２】
上述した図１６ないし図２１に係る第８ないし第１２実施形態に係る片方向のバスバッファ回路によれば、入力バッファ回路３８が、Ａ端子入力および制御信号Ｇを入力とする論理素子により構成されているため、Ａ端子からの入力信号に変化があった場合でも入力バッファ回路３８を構成する論理素子の出力および内部回路２９の出力はそれぞれ“Ｌ”レベルおよび“Ｈ”レベルを維持するため、貫通電流がなく低消費電力を実現することができた。
【００９３】
しかしながら、上述した図１６ないし図２１に係る第８ないし第１２実施形態に係るバスバッファ回路においては、非動作状態と動作状態とを切り換えるときに信号＊ＯＥが“Ｈ”レベルから“Ｌ”レベルに切り換えられた場合に、一時的に期待しない出力ノイズがＢバス側に現れてしまうことがある。このような片方向の信号伝搬における出力端子Ｂ側に現れる切換時のノイズの発生原理ついて、図２２および図２３を用いて説明し、その後この出力端子に現れるノイズに関して対策を講じた第１３ないし第１９実施形態について図２４ないし図３３を用いて説明し、さらにこの現象は第１ないし第７実施形態で説明した双方向のバスバッファ回路においても出現する現象であるので、双方向信号処理用のバスバッファ回路にノイズ対策を施した第２０ないし第２６実施形態について図３４ないし図４０を用いて説明する。
【００９４】
まず、図２２および図２３を参照しながら、図２２に示す低消費型バスバッファ回路における特定の条件、具体的には制御回路３６に供給される信号＊ＯＥ切換時の動作の下で生じる問題につき、図１６に相当する図２２の各回路の出力と図２３の波形図を用いて説明する。＊ＯＥ端子の入力が“Ｈ”レベル（すなわち出力ＨＺ状態）において、Ａ１端子入力が“Ｈ”レベルであり、かつ、Ｂ１端子に接続されるシステムバスの電位が“Ｈ”レベルである場合を考える。
【００９５】
この状態では、制御回路から“Ｌ”レベルの制御信号Ｇが出力される。したがって、（ａ）点＝“Ｈ”、（ｂ）点＝“Ｌ”レベルとなっている。また、出力バッファ回路４０を構成するＮＡＮＤ１，ＮＯＲ１に対して制御回路３６が制御信号Ｇおよび＊Ｇを出力するため、（ｃ）点および（ｄ）点がそれぞれ“Ｈ”レベルと“Ｌ”レベルになるため、出力バッファ回路４０におけるトランジスタＰ１およびＮ１はオフになる。
【００９６】
次に、＊ＯＥ端子からの入力が“Ｈ”レベルから“Ｌ”レベルへと切り替わると、Ｂ１端子の出力ＨＺ状態は解除され、Ａ１端子入力と同電位の信号をＢ１端子へ出力しようとする。しかし、＊ＯＥ端子への入力の切り換えにより、制御回路３６が出力する制御信号Ｇおよび＊Ｇが、入力バッファ回路３８のＮＡＮＤ３の論理の固定を解除して、入力バッファ回路３８の出力である（ａ）点と、内部回路３９の出力である（ｂ）点の電位変化を出力バッファ回路４０へ伝搬することよりも、制御回路３６から出力される制御信号Ｇ，＊Ｇが、出力バッファ回路４０のトランジスタＰ１，Ｎ１へ入力する（ｃ）点および（ｄ）点での信号の論理を出力許可状態へと変化させることの方が早いことになる。
【００９７】
つまり、（ｂ）点の信号が“Ｌ”レベルのまま、信号Ｇおよび＊Ｇが“Ｈ”レベルおよび“Ｌ”レベルへとそれぞれ変化するために、（ｃ）点＝“Ｈ”，（ｄ）点＝“Ｈ”となり、出力バッファ回路４０中のトランジスタＮ１がオンして、Ｂ１出力端子の電位を“Ｌ”レベルへと引き下げる。その後、Ａ１端子入力による電位がＮＡＮＤ３の出力（ａ）点＝“Ｌ”、内部回路３９のインバータＩＮＶ２の出力（ｂ）点＝“Ｈ”と伝搬することにより、それぞれ（ｃ）点＝（ｄ）点＝“Ｌ”となり、出力バッファ回路４０のトランジスタＰ１がオンすることによりＢ１端子の出力を再び“Ｈ”レベルへ戻すことになる。
【００９８】
図２３に示すように、端子＊ＯＥへの入力切り替え前に端子Ｂ１に接続されたバスの状態は“Ｈ”レベルであったことを考えると、端子＊ＯＥの入力切り替え後に、一時的に“Ｌ”レベルを出力し、その後、本来の“Ｈ”レベルをさらに出力することは、バスＢに対してノイズを出力してしまうことになる。以下の実施形態においては、低消費電力型バスバッファ回路における非動作切り替え時のノイズを除去する手段の構成が提案されている。
【００９９】
まず、図２４を用いて第１３実施形態に係るバスバッファ回路の構成について説明する。図２４のブロック図において、バスバッファ回路３５は複数の動作部３７を有しており、それぞれの動作部３７は、入力バッファ回路３８と、内部回路３９と、出力バッファ回路４０とを備えている。入力バッファ回路３８には、制御回路３６により信号＊ＯＥから生成されて出力された２つの制御信号Ｇおよび＊Ｇが供給され、これらの制御信号Ｇ，＊Ｇは２つに分岐された第１回路ブランチ４３と第２回路ブランチ４４のそれぞれ初段のトランジスタを同時に固定している。また、出力バッファ回路４０は、第１回路ブランチ４３の出力信号に所定の処理を行なって出力する内部回路３９の第１出力（ｂａ）と制御信号Ｇとにより論理演算するＨ出力回路４５と、第２回路ブランチ４４の出力信号に所定の処理を行なって出力する内部回路３９の第２出力（ｂｂ）と制御信号＊Ｇとにより論理演算するＬ出力回路４６と、を備えている。
【０１００】
このように、制御回路３６へ入力される信号＊ＯＥがＢ１端子の出力をハイインピーダンス状態（以下、ＨＺ状態と表記する。）にするときに、入力バッファ回路３８の初段のトランジスタを同時に固定する。その際、内部回路３９が出力する信号は、「Ｈ出力回路４５への出力＝制御回路が出力するＨ出力回路のオフ信号と同電位」であり、「Ｌ出力回路４６への出力＝制御回路が出力するＬ出力回路のオフ信号と同電位」とする。このような信号の出力を得るための具体的な回路は、第１４実施形態および第１５実施形態のように２つの回路構成が提案可能である。以下、それぞれを詳説する。
【０１０１】
図２５には、より具体的な例としての第１４実施形態に係るバスバッファ回路が示されている。図２５に示すように、第１４実施形態においては、入力バッファ回路３８が否定積回路ＮＡＮＤ３より構成された第１回路ブランチ４３と、否定和回路ＮＯＲ３より構成された第２回路ブランチ４４とを備えている。ＮＡＮＤ３の一方の入力は端子Ａ１を介して供給され、他方の入力は制御回路３６からの制御信号Ｇが供給されている。また、ＮＯＲ３の一方の入力は端子Ａ１から分岐して供給され、他方の入力は制御回路３６からの制御信号＊Ｇが供給されている。
【０１０２】
内部回路３９は、入力バッファ回路３８の第１回路ブランチ４３の出力を反転して信号（ｂａ）を出力するインバータＩＮＶ２と、第２回路ブランチ４４の出力を反転して信号（ｂｂ）を出力するインバータＩＮＶ１３とを備えている。出力バッファ回路４０のＨ出力回路４５は、信号（ｂａ）を一方の入力と制御信号Ｇを他方の入力として否定積の演算を行ない信号（ｃ）を出力する第２否定積回路ＮＡＮＤ１と、ＰチャネルトランジスタＰ１とを備えている。また、Ｌ出力回路４６は、信号（ｂｂ）を一方の入力と制御信号＊Ｇを他方の入力として否定和の演算を行ない信号（ｃ）を出力する第２否定和回路ＮＯＲ１と、ＮチャネルトランジスタＮ１とを備えている。
【０１０３】
すなわち、第１４実施形態（請求項２２に記載のものに対応）に係る論理回路を含むバスバッファ回路においては、入力固定部は、入力端子Ａ１からの信号入力と制御回路３６からの一方信号レベルの制御信号Ｇとに基づいて前記入力バッファ回路３８、内部回路３９、出力バッファ回路４０を動作させて論理演算結果を出力させると共に入力端子Ａ１に信号入力がないときには内部回路３９、出力バッファ回路４０を非動作にして入力を固定する第１否定積回路ＮＡＮＤ３と、入力端子Ａ１からの信号入力および制御回路３６からの他方信号レベルの制御信号＊Ｇに基づいて入力バッファ回路３８、内部回路３９、出力バッファ回路４０を動作させて論理演算結果を出力させると共に入力端子Ａ１に信号入力がないときには内部回路３９、出力バッファ回路４０を非動作にして入力を固定する第１否定和回路ＮＯＲ３と、を備えており、出力バッファ回路４０は、前記一方レベルの制御信号Ｇを一方の入力とし内部回路３９を介して供給された前記第１否定積回路ＮＡＮＤ３の出力を他方入力として論理演算を行なうＨ出力回路４５と、前記他方レベルの制御信号＊Ｇを一方の入力とし内部回路３９を介して供給された第１否定和回路ＮＯＲ３の出力を他方入力として論理演算を行なうＬ出力回路４６と、を含み、これらの構成により前記制御回路へ入力される信号の切換え時の変化が出力端子へ現れることを防止するノイズ防止手段を備えることを特徴とする。
【０１０４】
以上の構成を有する第１４実施形態に係るバスバッファ回路は、図２６に示す表６からも分かるように、片方向で信号処理を行なう従前の実施形態と基本的には同一の論理動作を行なっている。第１２実施形態までのバスバッファ回路で問題となっている、「＊ＯＥ＝“Ｈ”→“Ｌ”」の切換えの際の動作について、図２７を参照しながら説明する。「＊ＯＥ＝“Ｈ”」による出力ＨＺ状態では、制御回路の出力信号は、「Ｇ＝“Ｌ”」「＊Ｇ＝“Ｈ”」となっている。この状態では、Ａ１端子の入力に拘わらず、「（ｂａ）点＝“Ｌ”」「（ｂｂ）点＝“Ｈ”」であり、ＮＡＮＤ１，ＮＯＲ１へ入力されたＧ，＊Ｇ信号と同電位で待機する。
【０１０５】
次に、＊ＯＥ端子入力が“Ｈ”→“Ｌ”へ変化した場合、従前の実施形態の回路と同様に、（ｂａ）点・（ｂｂ）点よりも速く、ＮＡＮＤ１，ＮＯＲ１へ入力された制御信号Ｇ，＊Ｇが、それぞれＨ出力回路４５およびＬ出力回路４６を切り換えようとする。しかしながら、Ｈ出力回路４５へ入力された（ｂａ）信号および、Ｌ出力回路４６へ入力された（ｂｂ）信号は、それぞれＨ出力回路４５とＬ出力回路４６とをオフにする信号で待機するため、（ｃ）点および（ｄ）点は、信号Ｇ，＊Ｇの変化の影響を受けず、出力をＨＺ状態に保持しつづける。
【０１０６】
同時に、入力バッファ回路３８へ入力された、制御信号Ｇ，＊Ｇの変化に基づいて、Ｂ１端子へ出力すべき電位が遅れて、（ｂａ）点と（ｂｂ）点へ伝搬され、最終的に（ｃ）点と（ｄ）点を経て、Ｂ１端子へ所望の電位を出力することができる。つまり、＊ＯＥ端子への信号のレベルの切り換えから、Ｂ１端子への出力電位の確定まで、論理的にＨＺ状態を保つため、いかなる条件下においても、ノイズとなる出力を出すことがなくなる。
【０１０７】
次に、第１４実施形態に係るバスバッファ回路の変形としての第１５実施形態に係るバスバッファ回路について、図２８を参照しながら説明する。図２８は、図２５において、入力バッファ回路３８の第１回路ブランチ４３を構成するＮＡＮＤ３と、第２回路ブランチ４４を構成するＮＯＲ３により存在する、回路入力しきい値２つを１つにしたバスバッファ回路である。第１回路ブランチ４３が制御信号Ｇにより制御されるクロックドインバータＣＩＮＶ７とＰチャネルトランジスタＰ３とで構成され、第２回路ブランチ４４が制御信号＊Ｇにより制御されるクロックドインバータＣＩＮＶ８とＮチャネルトランジスタＮ３とで構成されている点が第１４実施形態の回路構成と異なっているが、その他の構成は第１４実施形態と同一である。また、図２６および図２７により説明した回路の動作も同じである。
【０１０８】
すなわち、第１５実施形態（請求項２３に記載のものに対応）に係る論理回路を含むバスバッファ回路においては、入力固定部は、入力端子Ａ１からの信号入力と制御回路３６からの一方信号レベルの制御信号Ｇとに基づいて入力バッファ回路３８、内部回路３９、出力バッファ回路４０を動作させて論理演算結果を出力させると共に、入力端子Ａ１に信号入力がないときには内部回路３８、出力バッファ回路４０を非動作にして入力を固定する第１クロックドインバータ回路ＣＩＮＶ７と、入力端子Ａ１からの信号入力と制御回路３６からの他方信号レベルの制御信号＊Ｇとに基づいて入力バッファ回路３８、内部回路３９、出力バッファ回路４０を動作させて論理演算結果を出力させると共に、入力端子Ａ１に信号入力がないときには内部回路３９、出力バッファ回路４０を非動作にして入力を固定する第２クロックドインバータ回路ＣＩＮＶ８と、を備えると共に、出力バッファ回路４０は、一方レベルの制御信号Ｇを一方の入力とし内部回路３９を介して供給された第１クロックドインバータ回路ＣＩＮＶ７の出力を他方入力として論理演算を行なうＨ出力回路４５と、他方レベルの制御信号＊Ｇを一方の入力とし内部回路３９を介して供給された第２クロックドインバータ回路ＣＩＮＶ８の出力を他方入力として論理演算を行なうＬ出力回路４６と、により制御回路３６へ入力される信号＊ＯＥの切換え時の変化が出力端子Ｂ１へ現れることを防止するノイズ防止手段を備えることを特徴としている。
【０１０９】
上述した第１３ないし第１５実施形態に係るバスバッファ回路は、入力バッファ回路３８に供給される制御信号が出力バッファ回路４０に供給される制御信号と同じタイミングのものであるために、入力バッファ回路３８と内部回路３９とをそれぞれ２つの回路ブランチで構成したが、制御回路に供給される信号＊ＯＥの信号レベルの切換時に出力Ｂ１に現れるノイズを防止するためには入力バッファ回路３８に供給される制御信号と出力バッファ回路４０に供給される制御信号のタイミングを異ならせる構成によっても対応可能である。
【０１１０】
図２９に示された第１６実施形態に係るバスバッファ回路は、入力バッファ回路３８と内部回路３９の構成は、従前の実施形態と同様にしておいて、出力バッファ回路４０へ供給される制御信号のタイミングを遅延させるようにして出力に現れるノイズの発生を防止するようにしている。図２９のブロック図を用いて、基本的な構成について説明する。図２９において、制御回路３６は、第１３ないし第１５実施形態に係るバスバッファ回路に設けられた制御回路と同様のタイミングの制御信号Ｇ，＊Ｇを生成する制御部４７と、この制御部４７により生成された制御信号Ｇ，＊Ｇをそれぞれ所定のタイミングだけ遅延させた遅延制御信号Ｇ’，＊Ｇ’とを生成する遅延部４８と、を備えている。
【０１１１】
動作部３７は、制御回路３６の制御部４７より供給される制御信号Ｇに基づいて所定の論理演算を行なう入力バッファ回路３８と、内部回路３９の構成は従前のバスバッファ回路のものと同様であるが、出力バッファ回路４０が内部回路３９の出力と制御回路３６の遅延部４８より出力される遅延制御信号Ｇ’とにより所定の論理演算を行なうＨ出力回路４５と、内部回路の出力と遅延部４８より出力される遅延制御信号＊Ｇ’とにより所定の論理演算を行なうＬ出力回路４６とを備えている。制御信号のタイミングが遅延されているだけで、出力バッファ回路４０を構成するＨ出力回路４５およびＬ出力回路４６の構成は第１３ないし第１５実施形態に係るバスバッファ回路と同様になっている。
【０１１２】
このように第１６実施形態に係るバスバッファ回路は、制御回路３６の制御部４７からの制御信号Ｇが、入力バッファ回路３８および出力バッファ回路４０へ同時に伝搬されることが、ノイズ出力の原因となっているため、入力バッファ回路３８への伝搬タイミングと、出力バッファ回路４０への伝搬タイミングに時間差をつけることで、ノイズ出力を除去することが可能となる。
【０１１３】
次に、第１６実施形態に係るバスバッファ回路についての、より詳細な構成としての第１７実施形態（請求項２４に相当）に係るバスバッファ回路を図３０を用いて説明する。図３０に示された第１７実施形態に係るバスバッファ回路において、制御回路３６は異なる信号レベルの複数の制御信号Ｇ，＊Ｇを生成する制御部４７と、この制御部４７の出力する制御信号Ｇ，＊Ｇをそれぞれ遅延させる遅延素子４９，５０よりなる遅延部４８とを備え、入力バッファ回路３８を構成する論理素子としての第１否定積回路ＮＡＮＤ３の一方側へは、制御部４７からの一方電位の制御信号Ｇが供給されて論理演算を行ない、出力バッファ回路４０を構成する第１論理素子としての第２否定積回路ＮＡＮＤ１の一方側入力へは、一方電位の制御信号Ｇの遅延信号Ｇ’が遅延部４８の遅延素子４９より供給されると共に、出力バッファ回路を構成する第２論理素子としての第１否定和回路ＮＯＲ１の一方側入力へは、一方電位とは逆電位の他方電位の制御信号＊Ｇの遅延信号＊Ｇ’が遅延部４８の遅延素子５０より供給されてそれぞれの論理演算を行なうことにより、制御回路３６へ入力される信号＊ＯＥの切換えの際の変化が出力端子Ｂ１へ現れることを防止するノイズ防止手段を備えることを特徴としている。
【０１１４】
以上の構成により、第１７実施形態に係るバスバッファ回路は、図３１に示すようなタイミングで動作することになる。すなわち、制御信号Ｇ，＊Ｇは、それぞれ遅延させられて遅延制御信号Ｇ’，＊Ｇ’となり、図３１に示されたタイミングで、それぞれ入力バッファ回路３８と出力バッファ回路４０のそれぞれの出力回路４５，４６へと供給される。このように動作することにより、制御回路３６に入力された＊ＯＥの信号レベルが“Ｈ”から“Ｌ”へ切り換えられても信号（ｃ）と（ｄ）とは変化することなく、信号＊ＯＥが“Ｈ”レベルであったときのレベルを維持するので、第２バスＢ側に期待しないレベルのノイズが一時的にでも出力されることがなくなる。
【０１１５】
このように、制御回路３６に遅延部４８を設けて出力バッファ回路４０への遅延制御信号Ｇ’を入力バッファ回路３８へ供給される制御信号Ｇよりも所定のタイミングだけ遅延させると共に、制御信号Ｇと同じタイミングの信号＊Ｇを遅延制御信号Ｇ’と同じタイミング遅延させた遅延制御信号＊Ｇ’を出力バッファ回路４０に供給することにより、出力端子Ｂ１に現れるノイズを除去することができる。なお、遅延部を構成する具体的な回路は、複数段のインバータ回路、抵抗および容量などで構成することが可能である。
【０１１６】
図３２は、遅延部４８の遅延素子をインバータにより構成した第１８実施形態に係るバスバッファ回路を示している。図３２において、遅延素子４９，５０はそれぞれ偶数段のインバータを直列に接続して構成されている。この構成により制御信号Ｇ，＊Ｇよりも所定のタイミングだけそれぞれ遅延された遅延制御信号Ｇ’，＊Ｇ’が生成され、それぞれ出力バッファ回路４０の否定積回路ＮＡＮＤ１と否定和回路ＮＯＲ１のそれぞれ一方側の入力端子に供給されている。
【０１１７】
図３３は、遅延部４８としての遅延素子を抵抗素子と容量素子とにより構成した第１９実施形態に係るバスバッファ回路を示している。図３３において、遅延素子４９は抵抗素子Ｒ３と容量素子Ｃ１とにより構成され、遅延素子５０は抵抗素子Ｒ４と容量素子Ｃ２とにより構成されている。この構成により制御信号Ｇ，＊Ｇよりも所定のタイミングだけそれぞれ遅延された遅延制御信号Ｇ’，＊Ｇ’が生成され、それぞれ出力バッファ回路４０の否定積回路ＮＡＮＤ１と否定和回路ＮＯＲ１のそれぞれ一方側の入力端子に供給されている。
【０１１８】
上述した第１３ないし第１９実施形態に係るバスバッファ回路は、片方向の信号処理のみを行なう第７ないし第１２実施形態に対応して、制御回路２６へ入力する信号＊ＯＥが“Ｈ”レベルから“Ｌ”レベルへと変化したときに出力側に現れるノイズを除去する構成について説明したが、本発明はこれに限定されず、双方向の信号処理部５１，５２を備える第１ないし第６実施形態に対応させてこのような出力ノイズ除去手段を設けるようにしても良い。双方向の信号処理を行なうバスバッファ回路に出力ノイズ除去手段を備える第２０ないし第２６実施形態について図３４ないし図４０を用いて説明する。
【０１１９】
図３４は、片方向の信号処理を行なう図２４に示した第１３実施形態のバスバッファ回路に対応する第２０実施形態に係る双方向の信号処理を行なうバスバッファ回路を示すブロック図である。図３４において、図３に示したの第１実施形態に係るバスバッファ回路と異なる構成は、第１方向信号処理部５１において、図２４に示した第１３実施形態の入力バッファ回路と同様の第１および第２回路ブランチ（図３４には図示されず）が第１方向入力バッファ回路２３に設けられている点と、第１Ｈ出力回路５５と第１Ｌ出力回路５６が第１方向出力バッファ回路２５に設けられている点と、第２方向信号処理部５２においてもこれに対応して、図２４に示した第１３実施形態の入力バッファ回路と同様の第３および第４回路ブランチ（図３４には図示されず）が第２方向入力バッファ回路２６に設けられている点と、第１Ｈ出力回路５９と第１Ｌ出力回路６０が第２方向出力バッファ回路２８に設けられている点である。
【０１２０】
上記のような構成により、第２１実施形態に係るバスバッファ回路が第１方向に動作しているときには制御回路２１への信号＊ＯＥの“Ｈ”レベルから“Ｌ”レベルへの切換えによって出力端子Ｂ１側にノイズが現れるのを防止できると共に、バスバッファ回路が第２方向に動作しているときの信号＊ＯＥの切換えにより出力端子Ａ１側にノイズが現れるのを防止することができる。それぞれの方向の信号の変化の特性は図２７に示す特性図と同様である。
【０１２１】
図３５は、図２５に示す第１４実施形態に係るバスバッファ回路が双方向の信号処理部にそれぞれ設けられている第２１実施形態（請求項８に対応）に係るバスバッファ回路を示す論理回路図である。図面が錯綜するので、該第２２実施形態に特有の構成のみを図中に書き込んでいる。第１方向信号処理部５１においては、入力バッファ回路２３は、否定積回路よりなる第１回路ブランチ５３と否定和回路よりなる第２回路ブランチ５４を備え、内部回路２４はそれぞれのブランチに対応するインバータを有している。出力バッファ回路２５は、否定積回路とＰチャネルトランジスタよりなる第１Ｈ出力回路５５と、否定和回路とＮチャネルトランジスタよりなる第１Ｌ出力回路５６を有している。
【０１２２】
第２方向信号処理部５２も第１方向信号処理部５１に対応して、第２方向入力バッファ回路２６が否定積回路よりなる第３回路ブランチ５７と否定和回路よりなる第４回路ブランチ５８を備えており、内部回路２７はそれぞれのブランチに対応する２つのインバータを有している。第２方向出力バッファ回路２８は、否定積回路とＰチャネルトランジスタよりなる第２Ｈ出力回路５９と、否定和回路とＮチャネルトランジスタよりなる第２Ｌ出力回路６０を有している。
【０１２３】
すなわち、図３５において、第１入力固定部は、第１端子Ａ１からの入力信号を一方入力とし制御回路２１からの第１方向を指示する制御信号を他方入力とし、第１端子Ａ１に信号入力があって方向指示信号ＤＩＲが第１方向を指示しているときに第１方向信号処理部５１を動作させて処理結果信号を第２端子Ｂ１から出力させると共に、第２入力バッファ回路２６が動作しているときには第１入力バッファ回路２３以外の第１方向信号処理部５１を非動作にする第１否定積回路５３と、第１端子Ａ１からの入力信号を一方入力とし制御回路２１からの第１方向を指示する制御信号を他方入力とし、第１端子Ａ１に信号入力があって方向指示信号が第１方向を指示しているときに第１方向信号処理部５１を動作させて処理結果信号を第２端子Ｂ１から出力させると共に、第２入力バッファ回路２６が動作しているときには第１入力バッファ回路２３以外の第１方向信号処理部５１を非動作にする第１否定和回路５４と、を備えると共に、第１方向信号処理部５１の出力バッファ回路２５は、一方レベルの制御信号を一方の入力とし内部回路２４を介して供給された第１否定積回路５３の出力を他方入力として論理演算を行なう第１Ｈ出力回路５５と、他方レベルの制御信号を一方の入力とし内部回路２４を介して供給された第１否定和回路５４の出力を他方入力として論理演算を行なう第１Ｌ出力回路５６と、を備え、これらにより制御回路２１へ入力される信号の切換え時の変化が出力端子Ｂ１へ現れることを防止する第１ノイズ防止手段を備えている。
【０１２４】
また、第２入力固定部は、第２端子Ｂ１からの入力信号を一方入力とし制御回路２１からの第２方向を指示する制御信号を他方入力とし、第２端子Ｂ１に信号入力があって方向指示信号が第２方向を指示しているときに第２方向信号処理部５２を動作させて処理結果信号を前記第１端子Ａ１から出力させると共に、第１入力バッファ回路２３が動作しているときには第２入力バッファ回路２６以外の第２方向信号処理部５２を非動作にする第２否定積回路５７と、第２端子Ｂ１からの入力信号を一方入力として制御回路２１からの第２方向を指示する制御信号を他方入力とし、第２端子Ｂ１に信号入力があって方向指示信号が第２方向を指示しているときに第２方向信号処理部５２を動作させて処理結果信号を第１端子Ａ１から出力させると共に、第１入力バッファ回路２３が動作しているときには第２入力バッファ回路２６以外の第２方向信号処理部５２を非動作にする第２否定和回路５８と、を備えると共に、第２方向信号処理部５２の出力バッファ回路２８は、一方レベルの制御信号を一方の入力とし第２内部回路２７を介して供給された第２否定積回路５７の出力を他方入力として論理演算を行なう第２Ｈ出力回路５９と、他方レベルの制御信号を一方の入力とし第２内部回路２７を介して供給された第２否定和回路５８の出力を他方入力として論理演算を行なう第２Ｌ出力回路６０と、を備え、これらにより制御回路２１へ入力される信号の切換え時の変化が出力端子Ａ１へ現れることを防止する第２ノイズ防止手段を備えている。
【０１２５】
図３６は、図２８に示す第１５実施形態に係るバスバッファ回路が双方向の信号処理部にそれぞれ設けられている第２２実施形態（請求項９に対応）に係るバスバッファ回路を示す論理回路図である。図面が錯綜するので、該第２２実施形態に特有の構成のみを図中に書き込んでいる。第１方向信号処理部５１においては、第１入力バッファ回路２３は、第１クロックドインバータとＰチャネルトランジスタよりなる第１回路ブランチ５３と第２クロックドインバータとＮチャネルトランジスタよりなる第２回路ブランチ５４を備えており、第１内部回路２４はそれぞれのブランチに対応するインバータを有している。第１出力バッファ回路２５は、否定積回路とＰチャネルトランジスタよりなる第１Ｈ出力回路５５と、否定和回路とＮチャネルトランジスタよりなる第１Ｌ出力回路５６を有している。
【０１２６】
第２方向信号処理部５２も第１方向信号処理部５１に対応して、第２方向入力バッファ回路２６が第３クロックドインバータとＰチャネルトランジスタよりなる第３回路ブランチ５７と第４クロックドインバータとＮチャネルトランジスタよりなる第４回路ブランチ５８を備えており、第２内部回路２７はそれぞれのブランチに対応する２つのインバータを有している。第２方向出力バッファ回路２８は、否定積回路とＰチャネルトランジスタよりなる第２Ｈ出力回路５９と、否定和回路とＮチャネルトランジスタよりなる第２Ｌ出力回路６０を有している。
【０１２７】
すなわち図３６に示すように、第２２実施形態において、第１入力固定部は、第１端子Ａ１からの入力信号を一方入力とし制御回路２１からの第１方向を指示する制御信号を他方入力とし、第１端子Ａ１に信号入力があって方向指示信号が第１方向を指示しているときに第１方向信号処理部５１を動作させて処理結果信号を第２端子Ｂ１から出力させると共に、第２入力バッファ回路２６が動作しているときには第１入力バッファ回路２３以外の第１方向信号処理部５１を非動作にする第１クロックドインバータ回路５３と、第１端子Ａ１からの入力信号を一方入力とし制御回路２１からの第１方向を指示する制御信号を他方入力とし、第１端子Ａ１に信号入力があって方向指示信号が第１方向を指示しているときに第１方向信号処理部５１を動作させて処理結果信号を第２端子Ｂ１から出力させると共に、第２入力バッファ回路２６が動作しているときには第１入力バッファ回路２３以外の第１方向信号処理部５１を非動作にする第２クロックドインバータ回路５４と、を備えると共に、第１方向信号処理部５１の第１出力バッファ回路２５は、一方レベルの制御信号を一方の入力とし第１内部回路２４を介して供給された第１クロックドインバータ回路５３の出力を他方入力として論理演算を行なう第１Ｈ出力回路５５と、他方レベルの制御信号を一方の入力とし第１内部回路２４を介して供給された第２クロックドインバータ回路５４の出力を他方入力として論理演算を行なう第１Ｌ出力回路５６と、により制御回路２１へ入力される信号の切換え時の変化が出力端子へ現れることを防止する第１ノイズ防止手段を備えている。
【０１２８】
また、第２入力固定部は、第２端子Ｂ１からの入力信号を一方入力とし制御回路２１からの第２方向を指示する制御信号を他方入力とし、第２端子Ｂ１に信号入力があって方向指示信号が第２方向を指示しているときに第２方向信号処理部５２を動作させて処理結果信号を第１端子Ａ１から出力させると共に、第１入力バッファ回路２３が動作しているときには第２入力バッファ回路２６以外の第２方向信号処理部５２を非動作にする第３クロックドインバータ回路５７と、第２端子Ｂ１からの入力信号を一方入力とし制御回路２１からの第２方向を指示する制御信号を他方入力とし、第２端子Ｂ１に信号入力があって方向指示信号が前記第２方向を指示しているときに第２方向信号処理部５２を動作させて処理結果信号を第１端子Ａ１から出力させると共に、第１入力バッファ回路２３が動作しているときには第２入力バッファ回路２６以外の第２方向信号処理部５２を非動作にする第４クロックドインバータ回路５８と、を備えると共に、第２方向信号処理部５２の第２出力バッファ回路２８は、一方レベルの制御信号を一方の入力とし第２内部回路２７を介して供給された第３クロックドインバータ回路５７の出力を他方入力として論理演算を行なう第２Ｈ出力回路５９と、他方レベルの制御信号を一方の入力として第２内部回路２７を介して供給された第４クロックドインバータ回路５８の出力を他方入力として論理演算を行なう第２Ｌ出力回路６０と、により制御回路２１へ入力される信号の切換え時の変化が出力端子Ａ１へ現れることを防止する第２ノイズ防止手段を備えている。
【０１２９】
図３７は、図２９に示す第１６実施形態に係る片方向のバスバッファ回路を双方向のバスバッファ回路に適用した第２３実施形態に係るバスバッファ回路を示すブロック図である。第１６実施形態と同様に、この第２３実施形態に係るバスバッファ回路も入力バッファ回路に供給される制御信号を遅延させてこれにより出力バッファ回路のＨ出力回路とＬ出力回路の論理動作を行なわせるもので、それぞれの方向の入力バッファ回路および内部回路は、第１６実施形態と同様に分岐していないが、制御回路には制御部６１と遅延部６２とが設けられている。また、第１出力バッファ回路２５は、第１Ｈ出力回路５５と第１Ｌ出力回路５を備えており、第２出力バッファ回路２８は、第２Ｈ出力回路５９と第２Ｌ出力回路６０を備えている。
【０１３０】
以上の構成において、第１方向信号処理部５１は図３に示した第１実施形態と同様に第１方向２９への信号処理に当たって第１実施形態と同様の信号処理を行なうと共に、制御回路２１に供給される信号＊ＯＥが“Ｈ”レベルから“Ｌ”レベルへと切り換えられたときに出力端子Ｂ１側に現れるノイズを除去する。また第２方向信号処理部５２は、図３に示した第１実施形態と同様に第２方向３０への信号処理に当たって第１実施形態と同様の信号処理を行なうと共に、制御回路２１に供給される信号＊ＯＥが“Ｈ”レベルから“Ｌ”レベルへと切り換えられたときに出力端子Ａ１側に現れるノイズを除去する。
【０１３１】
図３８は、双方向に信号の処理を行なう第１信号処理部５１と第２信号処理部５２を備える第２４実施形態（請求項１０に対応）に係るバスバッファ回路の構成を示す論理回路図である。双方向の第２０ないし第２２実施形態と異なる点は制御回路２１の制御回路２１が第２３実施形態と同様に制御部６１と遅延部６２とを備え、かつ遅延部６２が第１ないし第４の遅延素子６３，６４，６５，６６を備えている点である。
【０１３２】
すなわち第２４実施形態に係るバスバッファ回路は、図３８に示すように、制御回路２１が、異なる信号レベルの複数の第１方向制御信号ＡＧ，＊ＡＧおよび第２方向制御信号ＢＧ，＊ＢＧを生成する制御部６１と、この制御部６１の出力をそれぞれ遅延させる遅延部６２とを備えており、遅延部６２は、制御信号＊ＡＧを遅延させて遅延制御信号＊ＡＧ’を出力する第１遅延素子６３と、制御信号ＡＧを遅延させて遅延制御信号ＡＧ’を出力する第２遅延素子６４と、制御信号＊ＢＧ遅延させて遅延制御信号＊ＢＧ’を出力する第３の遅延素子６５と、制御信号ＢＧを遅延させて遅延制御信号ＢＧ’を出力する第４遅延素子６６とを備えている。
【０１３３】
図３８において、第１入力バッファ回路２３を構成する否定積回路の一方側入力へは制御部６１の第１否定和回路からの第１方向制御信号ＡＧが一方電位で供給されて論理演算を行ない、前記第１出力バッファ回路２５を構成する第１論理素子（否定積回路）５５の一方側入力へは前記一方電位の第１方向制御信号ＡＧの遅延制御信号ＡＧ’が遅延部６２の遅延素子６４より供給されると共に、第１出力バッファ回路２８を構成する第２論理素子（否定和回路）５６の一方側入力へは一方電位の第１方向制御信号ＡＧとは逆電位の信号＊ＡＧの遅延制御信号＊ＡＧ’が遅延部６２の遅延素子６３より供給されて、第１および第２論理素子の他方側入力へは第１内部回路２４の出力がそれぞれ供給されて、それぞれの論理演算を行なうことにより制御回路２１へ入力される信号＊ＯＥの切換え時の変化が出力端子Ｂ１へ現れることを防止する第１ノイズ防止手段を備えている。
【０１３４】
また、図３８において、第２入力バッファ回路２６を構成する否定積回路の一方側入力へは制御部６１の第２否定和回路からの第２方向制御信号ＢＧが一方電位で供給されて論理演算を行ない、前記第２出力バッファ回路２８を構成する第１論理素子（否定積回路）５９の一方側入力へは、前記一方電位の第２方向制御信号ＢＧの遅延制御信号ＢＧ’が遅延部６２の遅延素子６６より供給されると共に、第１出力バッファ回路２８を構成する第２論理素子（否定和回路）５６の一方側入力へは一方電位の第２方向制御信号ＢＧとは逆電位の信号＊ＢＧの遅延制御信号＊ＢＧ’が遅延部６２の遅延素子６５より供給されて、第１および第２論理素子の他方側入力へは第２内部回路２７の出力がそれぞれ供給されて、それぞれの論理演算を行なうことにより制御回路２１へ入力される信号＊ＯＥの切換え時の変化が出力端子Ａ１へ現れることを防止する第１ノイズ防止手段を備えている。
【０１３５】
このように、制御回路２１に遅延部６２を設けて第１および第２出力バッファ回路２５、２８への遅延制御信号＊ＡＧ’，ＡＧ’，＊ＢＧ’，ＢＧ’を第１および第２入力バッファ回路２３、２６へ供給される制御信号ＡＧ，ＢＧよりも所定のタイミングだけ遅延させると共に、制御信号ＡＧ，ＢＧと同じタイミングの信号＊ＡＧ，＊ＢＧを遅延制御信号ＡＧ’，ＢＧ’と同じタイミング遅延させた遅延制御信号＊ＡＧ’，＊ＢＧ’を第１および第２出力バッファ回路２５、２８へそれぞれ供給することにより、出力端子Ｂ１またはＡ１に現れるノイズを除去することができる。なお、遅延部６２を構成する具体的な回路素子は、偶数段のインバータ回路、抵抗および容量などで構成することが可能である。
【０１３６】
図３９は、遅延部６２の遅延素子をインバータにより構成した第２５実施形態に係るバスバッファ回路を示している。図３９において、遅延素子６３，６４，６５，６６はそれぞれ偶数段のインバータを直列に接続して構成されている。この構成により制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧよりも所定のタイミングだけそれぞれ遅延された遅延制御信号ＡＧ’，＊ＡＧ’，ＢＧ’，＊ＢＧ’がそれぞれ生成されて出力され、それぞれ第１および第２出力バッファ回路２５，２８の否定積回路５５，５９と否定和回路５６，６０のそれぞれ一方側の入力端子に供給されている。
【０１３７】
図４０は、遅延部６２としての遅延素子を抵抗素子と容量素子とにより構成した第２６実施形態に係るバスバッファ回路を示している。図４０において、遅延素子６３，６４，６５，６６はそれぞれ抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４と容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４との組み合わせにより構成されている。すなわち、遅延素子６３は抵抗素子Ｒ１とこれに並列接続された容量素子Ｃ１とより構成され、遅延素子６４は抵抗素子Ｒ２とこれに並列接続された容量素子Ｃ２とより構成され、遅延素子６５は抵抗素子Ｒ３とこれに並列接続された容量素子Ｃ３とより構成され、遅延素子６６は抵抗素子Ｒ４とこれに並列接続された容量素子Ｃ４とより構成されている。この構成により制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧよりも所定のタイミングだけそれぞれ遅延された遅延制御信号ＡＧ’，＊ＡＧ’，ＢＧ’，＊ＢＧ’がそれぞれの遅延素子６３ないし６６により生成され、それぞれ第１および第２出力バッファ回路２５，２８の否定積回路５５，５９と否定和回路５６，６０のそれぞれ一方側の入力端子に供給されている。
【０１３８】
以上のように、第１３ないし第２６実施形態に係るバスバッファ回路によれば制御回路の入力信号＊ＯＥが“Ｈ”レベルから“Ｌ”レベルに切り換えられたときの出力に現れるノイズを除去することができる。
【０１３９】
【発明の効果】
以上詳細に説明したように、本発明に係るバスバッファ回路によれば、入力バッファ回路の入力を固定して無駄な電力を削減して消費電力の一層の低減を実現することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図２】本発明が適用されるアプリケーションの全体構成を示すブロック図である。
【図３】本発明の第１実施形態に係る論理回路を含むバスバッファ回路の構成を示すブロック図である。
【図４】本発明の第１実施形態に係るバスバッファ回路の動作状態を示す表である。
【図５】本発明の第２実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図６】本発明の第３実施形態に係る論理回路を含むバスバッファ回路にインバータよりなる緩衝回路を有する構成を示す論理回路図である。
【図７】本発明の第３実施形態に係る論理回路を含むバスバッファ回路に抵抗よりなる緩衝回路を有する構成を示す論理回路図である。
【図８】本発明の第４実施形態に係る論理回路を含むバスバッファ回路の構成を示すブロック図である。
【図９】第４実施形態に係るバスバッファ回路の動作状態を示す表である。
【図１０】本発明の第４実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図１１】本発明の第５実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図１２】本発明の第６実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図１３】本発明の第７実施形態に係る論理回路を含むバスバッファ回路の構成を示すブロック図である。
【図１４】第７実施形態に係るバスバッファ回路の動作状態を示す表である。
【図１５】本発明の第７実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図１６】本発明の第７実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図１７】本発明の第８実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図１８】本発明の第９実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図１９】本発明の第１０実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図２０】本発明の第１１実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図２１】本発明の第１２実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図２２】制御回路切換時の出力端子へのノイズの出現を説明するための図１６に相当する論理回路図である。
【図２３】同じくノイズ出現の状態を各部の出力毎に示す特性図である。
【図２４】本発明の第１３実施形態に係る論理回路を含むバスバッファ回路の構成を示すブロック図である。
【図２５】本発明の第１４実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図２６】図２５における各部の信号出力の論理レベルの真理値を示す表６である。
【図２７】図２５における各部の信号の状態を示す信号波形の特性図である。
【図２８】本発明の第１５実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図２９】本発明の第１６実施形態に係る論理回路を含むバスバッファ回路の構成を示すブロック図である。
【図３０】本発明の第１７実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図３１】図３０における各部の信号の状態を示す信号波形の特性図である。
【図３２】本発明の第１８実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図３３】本発明の第１９実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図３４】本発明の第２０実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図３５】本発明の第２１実施形態に係る論理回路を含むバスバッファ回路の構成を示すブロック図である。
【図３６】本発明の第２２実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図３７】本発明の第２３実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図３８】本発明の第２４実施形態に係る論理回路を含むバスバッファ回路の構成を示すブロック図である。
【図３９】本発明の第２５実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図４０】本発明の第２６実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図４１】従来のバスバッファ回路の構成を示す論理回路図である。
【図４２】従来のバスバッファ回路の動作を示す表１である。
【図４３】バスホールド回路を備える従来のバスバッファ回路の動作を示す表２である。
【符号の説明】
２０ バスバッファ回路
２１ 制御回路
２３ 第１入力バッファ回路
２４ 第１（Ａ／Ｂ）内部回路
２５ 第１出力回路
２６ 第２入力バッファ回路
２７ 第２（Ｂ／Ａ）内部回路
２８ 第２出力回路
２９ 第１方向
３０ 第２方向
５１ 第１方向信号処理部
５２ 第２方向信号処理部
【発明の属する技術分野】
本発明は論理回路を用いたバスバッファ回路に係り、特に内部回路を挟んで少なくとも入力段および出力段の複数段のバッファ回路が含まれるバスバッファ回路に関するものである。
【０００２】
【従来の技術】
近年の情報処理技術の飛躍的な進歩に応じて、複数のデータバスの間に介挿されて、それぞれのバスを介して伝送されるデータ信号を中継する種々のバスバッファ回路が提案されている。このバスバッファ回路の一方側バスと他方側のバスとにより伝送されるデータは、同じ伝送速度であっても異なる伝送速度であっても良く、また、一方側バスと他方側バスとの間での片方向のデータ伝送であっても双方向のデータ伝送であっても何れでも良い。
【０００３】
例えば、ＰＤＡ（Personal Digital Assistant）等のアプリケーションでは、論理回路システムのＣＰＵ（Central Processing Unit）と周辺デバイスのデータのやり取りを行なうバス(信号)ラインが多数存在しており、周辺デバイスはバスに吊り下げられるように接続されている。周辺デバイスは、高速でアクセスされるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory―同期型ダイナミックランダムアクセスメモリ―）等の素子群（以下、高速アクセス素子群とする）と、外部周辺素子を接続するためのコネクタや不揮発性記憶素子等の低速でアクセスされる素子群(以下、低速アクセス素子群とする)とがある。
【０００４】
これら全ての周辺デバイスをＣＰＵにより駆動すると、高速アクセス素子群と共に低速アクセス素子群もアクセスされてしまい、デバイスの入力容量等により消費電力が大きくなってしまう。これを防止するため、これらの周辺デバイスとＣＰＵとを接続する外部バスとして、通常は、高速アクセス用の高速バスと、低速アクセス用の低速バスとを設け、高速バスと低速バスとを連結するためにバスバッファ回路を設けている。
【０００５】
このように、高速バスと低速バスの間の信号の伝達を繋ぐためにバスバッファ回路を介挿することにより、例えば、ＰＤＡ等のアプリケーション全体の低消費電力化を図ることは、携帯用機器ではよく行なわれる節電対策である。これにより、高速アクセスされるＳＤＲＡＭがアクセスされる場合には、バスバッファ回路により低速アクセス素子群を非動作とすることが可能となり、低消費電力化が可能となる。
【０００６】
図４１は、市販されている一般的なバスバッファ素子を用いることができる従来のバスバッファ回路１０の内部構成を示すブロック回路図である。図４１においてこのバスバッファ回路１０は、ＣＰＵからの入出力指令信号＊ＯＥおよび方向指示信号ＤＩＲを入力して異なる論理レベルの複数の制御信号を生成する制御回路１１と、高速アクセスバスを介してＣＰＵとの間でデータの送受を行なう端子Ａ１〜Ａｎと、低速アクセスバスを介して低速アクセス素子群との間でデータの送受を行なうための端子Ｂ１〜Ｂｎと、端子Ａ１〜Ａｎと端子Ｂ１〜Ｂｎとの対応するそれぞれの端子間に設けられて所定の内部回路により論理演算を行う複数の動作部１２と、を備えている。
【０００７】
なお、この明細書において、符号「＊」は論理レベルが反転された信号を意味している。例えば、入出力指令信号である信号＊ＯＥは、信号ＯＥの論理レベルが反転された信号をいう。なお、略記符号ＯＥは出力活性化（Output Enable）の頭文字である。また、端子Ａｎおよび端子Ｂｎにおける「ｎ」は正の整数である。個々の動作部１２の構成は、全て同一なので、図４１においては、端子Ａ１と端子Ｂ１間の動作部１２についてのみ詳細構成を説明する。
【０００８】
個々の動作部１２は、端子Ａ１からの信号を入力するインバータＩＮＶ１よりなる第１入力バッファ回路１３と、端子Ａ１から端子Ｂ１方向（必要に応じて第１方向と定義する）への信号の処理を行なう例えばインバータＩＮＶ２よりなるＡ／Ｂ内部回路１４と、このＡ／Ｂ内部回路１４からの信号を端子Ｂ１へ出力する否定積回路ＮＡＮＤ１および否定和回路ＮＯＲ１とＰチャンネルトランジスタＰ１およびＮチャンネルトランジスタＮ１を含む第１出力バッファ１５と、を含む第１方向信号処理部を備えている。
【０００９】
動作部１２はさらに、端子Ｂ１からの信号入力を受け入れるインバータＩＮＶ３よりなる第２入力バッファ回路１６と、端子Ｂ１から端子Ａ１方向（必要に応じて第２方向と定義する）への信号の処理を行なうインバータＩＮＶ４よりなるＢ／Ａ内部回路１７と、このＢ／Ａ内部回路１７からの信号を端子Ａ１へ出力する否定積回路ＮＡＮＤ２および否定和回路ＮＯＲ２とＰチャンネルトランジスタＰ２およびＮチャンネルトランジスタＮ２を含む第２出力バッファ１８と、を第２方向信号処理部として備えている。
【００１０】
端子Ａ１〜Ａｎおよび端子Ｂ１〜Ｂｎは共に入出力端子であり、端子＊ＯＥは入出力端子に信号を出力するかハイインピーダンス状態にするか切り替える入出力指令信号＊ＯＥを入力する端子であり、端子ＤＩＲは入力／出力の方向を切り替える方向指示信号ＤＩＲを入力する端子である。図４１に示すバスバッファ回路１０の動作について説明する。
【００１１】
図４１において、制御回路１１は、＊ＯＥ端子およびＤＩＲ端子からそれぞれ入力される入出力指令信号＊ＯＥおよび方向指示信号ＤＩＲに基づいて、信号＊ＡＧ，信号ＡＧ，信号＊ＢＧ，信号ＢＧを生成する。端子Ａ１が入力で、端子Ｂ１が出力（＊ＯＥ＝Ｌ、ＤＩＲ＝Ｈ）の状態を考えると、端子Ａ１の信号は、第１入力バッファ回路１３のＩＮＶ１およびＡ／Ｂ内部回路１４のＩＮＶ２と、第１出力バッファ回路１５のＮＡＮＤ１およびＮＯＲ１を介してトランジスタＰ１およびＮ１に信号を伝達し、端子Ｂ１から出力される。
【００１２】
端子Ｂ１から出力されるこの信号は、端子Ｂ１との間の接続点から第２入力バッファ回路１６のＩＮＶ４およびＢ／Ａ内部回路１７のＩＮＶ３、第２出力バッファ回路１８のＮＡＮＤ２およびＮＯＲ２のそれぞれ一方側の入力にまで供給され、これらの論理回路素子をも動作させてしまう。ただし、ＢＧ＝Ｌで＊ＢＧ＝Ｈのため、トランジスタＰ２のゲート信号はＨ、Ｎ２のゲート信号はＬとなり、第２出力バッファ回路１８のトランジスタＰ２およびＮ２は非動作となるので、端子Ａ１に信号が出力されることはない。
【００１３】
しかしながら、これらの論理回路素子が動作する分だけ、不要な電流が流れてしまって無駄な電力を消費してしまうことになる。各端子Ａ１およびＢ１の状態およびそれぞれの内部回路の動作状態は、図４４の表１に示されている。表１に示すように信号方向が第１方向のときでも第２方向信号処理部が動作し、信号方向が第２方向のときでも第１方向信号処理部が動作している。また、それぞれの出力バッファ回路１８が非動作となっている場合でも、上述のように前段の否定積回路と否定和回路は論理動作を行なっている。
【００１４】
また、端子Ａ１および端子Ｂ１がハイインピーダンス状態（＊ＯＥ＝Ｈ）のときにも、信号ＤＩＲのレベルがＨおよびＬのどちらであっても、端子Ａ１および端子Ｂ１に信号が入力されると、第１入力バッファ回路１３、Ａ／Ｂ内部回路１４、第２入力バッファ回路１６、Ｂ／Ａ内部回路の全ての回路が同時に動作するため、消費電力を増加させてしまうことになる。
【００１５】
このため、図４３で破線ブロック内に破線の論理回路で示した第１および第２バスホールド回路１９ａおよび１９ｂが設けられている。第１バスホールド回路１９ａは、第１出力バッファ回路１５と端子Ｂ１との間に接続された２つのインバータよりなり、２つのインバータは逆並列に接続されている。また、第２バスホールド回路１９ｂは、第２出力バッファ回路１８と端子Ａ１との接続点に接続された２つのインバータよりなり、２つのインバータはそれぞれ逆並列に接続されている。
【００１６】
図４３の第１および第２バスホールド回路１９ａ，１９ｂを有するバスバッファ回路の動作について、図４５の表２を参照して説明する。表２には、第１および第２バスホールド回路１９ａ，１９ｂを備える構成における各端子の状態および内部回路の動作の状態が示されている。表２の各欄のうち第１および第２バスホールド回路の欄以外の欄は表１と同じである。入出力指令信号＊ＯＥがＨのときのみ動作すれば良い第１および第２バスホールド回路が入出力指令信号＊ＯＥがＬのときも動作している。第１および第２バスホールド回路１９ａおよび１９ｂがともに動作状態のとき、端子Ａ１に信号が入力されて端子Ｂ１に信号が出力されていることにより、バスをホールドする必要がないにもかかわらず、電流を消費してしまうことになる。
【００１７】
このように、ある方向からの信号の入力を行なう端子がハイインピーダンス状態となるのを防止するためにバスホールド回路を設けた場合でも、ＰＤＡ等のアプリケーションにおける低消費電力を目的としているバスバッファ回路の内部で動作する必要のない回路まで動作させてしまうので、無駄な電力を消費してしまい、消費電力の低減が効率良くできなくなってしまう問題があった。
【００１８】
【発明が解決しようとする課題】
本発明は、入力バッファ回路の入力を固定して無駄な電力を削減して一層の低消費電力を実現する論理回路を用いたバスバッファ回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の第１基本構成に係る論理回路を含むバスバッファ回路は、双方向にそれぞれデータ信号を伝送する複数のデータバス間に設けられて、少なくとも前記データ信号の入出力を指示する入出力指令信号と前記データ信号の伝送方向を指示する方向指示信号とに基づいて異なる複数の制御信号を生成する制御回路と、一方バス側から他方バス側へ伝送される第１方向信号を入力しかつ前記他方バス側から一方バス側へ逆方向に伝送される第２方向信号を出力する第１端子と、前記第１方向信号を出力しかつ前記第２方向信号を入力する第２端子と、前記第１端子と第２端子の間に第１入力バッファ回路、第１内部回路、第１出力バッファ回路を有する第１方向信号処理部と、前記第２端子と第１端子と間に第２入力バッファ回路、第２内部回路、第２出力バッファ回路を有する第２方向信号処理部とを備える論理回路を含むバスバッファ回路において、前記第１入力バッファ回路は、前記入出力指令信号および前記方向指示信号の状態に応じて前記複数の制御信号のうちの少なくとも１つの信号を用いて、前記第１内部回路および前記第１出力バッファ回路を非動作にする第１入力固定部を備え、前記第２入力バッファ回路は、前記状態に応じて前記１つの信号を用いて前記第２内部回路および前記第２出力バッファ回路を非動作にする第２入力固定部を備えることを特徴としている。
【００２０】
また、本発明の第２基本構成に係る論理回路を含むバスバッファ回路は、異なる速度で片方向にデータを伝送する複数のデータバス間に設けられて、少なくとも前記データ信号の入出力を指示する入出力指令信号に基づき異なる信号レベルの複数の制御信号を生成する制御回路と、一方バス側からの片方向信号を入力する入力端子と、前記入力端子に接続された入力バッファ回路と、該入力バッファ回路に接続された内部回路と、前記内部回路に接続された出力バッファ回路と、前記出力バッファ回路の出力信号を他方バス側に出力する出力端子と、を備える論理回路を含むバスバッファ回路において、前記入力バッファ回路は、前記制御回路により前記入出力指令信号に基づき生成された前記複数の制御信号のうちの一方の信号レベルの制御信号と前記入力端子から入力されるデータ信号とを用いて論理演算し、前記入力端子に前記データ信号が入力されたときには前記内部回路および前記出力バッファ回路を動作させて結果信号を出力端子より出力させ、前記入力端子に前記データ信号が入力されていないときには前記内部回路および前記出力バッファ回路を非動作にする入力固定部を備えることを特徴としている。
【００２１】
【発明の実施の形態】
以下、本発明に係る論理回路を用いたバスバッファ回路の実施形態について添付図面を参照しながら詳細に説明する。図１は本発明の第１実施形態に係るバスバッファ回路の構成を示す論理回路図、図２は本発明が適用されるアプリケーションの全体ブロック図、図３は本発明の第１実施形態に係るバスバッファ回路のブロック図、図４は第１実施形態に係るバスバッファ回路の動作状態を示す表である。
【００２２】
本発明に係る論理回路を含むバスバッファ回路は、例えば、図２に示されるようなＰＤＡ（Personal Digital Assistant）等のアプリケーションに適用されている。図２において、アプリケーション（ＰＤＡ）１は、制御信号を出力してメモリや周辺機器との間でデータを送受するＣＰＵ（Central Processing Unit）２を備え、メモリや周辺機器との間でデータを送受するバス(信号)ラインが多数設けられ、周辺機器はバスに吊り下げられるように接続されている。周辺機器は高速でアクセスされるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory―同期型ダイナミックランダムアクセスメモリ―）を含む高速アクセス素子群３と、低速でアクセスされる不揮発性記憶素子４および外部周辺素子を接続するためのコネクタ５を含む低速アクセス素子群６とがある。
【００２３】
上述したように、これら全ての周辺デバイスをＣＰＵ１により駆動すると高速アクセス素子群３と一緒に低速アクセス素子群６もアクセスされてしまい、デバイスの入力容量等により消費電力が大きくなってしまうため、これらの周辺デバイスとＣＰＵ１とを接続する外部バス７として、通常は、高速アクセス用Ａバス８と、低速アクセス用Ｂバス９とを設け、Ａバス８とＢバス９との間に外部バス間分離用のバッファ素子としてのアイソレーションバッファ等を用いたバスバッファ回路２０が設けられている。
【００２４】
このように、高速アクセスの必要なＳＤＲＡＭ等の高速アクセス素子群３と低速にアクセスされる低速アクセス素子群６とのそれぞれの外部バス７としての高速アクセス用Ａバス８と低速アクセス用Ｂバス９の間に分離用のアイソレーションバッファとしてのバスバッファ回路２０を介挿することにより、ＰＤＡ等のアプリケーション１の低消費電力化を図ることができる。これにより、高速アクセスされるＳＤＲＡＭ等の高速アクセス素子群３がアクセスされる場合には、アイソレーションバッファとしてのバスバッファ回路２０により低速アクセス素子群６を非動作とすることが可能となり、低消費電力化が可能となる。
【００２５】
図２において、バスバッファ回路２０は、ＣＰＵ２からの入出力指令信号＊ＯＥおよび方向指示信号ＤＩＲを含むＣＰＵ制御信号７を入力して異なる論理レベルの複数の制御信号を生成する制御回路２１と、高速アクセスバス８を介してＣＰＵ２との間でデータを送受するための端子Ａ１〜Ａｎと、低速アクセスバスを介して低速アクセス素子群との間でデータを送受するための端子Ｂ１〜Ｂｎと、端子Ａ１〜Ａｎと端子Ｂ１〜Ｂｎとの対応するそれぞれの端子間に設けられて所定の内部回路により論理演算を行なう複数の動作部２２と、を備えている。
【００２６】
バスバッファ回路２０の詳細な構成は、図２および図３に示すように、異なる速度で双方向にデータ信号を伝送する複数のデータバス８および９間に設けられて、少なくとも前記データ信号の入出力を指示する入出力指令信号＊ＯＥと前記データ信号の伝送方向を指示する方向指示信号ＤＩＲとに基づいて異なる複数の制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧを生成する制御回路２１と、前記制御回路２１から供給された各種の制御信号により双方向で信号処理を行なう動作部を備えている。
【００２７】
動作部２２は、高速アクセス素子群３側から入力したデータを処理して低速アクセス素子群６側へ出力する第１方向信号処理部５１と、低速アクセス素子群６側から入力したデータを処理して高速アクセス素子群３側へ出力する第２方向信号処理部５２とを備えている。第１方向信号処理部５１は、一方バス８側から他方バス９側へ伝送される第１方向２９の信号を入力しかつ前記他方バス９側から一方バス８側へ逆方向に伝送される第２方向３０の信号を出力する第１端子Ａ１〜Ａｎと、前記第１方向信号を出力しかつ前記第２方向信号を入力する第２端子Ｂ１〜Ｂｎと、前記第１端子Ａ１〜Ａｎと第２端子Ｂ１〜Ｂｎのそれぞれ対応する端子間に設けられて前記第１端子Ａ１に接続された第１入力バッファ回路２３と、該前記第１入力バッファ回路２３に接続された第１内部回路２４と、前記第１内部回路２４に接続された第１出力バッファ回路２５と、を備えている。
【００２８】
また、第２方向信号処理部５２は、前記第２端子Ｂ１〜Ｂｎと第１端子Ａ１〜Ａｎと対応する端子間に設けられて前記第２端子Ｂ１に接続された第２入力バッファ回路２６と、前記第２入力バッファ回路２６に接続された第２内部回路２７と、前記第２内部回路２７に接続された第２出力バッファ回路２８と、を備えている。このように、論理回路を含む双方向のバスバッファ回路２０においては、前記第１入力バッファ回路２３、第１内部回路２４、第１出力バッファ回路２５により第１方向信号処理部５１が構成され、前記第２入力バッファ回路２６、第２内部回路２７、第２出力バッファ回路２８により第２方向信号処理部５２が構成されている。
【００２９】
前記第１入力バッファ回路２３は、前記入出力指令信号＊ＯＥおよび前記方向指示信号ＤＩＲの状態に応じて前記複数の制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧのうちの少なくとも１つの信号ＡＧを用いて、前記第１内部回路２４および前記第１出力バッファ回路２５を非動作にする第１入力固定部を備えると共に、前記第２入力バッファ回路２６は、前記入出力指令信号＊ＯＥおよび前記方向指示信号ＤＩＲの状態に応じて前記複数の制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧのうちの少なくとも１つの信号を用いて、前記第２内部回路２７および前記第２出力バッファ回路２８を非動作にする第２入力固定部を備えている。
【００３０】
次に、第１実施形態に係るバスバッファ回路２０のさらに詳細な構成について図１の論理回路図を用いて説明する。図１において、制御回路２１は、＊ＯＥ端子を介して入力された＊ＯＥ信号とＤＩＲ端子を介して入力されたＤＩＲ信号とを入力して４つの制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧを生成して出力するために、インバータ回路により信号レベルを反転させたＤＩＲと信号＊ＯＥとの否定和を演算して信号ＡＧを出力するＮＯＲ回路と、この信号ＡＧの信号レベルを反転させて信号＊ＡＧを出力するインバータ回路と、信号＊ＯＥと信号ＤＩＲとの否定和を演算して信号ＢＧを出力するＮＯＲ回路と、信号ＢＧの信号レベルを反転させて信号＊ＢＧを出力するインバータ回路と、を備えている。
【００３１】
動作部２２の各回路構成要素の詳細について、まず第１方向信号処理部５１から説明する。第１入力バッファ回路２３は、Ａ端子Ａ１より入力された信号と制御回路２１より供給された第１制御信号ＡＧとの否定積を演算して端子Ａ１からの入力を固定する第１否定積回路ＮＡＮＤ３を備えている。この第１否定積回路ＮＡＮＤ３は、第１入力固定部として機能している。第１（Ａ／Ｂ）内部回路２４は、所定の論理演算をする論理素子であればどのような構成でもよいが、図１に示された第１実施形態においてはインバータ回路ＩＮＶ２により構成されている。インバータ回路ＩＮＶ２は、第１否定積回路ＮＡＮＤ３から信号が出力されているときにその信号のレベルを反転して出力している。
【００３２】
第１出力バッファ回路２５は、Ａ／Ｂ内部回路２４のＩＮＶ２の出力した信号を一方の入力とし前記制御回路２１からの制御信号ＡＧを他方の入力として否定積を演算する第２否定積回路ＮＡＮＤ１と、ＮＡＮＤ１の出力をゲートに受け入れるＰチャンネルトランジスタＰ１と、前記Ａ／Ｂ内部回路２４のＩＮＶ２の出力した信号を一方の入力とし前記制御回路２１からの第２制御信号＊ＡＧを他方の入力として否定和を演算する第１否定和回路ＮＯＲ１と、第１否定和回路ＮＯＲ１の出力をゲートに受け入れるＮチャンネルトランジスタＮ１と、を備えている。
【００３３】
次に、第２方向信号処理部５２の論理回路構成について説明する。第２入力バッファ回路２６は、第２端子Ｂ１より入力された信号と制御回路２１より供給された第３の制御信号ＢＧとの否定積を演算して第２端子Ｂ１からの入力を固定する第３否定積回路ＮＡＮＤ４を備えている。この第２否定積回路ＮＡＮＤ４は、第２入力固定部として機能している。第２（Ｂ／Ａ）内部回路２７は、所定の論理演算をする論理素子であればどのような構成でもよいが、図１に示された第１実施形態においてはインバータ回路ＩＮＶ４により構成されている。インバータ回路ＩＮＶ４は、第３否定積回路ＮＡＮＤ４から信号が出力されているときにその信号のレベルを反転して出力している。
【００３４】
第２出力バッファ回路２８は、Ｂ／Ａ内部回路２７のＩＮＶ４の出力した信号を一方の入力とし前記制御回路２１からの第３の制御信号ＢＧを他方の入力として否定積を演算する第４否定積回路ＮＡＮＤ２と、ＮＡＮＤ２の出力をゲートに受け入れるＰチャンネルトランジスタＰ２と、前記Ｂ／Ａ内部回路２７のＩＮＶ４の出力した信号を一方の入力とし前記制御回路２１からの第４の制御信号＊ＢＧを他方の入力として否定和を演算する第２否定和回路ＮＯＲ２と、第２否定和回路ＮＯＲ２の出力をゲートに受け入れるＮチャンネルトランジスタＮ２と、を備えている。
【００３５】
以上のような構成の論理回路を有する第１実施形態に係るバスバッファ回路の動作について説明する。第１端子Ａ側が入力端子として機能し、第２端子Ｂ側が出力端子として機能する場合、すなわち、＊ＯＥ＝ＬでＤＩＲ＝Ｈの状態を考えると、まず、入出力指令信号＊ＯＥおよび方向指示信号ＤＩＲに基づいて、制御回路２１が第１ないし第４の制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧを生成し、動作部２２の各回路の構成素子に対してこれらの制御信号を供給するが、このときの各制御信号の信号レベルは、ＡＧ＝Ｈ，＊ＡＧ＝Ｌ，ＢＧ＝Ｌ，＊ＢＧ＝Ｈとなる。
【００３６】
このとき、第１入力バッファ回路２３のＮＡＮＤ３は、端子Ａ１に信号入力がＨでありＡＧもＨなので、端子Ａ１の信号は、ＮＡＮＤ３、ＩＮＶ２、ＮＡＮＤ１およびＮＯＲ１を介して、トランジスタＰ１およびＮ１に信号を伝達し、端子Ｂ１に出力される。端子Ｂ１から出力される信号は、第２方向信号処理回路５２の第２入力バッファ回路２６にも供給されるが、ＢＧ＝ＬのためＮＡＮＤ４の入力で遮られるので、Ｂ／Ａ（第２）内部回路２７へ供給されることはなく、Ｂ／Ａ内部回路２７は非動作である。具体的には、ＮＡＮＤ４の出力をＬ固定とし、ＩＮＶ４、ＮＡＮＤ２およびＮＯＲ２の回路出力をＬレベルで固定することが可能となり、Ｂ／Ａ内部回路２７（ＩＮＶ４、ＮＡＮＤ２／ＮＯＲ２）で発生する電流を抑えることになるので、低消費電力が可能となる。
【００３７】
第２端子Ｂ１に信号が入力され、第１端子Ａ１から信号が出力される場合、入出力指令信号＊ＯＥがＬで方向指示信号ＤＩＲがＬであり、制御回路２１が生成する第１ないし第４の制御信号のレベルは、ＡＧ＝Ｌ，＊ＡＧ＝Ｈ，ＢＧ＝Ｈ，＊ＢＧ＝Ｌとなる。したがって、上述した第１方向２９の場合とは逆の動作となり、第２入力バッファ回路２６のＮＡＮＤ４からＢ／Ａ内部回路２７のＩＮＶ４が動作して出力バッファ回路２８のＮＡＮＤ２およびＮＯＲ２が動作してトランジスタＰ１およびＮ１に信号を伝達し、端子Ｂ１から信号が出力される。この信号は第１入力バッファ回路２３のＮＡＮＤ３の一方の入力にも伝達されるが、ＮＡＮＤ３の他方の入力である信号ＡＧはＬであるので、ＮＡＮＤ３の出力はＬ固定される。したがって、第１内部回路２４および第１出力バッファ回路２５へは信号が供給されず非動作となる。
【００３８】
また、端子Ａ１と端子Ｂ１がともにハイインピーダンス状態（＊ＯＥ＝Ｈ）の状態では、第１制御信号ＡＧも第３の制御信号ＢＧもＬとなり、ＮＡＮＤ３およびＮＡＮＤ４がともに非動作とされるので、第１方向２９および第２方向３０ともに入力バッファ回路２３および２６が動作するだけで、内部回路２４および２７と、出力バッファ回路２５および２８は非動作となり、入出力指令信号＊ＯＥがＬのときと同様の効果が得られる。
【００３９】
以上のように、Ａ端子に入力された信号は、第１入力バッファ回路２３からＡ／Ｂ内部回路２４に供給され、所定の論理演算がなされた後に第１出力バッファ回路２５を介してＢ端子に出力される。本第１実施形態においては、第２出力バッファ回路２６の第３の制御信号ＢＧを利用して、第２入力バッファ回路２６を非動作にし、第１方向２９で第２端子Ｂ側に出力される信号を内部に伝達しないようにし、余分な電流の発生を抑え、低消費電力を達成するものである。
【００４０】
各回路の動作状態をまとめると図４に示す表３のようになる。この表３からも明らかなように、第１方向２９の信号入力がある場合には、第１方向信号処理部５１を構成する第１入力バッファ回路、Ａ／Ｂ内部回路、第１出力バッファ回路のみが動作し、第２方向信号処理部５２を構成する第２入力バッファ回路、Ｂ／Ａ内部回路、第２出力バッファ回路は非動作である。その反対に、第２方向３０の信号入力がある場合には、第２方向信号処理部５２を構成する第２入力バッファ回路２６、Ｂ／Ａ内部回路２７、第２出力バッファ回路２８のみが動作して、第１方向信号処理部５１を構成する第１入力バッファ回路２３、Ａ／Ｂ内部回路２４、第１出力バッファ回路２５は非動作である。
【００４１】
なお、図４において＊ＯＥがＨのときには、第１および第２入力バッファ回路の入力側の論理回路は動作しているにも拘わらず、図においては非動作となっている。これは、第１および第２入力バッファ回路で入力固定部を構成する初段の論理回路で充放電電流が流れないため、出力側から見るとこれらの入力バッファ回路が非動作になっているものと考えられるからである。図４におけるその他の欄についても、その回路の一部の論理回路が動作していても、出力にその回路が動作している信号が現れていないときには、その回路のその状態を非動作と記載するものとする。
【００４２】
また、Ａ端子とＢ端子が共に、ハイインピーダンス状態になっている場合（＊ＯＥ＝Ｈ）には、第１入力バッファ回路２３と第２入力バッファ回路２６のみ動作するが、出力はＬ固定されているので、第１方向信号処理回路５１および第２方向信号処理回路５２は共に非動作となっている。したがって、両端子の入出力がハイインピーダンスのときにバス固定のための特別な構成を必要としないので、消費電力の低減ばかりでなく回路構成の簡略化をも図ることができる。
【００４３】
以上のように、この第１実施形態に係るバスバッファ回路によれば、所望の方向の信号が入力しているときに、その方向の入力バッファ回路、内部回路、出力バッファ回路のみを動作させて、反対方向の内部回路、出力バッファ回路を非動作とすることができ、また両入出力端子がハイインピーダンス状態のときにも同様に入力バッファ回路のみ動作させて内部回路および出力バッファ回路は非動作とすることができるので、低消費電力化と構成の簡略化とを図ることができる。
【００４４】
なお、上述した第１実施形態に係るバスバッファ回路は、第１および第２入力バッファ回路２３，２６として、ＮＡＮＤ３，ＮＡＮＤ４を用いるものとして説明したが、本発明はこれに限定されず、入力バッファ回路は否定積回路以外の論理回路により構成されていても良い。例えば、図５に示すように、クロックドインバータ回路とインバータ回路とを組み合わせた回路であっても制御回路より供給される制御信号により入力を固定できる構成であれば適用可能である。
【００４５】
図５に示す第２実施形態に係るバスバッファ回路の論理回路図である。図５において、第１入力バッファ回路２３は、第１制御信号ＡＧをクロックとして用いて端子Ａ１より入力された信号を反転させる第１クロックドインバータ回路ＣＩＮＶ１と、このＣＩＮＶ１の出力を反転するインバータ回路ＩＮＶ５と、第２制御信号＊ＡＧをクロックとして用いてＩＮＶ５の出力を反転して出力する第２クロックドインバータ回路ＣＩＮＶ２とを備え、ＩＮＶ５とＣＩＮＶ２とは逆並列に接続されて端子Ａ１からの信号線に対して並列接続されている。
【００４６】
また、第２入力バッファ回路２６は、第３の制御信号ＢＧをクロックとして用いて端子Ｂ１より入力された信号を反転させる第３クロックドインバータ回路ＣＩＮＶ３と、このＣＩＮＶ３の出力を反転するインバータ回路ＩＮＶ６と、第４の制御信号＊ＢＧをクロックとして用いてＩＮＶ６の出力を反転して出力する第４クロックドインバータ回路ＣＩＮＶ４とを備え、ＩＮＶ６とＣＩＮＶ４とは逆並列に接続されて端子Ｂ１からの信号線に対して並列接続されている。
【００４７】
上記構成を有する第２実施形態に係るバスバッファ回路の動作を説明すると、Ａ端子が入力端子として機能し、Ｂ端子が出力端子として機能する場合、すなわち、＊ＯＥ＝ＬでＤＩＲ＝Ｈの状態を考えると、制御回路２１は、信号レベルがＡＧ＝Ｈ，＊ＡＧ＝Ｌ，ＢＧ＝Ｌ，＊ＢＧ＝Ｈとなるように、第１ないし第４の制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧを生成し、動作部２２の各回路の構成素子に対してこれらの制御信号を供給する。
【００４８】
具体的には、第１入力バッファ回路２３の第１クロックドインバータ回路ＣＩＮＶ１でクロックとして用いられる第１制御信号ＡＧはＨなので、端子Ａ１からの信号が反転され、第２クロックドインバータ回路ＣＩＮＶ２でクロックとして用いられる第２制御信号＊ＡＧはＬなので機能せず、端子Ａ１から入力された信号は第１方向信号処理部５１内を伝達されて端子Ｂ１より出力される。このとき第２入力回路の第３クロックドインバータ回路ＣＩＮＶ３のクロックとして用いられる第３の制御信号ＢＧはＬなので動作せず第２方向信号処理部５２は非動作とすることができる。
【００４９】
Ｂ端子が入力でＡ端子が出力の場合には、入出力指令信号＊ＯＥがＬで方向指示信号ＤＩＲもＬなので、制御回路２１が生成する第１ないし第４の制御信号のレベルは、ＡＧ＝Ｌ，＊ＡＧ＝Ｈ，ＢＧ＝Ｈ，＊ＢＧ＝Ｌとなる。したがって、第３クロックドインバータＣＩＮＶ３が第３の制御信号ＢＧをクロックとして用いて入力された信号を端子Ａ１方向に伝達し、第２方向信号処理部５２が動作する反面、端子Ａ１に出力された信号は第１入力バッファ回路の第１クロックドインバータ回路ＣＩＮＶ１でクロックとして用いられる第１制御信号ＡＧがＬのために、第１方向信号処理部５１は非動作となる。
【００５０】
端子Ａ１および端子Ｂ１が共にハイインピーダンス状態の場合（＊ＯＥ＝Ｈ）には、第１制御信号ＡＧも第３の制御信号ＢＧもＬとなり、それぞれの制御信号をクロックとして用いる第１および第３クロックドインバータ回路ＣＩＮＶ１およびＣＩＮＶ３が端子Ａ１および端子Ｂ１に入力された信号を伝達しないので第１方向信号処理部５１および第２方向信号処理部５２が共に非動作となる。ただし、第１および第２入力バッファ回路においては、それぞれ初段のクロックドインバータ回路の論理演算だけは行なわれるが、それぞれの回路に出力は現れないので、これらの回路も図４の表３で説明したように非動作である。
【００５１】
このように入力バッファ回路の論理回路の構成をクロックドインバータ回路とインバータ回路との組み合わせにより実現したバスバッファ回路でも第１実施形態と同様に低消費電力と回路構成の簡略化を達成でき、また、入力バッファ回路を電流貫通状態と入力固定状態とに切り換えるための制御信号を特別に形成する必要がなく、従来用いられていた制御信号を援用することで目的を達することができる。
【００５２】
第１実施形態のバスバッファ回路においては、第１入力バッファ回路２３は第１制御信号ＡＧのみ用いており、第２入力バッファ回路２６は第３の制御信号ＢＧのみ用いていたが、この第２実施形態に係るバスバッファ回路では第１入力バッファ回路が第１および第２制御信号ＡＧ，＊ＡＧを用い、第２入力バッファ回路は第３および第４の制御信号ＢＧ，＊ＢＧを用いている点で異なるが、両実施形態とも内部で従前より用いていた制御信号をそのまま利用している。
【００５３】
なお、第１および第２実施形態に係るバスバッファ回路においては、いずれも端子Ａ１または端子Ｂ１より入力される信号は直接それぞれの入力バッファ回路に供給されるものとして説明したが、本発明はこれに限定されず、それぞれの入力バッファ回路の前段にそれぞれ何らかの緩衝用の回路素子を設けるようにしても良い。
【００５４】
図６は端子と入力バッファ回路との間に第１および第２緩衝回路としてそれぞれインバータ回路を設けた第３実施形態に係るバスバッファ回路の論理回路図である。図６に示すように、端子Ａ１と第１入力バッファ回路２３との間にはインバータ回路ＩＮＶ７が設けられ、端子Ｂ１と第２入力バッファ回路２６との間にはインバータ回路ＩＮＶ８が設けられているので、第１実施形態のバスバッファ回路と同一の回路動作を行なうためには、第１入力バッファ回路２３の入力固定部としてのＮＡＮＤ３の入力の一方には第２制御信号＊ＡＧが供給され、第２入力バッファ回路２６の入力固定部としてのＮＡＮＤ４の入力の一方には第４の制御信号＊ＢＧが供給されるように構成されている。その他の構成は第１実施形態のバスバッファ回路と同様である。
【００５５】
なお、上述した第３実施形態に係るバスバッファ回路においては、第１および第２緩衝回路３１および３２としてインバータ回路ＩＮＶ７，ＩＮＶ８を用いる構成を備えていたが、緩衝回路はこれに限定されず例えば単なる抵抗成分であっても良い。図７は緩衝回路３１および３２を抵抗Ｒ１，Ｒ２により構成した具体例を示している。図７において、緩衝回路３１，３２は抵抗Ｒ１，Ｒ２より構成されている点以外の構成は図と同じであるので他の構成については重複説明を省略する。要は、ＡバスまたはＢバスからの入力信号が、入力バッファ回路に直接供給されないような構成であれば良い。なお、緩衝手段を抵抗成分とした場合でも、緩衝回路は端子Ａ側または端子Ｂ側の何れか一方であってもよく、例えば高速バス側からの信号に対して抵抗Ｒ１よりなる緩衝回路３１のみを設けるようにしても良い。
【００５６】
なお、上述した第１ないし第３実施形態に係るバスバッファ回路によれば、制御回路で生成された制御信号の少なくとも１つを用いて入力バッファ回路により演算することにより用いるべき信号の伝達方向のみの内部回路と出力バッファ回路とを動作させ、逆方向の内部回路と出力バッファ回路を非動作とすることができたが、両入出力端子がハイインピーダンス状態となった場合にも両方向の内部回路および出力バッファ回路を非動作にするだけでなく、以前の状態を保持するためにバスホールド回路をさらに設けるようにしても良い。
【００５７】
図４１を用いて説明した従来のバスバッファ回路にも出力側の端子の直前にインバータ回路を逆並列に接続したバスホールド回路をそれぞれ設ける構成について説明したが、本発明の第４実施形態に係るバスバッファ回路は、このような構成とは異なり、制御回路からの制御信号がバスホールド回路の動作を制御するような構成となっている。詳細な構成について説明する。
【００５８】
図８ないし図１０は、本発明の第４実施形態に係るバスバッファ回路の構成を示すブロック図、各部動作の対応説明表、論理回路図をそれぞれ示している。図８において、第１実施形態のブロック構成を示した図３と異なる点は、第１出力バッファ回路２５と第２端子Ｂ１との接続点に両端子Ａ１およびＢ１がハイインピーダンス状態のときに以前の状態を保持する第１バスホールド回路３３が設けられ、また、第２出力バッファ回路２８と第１端子Ａ１との接続点に両端子Ａ１およびＢ１がハイインピーダンス状態のときに以前の状態を保持する第２バスホールド回路３４が設けられている点である。
【００５９】
さらに、従来の回路と異なり、第１および第２バスホールド回路３３および３４には制御回路２１からの制御信号が供給され、端子がハイインピーダンス状態になって以前の状態を保持する必要性が生じたときのみ動作させることができるように構成されている。例えば、端子Ａ１側が入力で端子Ｂ１側が出力である場合、すなわち信号＊ＯＥのレベルがＬで信号ＤＩＲのレベルがＨのときの動作を考えると、図３で説明した第１実施形態のバスバッファ回路と同様に、端子Ａ１の信号は、第１入力バッファ回路２３からＡ／Ｂ内部回路２４および第１出力バッファ回路２５を介して端子Ｂ１から出力される。
【００６０】
このとき、端子Ｂ１から出力される信号が第２入力バッファ回路２５の初段まで入力されるが第３の制御信号ＢＧによりこれよりも信号伝達の下流側の論理回路は非動作の状態となる。これと同時に、両端子がハイインピーダンス状態ではないため第１および第２バスホールド回路３３，３４を動作させる必要はないので、制御回路２１から出力される制御信号の少なくとも１つを用いてこれらのバスホールド回路３３，３４を非動作の状態とする。
【００６１】
制御回路２１に供給される入出力指令信号＊ＯＥがＬで方向指示信号ＤＩＲもＬのときには、端子Ｂ１より入力された信号が第２方向３０に伝達されるが、この場合も第２方向信号処理部５２が動作し第１方向信号処理部５１は第１入力バッファ回路２３の初段のみ動作してＡ／Ｂ内部回路２４および第１出力バッファ回路２５は動作しない。また、第１および第２バスホールド回路３３，３４を含むバスホールド手段も端子がハイインピーダンス状態ではないので制御回路２１からの制御信号と、動作している信号処理部の出力端子に現れる信号と、の論理演算により非動作となる。
【００６２】
このようにバスホールド手段を有する第４実施形態に係るバスバッファ回路においては、図９の表４に示すように、動作させる必要のない方向の信号処理部の内部回路と出力バッファ回路とを非動作にしておくばかりでなく、動作させる必要がない場合には制御回路からの制御信号によりバスホールド手段も非動作にすることができる。
【００６３】
図１０は、第４実施形態に係るバスバッファ回路の具体的な構成例を示す論理回路図である。図１０において、制御回路２１は、図１に示した第１実施形態に係るバスバッファ回路の制御回路の論理回路構成に加えて、入出力指令信号＊ＯＥを２度反転させて、＊ＯＥと信号レベルの同じである第５制御信号ＧＢを生成する２つのインバータ回路を備えている。
【００６４】
第１出力バッファ回路２５と一方側の入出力端子Ｂ１との接続点には、第１バスホールド回路３３が並列接続されている。この第１バスホールド回路３３は、端子Ｂ１に出力される信号を一方側の入力とし、制御回路２１からの前記第５制御信号ＧＢを他方側の入力として否定積を演算出力する否定積回路ＮＡＮＤ５と、前記第５制御信号ＧＢをクロックとして用いて否定積回路ＮＡＮＤ５の出力を反転して出力するクロックドインバータＣＩＮＶ５とを備えている。
【００６５】
また、第２出力バッファ回路２８と他方側の入出力端子Ａ１との接続点には第２バスホールド回路３４が並列接続されている。この第２バスホールド回路３４は、第１端子Ａ１に出力される信号を一方側の入力とし、制御回路２１からの前記第５制御信号ＧＢを他方側の入力として否定積を演算出力する否定積回路ＮＡＮＤ６と、前記第５の制御信号ＧＢをクロックとして用いて否定積回路ＮＡＮＤ６の出力を反転して出力するクロックドインバータＣＩＮＶ６とを備えている。なお、クロックドインバータに入力されている信号はＨの場合、クロックドインバータが動作状態になることを示している。
【００６６】
図１０に示す具体的な論理回路において、端子Ａ１が入力、端子Ｂ１が出力（＊ＯＥ＝Ｌ、ＤＩＲ＝Ｈ）の状態を考えると、ＡＧ＝Ｈとなり、端子Ａ１の信号は、ＮＡＮＤ３、ＩＮＶ２、ＮＡＮＤ１およびＮＯＲ１を介して、トランジスタＰ１およびＮ１に信号を伝達し、端子Ｂ１に出力される。端子Ｂ１に出力された信号は、ＢＧ＝ＬのためＮＡＮＤ４の入力で遮られ、Ｂ／Ａ内部回路２７および第２出力バッファ回路２８を非動作とする。具体的には、ＮＡＮＤ４の出力をＬ固定として、ＩＮＶ３、ＮＡＮＤ２およびＮＯＲ２の出力を固定することが可能となり、Ｂ／Ａ内部回路（ＩＮＶ３、ＮＡＮＤ２／ＮＯＲ２）で発生する電流を抑えることにより、低消費電力が可能となる。
【００６７】
さらに、信号ＧＢにより、ＮＡＮＤ５，ＣＩＮＶ５，ＮＡＮＤ６，ＣＩＮＶ６の全てを非動作として貫通電流を減らして、更なる低消費電力を可能とする。なお、端子Ａ１が入力、端子Ｂ１が出力の場合のみを説明したが、端子Ｂ１が入力、端子Ａ１が出力の場合も同様の効果を得ることができる。また、端子Ａ１およびＢ１がともにハイインピーダンス状態（＊ＯＥ＝Ｈ）の状態では、ＡＧ＝ＢＧ＝Ｌとなり、ＮＡＮＤ３およびＮＡＮＤ４がともに非動作になり、低消費電力化を図ることができると共に、ＧＢ＝Ｈとなるので端子Ａ１および端子Ｂ１を以前の状態のままでホールドすることが可能となる。
【００６８】
図８ないし図１０に示された第４実施形態に係るバスバッファ回路によれば、バスホールド手段は端子Ｂ１側に設けられた第１バスホールド回路３３と、端子Ａ１側に設けられた第２バスホールド回路３４とを２つ設けるものとして説明したが、本発明はこれに限定されず、図１１および図１２に示す第５実施形態に係るバスホールド回路のように、何れか一方の端子側に１つのバスホールド回路を設けるようにしても良い。
【００６９】
図１１は、例えば、端子Ｂ１側に第１バスホールド回路３３のみを設けるようにして、以前の状態を保持できるようにしたものであり、また、図１２は例えば端子Ａ１側にバスホールド回路３４のみを設けるようにして、以前の状態を保持できるようにしたものである。Ａバスのデータ伝送速度とＢバスのデータ伝送速度が違っている場合には、２つの端子がハイインピーダンス状態になりやすい方向のデータ信号の伝送を保持するように、何れかの方向に特化してバスホールド手段を設けるようにしても良い。このバスホールド回路３３の論理回路構成は、図１０の回路と同じなので重複説明を省略する。
【００７０】
図８ないし図１０に示した第４実施形態および図１１および図１２に示した第５実施形態に係るバスバッファ回路においては、第１および第２入力バッファ回路２３および２６を否定積回路ＮＡＮＤ３およびＮＡＮＤ４で構成し、バスホールド回路３３（３４）を否定積回路ＮＡＮＤ５（ＮＡＮＤ６）とクロックドインバータＣＩＮＶ５（ＣＩＮＶ６）で構成するものとして説明したが、これらの論理回路は、図１３に示す第６実施形態に係るバスバッファ回路のようにクロックドインバータとインバータとの組み合わせにより構成するようにしても良い。
【００７１】
図１３は本発明の第６実施形態に係るバスバッファ回路の論理回路の構成を示している。図１３に示すバスバッファ回路における第１および第２入力バッファ回路２３および２６の論理構成は、図５に示した第２実施形態に係るバスバッファ回路における第１および第２入力バッファ回路２３および２６の論理回路構成と同一の構成であるので、重複説明を省略する。
【００７２】
第１バスホールド回路３３は、端子Ｂ１より出力される信号を入力して反転して出力するインバータ回路ＩＮＶ７と、制御回路２１により生成された第５の制御信号ＧＢをクロックとしてインバータ回路ＩＮＶ７の出力を反転するクロックドインバータ回路ＣＩＮＶ５とを備えている。また、第２バスホールド回路３４は、端子Ａ１より出力される信号を入力して反転して出力するインバータ回路ＩＮＶ８と、制御回路２１により生成された第５の制御信号ＧＢをクロックとしてインバータ回路ＩＮＶ８の出力を反転するクロックドインバータ回路ＣＩＮＶ６とを備えている。
【００７３】
このような第６実施形態に係るバスバッファ回路の構成であっても、入力バッファ回路２３および２６は制御回路２１から供給された制御信号により、第１方向または第２方向の信号が供給されたときのみその方向の信号処理部の内部回路と出力バッファ回路とを動作させると共に第２方向または第１方向のそれぞれ逆方向の信号が入力されているときには他方向の出力信号により第２または第１方向信号処理部５２または５１を非動作とすることができる。
【００７４】
また、両端子がハイインピーダンス状態となったときには、第５の制御信号ＧＢと端子より供給されるハイインピーダンス状態の信号とにより第１および第２バスホールド回路３３および３４が動作してハイインピーダンスとなる以前の状態に端子の状態を保持することができる。このように、バスホールド回路の具体的な構成は図１０に示された第４実施形態に係るバスバッファ回路の構成に限定されることはない。
【００７５】
上述した第１ないし第６実施形態に係る論理回路を含むバスバッファ回路は何れも双方向に信号入力がある場合の構成について説明したが、本発明はこれに限定されず一方側の入力端子から他方側の入力端子へと片方向にのみ信号が供給される構成であっても、信号入力がない場合には制御回路からの信号に基づいて入力バッファ回路で入力端子側からの信号入力を固定して入力バッファ回路、内部回路、出力バッファ回路を非動作とすることができる。また、片方向信号処理のみを行なう場合にも入出力端子がハイインピーダンス状態のときのバスホールド手段を設けるように構成することも可能である。以下、詳述する。
【００７６】
図１４ないし図１６は第７実施形態に係る論理回路を含むバスバッファ回路を示すブロック図、各部の動作表５、論理回路図である。図１４に示すように、バスバッファ回路３５は、入出力指令信号＊ＯＥを入力して制御信号を生成する制御回路３６と、制御回路３６からの制御信号により動作を制御される動作部３７とを備えている。動作部３７は、複数の入力端子Ａ１〜Ａｎと複数の出力端子Ｂ１〜Ｂｎのそれぞれ対応する端子間に複数設けられている。動作部３７は、入力端子Ａ１より入力された信号を受け入れる入力バッファ回路３８と、回路の設置目的に応じて所定の論理演算を行なう内部回路３９と、内部回路の出力を論理演算して出力する出力バッファ回路４０と、を備えている。
【００７７】
この片方向の信号処理のみ行なう第７実施形態に係るバスバッファ回路３５には、片方向の信号しか供給されないためＤＩＲ端子は不要であり、入出力信号用端子＊ＯＥのみが設けられ、信号＊ＯＥのみの制御となる。信号＊ＯＥがＬの場合には端子Ａ１より入力された信号が端子Ｂ１に出力される通常の動作である。信号＊ＯＥがＨの場合には出力バッファ回路４０が非動作となり、端子Ｂ１はハイインピーダンス状態となる。
【００７８】
このとき、第７実施形態のバスバッファ回路３５においては制御回路３６から供給された制御信号と入力バッファ回路３８に端子Ａ１からの信号が入力していないこととにより、入力バッファ回路３８の論理演算動作により出力が現れず、入力バッファ回路３８、内部回路３９、出力バッファ回路４０は非動作となる。このときの各部の動作状態が図１５の表５に示されている。信号＊ＯＥがＨのときに入力バッファ回路３８が非動作と記載されているのは、論理演算動作をしても信号出力は伝達されていないことを意味している。
【００７９】
図１６には第７実施形態に係るバスバッファ回路の論理回路構成が示されている。図１６において、制御回路３６は、２段のインバータ回路より構成され、信号＊ＯＥを入力した初段のインバータ回路は＊ＯＥを反転させた第１制御信号Ｇを出力し、２段目のインバータは第１制御信号Ｇを反転させて第２制御信号＊Ｇを出力している。信号入力バッファ回路３８は、第１制御信号Ｇと端子Ａ１からの信号との否定積をとる否定積回路ＮＡＮＤ３により構成され、内部回路３９はＮＡＮＤ３の出力を反転して出力するインバータ回路ＩＮＶ２により構成されている。出力バッファ回路４０はインバータ回路ＩＮＶ２の出力と第１制御信号Ｇとの否定積をとるＮＡＮＤ１と、ＮＡＮＤ１の出力をゲートに受けるＰチャンネルトランジスタＰ１と、ＩＮＶ２の出力と第２制御信号＊Ｇとの否定和をとるＮＯＲ１と、ＮＯＲ１の出力をゲートに受け入れるＮチャンネルトランジスタＮ１と、を備えている。
【００８０】
詳細な論理回路動作については、図１を用いて説明した第１実施形態における第１方向２９の信号処理部の動作と同一であるので重複説明を省略する。このように片方向の信号処理のみを行なうバスバッファ回路であっても本発明を適用することができる。
【００８１】
なお、第７実施形態の片方向のバスバッファ回路においては、入力バッファ回路３８としてＮＡＮＤ３を用いていたが、本発明はこれにも限定されず、図５に示した第２実施形態と同様に、入力バッファ回路３８をクロックドインバータ回路とインバータ回路との組み合わせにより構成するようにしても良い。
【００８２】
片方向バスバッファ回路を第７実施形態とは異なる論理回路構成により実現したものが、図１７に示す第８実施形態に係るバスバッファ回路である。具体的な構成および動作については、図５の双方向動作を片方向の信号処理動作とする点で異なるだけなので、重複説明を省略する。
【００８３】
上述した第７および第８実施形態に係る片方向のバスバッファ回路は、入出力端子がハイインピーダンス状態となったとき、すなわち信号＊ＯＥがＨのときに入力バッファ回路３８，内部回路３９，出力バッファ回路４０が非動作となるが端子Ａ１およびＢ１はハイインピーダンスとなったままであるため回路構成上は好ましくない。このため、双方向の信号処理部で試みた手法と同様に、端子の何れか一方または両方にバスホールド手段を施す対策を講じても良い。
【００８４】
図１８ないし図２１に示す第９ないし第１２実施形態に係る片方向でバスホールド手段を備えるバスバッファ回路の構成を示す論理回路図である。これらの実施形態の機能ブロック図が図１４であり、バスホールド手段は、図１４のブロック図に一点鎖線のブロック４１および４２として示されており、入力端子Ａ１と入力バッファ回路３８との間に並列接続された第１バスホールド回路４１と、出力バッファ回路４０と出力端子Ｂ１との間に並列接続された第２バスホールド回路４２と、を備えている。
【００８５】
図１８に示す第９実施形態に係るバスバッファ回路は、入力側のみに第１バスホールド回路４１が設けられると共に、その論理回路構成が入力端子Ａ１からの信号と制御信号＊Ｇとの否定積をとるＮＡＮＤ５と、前記制御信号＊Ｇをクロックとして用いてＮＡＮＤ５の出力を反転させて出力するクロックドインバータ回路ＣＩＮＶ５とを備えている。
【００８６】
図１９に示す第１０実施形態に係るバスバッファ回路は、出力側のみに第２バスホールド回路４２が設けられると共に、第２バスホールド回路４２は、出力端子Ｂ１からの信号と制御信号＊Ｇとの否定積をとるＮＡＮＤ６と、前記制御信号＊Ｇをクロックとして用いてＮＡＮＤ６の出力を反転させて出力するクロックドインバータ回路ＣＩＮＶ６とを備えている。
【００８７】
図２０に示す第１１実施形態に係るバスバッファ回路は、入力側に第１バスホールド回路４１が設けられ、出力側に第２バスホールド回路４２が設けられている。第１バスホールド回路４１は、入力端子Ａ１からの信号と制御信号＊Ｇとの否定積をとるＮＡＮＤ５と、前記制御信号＊Ｇをクロックとして用いてＮＡＮＤ５の出力を反転させて出力するクロックドインバータ回路ＣＩＮＶ５とを備えている。第２バスホールド回路４２は、出力端子Ｂ１からの信号と制御信号＊Ｇとの否定積をとるＮＡＮＤ６と、前記制御信号＊Ｇをクロックとして用いてＮＡＮＤ６の出力を反転させて出力するクロックドインバータ回路ＣＩＮＶ６と、を備えている。
【００８８】
図２１に示す第１２実施形態に係るバスバッファ回路は、図２０と同様に、入力側に第１バスホールド回路４１，出力側に第２バスホールド回路４２が設けられると共に、入力バッファ回路３８の回路構成が図１７に示した第８実施形態に係る論理回路により構成されていると共に各バスホールド回路４１および４２の論理回路構成も図１３に示した第６実施形態のような構成となっている。
【００８９】
具体的には、入力バッファ回路３８は、制御信号Ｇをクロックとして用いて入力信号を反転させて出力するクロックドインバータ回路ＣＩＮＶ１と、その出力を反転させて出力するインバータ回路ＩＮＶ５と、ＩＮＶ５と逆並列に接続され制御信号＊Ｇをクロックとして用いてＩＮＶ５の出力を反転させて出力するクロックドインバータ回路ＣＩＮＶ２とを備えている。
【００９０】
この第１２実施形態のバスバッファ回路における第１バスホールド回路４１は入力端子Ａ１からの入力線に並列に接続されたインバータ回路ＩＮＶ１１と、このＩＮＶ１１に逆並列に接続されて制御信号＊Ｇをクロックとして用いてＩＮＶ１１の出力を反転させて出力するクロックドインバータ回路ＣＩＮＶ５とを備えている。また、第２バスバッファ回路４２は、出力端子Ｂ１への出力線に並列に接続されたインバータ回路ＩＮＶ１２と、このＩＮＶ１２に逆並列に接続されて制御信号＊Ｇをクロックとして用いてＩＮＶ１２の出力を反転させて出力するクロックドインバータ回路ＣＩＮＶ６とを備えている。
【００９１】
以上のような構成をそれぞれ有する第９ないし第１２実施形態に係るバスバッファ回路によれば、制御回路３６で生成された制御信号を用いて、入出力制御信号＊ＯＥがＨのときに入力バッファ回路３８以降を非動作となるように制御すると共に、第１および第２バスバッファ回路４１および４２の少なくとも１つを含むバスバッファ手段が、信号＊ＯＥがＬにより入力バッファ回路３８、内部回路３９，出力バッファ回路が動作しているときには非動作であるが、＊ＯＥがＨでこれらの回路３８，３９，４０が非動作のときには動作するようにして、信号処理を行なっているときのみそれぞれの回路を動作させ、必要のないときには非動作とすることができ、更なる消費電力の節減に寄与している。
【００９２】
上述した図１６ないし図２１に係る第８ないし第１２実施形態に係る片方向のバスバッファ回路によれば、入力バッファ回路３８が、Ａ端子入力および制御信号Ｇを入力とする論理素子により構成されているため、Ａ端子からの入力信号に変化があった場合でも入力バッファ回路３８を構成する論理素子の出力および内部回路２９の出力はそれぞれ“Ｌ”レベルおよび“Ｈ”レベルを維持するため、貫通電流がなく低消費電力を実現することができた。
【００９３】
しかしながら、上述した図１６ないし図２１に係る第８ないし第１２実施形態に係るバスバッファ回路においては、非動作状態と動作状態とを切り換えるときに信号＊ＯＥが“Ｈ”レベルから“Ｌ”レベルに切り換えられた場合に、一時的に期待しない出力ノイズがＢバス側に現れてしまうことがある。このような片方向の信号伝搬における出力端子Ｂ側に現れる切換時のノイズの発生原理ついて、図２２および図２３を用いて説明し、その後この出力端子に現れるノイズに関して対策を講じた第１３ないし第１９実施形態について図２４ないし図３３を用いて説明し、さらにこの現象は第１ないし第７実施形態で説明した双方向のバスバッファ回路においても出現する現象であるので、双方向信号処理用のバスバッファ回路にノイズ対策を施した第２０ないし第２６実施形態について図３４ないし図４０を用いて説明する。
【００９４】
まず、図２２および図２３を参照しながら、図２２に示す低消費型バスバッファ回路における特定の条件、具体的には制御回路３６に供給される信号＊ＯＥ切換時の動作の下で生じる問題につき、図１６に相当する図２２の各回路の出力と図２３の波形図を用いて説明する。＊ＯＥ端子の入力が“Ｈ”レベル（すなわち出力ＨＺ状態）において、Ａ１端子入力が“Ｈ”レベルであり、かつ、Ｂ１端子に接続されるシステムバスの電位が“Ｈ”レベルである場合を考える。
【００９５】
この状態では、制御回路から“Ｌ”レベルの制御信号Ｇが出力される。したがって、（ａ）点＝“Ｈ”、（ｂ）点＝“Ｌ”レベルとなっている。また、出力バッファ回路４０を構成するＮＡＮＤ１，ＮＯＲ１に対して制御回路３６が制御信号Ｇおよび＊Ｇを出力するため、（ｃ）点および（ｄ）点がそれぞれ“Ｈ”レベルと“Ｌ”レベルになるため、出力バッファ回路４０におけるトランジスタＰ１およびＮ１はオフになる。
【００９６】
次に、＊ＯＥ端子からの入力が“Ｈ”レベルから“Ｌ”レベルへと切り替わると、Ｂ１端子の出力ＨＺ状態は解除され、Ａ１端子入力と同電位の信号をＢ１端子へ出力しようとする。しかし、＊ＯＥ端子への入力の切り換えにより、制御回路３６が出力する制御信号Ｇおよび＊Ｇが、入力バッファ回路３８のＮＡＮＤ３の論理の固定を解除して、入力バッファ回路３８の出力である（ａ）点と、内部回路３９の出力である（ｂ）点の電位変化を出力バッファ回路４０へ伝搬することよりも、制御回路３６から出力される制御信号Ｇ，＊Ｇが、出力バッファ回路４０のトランジスタＰ１，Ｎ１へ入力する（ｃ）点および（ｄ）点での信号の論理を出力許可状態へと変化させることの方が早いことになる。
【００９７】
つまり、（ｂ）点の信号が“Ｌ”レベルのまま、信号Ｇおよび＊Ｇが“Ｈ”レベルおよび“Ｌ”レベルへとそれぞれ変化するために、（ｃ）点＝“Ｈ”，（ｄ）点＝“Ｈ”となり、出力バッファ回路４０中のトランジスタＮ１がオンして、Ｂ１出力端子の電位を“Ｌ”レベルへと引き下げる。その後、Ａ１端子入力による電位がＮＡＮＤ３の出力（ａ）点＝“Ｌ”、内部回路３９のインバータＩＮＶ２の出力（ｂ）点＝“Ｈ”と伝搬することにより、それぞれ（ｃ）点＝（ｄ）点＝“Ｌ”となり、出力バッファ回路４０のトランジスタＰ１がオンすることによりＢ１端子の出力を再び“Ｈ”レベルへ戻すことになる。
【００９８】
図２３に示すように、端子＊ＯＥへの入力切り替え前に端子Ｂ１に接続されたバスの状態は“Ｈ”レベルであったことを考えると、端子＊ＯＥの入力切り替え後に、一時的に“Ｌ”レベルを出力し、その後、本来の“Ｈ”レベルをさらに出力することは、バスＢに対してノイズを出力してしまうことになる。以下の実施形態においては、低消費電力型バスバッファ回路における非動作切り替え時のノイズを除去する手段の構成が提案されている。
【００９９】
まず、図２４を用いて第１３実施形態に係るバスバッファ回路の構成について説明する。図２４のブロック図において、バスバッファ回路３５は複数の動作部３７を有しており、それぞれの動作部３７は、入力バッファ回路３８と、内部回路３９と、出力バッファ回路４０とを備えている。入力バッファ回路３８には、制御回路３６により信号＊ＯＥから生成されて出力された２つの制御信号Ｇおよび＊Ｇが供給され、これらの制御信号Ｇ，＊Ｇは２つに分岐された第１回路ブランチ４３と第２回路ブランチ４４のそれぞれ初段のトランジスタを同時に固定している。また、出力バッファ回路４０は、第１回路ブランチ４３の出力信号に所定の処理を行なって出力する内部回路３９の第１出力（ｂａ）と制御信号Ｇとにより論理演算するＨ出力回路４５と、第２回路ブランチ４４の出力信号に所定の処理を行なって出力する内部回路３９の第２出力（ｂｂ）と制御信号＊Ｇとにより論理演算するＬ出力回路４６と、を備えている。
【０１００】
このように、制御回路３６へ入力される信号＊ＯＥがＢ１端子の出力をハイインピーダンス状態（以下、ＨＺ状態と表記する。）にするときに、入力バッファ回路３８の初段のトランジスタを同時に固定する。その際、内部回路３９が出力する信号は、「Ｈ出力回路４５への出力＝制御回路が出力するＨ出力回路のオフ信号と同電位」であり、「Ｌ出力回路４６への出力＝制御回路が出力するＬ出力回路のオフ信号と同電位」とする。このような信号の出力を得るための具体的な回路は、第１４実施形態および第１５実施形態のように２つの回路構成が提案可能である。以下、それぞれを詳説する。
【０１０１】
図２５には、より具体的な例としての第１４実施形態に係るバスバッファ回路が示されている。図２５に示すように、第１４実施形態においては、入力バッファ回路３８が否定積回路ＮＡＮＤ３より構成された第１回路ブランチ４３と、否定和回路ＮＯＲ３より構成された第２回路ブランチ４４とを備えている。ＮＡＮＤ３の一方の入力は端子Ａ１を介して供給され、他方の入力は制御回路３６からの制御信号Ｇが供給されている。また、ＮＯＲ３の一方の入力は端子Ａ１から分岐して供給され、他方の入力は制御回路３６からの制御信号＊Ｇが供給されている。
【０１０２】
内部回路３９は、入力バッファ回路３８の第１回路ブランチ４３の出力を反転して信号（ｂａ）を出力するインバータＩＮＶ２と、第２回路ブランチ４４の出力を反転して信号（ｂｂ）を出力するインバータＩＮＶ１３とを備えている。出力バッファ回路４０のＨ出力回路４５は、信号（ｂａ）を一方の入力と制御信号Ｇを他方の入力として否定積の演算を行ない信号（ｃ）を出力する第２否定積回路ＮＡＮＤ１と、ＰチャネルトランジスタＰ１とを備えている。また、Ｌ出力回路４６は、信号（ｂｂ）を一方の入力と制御信号＊Ｇを他方の入力として否定和の演算を行ない信号（ｃ）を出力する第２否定和回路ＮＯＲ１と、ＮチャネルトランジスタＮ１とを備えている。
【０１０３】
すなわち、第１４実施形態（請求項２２に記載のものに対応）に係る論理回路を含むバスバッファ回路においては、入力固定部は、入力端子Ａ１からの信号入力と制御回路３６からの一方信号レベルの制御信号Ｇとに基づいて前記入力バッファ回路３８、内部回路３９、出力バッファ回路４０を動作させて論理演算結果を出力させると共に入力端子Ａ１に信号入力がないときには内部回路３９、出力バッファ回路４０を非動作にして入力を固定する第１否定積回路ＮＡＮＤ３と、入力端子Ａ１からの信号入力および制御回路３６からの他方信号レベルの制御信号＊Ｇに基づいて入力バッファ回路３８、内部回路３９、出力バッファ回路４０を動作させて論理演算結果を出力させると共に入力端子Ａ１に信号入力がないときには内部回路３９、出力バッファ回路４０を非動作にして入力を固定する第１否定和回路ＮＯＲ３と、を備えており、出力バッファ回路４０は、前記一方レベルの制御信号Ｇを一方の入力とし内部回路３９を介して供給された前記第１否定積回路ＮＡＮＤ３の出力を他方入力として論理演算を行なうＨ出力回路４５と、前記他方レベルの制御信号＊Ｇを一方の入力とし内部回路３９を介して供給された第１否定和回路ＮＯＲ３の出力を他方入力として論理演算を行なうＬ出力回路４６と、を含み、これらの構成により前記制御回路へ入力される信号の切換え時の変化が出力端子へ現れることを防止するノイズ防止手段を備えることを特徴とする。
【０１０４】
以上の構成を有する第１４実施形態に係るバスバッファ回路は、図２６に示す表６からも分かるように、片方向で信号処理を行なう従前の実施形態と基本的には同一の論理動作を行なっている。第１２実施形態までのバスバッファ回路で問題となっている、「＊ＯＥ＝“Ｈ”→“Ｌ”」の切換えの際の動作について、図２７を参照しながら説明する。「＊ＯＥ＝“Ｈ”」による出力ＨＺ状態では、制御回路の出力信号は、「Ｇ＝“Ｌ”」「＊Ｇ＝“Ｈ”」となっている。この状態では、Ａ１端子の入力に拘わらず、「（ｂａ）点＝“Ｌ”」「（ｂｂ）点＝“Ｈ”」であり、ＮＡＮＤ１，ＮＯＲ１へ入力されたＧ，＊Ｇ信号と同電位で待機する。
【０１０５】
次に、＊ＯＥ端子入力が“Ｈ”→“Ｌ”へ変化した場合、従前の実施形態の回路と同様に、（ｂａ）点・（ｂｂ）点よりも速く、ＮＡＮＤ１，ＮＯＲ１へ入力された制御信号Ｇ，＊Ｇが、それぞれＨ出力回路４５およびＬ出力回路４６を切り換えようとする。しかしながら、Ｈ出力回路４５へ入力された（ｂａ）信号および、Ｌ出力回路４６へ入力された（ｂｂ）信号は、それぞれＨ出力回路４５とＬ出力回路４６とをオフにする信号で待機するため、（ｃ）点および（ｄ）点は、信号Ｇ，＊Ｇの変化の影響を受けず、出力をＨＺ状態に保持しつづける。
【０１０６】
同時に、入力バッファ回路３８へ入力された、制御信号Ｇ，＊Ｇの変化に基づいて、Ｂ１端子へ出力すべき電位が遅れて、（ｂａ）点と（ｂｂ）点へ伝搬され、最終的に（ｃ）点と（ｄ）点を経て、Ｂ１端子へ所望の電位を出力することができる。つまり、＊ＯＥ端子への信号のレベルの切り換えから、Ｂ１端子への出力電位の確定まで、論理的にＨＺ状態を保つため、いかなる条件下においても、ノイズとなる出力を出すことがなくなる。
【０１０７】
次に、第１４実施形態に係るバスバッファ回路の変形としての第１５実施形態に係るバスバッファ回路について、図２８を参照しながら説明する。図２８は、図２５において、入力バッファ回路３８の第１回路ブランチ４３を構成するＮＡＮＤ３と、第２回路ブランチ４４を構成するＮＯＲ３により存在する、回路入力しきい値２つを１つにしたバスバッファ回路である。第１回路ブランチ４３が制御信号Ｇにより制御されるクロックドインバータＣＩＮＶ７とＰチャネルトランジスタＰ３とで構成され、第２回路ブランチ４４が制御信号＊Ｇにより制御されるクロックドインバータＣＩＮＶ８とＮチャネルトランジスタＮ３とで構成されている点が第１４実施形態の回路構成と異なっているが、その他の構成は第１４実施形態と同一である。また、図２６および図２７により説明した回路の動作も同じである。
【０１０８】
すなわち、第１５実施形態（請求項２３に記載のものに対応）に係る論理回路を含むバスバッファ回路においては、入力固定部は、入力端子Ａ１からの信号入力と制御回路３６からの一方信号レベルの制御信号Ｇとに基づいて入力バッファ回路３８、内部回路３９、出力バッファ回路４０を動作させて論理演算結果を出力させると共に、入力端子Ａ１に信号入力がないときには内部回路３８、出力バッファ回路４０を非動作にして入力を固定する第１クロックドインバータ回路ＣＩＮＶ７と、入力端子Ａ１からの信号入力と制御回路３６からの他方信号レベルの制御信号＊Ｇとに基づいて入力バッファ回路３８、内部回路３９、出力バッファ回路４０を動作させて論理演算結果を出力させると共に、入力端子Ａ１に信号入力がないときには内部回路３９、出力バッファ回路４０を非動作にして入力を固定する第２クロックドインバータ回路ＣＩＮＶ８と、を備えると共に、出力バッファ回路４０は、一方レベルの制御信号Ｇを一方の入力とし内部回路３９を介して供給された第１クロックドインバータ回路ＣＩＮＶ７の出力を他方入力として論理演算を行なうＨ出力回路４５と、他方レベルの制御信号＊Ｇを一方の入力とし内部回路３９を介して供給された第２クロックドインバータ回路ＣＩＮＶ８の出力を他方入力として論理演算を行なうＬ出力回路４６と、により制御回路３６へ入力される信号＊ＯＥの切換え時の変化が出力端子Ｂ１へ現れることを防止するノイズ防止手段を備えることを特徴としている。
【０１０９】
上述した第１３ないし第１５実施形態に係るバスバッファ回路は、入力バッファ回路３８に供給される制御信号が出力バッファ回路４０に供給される制御信号と同じタイミングのものであるために、入力バッファ回路３８と内部回路３９とをそれぞれ２つの回路ブランチで構成したが、制御回路に供給される信号＊ＯＥの信号レベルの切換時に出力Ｂ１に現れるノイズを防止するためには入力バッファ回路３８に供給される制御信号と出力バッファ回路４０に供給される制御信号のタイミングを異ならせる構成によっても対応可能である。
【０１１０】
図２９に示された第１６実施形態に係るバスバッファ回路は、入力バッファ回路３８と内部回路３９の構成は、従前の実施形態と同様にしておいて、出力バッファ回路４０へ供給される制御信号のタイミングを遅延させるようにして出力に現れるノイズの発生を防止するようにしている。図２９のブロック図を用いて、基本的な構成について説明する。図２９において、制御回路３６は、第１３ないし第１５実施形態に係るバスバッファ回路に設けられた制御回路と同様のタイミングの制御信号Ｇ，＊Ｇを生成する制御部４７と、この制御部４７により生成された制御信号Ｇ，＊Ｇをそれぞれ所定のタイミングだけ遅延させた遅延制御信号Ｇ’，＊Ｇ’とを生成する遅延部４８と、を備えている。
【０１１１】
動作部３７は、制御回路３６の制御部４７より供給される制御信号Ｇに基づいて所定の論理演算を行なう入力バッファ回路３８と、内部回路３９の構成は従前のバスバッファ回路のものと同様であるが、出力バッファ回路４０が内部回路３９の出力と制御回路３６の遅延部４８より出力される遅延制御信号Ｇ’とにより所定の論理演算を行なうＨ出力回路４５と、内部回路の出力と遅延部４８より出力される遅延制御信号＊Ｇ’とにより所定の論理演算を行なうＬ出力回路４６とを備えている。制御信号のタイミングが遅延されているだけで、出力バッファ回路４０を構成するＨ出力回路４５およびＬ出力回路４６の構成は第１３ないし第１５実施形態に係るバスバッファ回路と同様になっている。
【０１１２】
このように第１６実施形態に係るバスバッファ回路は、制御回路３６の制御部４７からの制御信号Ｇが、入力バッファ回路３８および出力バッファ回路４０へ同時に伝搬されることが、ノイズ出力の原因となっているため、入力バッファ回路３８への伝搬タイミングと、出力バッファ回路４０への伝搬タイミングに時間差をつけることで、ノイズ出力を除去することが可能となる。
【０１１３】
次に、第１６実施形態に係るバスバッファ回路についての、より詳細な構成としての第１７実施形態（請求項２４に相当）に係るバスバッファ回路を図３０を用いて説明する。図３０に示された第１７実施形態に係るバスバッファ回路において、制御回路３６は異なる信号レベルの複数の制御信号Ｇ，＊Ｇを生成する制御部４７と、この制御部４７の出力する制御信号Ｇ，＊Ｇをそれぞれ遅延させる遅延素子４９，５０よりなる遅延部４８とを備え、入力バッファ回路３８を構成する論理素子としての第１否定積回路ＮＡＮＤ３の一方側へは、制御部４７からの一方電位の制御信号Ｇが供給されて論理演算を行ない、出力バッファ回路４０を構成する第１論理素子としての第２否定積回路ＮＡＮＤ１の一方側入力へは、一方電位の制御信号Ｇの遅延信号Ｇ’が遅延部４８の遅延素子４９より供給されると共に、出力バッファ回路を構成する第２論理素子としての第１否定和回路ＮＯＲ１の一方側入力へは、一方電位とは逆電位の他方電位の制御信号＊Ｇの遅延信号＊Ｇ’が遅延部４８の遅延素子５０より供給されてそれぞれの論理演算を行なうことにより、制御回路３６へ入力される信号＊ＯＥの切換えの際の変化が出力端子Ｂ１へ現れることを防止するノイズ防止手段を備えることを特徴としている。
【０１１４】
以上の構成により、第１７実施形態に係るバスバッファ回路は、図３１に示すようなタイミングで動作することになる。すなわち、制御信号Ｇ，＊Ｇは、それぞれ遅延させられて遅延制御信号Ｇ’，＊Ｇ’となり、図３１に示されたタイミングで、それぞれ入力バッファ回路３８と出力バッファ回路４０のそれぞれの出力回路４５，４６へと供給される。このように動作することにより、制御回路３６に入力された＊ＯＥの信号レベルが“Ｈ”から“Ｌ”へ切り換えられても信号（ｃ）と（ｄ）とは変化することなく、信号＊ＯＥが“Ｈ”レベルであったときのレベルを維持するので、第２バスＢ側に期待しないレベルのノイズが一時的にでも出力されることがなくなる。
【０１１５】
このように、制御回路３６に遅延部４８を設けて出力バッファ回路４０への遅延制御信号Ｇ’を入力バッファ回路３８へ供給される制御信号Ｇよりも所定のタイミングだけ遅延させると共に、制御信号Ｇと同じタイミングの信号＊Ｇを遅延制御信号Ｇ’と同じタイミング遅延させた遅延制御信号＊Ｇ’を出力バッファ回路４０に供給することにより、出力端子Ｂ１に現れるノイズを除去することができる。なお、遅延部を構成する具体的な回路は、複数段のインバータ回路、抵抗および容量などで構成することが可能である。
【０１１６】
図３２は、遅延部４８の遅延素子をインバータにより構成した第１８実施形態に係るバスバッファ回路を示している。図３２において、遅延素子４９，５０はそれぞれ偶数段のインバータを直列に接続して構成されている。この構成により制御信号Ｇ，＊Ｇよりも所定のタイミングだけそれぞれ遅延された遅延制御信号Ｇ’，＊Ｇ’が生成され、それぞれ出力バッファ回路４０の否定積回路ＮＡＮＤ１と否定和回路ＮＯＲ１のそれぞれ一方側の入力端子に供給されている。
【０１１７】
図３３は、遅延部４８としての遅延素子を抵抗素子と容量素子とにより構成した第１９実施形態に係るバスバッファ回路を示している。図３３において、遅延素子４９は抵抗素子Ｒ３と容量素子Ｃ１とにより構成され、遅延素子５０は抵抗素子Ｒ４と容量素子Ｃ２とにより構成されている。この構成により制御信号Ｇ，＊Ｇよりも所定のタイミングだけそれぞれ遅延された遅延制御信号Ｇ’，＊Ｇ’が生成され、それぞれ出力バッファ回路４０の否定積回路ＮＡＮＤ１と否定和回路ＮＯＲ１のそれぞれ一方側の入力端子に供給されている。
【０１１８】
上述した第１３ないし第１９実施形態に係るバスバッファ回路は、片方向の信号処理のみを行なう第７ないし第１２実施形態に対応して、制御回路２６へ入力する信号＊ＯＥが“Ｈ”レベルから“Ｌ”レベルへと変化したときに出力側に現れるノイズを除去する構成について説明したが、本発明はこれに限定されず、双方向の信号処理部５１，５２を備える第１ないし第６実施形態に対応させてこのような出力ノイズ除去手段を設けるようにしても良い。双方向の信号処理を行なうバスバッファ回路に出力ノイズ除去手段を備える第２０ないし第２６実施形態について図３４ないし図４０を用いて説明する。
【０１１９】
図３４は、片方向の信号処理を行なう図２４に示した第１３実施形態のバスバッファ回路に対応する第２０実施形態に係る双方向の信号処理を行なうバスバッファ回路を示すブロック図である。図３４において、図３に示したの第１実施形態に係るバスバッファ回路と異なる構成は、第１方向信号処理部５１において、図２４に示した第１３実施形態の入力バッファ回路と同様の第１および第２回路ブランチ（図３４には図示されず）が第１方向入力バッファ回路２３に設けられている点と、第１Ｈ出力回路５５と第１Ｌ出力回路５６が第１方向出力バッファ回路２５に設けられている点と、第２方向信号処理部５２においてもこれに対応して、図２４に示した第１３実施形態の入力バッファ回路と同様の第３および第４回路ブランチ（図３４には図示されず）が第２方向入力バッファ回路２６に設けられている点と、第１Ｈ出力回路５９と第１Ｌ出力回路６０が第２方向出力バッファ回路２８に設けられている点である。
【０１２０】
上記のような構成により、第２１実施形態に係るバスバッファ回路が第１方向に動作しているときには制御回路２１への信号＊ＯＥの“Ｈ”レベルから“Ｌ”レベルへの切換えによって出力端子Ｂ１側にノイズが現れるのを防止できると共に、バスバッファ回路が第２方向に動作しているときの信号＊ＯＥの切換えにより出力端子Ａ１側にノイズが現れるのを防止することができる。それぞれの方向の信号の変化の特性は図２７に示す特性図と同様である。
【０１２１】
図３５は、図２５に示す第１４実施形態に係るバスバッファ回路が双方向の信号処理部にそれぞれ設けられている第２１実施形態（請求項８に対応）に係るバスバッファ回路を示す論理回路図である。図面が錯綜するので、該第２２実施形態に特有の構成のみを図中に書き込んでいる。第１方向信号処理部５１においては、入力バッファ回路２３は、否定積回路よりなる第１回路ブランチ５３と否定和回路よりなる第２回路ブランチ５４を備え、内部回路２４はそれぞれのブランチに対応するインバータを有している。出力バッファ回路２５は、否定積回路とＰチャネルトランジスタよりなる第１Ｈ出力回路５５と、否定和回路とＮチャネルトランジスタよりなる第１Ｌ出力回路５６を有している。
【０１２２】
第２方向信号処理部５２も第１方向信号処理部５１に対応して、第２方向入力バッファ回路２６が否定積回路よりなる第３回路ブランチ５７と否定和回路よりなる第４回路ブランチ５８を備えており、内部回路２７はそれぞれのブランチに対応する２つのインバータを有している。第２方向出力バッファ回路２８は、否定積回路とＰチャネルトランジスタよりなる第２Ｈ出力回路５９と、否定和回路とＮチャネルトランジスタよりなる第２Ｌ出力回路６０を有している。
【０１２３】
すなわち、図３５において、第１入力固定部は、第１端子Ａ１からの入力信号を一方入力とし制御回路２１からの第１方向を指示する制御信号を他方入力とし、第１端子Ａ１に信号入力があって方向指示信号ＤＩＲが第１方向を指示しているときに第１方向信号処理部５１を動作させて処理結果信号を第２端子Ｂ１から出力させると共に、第２入力バッファ回路２６が動作しているときには第１入力バッファ回路２３以外の第１方向信号処理部５１を非動作にする第１否定積回路５３と、第１端子Ａ１からの入力信号を一方入力とし制御回路２１からの第１方向を指示する制御信号を他方入力とし、第１端子Ａ１に信号入力があって方向指示信号が第１方向を指示しているときに第１方向信号処理部５１を動作させて処理結果信号を第２端子Ｂ１から出力させると共に、第２入力バッファ回路２６が動作しているときには第１入力バッファ回路２３以外の第１方向信号処理部５１を非動作にする第１否定和回路５４と、を備えると共に、第１方向信号処理部５１の出力バッファ回路２５は、一方レベルの制御信号を一方の入力とし内部回路２４を介して供給された第１否定積回路５３の出力を他方入力として論理演算を行なう第１Ｈ出力回路５５と、他方レベルの制御信号を一方の入力とし内部回路２４を介して供給された第１否定和回路５４の出力を他方入力として論理演算を行なう第１Ｌ出力回路５６と、を備え、これらにより制御回路２１へ入力される信号の切換え時の変化が出力端子Ｂ１へ現れることを防止する第１ノイズ防止手段を備えている。
【０１２４】
また、第２入力固定部は、第２端子Ｂ１からの入力信号を一方入力とし制御回路２１からの第２方向を指示する制御信号を他方入力とし、第２端子Ｂ１に信号入力があって方向指示信号が第２方向を指示しているときに第２方向信号処理部５２を動作させて処理結果信号を前記第１端子Ａ１から出力させると共に、第１入力バッファ回路２３が動作しているときには第２入力バッファ回路２６以外の第２方向信号処理部５２を非動作にする第２否定積回路５７と、第２端子Ｂ１からの入力信号を一方入力として制御回路２１からの第２方向を指示する制御信号を他方入力とし、第２端子Ｂ１に信号入力があって方向指示信号が第２方向を指示しているときに第２方向信号処理部５２を動作させて処理結果信号を第１端子Ａ１から出力させると共に、第１入力バッファ回路２３が動作しているときには第２入力バッファ回路２６以外の第２方向信号処理部５２を非動作にする第２否定和回路５８と、を備えると共に、第２方向信号処理部５２の出力バッファ回路２８は、一方レベルの制御信号を一方の入力とし第２内部回路２７を介して供給された第２否定積回路５７の出力を他方入力として論理演算を行なう第２Ｈ出力回路５９と、他方レベルの制御信号を一方の入力とし第２内部回路２７を介して供給された第２否定和回路５８の出力を他方入力として論理演算を行なう第２Ｌ出力回路６０と、を備え、これらにより制御回路２１へ入力される信号の切換え時の変化が出力端子Ａ１へ現れることを防止する第２ノイズ防止手段を備えている。
【０１２５】
図３６は、図２８に示す第１５実施形態に係るバスバッファ回路が双方向の信号処理部にそれぞれ設けられている第２２実施形態（請求項９に対応）に係るバスバッファ回路を示す論理回路図である。図面が錯綜するので、該第２２実施形態に特有の構成のみを図中に書き込んでいる。第１方向信号処理部５１においては、第１入力バッファ回路２３は、第１クロックドインバータとＰチャネルトランジスタよりなる第１回路ブランチ５３と第２クロックドインバータとＮチャネルトランジスタよりなる第２回路ブランチ５４を備えており、第１内部回路２４はそれぞれのブランチに対応するインバータを有している。第１出力バッファ回路２５は、否定積回路とＰチャネルトランジスタよりなる第１Ｈ出力回路５５と、否定和回路とＮチャネルトランジスタよりなる第１Ｌ出力回路５６を有している。
【０１２６】
第２方向信号処理部５２も第１方向信号処理部５１に対応して、第２方向入力バッファ回路２６が第３クロックドインバータとＰチャネルトランジスタよりなる第３回路ブランチ５７と第４クロックドインバータとＮチャネルトランジスタよりなる第４回路ブランチ５８を備えており、第２内部回路２７はそれぞれのブランチに対応する２つのインバータを有している。第２方向出力バッファ回路２８は、否定積回路とＰチャネルトランジスタよりなる第２Ｈ出力回路５９と、否定和回路とＮチャネルトランジスタよりなる第２Ｌ出力回路６０を有している。
【０１２７】
すなわち図３６に示すように、第２２実施形態において、第１入力固定部は、第１端子Ａ１からの入力信号を一方入力とし制御回路２１からの第１方向を指示する制御信号を他方入力とし、第１端子Ａ１に信号入力があって方向指示信号が第１方向を指示しているときに第１方向信号処理部５１を動作させて処理結果信号を第２端子Ｂ１から出力させると共に、第２入力バッファ回路２６が動作しているときには第１入力バッファ回路２３以外の第１方向信号処理部５１を非動作にする第１クロックドインバータ回路５３と、第１端子Ａ１からの入力信号を一方入力とし制御回路２１からの第１方向を指示する制御信号を他方入力とし、第１端子Ａ１に信号入力があって方向指示信号が第１方向を指示しているときに第１方向信号処理部５１を動作させて処理結果信号を第２端子Ｂ１から出力させると共に、第２入力バッファ回路２６が動作しているときには第１入力バッファ回路２３以外の第１方向信号処理部５１を非動作にする第２クロックドインバータ回路５４と、を備えると共に、第１方向信号処理部５１の第１出力バッファ回路２５は、一方レベルの制御信号を一方の入力とし第１内部回路２４を介して供給された第１クロックドインバータ回路５３の出力を他方入力として論理演算を行なう第１Ｈ出力回路５５と、他方レベルの制御信号を一方の入力とし第１内部回路２４を介して供給された第２クロックドインバータ回路５４の出力を他方入力として論理演算を行なう第１Ｌ出力回路５６と、により制御回路２１へ入力される信号の切換え時の変化が出力端子へ現れることを防止する第１ノイズ防止手段を備えている。
【０１２８】
また、第２入力固定部は、第２端子Ｂ１からの入力信号を一方入力とし制御回路２１からの第２方向を指示する制御信号を他方入力とし、第２端子Ｂ１に信号入力があって方向指示信号が第２方向を指示しているときに第２方向信号処理部５２を動作させて処理結果信号を第１端子Ａ１から出力させると共に、第１入力バッファ回路２３が動作しているときには第２入力バッファ回路２６以外の第２方向信号処理部５２を非動作にする第３クロックドインバータ回路５７と、第２端子Ｂ１からの入力信号を一方入力とし制御回路２１からの第２方向を指示する制御信号を他方入力とし、第２端子Ｂ１に信号入力があって方向指示信号が前記第２方向を指示しているときに第２方向信号処理部５２を動作させて処理結果信号を第１端子Ａ１から出力させると共に、第１入力バッファ回路２３が動作しているときには第２入力バッファ回路２６以外の第２方向信号処理部５２を非動作にする第４クロックドインバータ回路５８と、を備えると共に、第２方向信号処理部５２の第２出力バッファ回路２８は、一方レベルの制御信号を一方の入力とし第２内部回路２７を介して供給された第３クロックドインバータ回路５７の出力を他方入力として論理演算を行なう第２Ｈ出力回路５９と、他方レベルの制御信号を一方の入力として第２内部回路２７を介して供給された第４クロックドインバータ回路５８の出力を他方入力として論理演算を行なう第２Ｌ出力回路６０と、により制御回路２１へ入力される信号の切換え時の変化が出力端子Ａ１へ現れることを防止する第２ノイズ防止手段を備えている。
【０１２９】
図３７は、図２９に示す第１６実施形態に係る片方向のバスバッファ回路を双方向のバスバッファ回路に適用した第２３実施形態に係るバスバッファ回路を示すブロック図である。第１６実施形態と同様に、この第２３実施形態に係るバスバッファ回路も入力バッファ回路に供給される制御信号を遅延させてこれにより出力バッファ回路のＨ出力回路とＬ出力回路の論理動作を行なわせるもので、それぞれの方向の入力バッファ回路および内部回路は、第１６実施形態と同様に分岐していないが、制御回路には制御部６１と遅延部６２とが設けられている。また、第１出力バッファ回路２５は、第１Ｈ出力回路５５と第１Ｌ出力回路５を備えており、第２出力バッファ回路２８は、第２Ｈ出力回路５９と第２Ｌ出力回路６０を備えている。
【０１３０】
以上の構成において、第１方向信号処理部５１は図３に示した第１実施形態と同様に第１方向２９への信号処理に当たって第１実施形態と同様の信号処理を行なうと共に、制御回路２１に供給される信号＊ＯＥが“Ｈ”レベルから“Ｌ”レベルへと切り換えられたときに出力端子Ｂ１側に現れるノイズを除去する。また第２方向信号処理部５２は、図３に示した第１実施形態と同様に第２方向３０への信号処理に当たって第１実施形態と同様の信号処理を行なうと共に、制御回路２１に供給される信号＊ＯＥが“Ｈ”レベルから“Ｌ”レベルへと切り換えられたときに出力端子Ａ１側に現れるノイズを除去する。
【０１３１】
図３８は、双方向に信号の処理を行なう第１信号処理部５１と第２信号処理部５２を備える第２４実施形態（請求項１０に対応）に係るバスバッファ回路の構成を示す論理回路図である。双方向の第２０ないし第２２実施形態と異なる点は制御回路２１の制御回路２１が第２３実施形態と同様に制御部６１と遅延部６２とを備え、かつ遅延部６２が第１ないし第４の遅延素子６３，６４，６５，６６を備えている点である。
【０１３２】
すなわち第２４実施形態に係るバスバッファ回路は、図３８に示すように、制御回路２１が、異なる信号レベルの複数の第１方向制御信号ＡＧ，＊ＡＧおよび第２方向制御信号ＢＧ，＊ＢＧを生成する制御部６１と、この制御部６１の出力をそれぞれ遅延させる遅延部６２とを備えており、遅延部６２は、制御信号＊ＡＧを遅延させて遅延制御信号＊ＡＧ’を出力する第１遅延素子６３と、制御信号ＡＧを遅延させて遅延制御信号ＡＧ’を出力する第２遅延素子６４と、制御信号＊ＢＧ遅延させて遅延制御信号＊ＢＧ’を出力する第３の遅延素子６５と、制御信号ＢＧを遅延させて遅延制御信号ＢＧ’を出力する第４遅延素子６６とを備えている。
【０１３３】
図３８において、第１入力バッファ回路２３を構成する否定積回路の一方側入力へは制御部６１の第１否定和回路からの第１方向制御信号ＡＧが一方電位で供給されて論理演算を行ない、前記第１出力バッファ回路２５を構成する第１論理素子（否定積回路）５５の一方側入力へは前記一方電位の第１方向制御信号ＡＧの遅延制御信号ＡＧ’が遅延部６２の遅延素子６４より供給されると共に、第１出力バッファ回路２８を構成する第２論理素子（否定和回路）５６の一方側入力へは一方電位の第１方向制御信号ＡＧとは逆電位の信号＊ＡＧの遅延制御信号＊ＡＧ’が遅延部６２の遅延素子６３より供給されて、第１および第２論理素子の他方側入力へは第１内部回路２４の出力がそれぞれ供給されて、それぞれの論理演算を行なうことにより制御回路２１へ入力される信号＊ＯＥの切換え時の変化が出力端子Ｂ１へ現れることを防止する第１ノイズ防止手段を備えている。
【０１３４】
また、図３８において、第２入力バッファ回路２６を構成する否定積回路の一方側入力へは制御部６１の第２否定和回路からの第２方向制御信号ＢＧが一方電位で供給されて論理演算を行ない、前記第２出力バッファ回路２８を構成する第１論理素子（否定積回路）５９の一方側入力へは、前記一方電位の第２方向制御信号ＢＧの遅延制御信号ＢＧ’が遅延部６２の遅延素子６６より供給されると共に、第１出力バッファ回路２８を構成する第２論理素子（否定和回路）５６の一方側入力へは一方電位の第２方向制御信号ＢＧとは逆電位の信号＊ＢＧの遅延制御信号＊ＢＧ’が遅延部６２の遅延素子６５より供給されて、第１および第２論理素子の他方側入力へは第２内部回路２７の出力がそれぞれ供給されて、それぞれの論理演算を行なうことにより制御回路２１へ入力される信号＊ＯＥの切換え時の変化が出力端子Ａ１へ現れることを防止する第１ノイズ防止手段を備えている。
【０１３５】
このように、制御回路２１に遅延部６２を設けて第１および第２出力バッファ回路２５、２８への遅延制御信号＊ＡＧ’，ＡＧ’，＊ＢＧ’，ＢＧ’を第１および第２入力バッファ回路２３、２６へ供給される制御信号ＡＧ，ＢＧよりも所定のタイミングだけ遅延させると共に、制御信号ＡＧ，ＢＧと同じタイミングの信号＊ＡＧ，＊ＢＧを遅延制御信号ＡＧ’，ＢＧ’と同じタイミング遅延させた遅延制御信号＊ＡＧ’，＊ＢＧ’を第１および第２出力バッファ回路２５、２８へそれぞれ供給することにより、出力端子Ｂ１またはＡ１に現れるノイズを除去することができる。なお、遅延部６２を構成する具体的な回路素子は、偶数段のインバータ回路、抵抗および容量などで構成することが可能である。
【０１３６】
図３９は、遅延部６２の遅延素子をインバータにより構成した第２５実施形態に係るバスバッファ回路を示している。図３９において、遅延素子６３，６４，６５，６６はそれぞれ偶数段のインバータを直列に接続して構成されている。この構成により制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧよりも所定のタイミングだけそれぞれ遅延された遅延制御信号ＡＧ’，＊ＡＧ’，ＢＧ’，＊ＢＧ’がそれぞれ生成されて出力され、それぞれ第１および第２出力バッファ回路２５，２８の否定積回路５５，５９と否定和回路５６，６０のそれぞれ一方側の入力端子に供給されている。
【０１３７】
図４０は、遅延部６２としての遅延素子を抵抗素子と容量素子とにより構成した第２６実施形態に係るバスバッファ回路を示している。図４０において、遅延素子６３，６４，６５，６６はそれぞれ抵抗素子Ｒ１，Ｒ２，Ｒ３，Ｒ４と容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４との組み合わせにより構成されている。すなわち、遅延素子６３は抵抗素子Ｒ１とこれに並列接続された容量素子Ｃ１とより構成され、遅延素子６４は抵抗素子Ｒ２とこれに並列接続された容量素子Ｃ２とより構成され、遅延素子６５は抵抗素子Ｒ３とこれに並列接続された容量素子Ｃ３とより構成され、遅延素子６６は抵抗素子Ｒ４とこれに並列接続された容量素子Ｃ４とより構成されている。この構成により制御信号ＡＧ，＊ＡＧ，ＢＧ，＊ＢＧよりも所定のタイミングだけそれぞれ遅延された遅延制御信号ＡＧ’，＊ＡＧ’，ＢＧ’，＊ＢＧ’がそれぞれの遅延素子６３ないし６６により生成され、それぞれ第１および第２出力バッファ回路２５，２８の否定積回路５５，５９と否定和回路５６，６０のそれぞれ一方側の入力端子に供給されている。
【０１３８】
以上のように、第１３ないし第２６実施形態に係るバスバッファ回路によれば制御回路の入力信号＊ＯＥが“Ｈ”レベルから“Ｌ”レベルに切り換えられたときの出力に現れるノイズを除去することができる。
【０１３９】
【発明の効果】
以上詳細に説明したように、本発明に係るバスバッファ回路によれば、入力バッファ回路の入力を固定して無駄な電力を削減して消費電力の一層の低減を実現することが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図２】本発明が適用されるアプリケーションの全体構成を示すブロック図である。
【図３】本発明の第１実施形態に係る論理回路を含むバスバッファ回路の構成を示すブロック図である。
【図４】本発明の第１実施形態に係るバスバッファ回路の動作状態を示す表である。
【図５】本発明の第２実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図６】本発明の第３実施形態に係る論理回路を含むバスバッファ回路にインバータよりなる緩衝回路を有する構成を示す論理回路図である。
【図７】本発明の第３実施形態に係る論理回路を含むバスバッファ回路に抵抗よりなる緩衝回路を有する構成を示す論理回路図である。
【図８】本発明の第４実施形態に係る論理回路を含むバスバッファ回路の構成を示すブロック図である。
【図９】第４実施形態に係るバスバッファ回路の動作状態を示す表である。
【図１０】本発明の第４実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図１１】本発明の第５実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図１２】本発明の第６実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図１３】本発明の第７実施形態に係る論理回路を含むバスバッファ回路の構成を示すブロック図である。
【図１４】第７実施形態に係るバスバッファ回路の動作状態を示す表である。
【図１５】本発明の第７実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図１６】本発明の第７実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図１７】本発明の第８実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図１８】本発明の第９実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図１９】本発明の第１０実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図２０】本発明の第１１実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図２１】本発明の第１２実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図２２】制御回路切換時の出力端子へのノイズの出現を説明するための図１６に相当する論理回路図である。
【図２３】同じくノイズ出現の状態を各部の出力毎に示す特性図である。
【図２４】本発明の第１３実施形態に係る論理回路を含むバスバッファ回路の構成を示すブロック図である。
【図２５】本発明の第１４実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図２６】図２５における各部の信号出力の論理レベルの真理値を示す表６である。
【図２７】図２５における各部の信号の状態を示す信号波形の特性図である。
【図２８】本発明の第１５実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図２９】本発明の第１６実施形態に係る論理回路を含むバスバッファ回路の構成を示すブロック図である。
【図３０】本発明の第１７実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図３１】図３０における各部の信号の状態を示す信号波形の特性図である。
【図３２】本発明の第１８実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図３３】本発明の第１９実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図３４】本発明の第２０実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図３５】本発明の第２１実施形態に係る論理回路を含むバスバッファ回路の構成を示すブロック図である。
【図３６】本発明の第２２実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図３７】本発明の第２３実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図３８】本発明の第２４実施形態に係る論理回路を含むバスバッファ回路の構成を示すブロック図である。
【図３９】本発明の第２５実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図４０】本発明の第２６実施形態に係る論理回路を含むバスバッファ回路の構成を示す論理回路図である。
【図４１】従来のバスバッファ回路の構成を示す論理回路図である。
【図４２】従来のバスバッファ回路の動作を示す表１である。
【図４３】バスホールド回路を備える従来のバスバッファ回路の動作を示す表２である。
【符号の説明】
２０ バスバッファ回路
２１ 制御回路
２３ 第１入力バッファ回路
２４ 第１（Ａ／Ｂ）内部回路
２５ 第１出力回路
２６ 第２入力バッファ回路
２７ 第２（Ｂ／Ａ）内部回路
２８ 第２出力回路
２９ 第１方向
３０ 第２方向
５１ 第１方向信号処理部
５２ 第２方向信号処理部
Claims (29)
- 双方向にそれぞれデータ信号を伝送する複数のデータバス間に設けられて、少なくとも前記データ信号の入出力を指示する入出力指令信号と前記データ信号の伝送方向を指示する方向指示信号とに基づいて異なる複数の制御信号を生成する制御回路と、一方バス側から他方バス側へ伝送される第１方向信号を入力しかつ前記他方バス側から一方バス側へ逆方向に伝送される第２方向信号を出力する第１端子と、前記第１方向信号を出力しかつ前記第２方向信号を入力する第２端子と、前記第１端子と第２端子の間に第１入力バッファ回路、第１内部回路、第１出力バッファ回路を有する第１方向信号処理部と、前記第２端子と第１端子と間に第２入力バッファ回路、第２内部回路、第２出力バッファ回路を有する第２方向信号処理部と、を備える論理回路を含むバスバッファ回路において、
前記第１入力バッファ回路は、前記入出力指令信号および前記方向指示信号の状態に応じて前記複数の制御信号のうちの少なくとも１つの制御信号を用いて、前記第１内部回路および前記第１出力バッファ回路を非動作にする第１入力固定部を備え、
前記第２入力バッファ回路は、前記状態に応じて前記少なくとも１つの制御信号を用いて前記第２内部回路および前記第２出力バッファ回路を非動作にする第２入力固定部を備えることを特徴とする論理回路を含むバスバッファ回路。 - 前記第１入力固定部は、前記第１端子からの入力信号を一方入力とし前記制御回路からの第１方向を指示する制御信号を他方入力とし、前記第１端子に信号入力があって前記方向指示信号が前記第１方向を指示しているときに前記第１方向信号処理部を動作させて処理結果信号を前記第２端子から出力させると共に、前記第２入力バッファ回路が動作しているときには前記第１方向信号処理部を非動作にする第１否定積回路を備え、
前記第２入力固定部は、前記第２端子からの入力信号を一方入力とし前記制御回路からの第２方向を指示する制御信号を他方入力とし、前記第２端子に信号入力があって前記方向指示信号が前記第２方向を指示しているときに前記第２方向信号処理部を動作させて処理結果信号を前記第１端子から出力させると共に、前記第１入力バッファ回路が動作しているときには前記第２方向信号処理部を非動作にする第２否定積回路を備える請求項１に記載の論理回路を含むバスバッファ回路。 - 前記第１入力固定部は、前記制御信号の１つをクロックとして前記第１端子の入力信号を反転する第１クロックドインバータ回路と、前記制御信号の他の１つをクロックとして前記第１クロックドインバータ回路の出力を反転する第２クロックドインバータ回路と、第２クロックドインバータ回路の出力を反転させて第２クロックドインバータの入力側に出力する第１インバータ回路とを備え、前記第１端子に信号入力があって前記方向指示信号が前記第１方向を指示しているときに前記第１方向信号処理部を動作させて処理結果信号を前記第２端子から出力させると共に、前記第２入力バッファ回路が動作しているときには前記第１方向信号処理部を非動作にし、
前記第２入力固定部は、前記制御信号の１つをクロックとして前記第１端子の入力信号を反転する第３クロックドインバータ回路と、前記制御信号の他の１つをクロックとして前記第３クロックドインバータ回路の出力を反転する第４クロックドインバータ回路と、第４クロックドインバータ回路の出力を反転させて第４クロックドインバータの入力側に出力する第２インバータ回路とを備え、前記第２端子に信号入力があって前記方向指示信号が前記第２方向を指示しているときに前記第２方向信号処理部を動作させて処理結果信号を前記第１端子から出力させると共に、前記第１入力バッファ回路が動作しているときには前記第２方向信号処理部を非動作にする請求項１に記載の論理回路を含むバスバッファ回路。 - 前記第１端子と第２端子が共にハイインピーダンス状態のときに、前記入出力指令信号と前記方向指示信号を用いて前記制御回路により生成された前記複数の制御信号のうちの少なくとも１つの制御信号と、前記第１方向信号処理部および前記第２方向信号処理部の少なくとも１つを介して伝送される信号と、を論理演算して前記第１端子と第２端子とがハイインピーダンスにならないようにホールドするバスホールド手段をさらに備える請求項１に記載の論理回路を含むバスバッファ回路。
- 前記バスホールド手段は、前記第１方向信号処理部の出力側と前記第２端子との間に設けられて、前記第１出力バッファ回路の出力と前記制御回路より供給された制御信号の１つとを論理演算して前記第１端子と前記第２端子とがハイインピーダンスとならないようにホールドするバスホールド回路を備える請求項４に記載の論理回路を含むバスバッファ回路。
- 前記バスホールド手段は、前記第２方向信号処理部の出力側と前記第１端子との間に設けられて、前記第２出力バッファ回路の出力と前記制御回路より供給された制御信号の１つとを論理演算して前記第１端子と前記第２端子とがハイインピーダンスとならないようにホールドする第２バスホールド回路をさらに備える請求項５に記載の論理回路を含むバスバッファ回路。
- 前記バスホールド手段は、前記第１出力バッファ回路と前記第２端子との間の信号を一方入力として前記制御回路からの制御信号を他方入力とする第３否定積回路、前記制御信号をクロックとして用いて前記第３否定積回路の出力を反転させて出力する第５クロックドインバータ回路を含む第１バスホールド回路と、前記第２出力バッファ回路と前記第１端子との間の信号を一方入力として前記制御回路からの制御信号を他方入力とする第４否定積回路、前記制御信号をクロックとして用いて前記第４否定積回路の出力を反転させて出力する第６クロックドインバータ回路を含む第２バスホールド回路と、を備える請求項４に記載の論理回路を含むバスバッファ回路。
- 前記バスホールド手段は、前記第１出力バッファ回路と前記第２端子との間の信号を入力して反転して出力する第３インバータ回路、この第３インバータ回路の出力を入力して前記複数の制御回路のうちの１つの制御信号をクロックとして反転させて出力する第７クロックドインバータ回路を含む第１バスホールド回路と、前記第２出力バッファ回路と前記第１端子との間の信号を入力して反転して出力する第４インバータ回路、この第４インバータ回路の出力を入力して前記複数の制御回路のうちの１つの制御信号をクロックとして反転させて出力する第８クロックドインバータ回路を含む第２バスホールド回路とを備える請求項４に記載の論理回路を含むバスバッファ回路。
- 前記バスホールド手段は、前記第２方向信号処理部の出力側と前記第１端子との間に設けられて、前記第２出力バッファ回路の出力と前記制御回路より供給された制御信号の１つとを論理演算して前記第１端子と前記第２端子とがハイインピーダンスとならないようにホールドするバスホールド回路を備える請求項４に記載の論理回路を含むバスバッファ回路。
- 前記第１端子と前記第１方向信号処理部との間および前記第２端子と前記第２方向信号処理部との間、の少なくとも一方には前記第１または第２端子が入力端子として機能するときに、その入力を緩衝する緩衝手段が設けられている請求項１に記載の論理回路を含むバスバッファ回路。
- 前記緩衝手段は、前記第１端子と前記第１入力バッファ回路との間に設けられ、前記第１端子から入力された前記第１方向信号が前記第１入力バッファ回路に直接供給されるのを緩衝する第１緩衝回路と、前記第２端子と前記第２入力バッファ回路との間に設けられ、前記第２端子から入力された前記第２方向信号が前記第２入力バッファ回路に直接供給されるのを緩衝する第２緩衝回路とを備えることを特徴とする請求項１０に記載の論理回路を含むバスバッファ回路。
- 前記第１入力固定部は、前記第１端子からの入力信号を一方入力とし前記制御回路からの第１方向を指示する制御信号を他方入力とし、前記第１端子に信号入力があって前記方向指示信号が前記第１方向を指示しているときに前記第１方向信号処理部を動作させて処理結果信号を前記第２端子から出力させると共に、前記第２入力バッファ回路が動作しているときには前記第１入力バッファ回路以外の前記第１方向信号処理部を非動作にする第１否定積回路と、前記第１端子からの入力信号を一方入力とし前記制御回路からの第１方向を指示する制御信号を他方入力とし、前記第１端子に信号入力があって前記方向指示信号が前記第１方向を指示しているときに前記第１方向信号処理部を動作させて処理結果信号を前記第２端子から出力させると共に、前記第２入力バッファ回路が動作しているときには前記第１入力バッファ回路以外の前記第１方向信号処理部を非動作にする第１否定和回路と、を備えると共に、前記第１方向信号処理部の出力バッファ回路は、前記一方レベルの制御信号を一方の入力とし前記第１内部回路を介して供給された前記第１否定積回路の出力を他方入力として論理演算を行なう第１Ｈ出力回路と、前記他方レベルの制御信号を一方の入力とし前記第１内部回路を介して供給された前記第１否定和回路の出力を他方入力として論理演算を行なう第１Ｌ出力回路と、を備え、
前記第２入力固定部は、前記第２端子からの入力信号を一方入力とし前記制御回路からの第２方向を指示する制御信号を他方入力とし、前記第２端子に信号入力があって前記方向指示信号が前記第２方向を指示しているときに前記第２方向信号処理部を動作させて処理結果信号を前記第１端子から出力させると共に、前記第１入力バッファ回路が動作しているときには前記第２入力バッファ回路以外の前記第２方向信号処理部を非動作にする第２否定積回路と、前記第２端子からの入力信号を一方入力とし前記制御回路からの第２方向を指示する制御信号を他方入力とし、前記第２端子に信号入力があって前記方向指示信号が前記第２方向を指示しているときに前記第２方向信号処理部を動作させて処理結果信号を前記第１端子から出力させると共に、前記第１入力バッファ回路が動作しているときには前記第２入力バッファ回路以外の前記第２方向信号処理部を非動作にする第２否定和回路と、を備えると共に、前記第２方向信号処理部の出力バッファ回路は、前記一方レベルの制御信号を一方の入力とし前記第２内部回路を介して供給された前記第１否定積回路の出力を他方入力として論理演算を行なう第２Ｈ出力回路と、前記他方レベルの制御信号を一方の入力とし前記第２内部回路を介して供給された前記第１否定和回路の出力を他方入力として論理演算を行なう第２Ｌ出力回路と、を備えることを特徴とする請求項１に記載の論理回路を含むバスバッファ回路。 - 前記第１入力固定部は、前記第１端子からの入力信号を一方入力とし前記制御回路からの第１方向を指示する制御信号を他方入力とし、前記第１端子に信号入力があって前記方向指示信号が前記第１方向を指示しているときに前記第１方向信号処理部を動作させて処理結果信号を前記第２端子から出力させると共に、前記第２入力バッファ回路が動作しているときには前記第１入力バッファ回路以外の前記第１方向信号処理部を非動作にする第１クロックドインバータ回路と、前記第１端子からの入力信号を一方入力とし前記制御回路からの第１方向を指示する制御信号を他方入力とし、前記第１端子に信号入力があって前記方向指示信号が前記第１方向を指示しているときに前記第１方向信号処理部を動作させて処理結果信号を前記第２端子から出力させると共に、前記第２入力バッファ回路が動作しているときには前記第１入力バッファ回路以外の前記第１方向信号処理部を非動作にする第２クロックドインバータ回路と、を備えると共に、前記第１方向信号処理部の出力バッファ回路は、前記一方レベルの制御信号を一方の入力とし前記内部回路を介して供給された前記第１クロックドインバータ回路の出力を他方入力として論理演算を行なう第１Ｈ出力回路と、前記他方レベルの制御信号を一方の入力とし前記内部回路を介して供給された前記第２クロックドインバータ回路の出力を他方入力として論理演算を行なう第１Ｌ出力回路と、を備え、
前記第２入力固定部は、前記第２端子からの入力信号を一方入力とし前記制御回路からの第２方向を指示する制御信号を他方入力とし、前記第２端子に信号入力があって前記方向指示信号が前記第２方向を指示しているときに前記第２方向信号処理部を動作させて処理結果信号を前記第１端子から出力させると共に、前記第１入力バッファ回路が動作しているときには前記第２入力バッファ回路以外の前記第２方向信号処理部を非動作にする第３クロックドインバータ回路と、前記第２端子からの入力信号を一方入力とし前記制御回路からの第２方向を指示する制御信号を他方入力とし、前記第２端子に信号入力があって前記方向指示信号が前記第２方向を指示しているときに前記第２方向信号処理部を動作させて処理結果信号を前記第１端子から出力させると共に、前記第１入力バッファ回路が動作しているときには前記第２入力バッファ回路以外の前記第２方向信号処理部を非動作にする第４クロックドインバータ回路と、を備えると共に、前記第２方向信号処理部の出力バッファ回路は、前記一方レベルの制御信号を一方の入力とし前記内部回路を介して供給された前記第３クロックドインバータ回路の出力を他方入力として論理演算を行なう第２Ｈ出力回路と、前記他方レベルの制御信号を一方の入力とし前記内部回路を介して供給された前記第４クロックドインバータ回路の出力を他方入力として論理演算を行なう第２Ｌ出力回路と、を備えることを特徴とする請求項１に記載の論理回路を含むバスバッファ回路。 - 前記制御回路は、前記異なる信号レベルの前記複数の第１方向および第２方向制御信号を生成する制御部と、前記制御部の出力をそれぞれ遅延させる遅延部とを備え、
前記第１入力固定部を構成する論理素子の一方側へは前記第１入力バッファ回路の一方電位の第１方向制御信号が供給されて論理演算を行ない、前記出力バッファ回路を構成する第１論理素子の一方側入力へは前記一方電位と逆電位の第１方向制御信号の遅延信号が前記遅延部より供給されると共に前記出力バッファ回路を構成する第２論理素子の一方側入力へは前記一方電位の第１方向制御信号の遅延信号が前記遅延部より供給されてそれぞれの論理演算を行なうと共に、
前記第２入力固定部を構成する論理素子の一方側へは前記第２入力バッファ回路の一方電位の第２方向制御信号が供給されて論理演算を行ない、前記出力バッファ回路を構成する第３の論理素子の一方側入力へは前記一方電位と逆電位の第２方向制御信号の遅延信号が前記遅延部より供給されると共に前記出力バッファ回路を構成する第４の論理素子の一方側入力へは前記一方電位の第２方向制御信号の遅延信号が前記遅延部より供給されてそれぞれの論理演算を行なうことを特徴とする請求項１に記載の論理回路を含むバスバッファ回路。 - 前記複数のデータバスはそれぞれが双方向にデータ信号を伝送すると共に、前記一方バス側のデータバスのデータ伝送速度と前記他方バス側のデータバスのデータ伝送速度とが異なることを特徴とする請求項１に記載の論理回路を含むバスバッファ回路。
- 片方向にデータをそれぞれ伝送する複数のデータバス間に設けられ、少なくとも前記データ信号の入出力を指示する入出力指令信号に基づき異なる信号レベルの複数の制御信号を生成する制御回路と、一方バス側からの片方向信号を入力する入力端子と、前記入力端子に接続された入力バッファ回路と、前記入力バッファ回路に接続された内部回路と、前記内部回路に接続された出力バッファ回路と、前記出力バッファ回路の出力信号を他方バス側に出力する出力端子と、を備える論理回路を含むバスバッファ回路において、
前記入力バッファ回路は、前記制御回路により前記入出力指令信号に基づき生成された前記複数の制御信号のうちの一方の信号レベルの制御信号と前記入力端子から入力されるデータ信号とを用いて論理演算し、前記入力端子に前記データ信号が入力されたときには前記内部回路および前記出力バッファ回路を動作させて結果信号を出力端子より出力させて、前記入力端子に前記データ信号が入力されていないときには前記内部回路および前記出力バッファ回路を非動作にする入力固定部を備えることを特徴とする論理回路を含むバスバッファ回路。 - 前記入力固定部は、前記入力端子からの信号入力と前記制御回路からの前記制御信号とに基づいて前記入力バッファ回路、前記内部回路、前記出力バッファ回路を動作させて論理演算結果を出力させると共に、前記入力端子に信号入力がないときには前記入力バッファ回路、前記内部回路、前記出力バッファ回路を非動作にして入力を固定する第１否定積回路を備える請求項１６に記載の論理回路を含むバスバッファ回路。
- 前記入力固定部は、前記入力端子からの信号入力と前記制御回路からの前記制御信号とに基づいて前記入力バッファ回路、前記内部回路、前記出力バッファ回路を動作させて論理演算結果を出力させると共に、前記入力端子に信号入力がないときには前記入力バッファ回路、前記内部回路、前記出力バッファ回路を非動作にして入力を固定するため前記制御回路より供給された前記制御信号の１つをクロックとして用いて前記入力端子の信号入力を反転する第１クロックドインバータ回路と、第１クロックドインバータ回路の出力を反転させて出力する第１インバータ回路と、前記第１クロックドインバータ回路のクロックとして用いた前記制御信号と異なる電位の制御信号をクロックとして用いて前記第１インバータ回路の出力を反転するよう第１インバータ回路と逆並列に接続されてその出力を前記第１インバータ回路の入力側に出力する第２クロックドインバータ回路と、を備える請求項１６に記載の論理回路を含むバスバッファ回路。
- 前記入力端子直後および前記出力端子直前の何れか一方に設けられ、前記入力端子の入力信号および前記出力端子の出力信号がハイインピーダンス状態のときに入力信号をホールドするように動作し、前記入力信号がハイインピーダンス状態でないときには非動作となるバスホールド手段を備える請求項１６に記載の論理回路を含むバスバッファ回路。
- 前記バスホールド手段は、前記入力端子と前記入力バッファ回路との間に設けられたバスホールド回路を備える請求項１９に記載の論理回路を含むバスバッファ回路。
- 前記バスホールド手段は、前記バスホールド回路に加えて、前記出力端子と前記出力バッファ回路との間に設けられた第２バスホールド回路をさらに備える請求項２０に記載の論理回路を含むバスバッファ回路。
- 前記バスホールド手段は、前記出力バッファ回路と前記出力端子との間に設けられたバスホールド回路を備える請求項１９に記載の論理回路を含むバスバッファ回路。
- 前記バスホールド手段は、前記入力端子から前記出力端子へ伝送される信号を一方入力とし前記制御回路からの制御信号を他方入力とする第２否定積回路と、前記制御信号をクロックとして前記第２否定積回路の出力を反転させる第３クロックドインバータと、を備える請求項１９に記載の論理回路を含むバスバッファ回路。
- 前記バスホールド手段は、前記入力端子から前記出力端子へ伝送される信号を入力して反転して出力する第２インバータ回路と、前記制御信号をクロックとして用いて前記第２インバータ回路の出力を反転させて前記第２インバータ回路の入力側に出力する第４クロックドインバータ回路と、を備える請求項１９に記載の論理回路を含むバスバッファ回路。
- 前記入力バッファ回路の前段には、前記入力端子から入力された前記片方向信号が前記入力バッファ回路に直接供給されるのを緩衝する緩衝回路が介挿されていることを特徴とする請求項１６に記載の論理回路を含むバスバッファ回路。
- 前記入力固定部は、前記入力端子からの信号入力と前記制御回路からの一方信号レベルの制御信号とに基づいて前記入力バッファ回路、前記内部回路、前記出力バッファ回路を動作させて論理演算結果を出力させると共に、前記入力端子に信号入力がないときには前記内部回路、前記出力バッファ回路を非動作にして入力を固定する第１否定積回路と、前記入力端子からの信号入力と前記制御回路からの他方信号レベルの制御信号とに基づいて前記入力バッファ回路、前記内部回路、前記出力バッファ回路を動作させて論理演算結果を出力させると共に、前記入力端子に信号入力がないときには前記内部回路、前記出力バッファ回路を非動作にして入力を固定する第１否定和回路と、を備えると共に、
前記出力バッファ回路は、前記一方レベルの制御信号を一方の入力とし前記内部回路を介して供給された前記第１否定積回路の出力を他方入力として論理演算を行なうＨ出力回路と、前記他方レベルの制御信号を一方の入力とし前記内部回路を介して供給された前記第１否定和回路の出力を他方入力として論理演算を行なうＬ出力回路と、を備えることを特徴とする請求項１６に記載の論理回路を含むバスバッファ回路。 - 前記入力固定部は、前記入力端子からの信号入力と前記制御回路からの一方信号レベルの制御信号とに基づいて前記入力バッファ回路、前記内部回路、前記出力バッファ回路を動作させて論理演算結果を出力させると共に、前記入力端子に信号入力がないときには前記内部回路、前記出力バッファ回路を非動作にして入力を固定する第１クロックドインバータ回路と、前記入力端子からの信号入力と前記制御回路からの他方信号レベルの制御信号とに基づいて前記入力バッファ回路、前記内部回路、前記出力バッファ回路を動作させて論理演算結果を出力させると共に、前記入力端子に信号入力がないときには前記内部回路、前記出力バッファ回路を非動作にして入力を固定する第２クロックドインバータ回路と、を備えると共に、
前記出力バッファ回路は、前記一方レベルの制御信号を一方の入力とし前記内部回路を介して供給された前記第１クロックドインバータ回路の出力を他方入力として論理演算を行なうＨ出力回路と、前記他方レベルの制御信号を一方の入力とし前記内部回路を介して供給された前記第２クロックドインバータ回路の出力を他方入力として論理演算を行なうＬ出力回路と、を備えることを特徴とする請求項１６に記載の論理回路を含むバスバッファ回路。 - 前記制御回路は、前記異なる信号レベルの前記複数の制御信号を生成する制御部と、前記制御部の出力を遅延させる遅延部とを備え、
前記入力バッファ回路を構成する論理素子の一方側へは前記制御部の一方電位の制御信号が供給されて論理演算を行ない、前記出力バッファ回路を構成する第１論理素子の一方側入力へは前記一方電位の制御信号の遅延信号が前記遅延部より供給されると共に前記出力バッファ回路を構成する第２論理素子の一方側入力へは前記一方電位とは逆電位の他方電位の制御信号の遅延信号が前記遅延部より供給されてそれぞれの論理演算を行なうことを特徴とする請求項１６に記載の論理回路を含むバスバッファ回路。 - 前記複数のデータバスはそれぞれが片方向にデータ信号を伝送すると共に、前記一方バス側のデータバスのデータ伝送速度と前記他方バス側のデータバスのデータ伝送速度とが異なることを特徴とする請求項１６に記載の論理回路を含むバスバッファ回路。
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