JP3539741B2 - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法 Download PDFInfo
- Publication number
- JP3539741B2 JP3539741B2 JP15230892A JP15230892A JP3539741B2 JP 3539741 B2 JP3539741 B2 JP 3539741B2 JP 15230892 A JP15230892 A JP 15230892A JP 15230892 A JP15230892 A JP 15230892A JP 3539741 B2 JP3539741 B2 JP 3539741B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon oxide
- oxide film
- cvd silicon
- teos
- plasma cvd
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】
【産業上の利用分野】
この発明は、多層配線構造を有する半導体素子の、主に層間絶縁膜の形成方法に関するものである。
【０００２】
【従来の技術】
図２は、従来の半導体素子の製造における多層配線を形成する工程の一例を示すものである。
【０００３】
この図において、１１は絶縁膜、１２は第１層配線、１３はプラズマ化学気相成長法（以下プラズマＣＶＤと略す）によるシリコン酸化膜（Ｐ−ＳｉＯ）、１４はＴＥＯＳ（テトラエトキシラン）とＯ3 を用いた常圧化学気相成長法（以下、常圧ＣＶＤと略す）によるシリコン酸化膜（Ｏ3 ＴＥＯＳ ＮＳＧ）、１５は第２層配線である。以下この図を用いて説明する。
【０００４】
図２（ａ）に示すように、半導体基板上に形成された絶縁膜１１上に、第１層配線としてアルミ合金系配線層１２を膜厚７０００Åスパッタリングで堆積させ、通常のホトリソグラフィ（以下ホトリソと略す）パターニング・エッチングによって形成する。次にＰ−ＳｉＯ１３を２０００Å成長させ、続いて、Ｏ3 ＴＥＯＳ ＮＳＧ膜１４を８０００Å成長させると図２（ｂ）のようになる。Ｏ3 ＴＥＯＳ ＮＳＧ膜１４は、例えばＳＳＤＭ，１９８７，Ｓ−１１−１２（１９８７）（米）ｐ．４４７−４５０に開示されるように、段差に対する被覆性がよく、ガラスフロー形状を示すという特性がある。次に第１層配線１２と第２層配線１５の電気的導通を得るための孔、すなわちスルーホールを、ホトリソパターニング・エッチングにより形成した（図示せず）後に、第２層配線１５を形成したのが図２（ｃ）である。
【０００５】
【発明が解決しようとする課題】
しかしながら、先に述べた従来技術の多層配線絶縁膜形成手法では、Ｐ−ＳｉＯ１３およびＯ3 ＴＥＯＳ ＮＳＧ膜１４に含まれる水分によって以下の問題が発生する。
【０００６】
▲１▼半導体素子の構成素子であるＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）の特性が劣化する。
【０００７】
▲２▼スルーホールにおける導通が得られなくなる。
【０００８】
▲３▼絶縁膜１１にＢＰＳＧ（ボロンとリンを含んだシリコン酸化膜）等を用いると、リン酸が合成され、第１層配線１２のアルミ合金を腐食する。
【０００９】
このため、半導体素子の歩留り低下や信頼性の低下をもたらすことになる。
【００１０】
この発明は、前述したプラズマＣＶＤシリコン酸化膜とＯ3 ＴＥＯＳ常圧ＣＶＤシリコン酸化膜を用いて層間絶縁膜を形成する時に発生する前記問題点を除去するために、プラズマＣＶＤシリコン酸化膜の膜質を制御するようにすること、およびＯ3 ＴＥＯＳ常圧ＣＶＤシリコン酸化膜中の水分が外方だけに放出する温度領域での熱処理をＯ3 ＴＥＯＳ ＮＳＧ形成後に行うことによって、高い歩留りと高い信頼性を有する優れた半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明は前記目的のため、半導体素子の製造方法、特にプラズマＣＶＤシリコン酸化膜（ただし、ＥＣＲシリコン酸化膜を除く。）とＯ3ＴＥＯＳ常圧ＣＶＤシリコン酸化膜を用いて層間絶縁膜を形成する時に、
（１）上記プラズマＣＶＤシリコン酸化膜の膜質を、赤外吸収スペクトルの３６５０ｃｍ-1付近に現われるＳｉ−ＯＨピークの吸収係数が１．５×１０2ｃｍ-1以下になるように制御することと、
（２）Ｏ3ＴＥＯＳ常圧ＣＶＤシリコン酸化膜形成後に、膜中の水分が外方には放出されるが、上記プラズマＣＶＤシリコン酸化膜を透過して半導体素子内には拡散しない温度領域である２２０℃〜２８０℃で熱処理を行うことで、層間絶縁膜中の水分量を減少させ、また、素子内に拡散する水分を減少させることによって、ＭＯＳＦＥＴが劣化する点、スルーホールの導通が得られない点、素子内でリン酸を合成して金属配線を腐食させるといった問題を回避するようにしたものである。
【００１２】
【作用】
前述したように本発明は、
（１）プラズマＣＶＤシリコン酸化膜（ただし、ＥＣＲシリコン酸化膜を除く。）の膜質を、赤外吸収スペクトルの３６５０ｃｍ-1付近に現われるＳｉ−ＯＨピークの吸収係数が１．５×１０2ｃｍ-1以下になるように制御すること、および
（２）Ｏ3ＴＥＯＳ常圧ＣＶＤシリコン酸化膜形成後に、上記プラズマＣＶＤシリコン酸化膜を水分が透過せず、また、Ｏ3ＴＥＯＳ常圧ＣＶＤシリコン酸化膜中の水分が外方に放出される温度領域である２２０℃〜２８０℃で熱処理を行うようにしたので、ＭＯＳＦＥＴおよび配線の信頼性を損なわない層間絶縁膜を形成することができ、優れた半導体装置の提供が可能となる。
【００１３】
【実施例】
本発明の製造工程は断面図上従来と同様であるので、図２を参照して説明する。まず、従来技術と同様に第１層配線１２を形成する。続いてプラズマＣＶＤシリコン酸化膜（以下Ｐ−ＳｉＯ）１３を２０００Å成長させるが、このＰ−ＳｉＯの膜質を赤外吸収スペクトルの３６５０ｃｍ-1付近に現われるＳｉ−ＯＨの吸収係数が１．５×１０2 ｃｍ-1以下になるように制御する。この制御は例えば、電源電圧１３．５６ＭＨｚの平行平板型プラズマＣＶＤ装置を用いて、ＴＥＯＳ＝３３０ｃｃ／ｍｉｎ，Ｏ2 ＝７３０ｃｃ／ｍｉｎ，圧力＝１０Ｔｏｒｒ，温度＝３９０℃，電極間距離＝１８５ｍｉｌｓ，ＲＦパワー＝２．０Ｗ／ｃｍ2 という条件で実現できる。
【００１４】
次に、従来技術同様、Ｏ3 ＴＥＯＳ常圧ＣＶＤシリコン酸化膜（以下Ｏ3 ＴＥＯＳ ＮＳＧ）１４を８０００Å成長させる。続いて熱処理を行うが、このときの温度は以下に示すような実験によって得られる。それを図１に示し以下に説明する。まず、Ｓｉ基板１上にＯ3 ＴＥＯＳ ＮＳＧ膜２を８０００Å成長させたサンプル１とさらにその上に前述のＰ−ＳｉＯ膜３ ２０００Åを成長させたサンプル２において、昇温速度１℃／ｓｅｃで加熱処理を行ったとき放出される水分量を測定したのが、図１である。この図において横軸は温度、縦軸はＨ2 Ｏカウント数である。サンプル２では、２８０℃までは放出水分はほとんどない。サンプル１では２２０℃までに全体の約半分量の水分が放出されている。この実験結果より、２２０℃〜２８０℃の温度範囲で熱処理を行えば、Ｐ−ＳｉＯよりも下層に水分が拡散することなく、Ｏ3 ＴＥＯＳ ＮＳＧ中の水分量の約半分を放出することができる。また、後の工程で２８０℃以上の熱処理があっても、Ｐ−ＳｉＯよりも下層に拡散する水分量は減少することになる。
【００１５】
この後の工程は、従来技術と同様に、スルーホールを形成し、第２層配線を形成する。
【００１６】
【発明の効果】
以上説明したように、この発明によれば、
（１）プラズマＣＶＤシリコン酸化膜（ただし、ＥＣＲシリコン酸化膜を除く。）の膜質を、赤外吸収スペクトルの３６５０ｃｍ-1付近に現われるＳｉ−ＯＨピークの吸収係数が１．５×１０2ｃｍ-1以下になるように制御することと、
（２）Ｏ3ＴＥＯＳ常圧ＣＶＤシリコン酸化膜形成後に、上記プラズマＣＶＤシリコン酸化膜を水分が透過せず、また、Ｏ3ＴＥＯＳ常圧ＣＶＤシリコン酸化膜中の水分が外方に放出される温度領域である２２０℃〜２８０℃で熱処理を行うことにより、ＭＯＳＦＥＴおよび配線の信頼性を損なわない層間絶縁膜を形成することができ、優れた半導体装置の提供が可能となる。
【図面の簡単な説明】
【図１】本発明の実施例説明図
【図２】従来例
【符号の説明】
１ Ｓｉ基板
２，１４ Ｏ3 ＴＥＯＳ ＮＳＧ膜
３，１３ Ｐ−ＳｉＯ膜
【産業上の利用分野】
この発明は、多層配線構造を有する半導体素子の、主に層間絶縁膜の形成方法に関するものである。
【０００２】
【従来の技術】
図２は、従来の半導体素子の製造における多層配線を形成する工程の一例を示すものである。
【０００３】
この図において、１１は絶縁膜、１２は第１層配線、１３はプラズマ化学気相成長法（以下プラズマＣＶＤと略す）によるシリコン酸化膜（Ｐ−ＳｉＯ）、１４はＴＥＯＳ（テトラエトキシラン）とＯ3 を用いた常圧化学気相成長法（以下、常圧ＣＶＤと略す）によるシリコン酸化膜（Ｏ3 ＴＥＯＳ ＮＳＧ）、１５は第２層配線である。以下この図を用いて説明する。
【０００４】
図２（ａ）に示すように、半導体基板上に形成された絶縁膜１１上に、第１層配線としてアルミ合金系配線層１２を膜厚７０００Åスパッタリングで堆積させ、通常のホトリソグラフィ（以下ホトリソと略す）パターニング・エッチングによって形成する。次にＰ−ＳｉＯ１３を２０００Å成長させ、続いて、Ｏ3 ＴＥＯＳ ＮＳＧ膜１４を８０００Å成長させると図２（ｂ）のようになる。Ｏ3 ＴＥＯＳ ＮＳＧ膜１４は、例えばＳＳＤＭ，１９８７，Ｓ−１１−１２（１９８７）（米）ｐ．４４７−４５０に開示されるように、段差に対する被覆性がよく、ガラスフロー形状を示すという特性がある。次に第１層配線１２と第２層配線１５の電気的導通を得るための孔、すなわちスルーホールを、ホトリソパターニング・エッチングにより形成した（図示せず）後に、第２層配線１５を形成したのが図２（ｃ）である。
【０００５】
【発明が解決しようとする課題】
しかしながら、先に述べた従来技術の多層配線絶縁膜形成手法では、Ｐ−ＳｉＯ１３およびＯ3 ＴＥＯＳ ＮＳＧ膜１４に含まれる水分によって以下の問題が発生する。
【０００６】
▲１▼半導体素子の構成素子であるＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）の特性が劣化する。
【０００７】
▲２▼スルーホールにおける導通が得られなくなる。
【０００８】
▲３▼絶縁膜１１にＢＰＳＧ（ボロンとリンを含んだシリコン酸化膜）等を用いると、リン酸が合成され、第１層配線１２のアルミ合金を腐食する。
【０００９】
このため、半導体素子の歩留り低下や信頼性の低下をもたらすことになる。
【００１０】
この発明は、前述したプラズマＣＶＤシリコン酸化膜とＯ3 ＴＥＯＳ常圧ＣＶＤシリコン酸化膜を用いて層間絶縁膜を形成する時に発生する前記問題点を除去するために、プラズマＣＶＤシリコン酸化膜の膜質を制御するようにすること、およびＯ3 ＴＥＯＳ常圧ＣＶＤシリコン酸化膜中の水分が外方だけに放出する温度領域での熱処理をＯ3 ＴＥＯＳ ＮＳＧ形成後に行うことによって、高い歩留りと高い信頼性を有する優れた半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この発明は前記目的のため、半導体素子の製造方法、特にプラズマＣＶＤシリコン酸化膜（ただし、ＥＣＲシリコン酸化膜を除く。）とＯ3ＴＥＯＳ常圧ＣＶＤシリコン酸化膜を用いて層間絶縁膜を形成する時に、
（１）上記プラズマＣＶＤシリコン酸化膜の膜質を、赤外吸収スペクトルの３６５０ｃｍ-1付近に現われるＳｉ−ＯＨピークの吸収係数が１．５×１０2ｃｍ-1以下になるように制御することと、
（２）Ｏ3ＴＥＯＳ常圧ＣＶＤシリコン酸化膜形成後に、膜中の水分が外方には放出されるが、上記プラズマＣＶＤシリコン酸化膜を透過して半導体素子内には拡散しない温度領域である２２０℃〜２８０℃で熱処理を行うことで、層間絶縁膜中の水分量を減少させ、また、素子内に拡散する水分を減少させることによって、ＭＯＳＦＥＴが劣化する点、スルーホールの導通が得られない点、素子内でリン酸を合成して金属配線を腐食させるといった問題を回避するようにしたものである。
【００１２】
【作用】
前述したように本発明は、
（１）プラズマＣＶＤシリコン酸化膜（ただし、ＥＣＲシリコン酸化膜を除く。）の膜質を、赤外吸収スペクトルの３６５０ｃｍ-1付近に現われるＳｉ−ＯＨピークの吸収係数が１．５×１０2ｃｍ-1以下になるように制御すること、および
（２）Ｏ3ＴＥＯＳ常圧ＣＶＤシリコン酸化膜形成後に、上記プラズマＣＶＤシリコン酸化膜を水分が透過せず、また、Ｏ3ＴＥＯＳ常圧ＣＶＤシリコン酸化膜中の水分が外方に放出される温度領域である２２０℃〜２８０℃で熱処理を行うようにしたので、ＭＯＳＦＥＴおよび配線の信頼性を損なわない層間絶縁膜を形成することができ、優れた半導体装置の提供が可能となる。
【００１３】
【実施例】
本発明の製造工程は断面図上従来と同様であるので、図２を参照して説明する。まず、従来技術と同様に第１層配線１２を形成する。続いてプラズマＣＶＤシリコン酸化膜（以下Ｐ−ＳｉＯ）１３を２０００Å成長させるが、このＰ−ＳｉＯの膜質を赤外吸収スペクトルの３６５０ｃｍ-1付近に現われるＳｉ−ＯＨの吸収係数が１．５×１０2 ｃｍ-1以下になるように制御する。この制御は例えば、電源電圧１３．５６ＭＨｚの平行平板型プラズマＣＶＤ装置を用いて、ＴＥＯＳ＝３３０ｃｃ／ｍｉｎ，Ｏ2 ＝７３０ｃｃ／ｍｉｎ，圧力＝１０Ｔｏｒｒ，温度＝３９０℃，電極間距離＝１８５ｍｉｌｓ，ＲＦパワー＝２．０Ｗ／ｃｍ2 という条件で実現できる。
【００１４】
次に、従来技術同様、Ｏ3 ＴＥＯＳ常圧ＣＶＤシリコン酸化膜（以下Ｏ3 ＴＥＯＳ ＮＳＧ）１４を８０００Å成長させる。続いて熱処理を行うが、このときの温度は以下に示すような実験によって得られる。それを図１に示し以下に説明する。まず、Ｓｉ基板１上にＯ3 ＴＥＯＳ ＮＳＧ膜２を８０００Å成長させたサンプル１とさらにその上に前述のＰ−ＳｉＯ膜３ ２０００Åを成長させたサンプル２において、昇温速度１℃／ｓｅｃで加熱処理を行ったとき放出される水分量を測定したのが、図１である。この図において横軸は温度、縦軸はＨ2 Ｏカウント数である。サンプル２では、２８０℃までは放出水分はほとんどない。サンプル１では２２０℃までに全体の約半分量の水分が放出されている。この実験結果より、２２０℃〜２８０℃の温度範囲で熱処理を行えば、Ｐ−ＳｉＯよりも下層に水分が拡散することなく、Ｏ3 ＴＥＯＳ ＮＳＧ中の水分量の約半分を放出することができる。また、後の工程で２８０℃以上の熱処理があっても、Ｐ−ＳｉＯよりも下層に拡散する水分量は減少することになる。
【００１５】
この後の工程は、従来技術と同様に、スルーホールを形成し、第２層配線を形成する。
【００１６】
【発明の効果】
以上説明したように、この発明によれば、
（１）プラズマＣＶＤシリコン酸化膜（ただし、ＥＣＲシリコン酸化膜を除く。）の膜質を、赤外吸収スペクトルの３６５０ｃｍ-1付近に現われるＳｉ−ＯＨピークの吸収係数が１．５×１０2ｃｍ-1以下になるように制御することと、
（２）Ｏ3ＴＥＯＳ常圧ＣＶＤシリコン酸化膜形成後に、上記プラズマＣＶＤシリコン酸化膜を水分が透過せず、また、Ｏ3ＴＥＯＳ常圧ＣＶＤシリコン酸化膜中の水分が外方に放出される温度領域である２２０℃〜２８０℃で熱処理を行うことにより、ＭＯＳＦＥＴおよび配線の信頼性を損なわない層間絶縁膜を形成することができ、優れた半導体装置の提供が可能となる。
【図面の簡単な説明】
【図１】本発明の実施例説明図
【図２】従来例
【符号の説明】
１ Ｓｉ基板
２，１４ Ｏ3 ＴＥＯＳ ＮＳＧ膜
３，１３ Ｐ−ＳｉＯ膜
Claims (1)
- 半導体基板上に金属配線層を形成する工程と、
前記金属配線層の上に、プラズマＣＶＤシリコン酸化膜（ただし、ＥＣＲシリコン酸化膜を除く。）を、赤外吸収スペクトルにおいて３６５０ｃｍ-1付近に現われるＳｉ−ＯＨピークの吸収係数が１．５×１０2ｃｍ-1以下になるように制御して形成する工程と、
前記プラズマＣＶＤシリコン酸化膜上にＯ3ＴＥＯＳ常圧ＣＶＤシリコン酸化膜を形成する工程と、
前記プラズマＣＶＤシリコン酸化膜には水分が透過せず、かつ前記Ｏ3ＴＥＯＳ常圧ＣＶＤシリコン酸化膜中の水分が外方に放出される条件の温度である２２０℃〜２８０℃で加熱処理を行う工程と、
を有することを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15230892A JP3539741B2 (ja) | 1992-06-11 | 1992-06-11 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15230892A JP3539741B2 (ja) | 1992-06-11 | 1992-06-11 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343542A JPH05343542A (ja) | 1993-12-24 |
| JP3539741B2 true JP3539741B2 (ja) | 2004-07-07 |
Family
ID=15537692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15230892A Expired - Fee Related JP3539741B2 (ja) | 1992-06-11 | 1992-06-11 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3539741B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502006A (en) * | 1993-11-02 | 1996-03-26 | Nippon Steel Corporation | Method for forming electrical contacts in a semiconductor device |
| JPH07288252A (ja) * | 1994-04-18 | 1995-10-31 | Hitachi Electron Eng Co Ltd | Ｃｖｄ装置 |
| JP2705593B2 (ja) * | 1994-10-20 | 1998-01-28 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-06-11 JP JP15230892A patent/JP3539741B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05343542A (ja) | 1993-12-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5399529A (en) | Process for producing semiconductor devices | |
| JPH08148559A (ja) | 絶縁膜を有する半導体装置の製造方法 | |
| JPH04239750A (ja) | フッ素含有シリコン酸化膜の形成方法 | |
| JPH07312368A (ja) | 絶縁膜の平坦化構造を形成するための方法 | |
| US5502006A (en) | Method for forming electrical contacts in a semiconductor device | |
| JP4168397B2 (ja) | 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層 | |
| US4777061A (en) | Blanket tungsten deposition for dielectric | |
| JP3539741B2 (ja) | 半導体素子の製造方法 | |
| JP4753467B2 (ja) | 半導体デバイス内の固定電荷を低減する方法 | |
| JPH0750295A (ja) | 半導体装置の製造方法 | |
| JP2857369B2 (ja) | 半導体素子の金属配線間絶縁膜の製造方法 | |
| JPH07335753A (ja) | 半導体装置及びその製造方法 | |
| JPH06163521A (ja) | 半導体装置の製造方法 | |
| JPH01150342A (ja) | 多層配線構造体及びその製造方法 | |
| JP3209072B2 (ja) | 絶縁膜の形成方法 | |
| KR20010010169A (ko) | 불소화 실리콘 산화물 절연막이 형성된 강유전체 메모리 및 그 절연막 형성방법 | |
| JPH10335325A (ja) | 酸化硅素膜形成方法 | |
| JPH0669361A (ja) | 半導体装置とその製造方法 | |
| JP3869537B2 (ja) | 半導体装置の製造方法及び多層配線の作製方法 | |
| JP2737474B2 (ja) | 半導体装置の多層配線構造体の製造方法 | |
| JPH02254741A (ja) | 多層配線の製法 | |
| JPH0479330A (ja) | 積層配線の形成方法 | |
| JP4250209B2 (ja) | 半導体装置の製造方法 | |
| JPH035656B2 (ja) | ||
| JPH04162428A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010717 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040115 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040212 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040323 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |