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JP3534872B2 - Liquid crystal display - Google Patents

Liquid crystal display

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Publication number
JP3534872B2
JP3534872B2 JP01954695A JP1954695A JP3534872B2 JP 3534872 B2 JP3534872 B2 JP 3534872B2 JP 01954695 A JP01954695 A JP 01954695A JP 1954695 A JP1954695 A JP 1954695A JP 3534872 B2 JP3534872 B2 JP 3534872B2
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JP
Japan
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memory
frame
data
liquid crystal
crystal display
Prior art date
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Application number
JP01954695A
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Japanese (ja)
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JPH08194451A (en
Inventor
武志 桑田
良典 平井
和義 河口
宏之 茂木
聡 中沢
真 永井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Display Corp
AGC Inc
Original Assignee
Asahi Glass Co Ltd
Kyocera Display Corp
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Filing date
Publication date
Application filed by Asahi Glass Co Ltd, Kyocera Display Corp filed Critical Asahi Glass Co Ltd
Priority to JP01954695A priority Critical patent/JP3534872B2/en
Publication of JPH08194451A publication Critical patent/JPH08194451A/en
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Publication of JP3534872B2 publication Critical patent/JP3534872B2/en
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  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、高速で応答する液晶に
適した液晶表示装置を駆動する方法に関する。特に、本
発明は、MLS法(複数ライン同時選択法)でマルチプ
レックス駆動を行う、単純マトリクス型液晶表示装置に
関する。具体的には、データ処理、すなわち表示される
べきデータを受けてMLS法にのっとった演算を行い、
表示ドライバにデータを送る回路の構成に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of driving a liquid crystal display device suitable for a liquid crystal which responds at high speed. In particular, the present invention relates to a simple matrix type liquid crystal display device that performs multiplex driving by the MLS method (multiple line simultaneous selection method). Specifically, data processing, that is, receiving data to be displayed and performing an operation according to the MLS method,
The present invention relates to the configuration of a circuit that sends data to a display driver.

【0002】[0002]

【従来の技術】以下、本明細書ではデータ電極を列電極
といい、走査電極を行電極という。
2. Description of the Related Art Hereinafter, in the present specification, data electrodes are referred to as column electrodes, and scanning electrodes are referred to as row electrodes.

【0003】従来のSTN(スーパーツイステッドネマ
ティック)液晶素表示子は、印加電圧の実効値に依存し
て応答する液晶表示素子である。しかし、このような
晶表示素子において、高速応答する液晶を用いると、オ
ン状態とオフ状態との間で光学的変化が小さくなり、コ
ントラストが低下するという現象(フレーム応答)があ
り、問題となる。
Conventional STN (super twisted nematic) liquid crystal element indicator is a liquid crystal display device which responds in dependence on the effective value of the applied voltage. However, such liquid
In crystal display device, the use of liquid crystal for high speed response, optical change between the ON state and the OFF state is small, there is a phenomenon (frame response) that the contrast is lowered, a problem.

【0004】このような問題を解決するために、最近、
MLS法が提案された。MLS法においては、列表示パ
ターンを独立に制御するために、同時に印加される各行
電極には一定の電圧パルス列が印加される。
In order to solve such a problem, recently,
The MLS method has been proposed. In the MLS method, in order to control the column display pattern independently, a constant voltage pulse train is applied to each row electrode applied simultaneously.

【0005】この各行電極に印加される選択パルス電圧
群はL行K列の行列(これを以後、選択行列(A)とい
う)として表せる。選択パルス電圧系列は互いに直交な
ベクトル群として表せるため、これらを列要素として含
む行列は直交行列となる。このとき行列内の各行ベクト
ルは互いに直交である。行の数Lは同時選択数に対応
し、各行はそれぞれのラインに対応する。たとえば、L
本の選択ラインの中のライン1には、選択行列(A)の
1行目の要素が適応され、1列目の要素、2列目の要素
の順に選択パルスが印加される。
The selection pulse voltage group applied to each row electrode can be expressed as a matrix of L rows and K columns (hereinafter referred to as a selection matrix (A)). Since the selected pulse voltage series can be represented as mutually orthogonal vector groups, a matrix including these as column elements is an orthogonal matrix. At this time, the row vectors in the matrix are orthogonal to each other. The number L of rows corresponds to the number of simultaneous selections, and each row corresponds to each line. For example, L
The elements in the first row of the selection matrix (A) are applied to the line 1 in the selection lines of the book, and the selection pulse is applied in the order of the elements in the first column and the elements in the second column.

【0006】図4は列電極に印加される電圧波形のシー
ケンスをどのように決めるかの概念を示した説明図であ
る。4行4列のアダマール行列を選択行列とする場合を
例にとって説明する。選択行列(A)の表記において、
1は正の選択パルスを、−1は負の選択パルスを意味す
ることとする。
FIG. 4 is an explanatory view showing the concept of how to determine the sequence of voltage waveforms applied to the column electrodes. An example will be described in which a Hadamard matrix of 4 rows and 4 columns is used as the selection matrix. In the notation of the selection matrix (A),
1 means a positive selection pulse, and -1 means a negative selection pulse.

【0007】列電極iおよび列電極jにおける表示デー
タが図4(a)に示したようになっているとする。列表
示パターンは図4(b)に示すようにベクトル(d)と
して表される。ここで列要素が−1のときはオン表示を
表し、1のときはオフ表示を表す。行電極に、行列の列
の順に行電極電圧が順次印加されていくとすると、列電
極電圧レベルは図4(b)に示すベクトル(v)のよう
になる。これは、列表示パターン(画像表示データ)と
対応する選択行列の列(行選択パターン)とについて、
ビットごとに排他的論理和をとった和に対応している。
その波形は図4(c)のようになる。図4(c)におい
て、縦軸、横軸はそれぞれ任意単位である。
It is assumed that the display data on the column electrode i and the column electrode j are as shown in FIG. 4 (a). The column display pattern is represented as a vector (d) as shown in FIG. Here, when the column element is -1, it indicates on display, and when it is 1, it indicates off display. Assuming that the row electrode voltages are sequentially applied to the row electrodes in the order of the columns of the matrix, the column electrode voltage level becomes like the vector (v) shown in FIG. 4 (b). This is about the column display pattern (image display data) and the corresponding column of the selection matrix (row selection pattern),
Corresponds to the exclusive OR of each bit.
The waveform is as shown in FIG. In FIG. 4C, the vertical axis and the horizontal axis are arbitrary units.

【0008】実際には、部分ライン選択の場合、液晶表
示素子のフレーム応答を抑制するために、1表示サイク
ル内で分散して電圧印加されることが好ましい。具体的
には、たとえば、1番目の同時選択される行電極群(こ
れを以下、サブグループという)に対するベクトル
(v)の第1番目の要素が印加された次には、2番目の
同時選択される行電極群に対するベクトル(v)の第1
番目の要素が印加され、以下同様のシーケンスをとる。
In fact, in the case of partial line selection, it is preferable that the voltages are dispersed and applied within one display cycle in order to suppress the frame response of the liquid crystal display element. Specifically, for example, after the first element of the vector (v) for the first simultaneously selected row electrode group (hereinafter, referred to as a subgroup) is applied, the second simultaneously selected row electrode group is applied. Of the vector (v) for the row electrode group
The second element is applied, and so on.

【0009】表示データが値ではなく階調を有する場
合には、フレーム間引き法によって階調を実現できる。
また、特開平6−138854号や特開平6−2361
67号で提案されているような振幅変調も使用できる。
[0009] When the display data has a gradation rather than a binary, the gradation can be realized by a frame decimation method.
In addition, JP-A-6-138854 and JP-A-6-2361.
Amplitude modulation as proposed in No. 67 can also be used.

【0010】[0010]

【発明が解決しようとする課題】ところで、入力される
画像信号の周波数と、液晶表示素子側の1表示サイクル
の周波数とは一般的に異なる。液晶表示素子を駆動する
波形の基本的なパルス幅は、走査線の多重度や、表示の
見やすさの観点から、10〜数10msec程度に決め
られることが多い。したがって、1表示サイクルの周波
数は走査線数にもよるが、70〜200Hz程度になる
ことが多い。一方、入力される画像信号の周波数は60
Hz程度であることが多い。
By the way, the frequency of an input image signal is generally different from the frequency of one display cycle on the liquid crystal display element side. The basic pulse width of the waveform for driving the liquid crystal display element is often set to about 10 to several tens of msec from the viewpoint of the multiplicity of scanning lines and the visibility of the display. Therefore, the frequency of one display cycle is often about 70 to 200 Hz, although it depends on the number of scanning lines. On the other hand, the frequency of the input image signal is 60
Often around Hz.

【0011】したがって、各々のタイミングを調節する
必要がある。この調整は、画像信号を一旦メモリに書き
込み、書き込まれたデータを書き込みと非同期で読み出
すことによって行われるのが一般的である。
Therefore, it is necessary to adjust each timing. This adjustment is generally performed by temporarily writing the image signal in the memory and reading the written data asynchronously with the writing.

【0012】図5は、このようなメモリの数を減らすた
めに、出願人が既に提案している回路構成である(特開
平6−348237号)。
FIG. 5 shows a circuit configuration which the applicant has already proposed in order to reduce the number of such memories (Japanese Patent Laid-Open No. 6-348237).

【0013】階調情報を持ったRGBそれぞれ3ビット
の画像データはフレーム変調回路110により、画像デ
ータ入力に対応して各表示サイクルごとにオン/オフ1
ビットのデータに変換して直並列変換器120に出力す
る。直並列変換器120に入力された1ビットシリアル
データは所定のビット幅のパラレルデータに変換され
る。直並列変換器120としては、シフトレジスタが使
用できる。
Image data of 3 bits each of RGB having gradation information is turned on / off by the frame modulation circuit 110 every display cycle in response to image data input.
It is converted into bit data and output to the serial-parallel converter 120. The 1-bit serial data input to the serial-parallel converter 120 is converted into parallel data having a predetermined bit width. A shift register can be used as the serial-parallel converter 120.

【0014】メモリ(VRAM)130は1フレーム分
の画像信号を保存するものである。メモリ130への入
力の際には、RGBのデータを一まとめして、ランダム
アクセスモードを用い、同じ列電極に対応した行電極上
のデータは、同時選択されるL本の行電極について隣り
合うL個のアドレスに格納する。メモリ130からの読
み出しは高速な順次アクセスモードで行い、出力はフォ
ーマットコンバータ190へ送られる。
A memory (VRAM) 130 stores image signals for one frame. At the time of input to the memory 130, RGB data are put together, a random access mode is used, and the data on the row electrodes corresponding to the same column electrodes are adjacent to each other for the L row electrodes selected at the same time. Store at L addresses. Reading from the memory 130 is performed in the high speed sequential access mode, and the output is sent to the format converter 190.

【0015】フォーマットコンバータ190は、データ
フォーマットを整理し直す回路であり、縦横変換などが
含まれる。データフォーマットされた信号は、列電圧信
号演算回路180へ送られる。
The format converter 190 is a circuit that rearranges the data format, and includes vertical-horizontal conversion and the like. The data-formatted signal is sent to the column voltage signal calculation circuit 180.

【0016】列電圧信号演算回路180には行選択パタ
ーン発生器70からの信号も入力されて、列電圧信号の
演算、形成に使用する。列電圧信号演算回路180から
出力される信号は列ドライバ80に入力されて列電圧が
形成され、液晶パネル40の列電極に入力される。一
方、行選択パターン発生器70からの信号は行ドライバ
90に入力されて行電圧が形成され、液晶パネル40の
行電極に入力される。また、列ドライバ80と行ドライ
バ90とはそれぞれ、ドライバコントロール回路60に
よって、制御されている。さらに、画像信号処理回路2
00は処理制御回路150によって、制御されている。
を簡素化するため、処理制御回路150の結線は省略
した。
A signal from the row selection pattern generator 70 is also input to the column voltage signal calculation circuit 180 and used for calculation and formation of the column voltage signal. The signal output from the column voltage signal calculation circuit 180 is input to the column driver 80 to form a column voltage, and is input to the column electrode of the liquid crystal panel 40. On the other hand, the signal from the row selection pattern generator 70 is input to the row driver 90 to form a row voltage, and is input to the row electrode of the liquid crystal panel 40. The column driver 80 and the row driver 90 are controlled by the driver control circuit 60. Further, the image signal processing circuit 2
00 is controlled by the processing control circuit 150.
To simplify the drawing , the wiring of the processing control circuit 150 is omitted.

【0017】この方法では、メモリに格納する前に、フ
レーム変調を行っているので、比較的簡素な回路が実現
されている。しかし、メモリ読み出しのタイミングは、
データ入力のタイミングに同期するものになっており、
液晶表示モジュール側のフレーム周波数の高さを充分に
生かすものになっていなかった。すなわち、フレーム周
波数が低いため、フリッカーが目立つ問題があった。
In this method, since the frame modulation is performed before storing in the memory, a relatively simple circuit is realized. However, the memory read timing is
It is synchronized with the timing of data input,
The high frame frequency on the liquid crystal display module side has not been fully utilized. That is, since the frame frequency is low, there is a problem that flicker is noticeable.

【0018】また、メモリとして使用するVRAMは比
較的高価で、液晶表示装置のシステム全体では低コスト
化が充分ではなかった。
Further, the VRAM used as a memory is relatively expensive, and the cost reduction has not been sufficient for the entire system of the liquid crystal display device.

【0019】さらに、メモリへの高速なアクセスが必要
なため、消費電力や放射ノイズが比較的大きいという問
題もあった。
Further, there is a problem that power consumption and radiated noise are relatively large because high speed access to the memory is required.

【0020】[0020]

【課題を解決するための手段】本発明は、前記の課題を
解決するために、行電極と列電極とを有する液晶表示モ
ジュールが備えられ、複数ライン同時選択を行う液晶表
示装置において、入力された画像信号を列電圧信号に変
換する画像信号処理回路と該列電圧信号を列電圧に変換
する列ドライバとを有し、該画像信号処理回路は集積回
路とされ、全体で1フレーム分を超える画像信号を保存
可能な複数のフレームメモリと、入力された画像信号を
前記複数のメモリに書き込む前に、一旦保存する入力ポ
ートと、前記複数のメモリからの出力を一旦保存する出
力ポートと、出力ポートからの画像信号と行選択パター
ン信号とから列電圧信号を演算する列電圧信号演算回路
と、階調を含んだ画像信号を入力ポートに転送する前に
複数フレームの二値信号に変換するフレーム変調回路
と、入力ポート及び出力ポートとメモリ間のデータを転
送する信号線である一つのメモリバスとを備え、入力ポ
ートとメモリ間のデータ転送と出力ポートとメモリ間の
データ転送を前記メモリバスで行い、入力された画像信
号のフレーム周波数よりも液晶表示モジュールのフレー
ム周波数を高く設定し、二つのフレーム周波数の間のタ
イミング調整が該画像信号処理回路で行われ、所定の階
調表示するために使用するフレーム数よりもフレームメ
モリのフレーム数が小さいことを特徴とする液晶表示装
置、を提供する。
In order to solve the above-mentioned problems, the present invention is provided with a liquid crystal display module having a row electrode and a column electrode, and a liquid crystal display device for simultaneously selecting a plurality of lines is input. and a column driver for converting the image signal to the image signal processing circuit and said column voltage signal column voltage to be converted to the column voltage signal, the image signal processing circuit integrated times
Is a road, a total of a plurality of frame memories can be stored an image signal exceeding the one frame, before writing the input image signals to said plurality of memory once the input port to be saved from the plurality of memory Column voltage signal calculation circuit for calculating a column voltage signal from an image signal from the output port and a row selection pattern signal
And before transferring the image signal containing the gradation to the input port
Frame modulation circuit that converts binary signals of multiple frames
And transfer data between the input port and output port and the memory.
And a single memory bus is a signal line for feeding the input ports
Data transfer between port and memory and between output port and memory
Data transfer is performed by the memory bus, the frame frequency of the liquid crystal display module is set higher than the frame frequency of the input image signal, and timing adjustment between the two frame frequencies is performed by the image signal processing circuit, On the floor
The number of frames is greater than the number of frames used for
Provided is a liquid crystal display device having a small number of frames .

【0021】また、画像信号処理回路は、階調を含んだ
画像信号を入力ポートに転送する前に複数フレームの二
値信号に変換するフレーム変調回路を備えていることを
特徴とする前記の液晶表示装置を提供する。
Further, the image signal processing circuit is provided with a frame modulation circuit for converting an image signal including gradations into a binary signal of a plurality of frames before being transferred to an input port, and the liquid crystal is provided. A display device is provided.

【0022】また、4ライン同時に選択をする前記の液
晶表示装置を提供する。
Further , the above liquid crystal display device for simultaneously selecting four lines is provided.

【0023】[0023]

【作用】本発明においては、画像信号処理回路が、1フ
レーム分の画像信号を保存可能な複数のメモリと、入力
された画像信号を前記複数のメモリに書き込む前に、一
旦保存する入力ポートと、前記複数のメモリからの出力
を一旦保存する出力ポートと、出力ポートからの画像信
号と行選択パターン信号とから列電圧信号を演算する列
電圧演算回路とを備えているため、当該複数画面分のメ
モリに異なるデータを書き込むことが可能になるので、
フリッカーの少ない表示が可能になる。
According to the present invention, the image signal processing circuit has a plurality of memories capable of storing one frame of the image signal, and an input port for temporarily storing the input image signal before writing it into the plurality of memories. Since the output port for temporarily storing the outputs from the plurality of memories and the column voltage operation circuit for operating the column voltage signal from the image signal and the row selection pattern signal from the output port are provided, Since it is possible to write different data to the memory of,
Display with less flicker is possible.

【0024】また、階調を含んだ画像信号を入力ポート
に転送する前に複数フレームの二値信号に変換するフレ
ーム変調回路を備えることにより、フリッカーの少ない
表示を可能とするとともに、メモリ数を削減できる。
Further, by providing a frame modulation circuit for converting an image signal containing gradations into a binary signal of a plurality of frames before being transferred to an input port, display with less flicker is possible and the number of memories is reduced. Can be reduced.

【0025】さらに、画像信号処理回路を集積回路とす
ることにより、メモリの読み書きのデータ幅を広くする
ことができるので、アクセス速度の小さいメモリ(たと
えばDRAMなど)も用いうる。
Further, since the read / write data width of the memory can be widened by forming the image signal processing circuit as an integrated circuit, a memory having a low access speed (for example, DRAM) can also be used.

【0026】[0026]

【実施例】[実施例1] 図1は、本発明による画像信号処理回路100の実施例
を示す。画像信号処理回路100は、フレーム変調回路
1、入力ポート(シフトレジスタ)2、メモリ(DRA
M)3、4、出力ポート(シフトレジスタ)5、ドライ
バコントロール回路6、行選択パターン発生器7、列電
圧信号演算回路8、処理制御回路15を備えている。
[Embodiment 1] FIG. 1 shows an embodiment of an image signal processing circuit 100 according to the present invention. The image signal processing circuit 100 includes a frame modulation circuit 1, an input port (shift register) 2, a memory (DRA
M) 3, 4, output port (shift register) 5, driver control circuit 6, row selection pattern generator 7, column voltage signal operation circuit 8, and processing control circuit 15.

【0027】入力される画像信号はRGB各色並列のデ
ィジタル信号であり、階調数に応じたビット数を有す
る。すなわち、16階調のときは、各色4ビットずつで
計12ビットのデータ、64階調のときは、各色6ビッ
トずつで計18ビットのデータである。この画像信号と
ともに、水平同期信号、垂直同期信号、イネーブル信
号、クロック信号などが入力されてタイミングがコント
ロールされる。
The input image signal is a digital signal in parallel with each color of RGB and has a bit number according to the number of gradations. That is, in the case of 16 gradations, the data is 12 bits in total for 4 bits for each color, and in the case of 64 gradations, it is 18 bits in total for 6 bits for each color. Along with this image signal, a horizontal synchronizing signal, a vertical synchronizing signal, an enable signal, a clock signal, etc. are input to control the timing.

【0028】入力画像信号のフレーム周波数はディスプ
レイコントローラに依存し、たとえば、VGAのRGB
64階調モードでは、通常60Hzである。すなわち、
1秒間に60枚の画像が送られてくる。前述のように、
高速応答STN液晶表示のフレーム周波数は、フリッカ
ー抑制のため、高速のリフレッシュが必要であり、一般
に入力画像信号のフレーム周波数よりも高い。特に、フ
レーム変調との組み合わせでは、100Hz以上のフレ
ーム周波数になる。本発明では、つのフレーム周波数
の間のタイミング調整を、画像信号処理回路100で行
う。
The frame frequency of the input image signal depends on the display controller, for example, RGB of VGA.
In the 64-gradation mode, it is usually 60 Hz. That is,
60 images are sent in 1 second. As aforementioned,
The frame frequency of the high-speed response STN liquid crystal display requires high-speed refreshing in order to suppress flicker, and is generally higher than the frame frequency of the input image signal. Particularly, in combination with frame modulation, a frame frequency of 100 Hz or higher is obtained. In the present invention, a timing adjustment between the two frame frequency is performed by the image signal processing circuit 100.

【0029】本実施例は、入力画像信号のフレーム周波
数を60Hzとし、液晶表示モジュールにおけるフレー
ム周波数120Hzとした場合の構成であり、画像信
号処理回路100は、2画面分のメモリを備えている。
一般に、本発明の駆動方式においては、液晶表示モジュ
ールにおけるフレーム周波数が60〜120Hzの場合
は、2フレーム分のメモリを備えることにより、また液
晶表示モジュールにおけるフレーム周波数が120〜1
80Hzの場合は、3フレーム分のメモリを備えること
により、駆動が容易となる。
In this embodiment, the frame frequency of the input image signal is 60 Hz and the frame frequency of the liquid crystal display module is 120 Hz, and the image signal processing circuit 100 has a memory for two screens. .
Generally, in the driving method of the present invention, when the frame frequency of the liquid crystal display module is 60 to 120 Hz, the memory for two frames is provided, and the frame frequency of the liquid crystal display module is 120 to 1 Hz.
In the case of 80 Hz, driving is facilitated by providing a memory for 3 frames.

【0030】フレーム変調回路1では、入力された複数
ビットの階調データを複数フレームの1ビットデータに
変換する。本実施例では、空間変調を併用して、時間的
にオン/オフパターンの位置をずらしてフリッカーの低
減を図っており、8フレームを使って16階調表示を行
う。フレーム変調回路1でのデータ変換は1フレームか
ら8フレームまでに対応したルックアップテーブルを用
意して、それを参照することにより行う。もちろんこの
データ変換をルックアップテーブルを使用せず、演算で
行うことは任意である。
In the frame modulation circuit 1, the inputted multi-bit gradation data is converted into multi-frame 1-bit data. In the present embodiment, the spatial modulation is also used to shift the position of the ON / OFF pattern temporally to reduce the flicker, and 16 gradations are displayed using 8 frames. Data conversion in the frame modulation circuit 1 is performed by preparing a lookup table corresponding to 1 to 8 frames and referring to it. Of course, it is arbitrary to perform this data conversion by calculation without using a lookup table.

【0031】入力ポート2は、フレーム変調回路1から
転送された複数フレームのデータをKピクセル分の並列
データに変換し、一度に大量のデータを後段のメモリ
3、4に転送可能にする。Kの値が大きいほど一度に転
送できるデータ量を大きくできる。本実施例では入力ポ
ート2としてシフトレジスタを用いる。
The input port 2 converts the data of a plurality of frames transferred from the frame modulation circuit 1 into parallel data for K pixels, and enables a large amount of data to be transferred to the memories 3 and 4 in the subsequent stage at a time. The larger the value of K, the larger the amount of data that can be transferred at one time. In this embodiment, a shift register is used as the input port 2.

【0032】メモリ3、4としては、1画面分のデータ
を格納できる容量を備えたものであれば、形式にかかわ
らず用いうる。特に、本発明の画像信号処理回路を集積
化して、メモリを内蔵すれば、メモリの読み書きのデー
タ幅を広くすることができるので、アクセス速度の小さ
いメモリ(たとえばDRAMなど)も用いうる。価格の
安いDRAMを用いることはコストの観点からきわめて
有利である。すなわち、本発明は、低コスト、低速度の
DRAMを使用できるため、低消費電力化、低放射ノイ
ズ化の観点で非常に有効である。
The memories 3 and 4 can be used regardless of their formats as long as they have a capacity capable of storing data for one screen. In particular, if the image signal processing circuit of the present invention is integrated and a memory is built in, the read / write data width of the memory can be widened, so that a memory with a low access speed (for example, DRAM) can also be used. Using a low-priced DRAM is extremely advantageous from the viewpoint of cost. That is, since the present invention can use a low-cost and low-speed DRAM, it is very effective in terms of low power consumption and low radiation noise.

【0033】出力ポート5は、メモリ3、4から転送さ
れたデータを列電圧信号演算回路8に転送する。本実施
例では、入力ポート2と同様にシフトレジスタを用い
る。
The output port 5 transfers the data transferred from the memories 3 and 4 to the column voltage signal operation circuit 8. In this embodiment, a shift register is used like the input port 2.

【0034】本実施例では、読み書きは、同一のメモリ
バス上で行う。入力ポート2や出力ポート5は、時間的
に読み書きの信号がぶつからないように、かつ効率的に
アクセスできるように制御する機能を有する。
In this embodiment, reading and writing are performed on the same memory bus. The input port 2 and the output port 5 have a function of controlling so that read / write signals do not collide with each other in time and can be efficiently accessed.

【0035】列電圧信号演算回路8では入力された画像
データと対応する行選択パターンとの排他的論理和をと
り”1”の数を数えて出力する。このデータは表示デー
タとして液晶表示モジュールの列ドライバ80へ送られ
る。
The column voltage signal operation circuit 8 takes the exclusive OR of the input image data and the corresponding row selection pattern and counts the number of "1" and outputs it. This data is sent to the column driver 80 of the liquid crystal display module as display data.

【0036】行選択パターン発生器7は、選択行列
づく行選択パターンを発生する。行選択パターンは、行
ドライバ90に送られて行電圧が形成されるほか、列電
圧信号演算回路8に送られて、列電圧信号形成のための
演算に用いられる。
The row selection pattern generator 7 generates a group <br/> Zukugyo selected pattern selection matrix. The row selection pattern is sent to the row driver 90 to form a row voltage, and is also sent to the column voltage signal operation circuit 8 to be used for an operation for forming a column voltage signal.

【0037】ドライバコントロール回路6は列ドライバ
80および行ドライバ90等のタイミング等を制御する
回路である。ドライバ制御に必要なクロック、ラッチ信
号などを発生し、行選択パターン発生器7、列ドライバ
80および行ドライバ90に出力する。
The driver control circuit 6 is a circuit for controlling the timing of the column driver 80, the row driver 90, etc. A clock, a latch signal and the like necessary for driver control are generated and output to the row selection pattern generator 7, the column driver 80 and the row driver 90.

【0038】処理制御回路15は、画像信号処理回路1
00の動作、タイミングを制御する回路である。図で
は、結線を省略した。
The processing control circuit 15 is the image signal processing circuit 1.
00 is a circuit for controlling the operation and timing. In the figure, the connection is omitted.

【0039】図2は上記の列電圧信号演算回路8の回路
の1例である。4ビットのデータ信号を排他的論理和ゲ
ート143、143、・・・に入力する。排他的論理和
ゲート143にはそれぞれ行選択パターン発生器から行
選択パターンも入力される。排他的論理和ゲート143
の出力は加算器141で同時選択される行電極について
加算される。
FIG. 2 shows an example of the circuit of the column voltage signal operation circuit 8 described above . A 4-bit data signal is input to the exclusive OR gates 143, 143, .... A row selection pattern is also input to each of the exclusive OR gates 143 from the row selection pattern generator. Exclusive OR gate 143
Are added to the row electrodes simultaneously selected by the adder 141.

【0040】この図に示すように、列電圧信号演算回路
8へ送られる表示データは同時選択ライン数に等しい列
方向のデータであり、これは、ディスプレイコントロー
ラから画像信号処理回路100に送られるデータの転送
順序とは異なる。
As shown in this figure, the display data sent to the column voltage signal calculation circuit 8 is data in the column direction equal to the number of simultaneously selected lines, and this is the data sent from the display controller to the image signal processing circuit 100. The transfer order is different.

【0041】図3はそれらの違いを示す概念図である。
図3(a)はディスプレイコントローラから画像信号処
理回路100に送られるデータ転送順序を示し、図3
(b)は列電圧信号演算回路8へ送られるデータの転送
順序を示す。
FIG. 3 is a conceptual diagram showing the difference.
FIG. 3A shows a data transfer order sent from the display controller to the image signal processing circuit 100.
(B) shows the transfer order of the data sent to the column voltage signal calculation circuit 8.

【0042】すなわち、画像信号処理回路100に入力
される画像信号は、通常、対応する表示画面の左上から
横方向に向かう順序で順次RGB1組(すなわち1ピク
セル)のシリアルデータとして転送される。1行目のデ
ータがすべて転送され終わると次の行に移り、以下同様
にして1画面分のデータが送られる。
That is, the image signal input to the image signal processing circuit 100 is normally sequentially transferred as RGB 1 set (that is, 1 pixel) serial data in the order from the upper left of the corresponding display screen in the horizontal direction. When all the data in the first line has been transferred, the process moves to the next line, and the data for one screen is sent in the same manner.

【0043】転送順序を変更するためのフォーマット変
換は、メモリの読み書きの際に行われる。たとえば、メ
モリの書き込み時にランダムアクセスモードを用いて所
定のフォーマットに変換して書き込み、読み出し時には
順次、高速に連続して読み出す方法、または、書き込み
時に高速で順次、書き込み、読み出し時にランダムアク
セスモードで所定のフォーマットで読み出す方法などが
ある。いずれの場合でも、画像信号処理回路を集積化し
て、メモリを当該集積回路に内蔵することにより、メモ
リの読み書きのデータ幅広くとれる。したがって、シ
リアルデータをポートに蓄えてデータ幅の広いパラレル
データとして扱うことにより、メモリのアクセス時間に
余裕をもたせることができる。
The format conversion for changing the transfer order is performed when reading / writing the memory. For example, when writing to the memory, the data is converted into a predetermined format using the random access mode and then written, and when read, it is read sequentially and at high speed, or when writing is performed at high speed in sequence, when writing and reading are specified in random access mode. There is a method to read in the format of. In any case, by integrating the image signal processing circuit and incorporating the memory in the integrated circuit, the data width for reading and writing of the memory can be widened. Therefore, by storing the serial data in the port as parallel data having a wide data width, it is possible to give a margin to the memory access time.

【0044】以下に、本実施例における回路の動作につ
いて説明する。
The operation of the circuit in this embodiment will be described below.

【0045】画像信号処理回路100に入力された画像
データは、フレーム変調回路1のルックアップテーブル
を参照することにより、全体で8フレームの1ビット信
号に変換される。8フレーム分の1ビット信号は、本実
施例では2フレームずつ変換されて出力される。
The image data input to the image signal processing circuit 100 is converted into a 1-bit signal of 8 frames as a whole by referring to the look-up table of the frame modulation circuit 1. In this embodiment, 1-bit signal for 8 frames is converted and output every 2 frames.

【0046】最初に、まずこのうちの第1フレームおよ
び第2フレームに対応する1ビット信号が、入力ポート
2に出力される。入力ポート2は、メモリ3、4に書き
込むことのできる量を一旦蓄えてから、第1フレームに
対応するデータはメモリ3へ、第2フレームに対応する
データはメモリ4へ書き込む。同時に、空いた時間を利
用しながら、まずメモリ3から第1フレームに対応する
データの読み出しが行われ、出力ポート5を介して、列
電圧信号演算回路8へ転送される。引き続いて、メモリ
4から第2フレームに対応するデータの読み出しが行わ
れ、出力ポート5を介して、列電圧信号演算回路8へ転
送される。
First, the 1-bit signals corresponding to the first frame and the second frame of these are output to the input port 2. The input port 2 temporarily stores an amount that can be written in the memories 3 and 4, and then writes the data corresponding to the first frame to the memory 3 and the data corresponding to the second frame to the memory 4. At the same time, the data corresponding to the first frame is first read from the memory 3 while utilizing the free time, and transferred to the column voltage signal calculation circuit 8 via the output port 5. Subsequently, the data corresponding to the second frame is read from the memory 4 and transferred to the column voltage signal calculation circuit 8 via the output port 5.

【0047】図6は、以上のメモリへの書き込みと読み
出しのタイミングの概略を示したタイミングチャートで
ある。図のように、本実施例では、入力の2倍の周波数
で出力が行われることになる。
FIG. 6 is a timing chart showing an outline of the timing of writing and reading in the above memory. As shown in the figure, in this embodiment, output is performed at a frequency twice as high as the input.

【0048】列電圧信号演算回路8では、行選択パター
ン発生器7からの行選択パターンと出力ポート5からの
表示データを用いて液晶表示モジュールの列ドライバ8
0に転送される。
The column voltage signal operation circuit 8 uses the row selection pattern from the row selection pattern generator 7 and the display data from the output port 5 to output the column driver 8 of the liquid crystal display module.
Is transferred to 0.

【0049】次に、ディスプレイコントローラから2枚
目の画像入力信号がフレーム変調回路1に入力され、今
度は、第3フレームと第4フレームに対応するテーブル
を用いて1ビットの信号への変換が行われ、それぞれ入
力ポート2を介して、第3フレームに対応するデータは
メモリ3へ、第4フレームに対応するデータはメモリ4
へ書き込まれる。
Next, the second image input signal is input from the display controller to the frame modulation circuit 1, and this time, it is converted into a 1-bit signal using the tables corresponding to the third and fourth frames. The data corresponding to the third frame is stored in the memory 3 and the data corresponding to the fourth frame is stored in the memory 4 via the input port 2.
Is written to.

【0050】これらの画像データについても、空いた時
間を利用しながら、メモリ3から第3フレームに対応す
るデータの読み出しが行われ、出力ポート5を介して、
列電圧信号演算回路8へ転送される。引き続いて、メモ
リ4から第4フレームに対応するデータの読み出しが行
われ、出力ポート5を介して、列電圧信号演算回路8へ
転送される。これらの読み書きのタイミング、および列
電圧信号形成の演算は、第1フレームと第2フレームに
対応するデータと同じである。
With respect to these image data, the data corresponding to the third frame is read from the memory 3 while utilizing the vacant time, and the data is output via the output port 5.
It is transferred to the column voltage signal calculation circuit 8. Subsequently, the data corresponding to the fourth frame is read from the memory 4 and transferred to the column voltage signal calculation circuit 8 via the output port 5. The read / write timing and the calculation of the column voltage signal formation are the same as the data corresponding to the first frame and the second frame.

【0051】以下、同様にして5、6フレーム、7、8
フレームのデータを転送して、つの階調シーケンスを
終える。
Thereafter, similarly, 5, 6 frames, 7, 8
Transferring data of the frame, ending one of the tone sequence.

【0052】このように、複数画面分のメモリを備える
ことによって、当該複数画面分のメモリに異なるデータ
を書き込むことができる。また、メモリに書き込む前に
フレーム変調処理を行っておくことによって、これらの
メモリに格納されたデータを液晶表示モジュールのフレ
ーム周波数に同期させて読み出せば、フリッカーの少な
い表示を得るとともに、メモリ数を削減できる。また、
本発明では、液晶表示モジュールの1フレームの期間は
表示データが一定であり、単純マトリクス液晶駆動方式
のいわゆる電圧平均化法は成立することになる。
As described above, by providing the memory for plural screens, different data can be written in the memory for plural screens. In addition, by performing frame modulation processing before writing to the memory, if the data stored in these memories is read in synchronization with the frame frequency of the liquid crystal display module, a display with less flicker can be obtained and the number of memories can be increased. Can be reduced. Also,
In the present invention, the display data is constant for one frame period of the liquid crystal display module, and the so-called voltage averaging method of the simple matrix liquid crystal driving method is established.

【0053】以上のシーケンスはすべて入力信号に同期
した動作に基づいて説明したが、必ずしも同期した動作
ではなくとも駆動可能である。
Although the above sequence has been described on the basis of the operation synchronized with the input signal, it is possible to drive even if the operation is not necessarily synchronized.

【0054】また、もし、画像信号処理回路が2フレー
ム分を超えるメモリを備えているならば、複数フレーム
のデータを、メモリの数にあったフレーム数のデータに
変換し、それぞれをメモリに書き込めばよい。たとえ
ば、3フレーム分のメモリを備えているなら、3フレー
ムずつ処理できる。
Further, if the image signal processing circuit has a memory for more than 2 frames, the data of a plurality of frames is converted into the data of the number of frames corresponding to the number of memories, and each is written in the memory. Good. For example, if a memory for three frames is provided, it is possible to process every three frames.

【0055】なお、フォーマットコンバータによるデー
タフォーマット変換を併用してもよい。この場合は、メ
モリ3、4に書き込む前に行ってもよく、読み出すとき
に行ってもよい。
The data format conversion by the format converter may be used together. In this case, it may be performed before writing to the memories 3 and 4, or may be performed when reading.

【0056】本発明の画像処理回路100を集積回路と
して、MLS方式のLCDモジュールの回路基板上に実
装すると、TFTモジュールとのインターフェース互換
保てるため有益である。もちろん、パーソナルコン
ピュータ内の回路基板上に実装することもできる。ま
た、この回路の一部またはすべてを列ドライバのチップ
の上に組み込んでもよい。
[0056] The image processing circuit 100 of the present invention as an integrated circuit, when mounted on a circuit board of an LCD module MLS system, it is beneficial for maintain the interface compatibility with TFT module. Of course, it can also be mounted on a circuit board in a personal computer. Also, some or all of this circuitry may be incorporated onto the column driver chip.

【0057】[実施例2〜5] 以下の実施例2〜5は上下2画面分割駆動を行う場合で
ある。入力周波数は60Hz(1周期は16.6mse
c)、モジュール側の駆動周波数は、120Hz(1周
期は8.3msec)である。4ライン同時選択で駆動
し、1スキャンの周期は2.08msecとした。ま
た、実施例1と同様に、所定の階調を表示するために、
8フレームを使用する。
[Embodiments 2 to 5] The following Embodiments 2 to 5 are cases in which upper and lower two-screen split driving is performed. Input frequency is 60Hz (1 cycle is 16.6mse)
c), the drive frequency on the module side is 120 Hz (one cycle is 8.3 msec). Driving was performed by selecting four lines simultaneously, and the cycle of one scan was set to 2.08 msec. In addition, as in the first embodiment, in order to display a predetermined gradation,
Use 8 frames.

【0058】実施例2 メモリは3フレーム分使用する。図7はその動作、特
に、メモリへの読み書きのタイミングを示す。
Embodiment 2 The memory uses 3 frames. FIG. 7 shows the operation, particularly the timing of reading and writing to the memory.

【0059】図の見方は以下のようである。メモリ71
〜74はそれぞれ1/2フレーム分のメモリであり、1
/2画面分の2値表示データを蓄えることができる。U
F1、UF2、・・・は上画面の1フレームめ、2フレ
ームめ、・・・のデータを示す。また、LF1、LF
2、・・・は下画面の1フレームめ、2フレームめ、・
・・のデータを示す。
The view of the figure is as follows. Memory 71
Each of ˜74 is a memory for ½ frame.
Binary display data for two screens can be stored. U
F1, UF2, ... Show the data of the first frame, the second frame, ... Of the upper screen. Also, LF1, LF
2, ... is the first frame of the lower screen, the second frame ...
.. shows the data.

【0060】読み書きの記号の見方図11に示した。
まず、1セルの横軸は、時間軸に対応しており、1セル
の横の辺の長さは入力信号の周波数の半周期を表す。し
たがって、2マスの長さが、入力信号の1周期に相当す
る時間になる。図11(a)はメモリ1の中のデータF
1がF4の上に上書きされていることを示し、セル内の
1本の斜線は、上記の上書き時に1回メモリ内が走査さ
れていることを示す。
FIG. 11 shows how to read and write symbols .
First, the horizontal axis of one cell corresponds to the time axis, and the length of the horizontal side of one cell represents a half cycle of the frequency of the input signal. Therefore, the length of two squares is the time corresponding to one cycle of the input signal. FIG. 11A shows the data F in the memory 1.
1 indicates that it is overwritten on F4, and one diagonal line in the cell indicates that the memory is scanned once at the time of the above-mentioned overwriting.

【0061】図11(b)はメモリ2の中のデータF2
が読み出されていることを示し、セル内の4本の斜線
は、上記の読み出し時に4回メモリ内が走査されている
ことを示す。本実施例では、4行4列の選択行列を用い
ているので、4列分の演算が必要となる。したがって、
メモリからの読み出しは4回のスキャンによって4回デ
ータを読み出すことによって、行うことになる。
FIG. 11B shows the data F2 in the memory 2.
Is read out, and the four diagonal lines in the cell indicate that the memory is scanned four times during the above-mentioned reading. In this embodiment, since a selection matrix of 4 rows and 4 columns is used, calculation for 4 columns is required. Therefore,
Reading from the memory is performed by reading data four times by scanning four times.

【0062】図11(c)はメモリ1の中のデータF1
がF4の上に上書きされると同時に、データが読み出さ
れていることを示す。すなわち、上書き時に、1回メモ
リが内が走査されるとともに、4回データが読み出され
ることを示す。
FIG. 11C shows the data F1 in the memory 1.
Indicates that data is being read at the same time as is overwritten on F4. That is, it indicates that the memory is scanned once and the data is read four times during overwriting.

【0063】読み書きのタイミングは以下のようにな
る。60Hzの周波数で入力信号を受け、フレーム変調
回路で1ビットのデータに変換した後、入力信号の1周
期の前半の時間で、メモリ71、72にそれぞれUF
1、UF2の各フレームに対応したフレーム変調ずみデ
ータを書き込む。次いで、入力信号の1周期の後半の時
間で、メモリ71からUF1を読み出すとともに、メモ
リ74、75にそれぞれLF1、LF2の各フレームに
対応したフレーム変調ずみデータを書き込む。
The read / write timing is as follows. After receiving the input signal at a frequency of 60 Hz and converting it into 1-bit data by the frame modulation circuit, the UF is stored in the memories 71 and 72 in the first half of one cycle of the input signal.
1. Write frame-modulated data corresponding to each frame of UF2. Next, in the latter half of one cycle of the input signal, UF1 is read from the memory 71 and the frame-modulated data corresponding to each frame of LF1 and LF2 is written in the memories 74 and 75, respectively.

【0064】次いで、次の入力信号の1周期の前半の時
間で、メモリ71、73にそれぞれUF3、UF4の各
フレームに対応したフレーム変調ずみデータを書き込む
とともに、メモリ72からUF2を、メモリ74からL
F1をそれぞれ読み出す。そして、入力信号の1周期の
後半の時間で、メモリ71からUF3を、メモリ75か
らLF2をそれぞれ読み出すとともに、メモリ74、7
6にそれぞれLF3、LF4の各フレームに対応したフ
レーム変調ずみデータを書き込む。
Then, in the first half of one cycle of the next input signal, the frame-modulated data corresponding to each frame of UF3 and UF4 is written in the memories 71 and 73, respectively, and the UF2 is read from the memory 72 and the UF2 is read from the memory 74. L
Read F1 respectively. Then, in the latter half of one cycle of the input signal, UF3 is read from the memory 71 and LF2 is read from the memory 75, and the memories 74 and 7 are read.
The frame-modulated data corresponding to the respective frames of LF3 and LF4 is written in 6.

【0065】以下同様に、読み書きを行う。4行同時選
択を行っているので、読み出しは、4スキャンによって
行われ、その周波数は480Hzである。この実施例の
利点は、読み出すときに、メモリの内容が一定で、電圧
平均化法がほぼ完全に成立する点である。
Reading and writing are similarly performed thereafter. Since four rows are simultaneously selected, reading is performed by four scans, and the frequency is 480 Hz. The advantage of this embodiment is that the content of the memory is constant at the time of reading and the voltage averaging method is almost completely established.

【0066】実施例3 メモリは2.5フレーム分使用する。図8はその動作、
特に、メモリへの読み書きのタイミングを示す。図面の
見方は図7と同様である。
Embodiment 3 The memory uses 2.5 frames. Figure 8 shows its operation,
In particular, the timing of reading and writing to the memory is shown. The way of viewing the drawing is the same as in FIG. 7.

【0067】読み書きのタイミングは以下のようにな
る。60Hzの周波数で入力信号を受け、フレーム変調
回路で1ビットのデータに変換した後、入力信号の1周
期の前半の時間で、メモリ81、82にそれぞれUF
1、UF2の各フレームに対応したフレーム変調ずみデ
ータを書き込む。次いで、入力信号の1周期の後半の時
間で、メモリ81からUF1を読み出すとともに、メモ
リ84、85にそれぞれLF1、LF2の各フレームに
対応したフレーム変調ずみデータを書き込む。
The read / write timing is as follows. After receiving the input signal at a frequency of 60 Hz and converting it into 1-bit data by the frame modulation circuit, the UF is stored in the memories 81 and 82 in the first half of one cycle of the input signal.
1. Write frame-modulated data corresponding to each frame of UF2. Next, in the latter half of one cycle of the input signal, UF1 is read from the memory 81, and the frame-modulated data corresponding to each frame of LF1 and LF2 is written in the memories 84 and 85, respectively.

【0068】次いで、次の入力信号の1周期の前半の時
間で、メモリ81、83にそれぞれUF3、UF4の各
フレームに対応したフレーム変調ずみデータを書き込む
とともに、メモリ82からUF2を、メモリ84からL
F1をそれぞれ読み出す。そして、入力信号の1周期の
後半の時間で、メモリ81からUF3を、メモリ85か
らLF2をそれぞれ読み出すとともに、メモリ82、8
4にそれぞれLF3、LF4の各フレームに対応したフ
レーム変調ずみデータを書き込む。
Then, in the first half of one cycle of the next input signal, the frame-modulated data corresponding to each frame of UF3 and UF4 is written in the memories 81 and 83, respectively, and the memory 82 and UF2 are read from the memory 84. L
Read F1 respectively. Then, in the latter half of one cycle of the input signal, UF3 is read from the memory 81 and LF2 is read from the memory 85, and the memories 82 and 8 are read.
4, the frame-modulated data corresponding to each frame of LF3 and LF4 is written.

【0069】以下同様に、読み書きを行う。この場合
も、4行同時選択を行っているので、読み出しは、4ス
キャンによって行われ、その周波数は480Hzであ
る。読み出すときに、メモリの内容が一定で、電圧平均
化法がほぼ完全に成立する利点は実施例2と同じである
が、使用するメモリが半フレーム分少ない利点がさらに
ある。
Reading and writing are similarly performed thereafter. Also in this case, since four rows are simultaneously selected, reading is performed by four scans, and the frequency is 480 Hz. The advantage that the voltage averaging method is almost completely established when the contents of the memory are read out is the same as that of the second embodiment, but there is an advantage that the memory used is smaller by half a frame.

【0070】実施例4 メモリ2フレーム分使用する。図9はその動作、特
に、メモリへの読み書きのタイミングを示す。図面の見
方は図7と同様である。
Example 4 The memory is used for two frames. FIG. 9 shows the operation, particularly the timing of reading and writing to the memory. The way of viewing the drawing is the same as in FIG. 7.

【0071】読み書きのタイミングは以下のようにな
る。60Hzの周波数で入力信号を受け、フレーム変調
回路で1ビットのデータに変換した後、入力信号の1周
期の前半の時間で、メモリ91、92にそれぞれUF
1、UF2の各フレームに対応したフレーム変調ずみデ
ータを書き込む。この際、メモリ91は同時に読み出さ
れているので、UF1の半分が読み出されることにな
る。次いで、入力信号の1周期の後半の時間で、メモリ
92からUF2を読み出すとともに、メモリ93、94
にそれぞれLF1、LF2の各フレームに対応したフレ
ーム変調ずみデータを書き込む。この際、メモリ94は
同時に読み出されているので、LF2の半分が読み出さ
れることになる。
The read / write timing is as follows. After receiving the input signal at a frequency of 60 Hz and converting it into 1-bit data by the frame modulation circuit, the UF is stored in the memories 91 and 92 in the first half of one cycle of the input signal.
1. Write frame-modulated data corresponding to each frame of UF2. At this time, since the memory 91 is read at the same time, half of the UF1 is read. Next, in the latter half of one cycle of the input signal, the UF2 is read from the memory 92 and the memories 93 and 94 are read.
The frame-modulated data corresponding to the respective frames of LF1 and LF2 is written in. At this time, since the memory 94 is being read at the same time, half of the LF2 is read.

【0072】次いで、次の入力信号の1周期の前半の時
間で、メモリ91、92にそれぞれUF3、UF4の各
フレームに対応したフレーム変調ずみデータを書き込む
とともに、メモリ91、93をそれぞれ読み出す。この
際、メモリ91はUF3がUF1の上に上書きされてい
るタイミングなので、半分はUF1がもう半分はUF3
が読み出されることになる。メモリ93からはLF1が
読み出される。
Next, during the first half of one cycle of the next input signal, the frame-modulated data corresponding to each frame of UF3 and UF4 is written in the memories 91 and 92, and the memories 91 and 93 are read out. At this time, since the memory 91 is the timing when UF3 is overwritten on UF1, half is UF1 and half is UF3.
Will be read. LF1 is read from the memory 93.

【0073】入力信号の1周期の後半の時間では、メモ
リ93、94にそれぞれLF3、LF4の各フレームに
対応したフレーム変調ずみデータを書き込むとともに、
メモリ92、94をそれぞれ読み出す。この際、メモリ
94はLF4がLF2の上に上書きされているタイミン
グなので、半分はLF2がもう半分はLF4が読み出さ
れる。メモリ92からはUF4が読み出される。
During the latter half of one cycle of the input signal, the frame-modulated data corresponding to each frame of LF3 and LF4 is written in the memories 93 and 94, respectively, and
The memories 92 and 94 are read respectively. At this time, since LF4 is overwritten on LF2 in the memory 94, half of LF2 and half of LF4 are read. UF4 is read from the memory 92.

【0074】以下同様に、読み書きを行う。この場合
も、4行同時選択を行っているので、読み出しは、4ス
キャンによって行われ、その周波数は480Hzであ
る。この方法においても、電圧平均化法は、ほぼ完全に
成立する。4回のスキャンの間、メモリの内容が変わっ
ても、適当な2つの読み出しフレーム(たとえば、UF
1ならば第1フレームと第3フレーム)を取り出して考
えると、メモリの内容が4回のスキャンの間一定である
場合と等価になっているからである。また、使用するメ
モリは実施例4よりもさらに半フレーム分少ない利点が
ある。
Reading and writing are similarly performed thereafter. Also in this case, since four rows are simultaneously selected, reading is performed by four scans, and the frequency is 480 Hz. Also in this method, the voltage averaging method is almost completely established. Even if the memory contents change during the four scans, two appropriate read frames (eg, UF
If it is 1, the first frame and the third frame are taken out and considered, which is equivalent to the case where the memory contents are constant during four scans. Further, there is an advantage that the memory used is smaller than that in the fourth embodiment by half a frame.

【0075】実施例5 メモリは1.5フレーム分使用する。図10はその動
作、特に、メモリへの読み書きのタイミングを示す。図
面の見方は図7と同様である。
Embodiment 5 The memory uses 1.5 frames. FIG. 10 shows the operation, especially the timing of reading and writing to the memory. The way of viewing the drawing is the same as in FIG. 7.

【0076】読み書きのタイミングは以下のようにな
る。60Hzの周波数で入力信号を受け、フレーム変調
回路で1ビットのデータに変換した後、メモリへの読み
書きが行われるのは、実施例2〜4と同様である。
The read / write timing is as follows. It is similar to the second to fourth embodiments that the input signal is received at a frequency of 60 Hz, the frame modulation circuit converts the input signal into 1-bit data, and then the reading and writing to the memory are performed.

【0077】この実施例では、データの読み出しは、必
ずメモリ101および103から行われる。また、書き
込みは、入力信号の前半の時間では、メモリ101およ
び102に対して、入力信号の後半の時間では、メモリ
102および103に対して行われる。そして、入力信
号の前半の時間では、メモリ102からメモリ103に
対してデータの転送(TRANSFER)が行われ、入
力信号の後半の時間では、メモリ102からメモリ10
1に対して、データの転送が行われる。具体的には、以
下のようになる。
In this embodiment, data reading is always performed from the memories 101 and 103. Writing is performed in the memories 101 and 102 in the first half of the input signal and in the memories 102 and 103 in the second half of the input signal. Then, during the first half of the input signal, data transfer (TRANSFER) is performed from the memory 102 to the memory 103, and during the latter half of the input signal, the memory 102 to the memory 10 are transferred.
For 1, the data is transferred. Specifically, it is as follows.

【0078】入力信号の1周期の前半の時間で、メモリ
101、102にそれぞれUF1、UF2の各フレーム
に対応したフレーム変調ずみデータを書き込む。この
際、メモリ101は同時に読み出されているので、UF
1の半分が読み出されることになる。次いで、入力信号
の1周期の後半の時間で、メモリ102からメモリ10
1にデータUF2を転送しながら、メモリ102とメモ
リ103とにそれぞれデータLF2、LF1を書き込
む。また同時に、メモリ101とメモリ103とからそ
れぞれデータを読み出す。この際、メモリ101はデー
タが、UF1からUF2に変化しているので、それぞれ
ほぼ半分ずつ読み出されることになる。また、メモリ1
03はデータが、まえのデータからLF1に変化してい
るので、LF1はほぼ半分だけ読み出されることにな
る。
In the first half of one cycle of the input signal, the frame-modulated data corresponding to each frame of UF1 and UF2 is written in the memories 101 and 102, respectively. At this time, since the memory 101 is being read at the same time, the UF
Half of 1 will be read. Then, in the latter half of one cycle of the input signal, the memory 102 to the memory 10
While transferring the data UF2 to 1, the data LF2 and LF1 are written in the memory 102 and the memory 103, respectively. At the same time, data is read from the memories 101 and 103, respectively. At this time, since the data in the memory 101 has changed from UF1 to UF2, almost half of each data is read. Also, memory 1
In 03, since the data has changed from the previous data to LF1, LF1 is read by almost half.

【0079】次いで、次の入力信号の1周期の前半の時
間で、メモリ102からメモリ103にデータLF2を
転送しながら、メモリ101とメモリ102とにそれぞ
れデータUF3、UF4を書き込む。また同時に、メモ
リ101とメモリ103とからそれぞれデータを読み出
す。この際、メモリ101はデータが、UF2からUF
3に変化しているので、それぞれほぼ半分ずつ読み出さ
れることになる。また、メモリ103はデータが、LF
1からLF2に変化しているので、やはりそれぞれほぼ
半分だけ読み出されることになる。
Next, in the first half of one cycle of the next input signal, the data LF3 and UF4 are written in the memory 101 and the memory 102, respectively, while transferring the data LF2 from the memory 102 to the memory 103. At the same time, data is read from the memories 101 and 103, respectively. At this time, data is stored in the memory 101 from UF2 to UF2.
Since the number has been changed to 3, the number of times read is about half each. In addition, the data in the memory 103 is LF.
Since it has changed from 1 to LF2, only half of each is read.

【0080】以下同様に、読み書きを行う。この場合
も、4行同時選択を行っているので、読み出しは、4ス
キャンによって行われ、その周波数は480Hzであ
る。この方法においても、実施例4と同様の理由で電圧
平均化法は、ほぼ完全に成立する。使用するメモリが実
施例4よりもさらに半フレーム分少ない利点もある。
Reading and writing are similarly performed thereafter. Also in this case, since four rows are simultaneously selected, reading is performed by four scans, and the frequency is 480 Hz. Also in this method, the voltage averaging method is almost completely established for the same reason as in the fourth embodiment. There is also an advantage that the memory used is smaller than that in the fourth embodiment by half a frame.

【0081】実施例4および5において、データ読み出
しの間、メモリの内容が変化するときは、サブグループ
内で別々のフレームデータが混ざらないように配慮する
とフレーム変調方式に自由度が増し、波形ひずみに起因
する輝度の不均一性が改善される。
In the fourth and fifth embodiments, when the contents of the memory are changed during data reading, consideration should be given so that different frame data are not mixed in the subgroup, which increases the degree of freedom in the frame modulation method and causes waveform distortion. The non-uniformity of the brightness caused by is improved.

【0082】そのためには、書き込み時に(同時選択行
本数)分の付加メモリに1サブグループ分のデータを蓄
えてから、上述したメモリに転送すればよい。さらに、
空間変調を使用する場合に、表示の均一性を向上するた
めには、上記付加メモリの容量を(同時選択行本数と空
間変調に用いるディザなどのマトリクスの行数との最小
公倍数)×(空間変調に用いるディザなどのマトリクス
の列数の倍数)とすればよい。
For that purpose, one subgroup of data may be stored in the additional memory (the number of simultaneously selected rows) at the time of writing and then transferred to the above-mentioned memory. further,
When using spatial modulation, in order to improve display uniformity, the capacity of the additional memory is set to (the least common multiple of the number of simultaneously selected rows and the number of rows of a matrix such as dither used for spatial modulation) × (space It may be a multiple of the number of columns of a matrix such as dither used for modulation.

【0083】たとえば、同時選択行本数が4で、ディザ
マトリクスが8×8行列のときは、最小で8×8の付加
メモリを用いればよい。もちろん、VGA表示をする場
合は8×640の付加メモリでもよい。
For example, when the number of simultaneously selected rows is 4 and the dither matrix is an 8 × 8 matrix, a minimum of 8 × 8 additional memory may be used. Of course, for VGA display, an additional memory of 8 × 640 may be used.

【0084】かかる付加メモリとしては、上記メモリと
は別に複数のラインメモリを用いてもよいし、また、上
記メモリに必要な容量を付加してもよい。上記メモリに
必要な容量を加えた場合には、データ転送に使用するバ
スラインを共通に使える利点がある。
As such additional memory, a plurality of line memories may be used in addition to the above memory, or a required capacity may be added to the above memory. When the required capacity is added to the memory, there is an advantage that a bus line used for data transfer can be commonly used.

【0085】[0085]

【発明の効果】本発明の回路により、MLS駆動法に必
要な列電圧の高速演算を実現しながら、安価なダイナミ
ックメモリの使用を可能にし、かつメモリ数を削減して
回路の簡素化が可能となり、コスト削減、消費電力低
減、放射ノイズ削減を図れる。
According to the circuit of the present invention, it is possible to use an inexpensive dynamic memory while realizing high-speed calculation of the column voltage required for the MLS driving method, and reduce the number of memories to simplify the circuit. Therefore, cost reduction, power consumption reduction, and radiation noise reduction can be achieved.

【0086】また、入力画像データのフレーム周波数に
拘束されず、実質的に高いフレーム周波数でメモリから
データを読み出せるので、フリッカーを抑えた表示を実
現できる。
Further, since the data can be read out from the memory at a substantially high frame frequency without being restricted by the frame frequency of the input image data, display with suppressed flicker can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図2】列電圧信号演算回路を示す回路図である。FIG. 2 is a circuit diagram showing a column voltage signal arithmetic circuit.

【図3】ディスプレイコントローラからのデータ転送順
序と列電圧演算回路へ送られるデータ転送順序との違い
を示す概念図である。
FIG. 3 is a conceptual diagram showing a difference between a data transfer order from a display controller and a data transfer order sent to a column voltage calculation circuit.

【図4】MLS法の基本概念を示す概念図である。FIG. 4 is a conceptual diagram showing the basic concept of the MLS method.

【図5】先に提案されている例を示すブロック図であ
る。
FIG. 5 is a block diagram showing a previously proposed example.

【図6】本発明の実施例における、メモリ読み書きのタ
イミングを示すタイミングチャートである。
FIG. 6 is a timing chart showing memory read / write timing in the embodiment of the present invention.

【図7】本発明の実施例2における、メモリ読み書きの
タイミングを示すチャートである。
FIG. 7 is a chart showing a timing of reading and writing a memory according to the second embodiment of the present invention.

【図8】本発明の実施例3における、メモリ読み書きの
タイミングを示すチャートである。
FIG. 8 is a chart showing memory read / write timing in Embodiment 3 of the present invention.

【図9】本発明の実施例4における、メモリ読み書きの
タイミングを示すチャートである。
FIG. 9 is a chart showing a timing of reading and writing a memory according to the fourth embodiment of the present invention.

【図10】本発明の実施例5における、メモリ読み書き
のタイミングを示すチャートである。
FIG. 10 is a chart showing a timing of reading and writing from a memory according to a fifth embodiment of the present invention.

【図11】(a)〜(c)は図7〜図10の見方を示す
説明図である。
11 (a) to (c) are explanatory views showing how to see FIGS. 7 to 10. FIG.

【符号の説明】[Explanation of symbols]

1:フレーム変調回路 2:入力ポート 3、4:メモリ 5:出力ポート 6:ドライバコントロール回路 7:行選択パターン発生器 8:列電圧信号演算回路 10:処理制御回路 1: Frame modulation circuit 2: Input port 3, 4: Memory 5: Output port 6: Driver control circuit 7: Row selection pattern generator 8: Column voltage signal arithmetic circuit 10: Processing control circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河口 和義 神奈川県横浜市神奈川区羽沢町1150番地 旭硝子株式会社 中央研究所内 (72)発明者 茂木 宏之 神奈川県横浜市神奈川区羽沢町1150番地 旭硝子株式会社 中央研究所内 (72)発明者 中沢 聡 神奈川県横浜市神奈川区羽沢町1150番地 旭硝子株式会社 中央研究所内 (72)発明者 永井 真 神奈川県横浜市神奈川区羽沢町1150番地 旭硝子株式会社 中央研究所内 (56)参考文献 特開 平6−195043(JP,A) 特開 平7−287552(JP,A) 特開 平6−138853(JP,A) 特開 平6−167947(JP,A) 特開 平5−46125(JP,A) 特開 平5−88648(JP,A) (58)調査した分野(Int.Cl.7,DB名) G09G 3/00 - 3/38 G02F 1/133 505 - 580 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kazuyoshi Kawaguchi 1150 Hazawa-machi, Kanagawa-ku, Yokohama, Kanagawa Prefecture Asahi Glass Co., Ltd. Central Research Institute (72) Inventor Hiroyuki Mogi 1150, Hazawa-machi, Kanagawa-ku, Yokohama Asahi Glass Co., Ltd. Central Research Institute (72) Inventor Satoshi Nakazawa 1150 Hazawa-machi, Kanagawa-ku, Kanagawa Prefecture Asahi Glass Co., Ltd. Central Research Institute (72) Inventor Makoto Nagai 1150, Hazawa-cho, Kanagawa-ku, Yokohama City Asahi Glass Co., Ltd. 56) References JP-A-6-195043 (JP, A) JP-A-7-287552 (JP, A) JP-A-6-138853 (JP, A) JP-A-6-167947 (JP, A) Flat 5-46125 (JP, A) JP 5-88648 (JP, A) (58) Fields investigated (Int.Cl. 7 , DB name) G09G 3/00-3/38 G02F 1/133 505- 580

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】行電極と列電極とを有する液晶表示モジュ
ールが備えられ、複数ライン同時選択を行う液晶表示装
置において、 入力された画像信号を列電圧信号に変換する画像信号処
理回路と該列電圧信号を列電圧に変換する列ドライバと
を有し、 該画像信号処理回路は集積回路とされ、 全体で1フレーム分を超える画像信号を保存可能な複数
のフレームメモリと、 入力された画像信号を前記複数のメモリに書き込む前
に、一旦保存する入力ポートと、 前記複数のメモリからの出力を一旦保存する出力ポート
と、 出力ポートからの画像信号と行選択パターン信号とから
列電圧信号を演算する列電圧信号演算回路と、階調を含
んだ画像信号を入力ポートに転送する前に複数フレーム
の二値信号に変換するフレーム変調回路と、入力ポート
及び出力ポートとメモリ間のデータを転送する信号線で
ある一つのメモリバスとを備え、入力ポートとメモリ間
のデータ転送と出力ポートとメモリ間のデータ転送を前
記メモリバスで行い、 入力された画像信号のフレーム周波数よりも液晶表示モ
ジュールのフレーム周波数を高く設定し、 二つのフレーム周波数の間のタイミング調整が該画像信
号処理回路で行われ 所定の階調表示するために使用するフレーム数よりもフ
レームメモリのフレーム数が小さい ことを特徴とする液
晶表示装置。
1. A liquid crystal display device comprising a liquid crystal display module having row electrodes and column electrodes, wherein a plurality of lines are simultaneously selected, and an image signal processing circuit for converting an input image signal into a column voltage signal and the column. A column driver for converting a voltage signal into a column voltage, the image signal processing circuit is an integrated circuit, and a plurality of frame memories capable of storing image signals exceeding one frame in total, and input image signals Before writing to the plurality of memories, an input port that temporarily stores the output, an output port that temporarily stores the outputs from the plurality of memories, and a column voltage signal calculated from the image signal and the row selection pattern signal from the output port. Column voltage signal operation circuit for
Multiple frames before transferring the captured image signal to the input port
Frame modulation circuit that converts the binary signal of
And a signal line that transfers data between the output port and the memory
With one memory bus , between the input port and memory
Before data transfer and data transfer between output port and memory
Performed in serial memory bus, set higher frame frequency of the liquid crystal display module than the frame frequency of the input image signal, the timing adjustment between the two frame frequency is performed in the image signal processing circuit, predetermined gradation Frames more than the number of frames used to display
A liquid crystal display device characterized by a small number of frames in the frame memory .
【請求項2】1サブグループ分のデータを蓄える付加メ
モリを備え、データ書き込み時に1サブグループ分のデ
ータを一時的に蓄えた後、メモリに転送する請求項1に
記載の液晶表示装置。
2. An additional memory for storing data for one subgroup.
Memory is provided so that one subgroup of data can be written when writing data.
Data is temporarily stored and then transferred to a memory.
The described liquid crystal display device.
【請求項3】4ライン同時に選択をする請求項1または
2に記載の液晶表示装置。
3. The method according to claim 1, wherein four lines are simultaneously selected.
2. The liquid crystal display device according to item 2.
【請求項4】複数のフレームメモリが2フレーム分を超
えるメモリを備えている請求項1、2または3に記載の
液晶表示装置。
4. The liquid crystal display device according to claim 1, 2 or 3, wherein the plurality of frame memories includes memories exceeding two frames.
【請求項5】複数のフレームメモリが1.5フレーム分
のメモリを備えている請求項1、2または3に記載の液
晶表示装置。
5. The liquid crystal display device according to claim 1, wherein the plurality of frame memories include memories for 1.5 frames.
【請求項6】フレームメモリにDRAMが用いられてな
る請求項1、2、3、4または5に記載の液晶表示装
置。
6. The liquid crystal display device according to claim 1, wherein the frame memory is a DRAM.
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