JP3534179B2 - デジタル／アナログ変換器 - Google Patents
デジタル／アナログ変換器Info
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- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、複数ビットからな
るデジタルデータを上位ビットデータと下位ビットデー
タとに分け、それぞれを別々にアナログ信号に変換した
後、両者をアナログ加算することにより、デジタルデー
タをアナログ信号に変換するデジタル／アナログ変換器
に関する。
るデジタルデータを上位ビットデータと下位ビットデー
タとに分け、それぞれを別々にアナログ信号に変換した
後、両者をアナログ加算することにより、デジタルデー
タをアナログ信号に変換するデジタル／アナログ変換器
に関する。
【０００２】
【従来の技術】従来より、高ビット数のデジタル／アナ
ログ変換器として、抵抗ストリングスとＣＭＯＳを組み
合わせたものが知られている。この抵抗ストリングス型
デジタル／アナログ変換器は、出力インピーダンスが高
いため、高入力インピーダンス回路で受ける必要があ
る。このために出力段には通常、演算増幅器を用いた加
算器が用いられている。
ログ変換器として、抵抗ストリングスとＣＭＯＳを組み
合わせたものが知られている。この抵抗ストリングス型
デジタル／アナログ変換器は、出力インピーダンスが高
いため、高入力インピーダンス回路で受ける必要があ
る。このために出力段には通常、演算増幅器を用いた加
算器が用いられている。
【０００３】一方、このような電圧ストリングス型デジ
タル／アナログ変換器では、高い変換精度が得られる反
面、ビット数を増やすと抵抗の数が増大し、ＩＣ化する
際には、これらの抵抗が大きな面積を要することから、
ＩＣ自体が大型化してしまうという問題がある。
タル／アナログ変換器では、高い変換精度が得られる反
面、ビット数を増やすと抵抗の数が増大し、ＩＣ化する
際には、これらの抵抗が大きな面積を要することから、
ＩＣ自体が大型化してしまうという問題がある。
【０００４】このような問題を解決する一つの手段とし
て、例えば、特開平８−３０７２７３号公報に開示され
る回路がある。このデジタル／アナログ変換器の例を図
３に示す。この回路構成では、１６ビットのデジタルデ
ータのうちの上位１４ビットのデータが既存の抵抗スト
リングス型デジタル／アナログコンバータ１１により、
対応するアナログ電圧信号（以下、上位アナログ電圧信
号という）に変換されると共に、１６ビットのデジタル
データのうちの下位２ビットデータが、カレントミラー
回路１２により、対応するアナログ電流信号（以下、下
位アナログ電流信号という）に変換される。下位ビット
データに対応するアナログ電流信号は、加算器１３およ
び電流切換回路１４により、対応するアナログ電圧信号
（以下、下位アナログ電圧信号という）に変換されると
同時に、上位アナログ電圧信号と加算され、演算増幅器
出力端からデジタル／アナログ変換器の出力として出力
される。
て、例えば、特開平８−３０７２７３号公報に開示され
る回路がある。このデジタル／アナログ変換器の例を図
３に示す。この回路構成では、１６ビットのデジタルデ
ータのうちの上位１４ビットのデータが既存の抵抗スト
リングス型デジタル／アナログコンバータ１１により、
対応するアナログ電圧信号（以下、上位アナログ電圧信
号という）に変換されると共に、１６ビットのデジタル
データのうちの下位２ビットデータが、カレントミラー
回路１２により、対応するアナログ電流信号（以下、下
位アナログ電流信号という）に変換される。下位ビット
データに対応するアナログ電流信号は、加算器１３およ
び電流切換回路１４により、対応するアナログ電圧信号
（以下、下位アナログ電圧信号という）に変換されると
同時に、上位アナログ電圧信号と加算され、演算増幅器
出力端からデジタル／アナログ変換器の出力として出力
される。
【０００５】これによって１６ビットデータ全てを抵抗
ストリングスとＣＭＯＳトランジスタの組み合わせによ
って構成したデジタル／アナログ変換器に比べて、その
面積を抑えることが可能となり、また、簡便にビット拡
張が可能となる。
ストリングスとＣＭＯＳトランジスタの組み合わせによ
って構成したデジタル／アナログ変換器に比べて、その
面積を抑えることが可能となり、また、簡便にビット拡
張が可能となる。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
従来のデジタル／アナログ変換器では、外部から入力さ
れデジタル／アナログの基準電源の電圧の設定値に応じ
て、抵抗Ｒ１２の抵抗値ｒ１２及びトランジスタＱ２、
Ｑ３を流れる電流Ｉ２、Ｉ３の電流値ｉ２、ｉ３を予め
設定する必要があった。すなわち、加算器１３により上
位アナログ電圧信号と各下位アナログ電圧信号とが各ビ
ット位置に対応した正しいアナログ電圧レベルで加算さ
れる必要がある。そのために、デジタル／アナログコン
バータ１１により変換される上位ビットデータの最下位
ビットデータの電圧値の１／２、１／４になるように、
抵抗値ｒ１２及び電流値ｉ２、ｉ３を予め設定する必要
があった。このため、デジタル／アナログ変換器全体を
一旦設計した後、ユーザーが基準電圧を任意に変更する
ことが難しく、汎用性に欠けるという問題があった。
従来のデジタル／アナログ変換器では、外部から入力さ
れデジタル／アナログの基準電源の電圧の設定値に応じ
て、抵抗Ｒ１２の抵抗値ｒ１２及びトランジスタＱ２、
Ｑ３を流れる電流Ｉ２、Ｉ３の電流値ｉ２、ｉ３を予め
設定する必要があった。すなわち、加算器１３により上
位アナログ電圧信号と各下位アナログ電圧信号とが各ビ
ット位置に対応した正しいアナログ電圧レベルで加算さ
れる必要がある。そのために、デジタル／アナログコン
バータ１１により変換される上位ビットデータの最下位
ビットデータの電圧値の１／２、１／４になるように、
抵抗値ｒ１２及び電流値ｉ２、ｉ３を予め設定する必要
があった。このため、デジタル／アナログ変換器全体を
一旦設計した後、ユーザーが基準電圧を任意に変更する
ことが難しく、汎用性に欠けるという問題があった。
【０００７】本発明の目的は、ユーザーが基準電圧を任
意に設定することができ、汎用性に富むデジタル／アナ
ログ変換器を提供することである。
意に設定することができ、汎用性に富むデジタル／アナ
ログ変換器を提供することである。
【０００８】
【課題を解決するための手段】 本発明に係るデジタル
／アナログ変換器は、外部から入力される基準電圧を用
いて、デジタルデータの上位ビットデータを前記上位ビ
ットデータに応じた上位アナログ信号に変換する上位変
換手段と、前記デジタルデータの下位ビットデータを前
記下位ビットデータに応じた下位アナログ信号に変換す
る下位変換手段と、前記基準電圧の内の所定電圧を検出
し、検出された該電圧に応じて前記下位アナログ信号を
出力するように前記下位変換手段を制御する調整手段を
装備した制御手段と、前記上位アナログ信号及び前記下
位アナログ信号を加算して、前記デジタルデータに応じ
たアナログ信号を出力する加算手段とを備え、前記上位
変換手段は、前記基準電圧を用いて前記上位ビットデー
タに応じた電圧を有する上位アナログ電圧信号を出力す
る電圧出力手段を備え、前記電圧出力手段は、上位端
が、前記基準電圧の上位基準電圧を供給される上位基準
電圧端子に接続されるとともに、下位端が、前記基準電
圧の下位基準電圧を供給される下位基準電圧端子に接続
され、前記基準電圧を前記デジタルデータの上位ビット
数に応じた個数に分割して複数個の出力端から出力する
抵抗網を備えた、前記基準電圧を用いて前記上位ビット
データに応じた電圧を有する上位アナログ電圧信号を出
力する電圧出力手段を備え、前記調整手段は、一端が高
電位側の電源に接続されるＭＯＳトランジスタと、一端
が前記ＭＯＳトランジスタに接続され、他端が前記抵抗
網の下位端に接続される抵抗と、第１の入力端が前記Ｍ
ＯＳトランジスタ及び前記抵抗の接続点に接続され、第
２の入力端が前記抵抗網の中点に接続され、出力端が前
記ＭＯＳトランジスタのゲートに接続される差動回路と
を備える。
／アナログ変換器は、外部から入力される基準電圧を用
いて、デジタルデータの上位ビットデータを前記上位ビ
ットデータに応じた上位アナログ信号に変換する上位変
換手段と、前記デジタルデータの下位ビットデータを前
記下位ビットデータに応じた下位アナログ信号に変換す
る下位変換手段と、前記基準電圧の内の所定電圧を検出
し、検出された該電圧に応じて前記下位アナログ信号を
出力するように前記下位変換手段を制御する調整手段を
装備した制御手段と、前記上位アナログ信号及び前記下
位アナログ信号を加算して、前記デジタルデータに応じ
たアナログ信号を出力する加算手段とを備え、前記上位
変換手段は、前記基準電圧を用いて前記上位ビットデー
タに応じた電圧を有する上位アナログ電圧信号を出力す
る電圧出力手段を備え、前記電圧出力手段は、上位端
が、前記基準電圧の上位基準電圧を供給される上位基準
電圧端子に接続されるとともに、下位端が、前記基準電
圧の下位基準電圧を供給される下位基準電圧端子に接続
され、前記基準電圧を前記デジタルデータの上位ビット
数に応じた個数に分割して複数個の出力端から出力する
抵抗網を備えた、前記基準電圧を用いて前記上位ビット
データに応じた電圧を有する上位アナログ電圧信号を出
力する電圧出力手段を備え、前記調整手段は、一端が高
電位側の電源に接続されるＭＯＳトランジスタと、一端
が前記ＭＯＳトランジスタに接続され、他端が前記抵抗
網の下位端に接続される抵抗と、第１の入力端が前記Ｍ
ＯＳトランジスタ及び前記抵抗の接続点に接続され、第
２の入力端が前記抵抗網の中点に接続され、出力端が前
記ＭＯＳトランジスタのゲートに接続される差動回路と
を備える。
【０００９】上記の構成により、制御手段により上位ア
ナログ信号の基準となる基準電圧に応じた下位アナログ
信号を自動的に出力することができるので、ユーザーが
基準電圧を任意に設定することができ、デジタル／アナ
ログ変換器の汎用性を向上することができる。
ナログ信号の基準となる基準電圧に応じた下位アナログ
信号を自動的に出力することができるので、ユーザーが
基準電圧を任意に設定することができ、デジタル／アナ
ログ変換器の汎用性を向上することができる。
【００１０】また、前記下位変換手段は、前記下位ビッ
トデータに応じた電流を有する下位アナログ電流信号を
出力する電流出力手段を備え、前記加算手段は、前記下
位アナログ電流信号を電流／電圧変換して前記上位アナ
ログ電圧信号に加算する電流／電圧変換手段を備えるこ
とが好ましい。
トデータに応じた電流を有する下位アナログ電流信号を
出力する電流出力手段を備え、前記加算手段は、前記下
位アナログ電流信号を電流／電圧変換して前記上位アナ
ログ電圧信号に加算する電流／電圧変換手段を備えるこ
とが好ましい。
【００１１】この場合、上位アナログ電圧信号の電圧の
基準となる基準電圧に応じて下位アナログ電流信号の電
流を自動的に調整することができるので、ユーザーが基
準電圧を任意に設定することができ、汎用性を向上する
ことができる。また、一般に変換精度の高い電圧型の上
位変換手段により上位ビットデータを上位アナログ電圧
信号に変換できるとともに、一般に回路面積の小さい電
流型の下位変換手段により下位ビットデータを下位アナ
ログ電流信号に変換できるので、少ない回路面積で高精
度なデジタル／アナログ変換を行うことができる。
基準となる基準電圧に応じて下位アナログ電流信号の電
流を自動的に調整することができるので、ユーザーが基
準電圧を任意に設定することができ、汎用性を向上する
ことができる。また、一般に変換精度の高い電圧型の上
位変換手段により上位ビットデータを上位アナログ電圧
信号に変換できるとともに、一般に回路面積の小さい電
流型の下位変換手段により下位ビットデータを下位アナ
ログ電流信号に変換できるので、少ない回路面積で高精
度なデジタル／アナログ変換を行うことができる。
【００１２】また、前記電圧出力手段は、前記上位端
が、第１の外部電源に接続された第１の外部抵抗を介し
て前記基準電圧の上位基準電圧を供給される上位基準電
圧端子に接続されるとともに、前記下位端が、第２の外
部電源に接続された第２の外部抵抗を介して前記基準電
圧の下位基準電圧を供給される下位基準電圧端子に接続
され、前記調整手段は、前記ＭＯＳトランジスタから前
記抵抗を介して前記抵抗網の下位端に流入する電流を前
記抵抗網の上位端から吸い出す電流吸い出し手段を備え
ることが好ましい。
が、第１の外部電源に接続された第１の外部抵抗を介し
て前記基準電圧の上位基準電圧を供給される上位基準電
圧端子に接続されるとともに、前記下位端が、第２の外
部電源に接続された第２の外部抵抗を介して前記基準電
圧の下位基準電圧を供給される下位基準電圧端子に接続
され、前記調整手段は、前記ＭＯＳトランジスタから前
記抵抗を介して前記抵抗網の下位端に流入する電流を前
記抵抗網の上位端から吸い出す電流吸い出し手段を備え
ることが好ましい。
【００１３】この場合、電流吸い出し手段によりＭＯＳ
トランジスタから抵抗を介して抵抗網の下位端に流入す
る電流を上位端から吸い出すことができるので、抵抗網
に不要な電流が流れることがなく、抵抗等の電流ドライ
ブ能力の低い素子からも上位及び下位基準電圧を供給す
ることができ、デジタル／アナログ変換器の汎用性をさ
らに向上することができる。
トランジスタから抵抗を介して抵抗網の下位端に流入す
る電流を上位端から吸い出すことができるので、抵抗網
に不要な電流が流れることがなく、抵抗等の電流ドライ
ブ能力の低い素子からも上位及び下位基準電圧を供給す
ることができ、デジタル／アナログ変換器の汎用性をさ
らに向上することができる。
【００１４】
【発明の実施の形態】以下、本発明の各実施の形態のデ
ジタル／アナログ変換器について図面を参照しながら詳
細に説明する。なお、以下の説明では、（ｎ＋ｍ）ビッ
トのデジタルデータ（ｎ、ｍは任意の正整数）を上位ｎ
ビットと下位ｍビットとに分けてデジタル／アナログ変
換を行う場合について説明する。
ジタル／アナログ変換器について図面を参照しながら詳
細に説明する。なお、以下の説明では、（ｎ＋ｍ）ビッ
トのデジタルデータ（ｎ、ｍは任意の正整数）を上位ｎ
ビットと下位ｍビットとに分けてデジタル／アナログ変
換を行う場合について説明する。
【００１５】まず、本発明の第１の実施の形態のデジタ
ル／アナログ変換器について図１を参照しながら詳細に
説明する。図１は、本発明の第１の実施の形態のデジタ
ル／アナログ変換器の構成を示す回路図である。なお、
図１に示すデジタル／アナログ変換器は、電流ドライブ
能力の高いオペアンプから基準電圧（上位基準電圧（高
電位側）及び下位基準電圧（低電位側））を供給する場
合について説明するが、レギュレータ等の他の電流ドラ
イブ能力の高い素子に対しても、本実施の形態が同様に
適用できる。
ル／アナログ変換器について図１を参照しながら詳細に
説明する。図１は、本発明の第１の実施の形態のデジタ
ル／アナログ変換器の構成を示す回路図である。なお、
図１に示すデジタル／アナログ変換器は、電流ドライブ
能力の高いオペアンプから基準電圧（上位基準電圧（高
電位側）及び下位基準電圧（低電位側））を供給する場
合について説明するが、レギュレータ等の他の電流ドラ
イブ能力の高い素子に対しても、本実施の形態が同様に
適用できる。
【００１６】図１に示すように、デジタル／アナログ変
換器は、（ｎ＋ｍ）ビットのデジタルデータのうち上位
ｎビットのデータＤＵ０〜ＤＵ（ｎ−１）を上位アナロ
グ電圧信号に変換する上位ビットデータ変換部１、（ｎ
＋ｍ）ビットのデジタルデータのうち下位ｍビットのデ
ータＤＢ０〜ＤＢ（ｍ−１）を下位アナログ電流信号に
変換する下位ビットデータ変換部２、下位アナログ電流
信号を電流／電圧変換すると同時に、上位アナログ電圧
信号に加算する加算部３、上位基準電圧ｖｒｈ及び下位
基準電圧ｖｒｌから作られる基準電圧に応じた電流を下
位ビットデータ変換部２に供給する制御部４を備える。
換器は、（ｎ＋ｍ）ビットのデジタルデータのうち上位
ｎビットのデータＤＵ０〜ＤＵ（ｎ−１）を上位アナロ
グ電圧信号に変換する上位ビットデータ変換部１、（ｎ
＋ｍ）ビットのデジタルデータのうち下位ｍビットのデ
ータＤＢ０〜ＤＢ（ｍ−１）を下位アナログ電流信号に
変換する下位ビットデータ変換部２、下位アナログ電流
信号を電流／電圧変換すると同時に、上位アナログ電圧
信号に加算する加算部３、上位基準電圧ｖｒｈ及び下位
基準電圧ｖｒｌから作られる基準電圧に応じた電流を下
位ビットデータ変換部２に供給する制御部４を備える。
【００１７】上位ビットデータ変換部１は、２n個の抵
抗ＲＲ０〜ＲＲ（２n−１）からなる抵抗網ＲＲ、２n個
のＣＭＯＳスイッチＳ０〜Ｓ（２n−１）、デコーダＤ
Ｃを備える。抵抗ＲＲ０〜ＲＲ（２n−１）は、直列に
接続され、抵抗網ＲＲの上位基準電圧端子ＶＲＨには、
外部のオペアンプＯＰＨから上位基準電圧ｖｒｈが供給
され、下位基準電圧端子ＶＲＬには、外部のオペアンプ
ＯＰＬから下位基準電圧ｖｒｌが供給される。各抵抗Ｒ
Ｒ０〜ＲＲ（２n−１）の各接続点には、スイッチＳ０
〜Ｓ（２n−１）の入力端が各々接続され、スイッチＳ
０〜Ｓ（２n−１）の各出力端は、加算部３に接続され
る。デコーダＤＣは、上位ｎビットのデータＤＵ０〜Ｄ
Ｕ（ｎ−１）を受け、上位ｎビットのデータＤＵ０〜Ｄ
Ｕ（ｎ−１）をデコードし、その結果に応じた制御信号
を各スイッチＳ０〜Ｓ（２n−１）に各々出力する。ス
イッチＳ０〜Ｓ（ｎ−１）は、入力される制御信号に応
じてその接続／非接続状態が制御される。
抗ＲＲ０〜ＲＲ（２n−１）からなる抵抗網ＲＲ、２n個
のＣＭＯＳスイッチＳ０〜Ｓ（２n−１）、デコーダＤ
Ｃを備える。抵抗ＲＲ０〜ＲＲ（２n−１）は、直列に
接続され、抵抗網ＲＲの上位基準電圧端子ＶＲＨには、
外部のオペアンプＯＰＨから上位基準電圧ｖｒｈが供給
され、下位基準電圧端子ＶＲＬには、外部のオペアンプ
ＯＰＬから下位基準電圧ｖｒｌが供給される。各抵抗Ｒ
Ｒ０〜ＲＲ（２n−１）の各接続点には、スイッチＳ０
〜Ｓ（２n−１）の入力端が各々接続され、スイッチＳ
０〜Ｓ（２n−１）の各出力端は、加算部３に接続され
る。デコーダＤＣは、上位ｎビットのデータＤＵ０〜Ｄ
Ｕ（ｎ−１）を受け、上位ｎビットのデータＤＵ０〜Ｄ
Ｕ（ｎ−１）をデコードし、その結果に応じた制御信号
を各スイッチＳ０〜Ｓ（２n−１）に各々出力する。ス
イッチＳ０〜Ｓ（ｎ−１）は、入力される制御信号に応
じてその接続／非接続状態が制御される。
【００１８】制御部４は、ｎチャネルＭＯＳトランジス
タＭ１〜Ｍ３、ｐチャネルＭＯＳトランジスタＭ４〜Ｍ
７、抵抗Ｒ１を備える。トランジスタＭ１のゲートは、
非反転入力端子としてノードＮ１に接続され、ドレイン
は、トランジスタＭ４のドレイン及びゲートと接続さ
れ、ソースは、トランジスタＭ３のドレインと接続され
る。トランジスタＭ２のゲートは、反転入力端子として
上位ビットデータ変換部１の抵抗網ＲＲの中点であるノ
ードＮ２に接続され、ドレインは、出力端子となるノー
ドＮ３でトランジスタＭ５のドレインと接続され、ソー
スは、トランジスタＭ３のドレインと接続される。トラ
ンジスタＭ５のゲートは、トランジスタＭ４のゲートお
よびドレインに接続され、トランジスタＭ４、Ｍ５のソ
ースは、高電位側の電源ＶＤＤに接続される。トランジ
スタＭ３のゲートは、所定のバイアス電圧を供給するバ
イアス電源ＶＢに接続され、ソースは、接地される。従
って、入力用のトランジスタＭ１、Ｍ２と、負荷用のト
ランジスタＭ４、Ｍ５と、定電流源用のトランジスタＭ
３とにより、差動回路が構成される。
タＭ１〜Ｍ３、ｐチャネルＭＯＳトランジスタＭ４〜Ｍ
７、抵抗Ｒ１を備える。トランジスタＭ１のゲートは、
非反転入力端子としてノードＮ１に接続され、ドレイン
は、トランジスタＭ４のドレイン及びゲートと接続さ
れ、ソースは、トランジスタＭ３のドレインと接続され
る。トランジスタＭ２のゲートは、反転入力端子として
上位ビットデータ変換部１の抵抗網ＲＲの中点であるノ
ードＮ２に接続され、ドレインは、出力端子となるノー
ドＮ３でトランジスタＭ５のドレインと接続され、ソー
スは、トランジスタＭ３のドレインと接続される。トラ
ンジスタＭ５のゲートは、トランジスタＭ４のゲートお
よびドレインに接続され、トランジスタＭ４、Ｍ５のソ
ースは、高電位側の電源ＶＤＤに接続される。トランジ
スタＭ３のゲートは、所定のバイアス電圧を供給するバ
イアス電源ＶＢに接続され、ソースは、接地される。従
って、入力用のトランジスタＭ１、Ｍ２と、負荷用のト
ランジスタＭ４、Ｍ５と、定電流源用のトランジスタＭ
３とにより、差動回路が構成される。
【００１９】また、トランジスタＭ６のゲートは、ノー
ドＮ３に接続され、ソースは、電源ＶＤＤに接続され、
ドレインは、ノードＮ１で、トランジスタＭ１のゲート
および抵抗Ｒ１の一端と接続される。抵抗Ｒ１の他端
は、抵抗網ＲＲの下位端に接続される。トランジスタＭ
７のゲートは、トランジスタＭ６のゲートに接続され、
ソースは、電源ＶＤＤに接続され、ドレインは、下位ビ
ットデータ変換部２に接続される。
ドＮ３に接続され、ソースは、電源ＶＤＤに接続され、
ドレインは、ノードＮ１で、トランジスタＭ１のゲート
および抵抗Ｒ１の一端と接続される。抵抗Ｒ１の他端
は、抵抗網ＲＲの下位端に接続される。トランジスタＭ
７のゲートは、トランジスタＭ６のゲートに接続され、
ソースは、電源ＶＤＤに接続され、ドレインは、下位ビ
ットデータ変換部２に接続される。
【００２０】下位ビットデータ変換部２は、ｎチャネル
ＭＯＳトランジスタＭＬ０〜ＭＬ（ｍ−１）、ＭＩ０〜
ＭＩｍを備える。トランジスタＭＩｍのゲート及びドレ
インは、制御部４内のトランジスタＭ７のドレインと接
続され、ソースは、接地される。トランジスタＭＬ０〜
ＭＬ（ｍ−１）の各ソースは、接地され、各ゲートは、
トランジスタＭＩｍのゲートと接続され、トランジスタ
ＭＩ０〜ＭＩｍによりカレントミラー回路が構成され
る。トランジスタＭＬ０〜ＭＬ（ｍ−１）の各ゲートに
は、下位ｍビットデータＤＢ０〜ＤＢ（ｍ−１）のうち
対応する各データが入力され、各ソースは、対応するト
ランジスタＭＩ０〜ＭＩ（ｍ−１）の各ドレインに接続
され、各ドレインは、加算部３に接続される。
ＭＯＳトランジスタＭＬ０〜ＭＬ（ｍ−１）、ＭＩ０〜
ＭＩｍを備える。トランジスタＭＩｍのゲート及びドレ
インは、制御部４内のトランジスタＭ７のドレインと接
続され、ソースは、接地される。トランジスタＭＬ０〜
ＭＬ（ｍ−１）の各ソースは、接地され、各ゲートは、
トランジスタＭＩｍのゲートと接続され、トランジスタ
ＭＩ０〜ＭＩｍによりカレントミラー回路が構成され
る。トランジスタＭＬ０〜ＭＬ（ｍ−１）の各ゲートに
は、下位ｍビットデータＤＢ０〜ＤＢ（ｍ−１）のうち
対応する各データが入力され、各ソースは、対応するト
ランジスタＭＩ０〜ＭＩ（ｍ−１）の各ドレインに接続
され、各ドレインは、加算部３に接続される。
【００２１】加算部３は、演算増幅器ＯＰ、帰還抵抗Ｒ
２を備える。演算増幅器ＯＰの非反転入力端子は、スイ
ッチＳ０〜Ｓ（２n−１）の各出力端に接続され、反転
入力端子は、下位ビットデータ変換部２内のトランジス
タＭＬ０〜ＭＬ（ｍ−１）のドレインと接続され、出力
端子と反転入力端子との間に抵抗Ｒ２が接続され、加算
部が構成される。加算部は、上位ビットデータ変換部１
から出力される上位アナログ電圧信号に対してその電圧
を高入力インピーダンスで受けてそのまま出力端子に導
く帰還利得１の非反転増幅器として機能するとともに、
下位ビットデータ変換部２から出力される下位アナログ
電流信号を電流／電圧変換して上位アナログ電圧信号に
加算し、その加算結果をデジタル／アナログ変換器の出
力として供給する。
２を備える。演算増幅器ＯＰの非反転入力端子は、スイ
ッチＳ０〜Ｓ（２n−１）の各出力端に接続され、反転
入力端子は、下位ビットデータ変換部２内のトランジス
タＭＬ０〜ＭＬ（ｍ−１）のドレインと接続され、出力
端子と反転入力端子との間に抵抗Ｒ２が接続され、加算
部が構成される。加算部は、上位ビットデータ変換部１
から出力される上位アナログ電圧信号に対してその電圧
を高入力インピーダンスで受けてそのまま出力端子に導
く帰還利得１の非反転増幅器として機能するとともに、
下位ビットデータ変換部２から出力される下位アナログ
電流信号を電流／電圧変換して上位アナログ電圧信号に
加算し、その加算結果をデジタル／アナログ変換器の出
力として供給する。
【００２２】次に、上記のように構成されたデジタル／
アナログ変換器の動作について説明する。まず、上位ビ
ットデータ変換部１の動作について説明する。デコーダ
ＤＣにより、変換されるために入力されたデジタルデー
タのうち上位ｎビットのデータＤＵ０〜ＤＵ（ｎ−１）
がデコードされ、そのデコード結果に基づきスイッチＳ
０〜Ｓ（２n−１）をオン（その他のスイッチはオフ）
するための制御信号をスイッチＳ０〜Ｓ（２n−１）に
出力する。従って、抵抗ＲＲ０〜ＲＲ（２n−１）によ
り上位基準電圧ｖｒｈと下位基準電圧ｖｒｌとの間を上
位ビット数に応じて分割された電圧のうち上位ビットデ
ータに対応する電圧が、ＯＮされたスイッチを介して上
位アナログ電圧信号として加算部３に出力される。
アナログ変換器の動作について説明する。まず、上位ビ
ットデータ変換部１の動作について説明する。デコーダ
ＤＣにより、変換されるために入力されたデジタルデー
タのうち上位ｎビットのデータＤＵ０〜ＤＵ（ｎ−１）
がデコードされ、そのデコード結果に基づきスイッチＳ
０〜Ｓ（２n−１）をオン（その他のスイッチはオフ）
するための制御信号をスイッチＳ０〜Ｓ（２n−１）に
出力する。従って、抵抗ＲＲ０〜ＲＲ（２n−１）によ
り上位基準電圧ｖｒｈと下位基準電圧ｖｒｌとの間を上
位ビット数に応じて分割された電圧のうち上位ビットデ
ータに対応する電圧が、ＯＮされたスイッチを介して上
位アナログ電圧信号として加算部３に出力される。
【００２３】例えば、上位ｎビットデータＤＵ０〜ＤＵ
（ｎ−１）がすべて“０”の場合、スイッチＳ０がオン
され、他のスイッチはオフされ、抵抗Ｒ０の下端の電圧
が出力される。また、上位ｎビットデータＤＵ０〜ＤＵ
（ｎ−１）がすべて“１”の場合、スイッチＳ（２n−
１）がオンされ、他のスイッチはオフされ、抵抗Ｒ（２
n−１）の下端の電圧が出力される。
（ｎ−１）がすべて“０”の場合、スイッチＳ０がオン
され、他のスイッチはオフされ、抵抗Ｒ０の下端の電圧
が出力される。また、上位ｎビットデータＤＵ０〜ＤＵ
（ｎ−１）がすべて“１”の場合、スイッチＳ（２n−
１）がオンされ、他のスイッチはオフされ、抵抗Ｒ（２
n−１）の下端の電圧が出力される。
【００２４】次に、制御部４の動作について説明する。
トランジスタＭ１〜Ｍ５により構成される差動回路のノ
ードＮ１の電圧がノードＮ２の電圧より高い場合、トラ
ンジスタＭ６のゲート電圧が上昇して抵抗Ｒ１を流れる
電流Ｉ１が小さくなり、ノードＮ１の電圧は下降し、一
方、ノードＮ１の電圧がノードＮ２の電圧より低い場
合、トランジスタＭ６のゲート電圧が低下して抵抗Ｒ１
を流れる電流Ｉ１が大きくなり、ノードＮ１の電圧は上
昇する。従って、差動回路によりノードＮ１の電圧は、
ノードＮ２の電圧すなわち抵抗網の中点の電圧になり、
抵抗Ｒ１を流れる電流Ｉ１は、上位基準電圧ｖｒｈ及び
下位基準電圧ｖｒｌの間の電圧に応じた電流値ｉ１を有
することになる。
トランジスタＭ１〜Ｍ５により構成される差動回路のノ
ードＮ１の電圧がノードＮ２の電圧より高い場合、トラ
ンジスタＭ６のゲート電圧が上昇して抵抗Ｒ１を流れる
電流Ｉ１が小さくなり、ノードＮ１の電圧は下降し、一
方、ノードＮ１の電圧がノードＮ２の電圧より低い場
合、トランジスタＭ６のゲート電圧が低下して抵抗Ｒ１
を流れる電流Ｉ１が大きくなり、ノードＮ１の電圧は上
昇する。従って、差動回路によりノードＮ１の電圧は、
ノードＮ２の電圧すなわち抵抗網の中点の電圧になり、
抵抗Ｒ１を流れる電流Ｉ１は、上位基準電圧ｖｒｈ及び
下位基準電圧ｖｒｌの間の電圧に応じた電流値ｉ１を有
することになる。
【００２５】また、トランジスタＭ７のゲートも、ノー
ドＮ３に接続されているため、トランジスタＭ７により
下位ビットデータ変換部２に供給される電流Ｉ２の電流
値もｉ１となる。この結果、上位基準電圧ｖｒｈ及び下
位基準電圧ｖｒｌの間の電圧に応じた電流値ｉ１を有す
る電流Ｉ２が下位ビットデータ変換部２に供給される。
なお、抵抗Ｒ１を流れる電流Ｉ１は、下位端を介して抵
抗網ＲＲに流れ込むが、本実施の形態では、上位基準電
圧ｖｒｈ及び下記基準電圧ｖｒｌを供給するために、電
流ドライブ能力の高いオペアンプＯＰＨ、ＯＰＬを用い
ているので、オペアンプＯＰＨ、ＯＰＬが電流Ｉ１を吸
収し、上位ｎビットの変換動作に影響せず、問題はな
い。
ドＮ３に接続されているため、トランジスタＭ７により
下位ビットデータ変換部２に供給される電流Ｉ２の電流
値もｉ１となる。この結果、上位基準電圧ｖｒｈ及び下
位基準電圧ｖｒｌの間の電圧に応じた電流値ｉ１を有す
る電流Ｉ２が下位ビットデータ変換部２に供給される。
なお、抵抗Ｒ１を流れる電流Ｉ１は、下位端を介して抵
抗網ＲＲに流れ込むが、本実施の形態では、上位基準電
圧ｖｒｈ及び下記基準電圧ｖｒｌを供給するために、電
流ドライブ能力の高いオペアンプＯＰＨ、ＯＰＬを用い
ているので、オペアンプＯＰＨ、ＯＰＬが電流Ｉ１を吸
収し、上位ｎビットの変換動作に影響せず、問題はな
い。
【００２６】次に、下位ビットデータ変換部２の動作に
ついて説明する。電流Ｉ２を受けるトランジスタＭＩｍ
は、トランジスタＭＩ０〜ＭＩ（ｍ−１）とともにカレ
ントミラー回路を構成しているので、電流Ｉ２に応じた
電流ＩＬ０〜ＩＬ（ｍ−１）がそれぞれトランジスタＭ
Ｉ０〜ＭＩ（ｍ−１）を流れる。ここで、各トランジス
タＭＩ０〜ＭＩ（ｍ−１）のゲート幅は、電流ＩＬ０〜
ＩＬ（ｍ−１）の電流値がビット数が増えるごとに倍に
なるように設定されている。すなわち、トランジスタＭ
Ｉｍのゲート幅をＷとすると、トランジスタＭＩ０のゲ
ート幅はＷ、トランジスタＭＩ１のゲート幅は２Ｗ、以
降同様にして、トランジスタＭＩ（ｍ−１）のゲート幅
は２(m-1)Ｗに設定されている。
ついて説明する。電流Ｉ２を受けるトランジスタＭＩｍ
は、トランジスタＭＩ０〜ＭＩ（ｍ−１）とともにカレ
ントミラー回路を構成しているので、電流Ｉ２に応じた
電流ＩＬ０〜ＩＬ（ｍ−１）がそれぞれトランジスタＭ
Ｉ０〜ＭＩ（ｍ−１）を流れる。ここで、各トランジス
タＭＩ０〜ＭＩ（ｍ−１）のゲート幅は、電流ＩＬ０〜
ＩＬ（ｍ−１）の電流値がビット数が増えるごとに倍に
なるように設定されている。すなわち、トランジスタＭ
Ｉｍのゲート幅をＷとすると、トランジスタＭＩ０のゲ
ート幅はＷ、トランジスタＭＩ１のゲート幅は２Ｗ、以
降同様にして、トランジスタＭＩ（ｍ−１）のゲート幅
は２(m-1)Ｗに設定されている。
【００２７】従って、下位ビットのうちの最下位ビット
に対応するトランジスタＭＩ０を流れる電流ＩＬ０の電
流値はトランジスタＭＩｍに流れる電流値と同様、ｉ１
になり、次のビットに対応するトランジスタＭＩ１を流
れる電流ＩＬ１の電流値は、２・ｉ１になり、以降同様
にして、下位ビットのうちの最上位ビットに対応するト
ランジスタＭＩ（ｍ−１）を流れる電流ＩＬ（ｍ−１）
の電流値は、２(m-1)・ｉ１になる。
に対応するトランジスタＭＩ０を流れる電流ＩＬ０の電
流値はトランジスタＭＩｍに流れる電流値と同様、ｉ１
になり、次のビットに対応するトランジスタＭＩ１を流
れる電流ＩＬ１の電流値は、２・ｉ１になり、以降同様
にして、下位ビットのうちの最上位ビットに対応するト
ランジスタＭＩ（ｍ−１）を流れる電流ＩＬ（ｍ−１）
の電流値は、２(m-1)・ｉ１になる。
【００２８】また、トランジスタＭＬ０〜ＭＬ（ｍ−
１）の各ゲートには、下位ｍビットのデータＤＢ０〜Ｄ
Ｂ（ｍ−１）のうち対応する各データが入力され、トラ
ンジスタＭＬ０〜ＭＬ（ｍ−１）のうち“１”のデータ
が入力されたトランジスタはオンし、“０”のデータが
入力されたトランジスタはオフし、“１”のデータに対
応する電流のみがトランジスタＭＬ０〜ＭＬ（ｍ−１）
を介して加算部３に出力される。
１）の各ゲートには、下位ｍビットのデータＤＢ０〜Ｄ
Ｂ（ｍ−１）のうち対応する各データが入力され、トラ
ンジスタＭＬ０〜ＭＬ（ｍ−１）のうち“１”のデータ
が入力されたトランジスタはオンし、“０”のデータが
入力されたトランジスタはオフし、“１”のデータに対
応する電流のみがトランジスタＭＬ０〜ＭＬ（ｍ−１）
を介して加算部３に出力される。
【００２９】例えば、下位ビットのデータＤＢ０が
“１”で、他のデータが“０”の場合、トランジスタＭ
Ｌ０がオンされ、他のトランジスタはオフされ、電流値
ｉ１を有する電流ＩＬ０が出力される。また、下位ビッ
トのデータＤＢ１、ＤＢ（ｍ−１）が“１”で、他のデ
ータが“０”の場合、トランジスタＭＬ１、ＭＬ（ｍ−
１）がオンされ、他のトランジスタはオフされ、電流値
２・ｉ１を有する電流ＩＬ１及び電流値２(m-1)・ｉ１
を有する電流ＩＬ（ｍ−１）が加算されて電流値（２・
ｉ１＋２(m-1)・ｉ１）を有する電流が出力される。従
って、下位ｍビットのデータＤＢ０〜ＤＢ（ｍ−１）の
うち“１”のデータに対応する各電流が加算され、下位
ｍビットデータＤＢ０〜ＤＢ（ｍ−１）に応じた電流値
を有する下位アナログ電流信号が加算部３に出力され
る。
“１”で、他のデータが“０”の場合、トランジスタＭ
Ｌ０がオンされ、他のトランジスタはオフされ、電流値
ｉ１を有する電流ＩＬ０が出力される。また、下位ビッ
トのデータＤＢ１、ＤＢ（ｍ−１）が“１”で、他のデ
ータが“０”の場合、トランジスタＭＬ１、ＭＬ（ｍ−
１）がオンされ、他のトランジスタはオフされ、電流値
２・ｉ１を有する電流ＩＬ１及び電流値２(m-1)・ｉ１
を有する電流ＩＬ（ｍ−１）が加算されて電流値（２・
ｉ１＋２(m-1)・ｉ１）を有する電流が出力される。従
って、下位ｍビットのデータＤＢ０〜ＤＢ（ｍ−１）の
うち“１”のデータに対応する各電流が加算され、下位
ｍビットデータＤＢ０〜ＤＢ（ｍ−１）に応じた電流値
を有する下位アナログ電流信号が加算部３に出力され
る。
【００３０】最後に、加算部３の動作について説明す
る。演算増幅器ＯＰは、反転入力端子から入力された下
位アナログ電流信号を電流／電圧変換すると同時に非反
転入力端子から入力される上位アナログ電圧信号を加算
して出力する。ここで、上位ビットデータ変換部１に供
給される上位基準電圧ｖｒｈと下位基準電圧ｖｒｌとの
間の電圧をｖｒとし、抵抗Ｒ２の抵抗値をｒ２とする
と、下位ｍビットデータの最下位ビットデータＤＢ０に
対応する電流ＩＬ０により演算増幅器ＯＰから出力され
る電圧が、（ｎ＋ｍ）ビットのデジタルデータをアナロ
グ信号に変換したときの最小電圧幅になり、以下の
（１）式を満足するように、電流値ｉ１及び抵抗値ｒ２
が設定される。
る。演算増幅器ＯＰは、反転入力端子から入力された下
位アナログ電流信号を電流／電圧変換すると同時に非反
転入力端子から入力される上位アナログ電圧信号を加算
して出力する。ここで、上位ビットデータ変換部１に供
給される上位基準電圧ｖｒｈと下位基準電圧ｖｒｌとの
間の電圧をｖｒとし、抵抗Ｒ２の抵抗値をｒ２とする
と、下位ｍビットデータの最下位ビットデータＤＢ０に
対応する電流ＩＬ０により演算増幅器ＯＰから出力され
る電圧が、（ｎ＋ｍ）ビットのデジタルデータをアナロ
グ信号に変換したときの最小電圧幅になり、以下の
（１）式を満足するように、電流値ｉ１及び抵抗値ｒ２
が設定される。
【００３１】ｉ１×ｒ２＝ｖｒ／２n+m…（１）
また、ノードＮ１の電圧は、ノードＮ２の電圧と等しい
ため、 ｉ１×ｒ１＝ｖｒ／２…（２） となり、（１）、（２）式より、抵抗Ｒ１の抵抗値ｒ１
は、ｒ２・２(n+m-1)となるように設定される。この結
果、下位アナログ電圧信号は、上位アナログ電圧信号に
対応したものとなり、上位ｎビットのデータを上位アナ
ログ電圧信号に変換するとともに、下位ｍビットのデー
タを下位アナログ電流信号に変換し、電流／電圧変換す
ると同時に両者を加算することにより、（ｎ＋ｍ）ビッ
トのデジタルデータをアナログ信号に変換して出力する
ことができる。
ため、 ｉ１×ｒ１＝ｖｒ／２…（２） となり、（１）、（２）式より、抵抗Ｒ１の抵抗値ｒ１
は、ｒ２・２(n+m-1)となるように設定される。この結
果、下位アナログ電圧信号は、上位アナログ電圧信号に
対応したものとなり、上位ｎビットのデータを上位アナ
ログ電圧信号に変換するとともに、下位ｍビットのデー
タを下位アナログ電流信号に変換し、電流／電圧変換す
ると同時に両者を加算することにより、（ｎ＋ｍ）ビッ
トのデジタルデータをアナログ信号に変換して出力する
ことができる。
【００３２】上記のように、第１の実施の形態のデジタ
ル／アナログ変換器では、上位基準電圧ｖｒｈと下位基
準電圧ｖｒｌとの中点の電圧を検出し、検出した電圧に
応じた電流値ｉ１を有する電流Ｉ２を基に、下位ビット
数に応じて電流値ｉ１を所定倍した電流値ｉ１〜２
(m-1)・ｉ１を有する電流ＩＬ０〜ＩＬ（ｍ−１）から
下位アナログ電流信号を作成することができる。従っ
て、上位基準電圧ｖｒｈ及び下位基準電圧ｖｒｌの間の
電圧幅に応じて自動的に下位アナログ電流信号の電流値
を調整することができるので、ユーザーが上位基準電圧
ｖｒｈ及び下位基準電圧ｖｒｌを任意に変更することが
でき、汎用性を向上することができる。
ル／アナログ変換器では、上位基準電圧ｖｒｈと下位基
準電圧ｖｒｌとの中点の電圧を検出し、検出した電圧に
応じた電流値ｉ１を有する電流Ｉ２を基に、下位ビット
数に応じて電流値ｉ１を所定倍した電流値ｉ１〜２
(m-1)・ｉ１を有する電流ＩＬ０〜ＩＬ（ｍ−１）から
下位アナログ電流信号を作成することができる。従っ
て、上位基準電圧ｖｒｈ及び下位基準電圧ｖｒｌの間の
電圧幅に応じて自動的に下位アナログ電流信号の電流値
を調整することができるので、ユーザーが上位基準電圧
ｖｒｈ及び下位基準電圧ｖｒｌを任意に変更することが
でき、汎用性を向上することができる。
【００３３】次に、本発明の第２の実施の形態のデジタ
ル／アナログ変換器について図２を参照しながら詳細に
説明する。図２は、本発明の第２の実施の形態のデジタ
ル／アナログ変換器の構成を示す回路図である。
ル／アナログ変換器について図２を参照しながら詳細に
説明する。図２は、本発明の第２の実施の形態のデジタ
ル／アナログ変換器の構成を示す回路図である。
【００３４】図２に示すデジタル／アナログ変換器と図
１に示すデジタル／アナログ変換器とで、異なる点は、
外部の高電位側の電源ＶＨに接続された外部抵抗ＲＨか
ら上位基準電圧ｖｒｈが供給され、外部の低電位側の電
源ＶＬに接続された外部抵抗ＲＬから下位基準電圧ｖｒ
ｌが供給され、抵抗Ｒ１を介して抵抗網ＲＲの下位端に
入力される電流Ｉ１を抵抗網ＲＲの上位端から吸い出す
ための電流除去回路５が付加された点であり、その他の
部分は、図１に示すデジタル／アナログ変換器と同様で
あるので、同一部分には同一符号を付し詳細な説明は省
略する。
１に示すデジタル／アナログ変換器とで、異なる点は、
外部の高電位側の電源ＶＨに接続された外部抵抗ＲＨか
ら上位基準電圧ｖｒｈが供給され、外部の低電位側の電
源ＶＬに接続された外部抵抗ＲＬから下位基準電圧ｖｒ
ｌが供給され、抵抗Ｒ１を介して抵抗網ＲＲの下位端に
入力される電流Ｉ１を抵抗網ＲＲの上位端から吸い出す
ための電流除去回路５が付加された点であり、その他の
部分は、図１に示すデジタル／アナログ変換器と同様で
あるので、同一部分には同一符号を付し詳細な説明は省
略する。
【００３５】図２に示すように、電流除去回路５は、ｎ
チャネルＭＯＳトランジスタＭ８を備える。トランジス
タＭ８のソースは、接地され、ドレインは、抵抗網ＲＲ
の上位端に接続され、ゲートは、トランジスタＭＩｍの
ゲートに接続され、ゲート幅は、トランジスタＭＩｍの
ゲート幅Ｗに等しくなるように設定されている。従っ
て、トランジスタＭ８は、トランジスタＭＩｍとともに
カレントミラー回路を構成し、トランジスタＭ８を流れ
る電流Ｉ３の電流値も、ｉ１となる。
チャネルＭＯＳトランジスタＭ８を備える。トランジス
タＭ８のソースは、接地され、ドレインは、抵抗網ＲＲ
の上位端に接続され、ゲートは、トランジスタＭＩｍの
ゲートに接続され、ゲート幅は、トランジスタＭＩｍの
ゲート幅Ｗに等しくなるように設定されている。従っ
て、トランジスタＭ８は、トランジスタＭＩｍとともに
カレントミラー回路を構成し、トランジスタＭ８を流れ
る電流Ｉ３の電流値も、ｉ１となる。
【００３６】上記の構成により、制御部４のトランジス
タＭ６から抵抗Ｒ１を介して抵抗網ＲＲへ電流Ｉ１が流
れ込んでも、トランジスタＭ８により電流Ｉ１の電流値
ｉ１の分だけ抵抗網ＲＲ上位端から吸い出すことができ
る。この結果、第２の実施の形態でも、抵抗網ＲＲを流
れる電流は、第１の実施形態と同様になり、第１の実施
の形態と同様にデジタルデータをアナログ信号に変換す
ることができる。
タＭ６から抵抗Ｒ１を介して抵抗網ＲＲへ電流Ｉ１が流
れ込んでも、トランジスタＭ８により電流Ｉ１の電流値
ｉ１の分だけ抵抗網ＲＲ上位端から吸い出すことができ
る。この結果、第２の実施の形態でも、抵抗網ＲＲを流
れる電流は、第１の実施形態と同様になり、第１の実施
の形態と同様にデジタルデータをアナログ信号に変換す
ることができる。
【００３７】ここで、抵抗網ＲＲを流れる電流の電流値
をｉ０とすると、外部抵抗ＲＨ、ＲＬを流れる電流の電
流値は、ともに（ｉ０＋ｉ１）で表される。従って、電
源ＶＨの電圧をｖｈ、電源ＶＬの電圧をｖｌとすると、
外部抵抗ＲＨの抵抗値ｒｈは、 ｒｈ＝（ｖｈ−ｖｒｈ）／（ｉ０＋ｉ１）…（３） となり、外部抵抗ＲＬの抵抗値ｒｌは、 ｒｌ＝（ｖｒｌ−ｖｌ）／（ｉ０＋ｉ１）…（４） となる。
をｉ０とすると、外部抵抗ＲＨ、ＲＬを流れる電流の電
流値は、ともに（ｉ０＋ｉ１）で表される。従って、電
源ＶＨの電圧をｖｈ、電源ＶＬの電圧をｖｌとすると、
外部抵抗ＲＨの抵抗値ｒｈは、 ｒｈ＝（ｖｈ−ｖｒｈ）／（ｉ０＋ｉ１）…（３） となり、外部抵抗ＲＬの抵抗値ｒｌは、 ｒｌ＝（ｖｒｌ−ｖｌ）／（ｉ０＋ｉ１）…（４） となる。
【００３８】一方、抵抗網ＲＲの全抵抗値をｒａとする
と、電流値ｉ０は、 ｉ０＝（ｖｒｈ−ｖｒｌ）／ｒａ…（５） となり、また、第１の実施形態で説明したように、電流
値ｉ１は、 ｉ１＝（ｖｒｈ−ｖｒｌ）／（ｒ２・２(m+n)）…（６） で表される。
と、電流値ｉ０は、 ｉ０＝（ｖｒｈ−ｖｒｌ）／ｒａ…（５） となり、また、第１の実施形態で説明したように、電流
値ｉ１は、 ｉ１＝（ｖｒｈ−ｖｒｌ）／（ｒ２・２(m+n)）…（６） で表される。
【００３９】従って、ユーザーに抵抗網ＲＲの抵抗値ｒ
ａ及び抵抗Ｒ２の抵抗値ｒ２を提示しておけば、ユーザ
ーは、所望の上位及び下位基準電圧に対する外部抵抗Ｒ
Ｈ、ＲＬの抵抗値ｒｈ、ｒｌを求めることができ、所望
の上位及び下位基準電圧を用いることができる。
ａ及び抵抗Ｒ２の抵抗値ｒ２を提示しておけば、ユーザ
ーは、所望の上位及び下位基準電圧に対する外部抵抗Ｒ
Ｈ、ＲＬの抵抗値ｒｈ、ｒｌを求めることができ、所望
の上位及び下位基準電圧を用いることができる。
【００４０】なお、上記の各実施の形態では、上位ビッ
トデータ変換部１として、抵抗網及びＣＭＯＳスイッチ
を用いた電圧型デジタル／アナログ変換器を用いたが、
他の電圧型デジタル／アナログ変換器又は電流型デジタ
ル／アナログ変換器を用いてもよい。また、下位ビット
データ変換部２として、ＭＯＳトランジスタを用いた電
流型デジタル／アナログ変換器を用いたが、他の電流型
デジタル／アナログ変換器又は電圧型デジタル／アナロ
グ変換器を用いてもよい。
トデータ変換部１として、抵抗網及びＣＭＯＳスイッチ
を用いた電圧型デジタル／アナログ変換器を用いたが、
他の電圧型デジタル／アナログ変換器又は電流型デジタ
ル／アナログ変換器を用いてもよい。また、下位ビット
データ変換部２として、ＭＯＳトランジスタを用いた電
流型デジタル／アナログ変換器を用いたが、他の電流型
デジタル／アナログ変換器又は電圧型デジタル／アナロ
グ変換器を用いてもよい。
【００４１】
【発明の効果】本発明のデジタル／アナログ変換器によ
れば、上位アナログ信号の基準となる基準電圧に応じた
下位アナログ信号を自動的に出力できるので、ユーザー
が基準電圧を任意に設定することができ、デジタル／ア
ナログ変換器の汎用性を向上することができる。
れば、上位アナログ信号の基準となる基準電圧に応じた
下位アナログ信号を自動的に出力できるので、ユーザー
が基準電圧を任意に設定することができ、デジタル／ア
ナログ変換器の汎用性を向上することができる。
【図１】 本発明の第１の実施の形態のデジタル／アナ
ログ変換器の構成を示す回路図である。
ログ変換器の構成を示す回路図である。
【図２】 本発明の第２の実施の形態のデジタル／アナ
ログ変換器の構成を示す回路図である。
ログ変換器の構成を示す回路図である。
【図３】 従来のデジタル／アナログ変換器の構成を示
す回路図である。
す回路図である。
１…上位ビットデータ変換部、２…下位ビットデータ変
換部、３…加算部、４…制御部、５…電流除去部
換部、３…加算部、４…制御部、５…電流除去部
Claims (3)
- 【請求項１】 外部から入力される基準電圧を用いて、
デジタルデータの上位ビットデータを前記上位ビットデ
ータに応じた上位アナログ信号に変換する上位変換手段
と、 前記デジタルデータの下位ビットデータを前記下位ビッ
トデータに応じた下位アナログ信号に変換する下位変換
手段と、 前記基準電圧の内の所定電圧を検出し、検出された該電
圧に応じて前記下位アナログ信号を出力するように前記
下位変換手段を制御する調整手段を装備した制御手段
と、 前記上位アナログ信号及び前記下位アナログ信号を加算
して、前記デジタルデータに応じたアナログ信号を出力
する加算手段とを備え、前記上位変換手段は、 前記基準電圧を用いて前記上位ビットデータに応じた電
圧を有する上位アナログ電圧信号を出力する電圧出力手
段を備え、 前記電圧出力手段は、 上位端が、前記基準電圧の上位基準電圧を供給される上
位基準電圧端子に接続されるとともに、下位端が、前記
基準電圧の下位基準電圧を供給される下位基準電圧端子
に接続され、前記基準電圧を前記デジタルデータの上位
ビット数に応じた個数に分割して複数個の出力端から出
力する抵抗網を備え、 前記調整手段は、 一端が高電位側の電源に接続されるＭＯＳトランジスタ
と、 一端が前記ＭＯＳトランジスタに接続され、他端が前記
抵抗網の下位端に接続される抵抗と、 第１の入力端が前記ＭＯＳトランジスタ及び前記抵抗の
接続点に接続され、第２の入力端が前記抵抗網の中点に
接続され、出力端が前記ＭＯＳトランジスタのゲートに
接続される差動回路とを備え るデジタル／アナログ変換
器。 - 【請求項２】 前記下位変換手段は、 前記下位ビットデータに応じた電流を有する下位アナロ
グ電流信号を出力する電流出力手段を備え、 前記加算手段は、 前記下位アナログ電流信号を電流／電圧変換して前記上
位アナログ電圧信号に加算する電流／電圧変換手段を備
える請求項１記載のデジタル／アナログ変換器。 - 【請求項３】 前記電圧出力手段は、前記 上位端が、第１の外部電源に接続された第１の外部
抵抗を介して前記基準電圧の上位基準電圧を供給される
前記上位基準電圧端子に接続されるとともに、前記下位
端が、第２の外部電源に接続された第２の外部抵抗を介
して前記基準電圧の下位基準電圧を供給される前記下位
基準電圧端子に接続され、 前記調整手段は、 前 記ＭＯＳトランジスタから前記抵抗を介して前記抵抗
網の下位端に流入する電流を前記抵抗網の上位端から吸
い出す電流吸い出し手段を備える請求項２記載のデジタ
ル／アナログ変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000099624A JP3534179B2 (ja) | 2000-03-31 | 2000-03-31 | デジタル／アナログ変換器 |
| TW090107294A TW501349B (en) | 2000-03-31 | 2001-03-28 | Digital-to-analog converter |
| US09/821,285 US6522280B2 (en) | 2000-03-31 | 2001-03-29 | Adjustable digital-to-analog converter |
| KR10-2001-0016900A KR100431256B1 (ko) | 2000-03-31 | 2001-03-30 | 디지털/아날로그 변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000099624A JP3534179B2 (ja) | 2000-03-31 | 2000-03-31 | デジタル／アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001285068A JP2001285068A (ja) | 2001-10-12 |
| JP3534179B2 true JP3534179B2 (ja) | 2004-06-07 |
Family
ID=18613955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000099624A Expired - Fee Related JP3534179B2 (ja) | 2000-03-31 | 2000-03-31 | デジタル／アナログ変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6522280B2 (ja) |
| JP (1) | JP3534179B2 (ja) |
| KR (1) | KR100431256B1 (ja) |
| TW (1) | TW501349B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100695723B1 (ko) * | 2005-01-27 | 2007-03-15 | 권혁율 | 문 |
| TWI316795B (en) * | 2005-10-25 | 2009-11-01 | Novatek Microelectronics Corp | Current steering digital-to-analog converter |
| TWI332325B (en) | 2005-11-05 | 2010-10-21 | Samsung Electronics Co Ltd | Digital/analog converting driver and method |
| KR100790973B1 (ko) * | 2005-11-17 | 2008-01-02 | 삼성전자주식회사 | 디지털-아날로그 컨버팅 드라이버 |
| KR100723509B1 (ko) * | 2005-11-05 | 2007-05-30 | 삼성전자주식회사 | 저항 스트링 컨버터와 커패시터 컨버터를 결합하는디지털-아날로그 컨버팅 드라이버 및 디지털-아날로그컨버팅 방법 |
| KR101201141B1 (ko) | 2005-12-09 | 2012-11-13 | 엘지디스플레이 주식회사 | 디지털-아날로그 컨버터 |
| CN103095303B (zh) * | 2012-10-23 | 2018-02-06 | 深圳先进技术研究院 | 一种电流型与电压型组合数模转换器 |
| US10608662B2 (en) | 2016-03-30 | 2020-03-31 | Jariet Technologies, Inc. | Hybrid digital-to-analog conversion systems |
| US10826525B1 (en) | 2018-04-17 | 2020-11-03 | Ali Tasdighi Far | Nonlinear data conversion for multi-quadrant multiplication in artificial intelligence |
| US10594334B1 (en) | 2018-04-17 | 2020-03-17 | Ali Tasdighi Far | Mixed-mode multipliers for artificial intelligence |
| US11016732B1 (en) | 2018-04-17 | 2021-05-25 | Ali Tasdighi Far | Approximate nonlinear digital data conversion for small size multiply-accumulate in artificial intelligence |
| US10848167B1 (en) | 2018-04-17 | 2020-11-24 | Ali Tasdighi Far | Floating current-mode digital-to-analog-converters for small multipliers in artificial intelligence |
| US11144316B1 (en) | 2018-04-17 | 2021-10-12 | Ali Tasdighi Far | Current-mode mixed-signal SRAM based compute-in-memory for low power machine learning |
| US10862501B1 (en) | 2018-04-17 | 2020-12-08 | Ali Tasdighi Far | Compact high-speed multi-channel current-mode data-converters for artificial neural networks |
| US10700695B1 (en) | 2018-04-17 | 2020-06-30 | Ali Tasdighi Far | Mixed-mode quarter square multipliers for machine learning |
| US10832014B1 (en) | 2018-04-17 | 2020-11-10 | Ali Tasdighi Far | Multi-quadrant analog current-mode multipliers for artificial intelligence |
| US10884705B1 (en) | 2018-04-17 | 2021-01-05 | Ali Tasdighi Far | Approximate mixed-mode square-accumulate for small area machine learning |
| US10804925B1 (en) | 2018-04-17 | 2020-10-13 | Ali Tasdighi Far | Tiny factorized data-converters for artificial intelligence signal processing |
| US10789046B1 (en) | 2018-04-17 | 2020-09-29 | Ali Tasdighi Far | Low-power fast current-mode meshed multiplication for multiply-accumulate in artificial intelligence |
| US11449689B1 (en) | 2019-06-04 | 2022-09-20 | Ali Tasdighi Far | Current-mode analog multipliers for artificial intelligence |
| US11610104B1 (en) | 2019-12-30 | 2023-03-21 | Ali Tasdighi Far | Asynchronous analog accelerator for fully connected artificial neural networks |
| US11615256B1 (en) | 2019-12-30 | 2023-03-28 | Ali Tasdighi Far | Hybrid accumulation method in multiply-accumulate for machine learning |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5212482A (en) * | 1990-08-18 | 1993-05-18 | Fujitsu Limited | Digital-to-analog converter having an externally selectable output voltage range |
| US5283579A (en) * | 1992-03-06 | 1994-02-01 | Micro Power Systems, Inc. | Digital to analog converter having high multiplying bandwidth |
| JPH07170188A (ja) * | 1993-12-14 | 1995-07-04 | Yamaha Corp | Ｄａコンバータ回路 |
| JP3116773B2 (ja) * | 1995-05-08 | 2000-12-11 | ヤマハ株式会社 | Ｄ／ａコンバータ回路 |
| JP3253901B2 (ja) * | 1997-10-09 | 2002-02-04 | 株式会社東芝 | デジタル／アナログ変換器 |
| JP3246498B2 (ja) | 1999-11-30 | 2002-01-15 | ヤマハ株式会社 | ディジタル／アナログ変換器 |
| JP2001156640A (ja) | 1999-11-30 | 2001-06-08 | Yamaha Corp | ディジタル／アナログ変換器 |
-
2000
- 2000-03-31 JP JP2000099624A patent/JP3534179B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-28 TW TW090107294A patent/TW501349B/zh not_active IP Right Cessation
- 2001-03-29 US US09/821,285 patent/US6522280B2/en not_active Expired - Fee Related
- 2001-03-30 KR KR10-2001-0016900A patent/KR100431256B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100431256B1 (ko) | 2004-05-12 |
| US20010026236A1 (en) | 2001-10-04 |
| KR20010095167A (ko) | 2001-11-03 |
| JP2001285068A (ja) | 2001-10-12 |
| US6522280B2 (en) | 2003-02-18 |
| TW501349B (en) | 2002-09-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040116 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040218 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040302 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100319 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110319 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110319 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120319 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140319 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |