JP3132132B2 - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JP3132132B2 JP3132132B2 JP04083776A JP8377692A JP3132132B2 JP 3132132 B2 JP3132132 B2 JP 3132132B2 JP 04083776 A JP04083776 A JP 04083776A JP 8377692 A JP8377692 A JP 8377692A JP 3132132 B2 JP3132132 B2 JP 3132132B2
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- JP
- Japan
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- digital input
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- converter
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、Ｄ／Ａ変換器に関し、
詳しくは、少ない部品点数で多ビット・ディジタル入力
に対応できるＤ／Ａ変換器に関する。
詳しくは、少ない部品点数で多ビット・ディジタル入力
に対応できるＤ／Ａ変換器に関する。
【０００２】
【従来の技術】図７は、従来のＤ／Ａ変換器を示す図で
あり、抵抗分圧方式を採用するＤ／Ａ変換器の例であ
る。このＤ／Ａ変換器は、電源ＶR とグランド間に、同
一の抵抗値を持つｋ個の抵抗Ｒ0 〜Ｒk-1 をシリーズ接
続すると共に、電源電位（Ｅk ：すなわちＶR ）、グラ
ンド電位（Ｅ0 ：すなわち０Ｖ）、または、抵抗列の各
ノード電位（Ｅ1 、Ｅ2 、……、Ｅk-2 、Ｅk-1 ）のひ
とつを、ｋ＋１個のアナログスイッチＳ0 〜Ｓk によっ
て選択し、単位利得増幅回路として動作するオペアンプ
より、アナログ電圧ＶOUT として出力するものである。
あり、抵抗分圧方式を採用するＤ／Ａ変換器の例であ
る。このＤ／Ａ変換器は、電源ＶR とグランド間に、同
一の抵抗値を持つｋ個の抵抗Ｒ0 〜Ｒk-1 をシリーズ接
続すると共に、電源電位（Ｅk ：すなわちＶR ）、グラ
ンド電位（Ｅ0 ：すなわち０Ｖ）、または、抵抗列の各
ノード電位（Ｅ1 、Ｅ2 、……、Ｅk-2 、Ｅk-1 ）のひ
とつを、ｋ＋１個のアナログスイッチＳ0 〜Ｓk によっ
て選択し、単位利得増幅回路として動作するオペアンプ
より、アナログ電圧ＶOUT として出力するものである。
【０００３】ここで、ｋ＋１個のアナログスイッチＳ0
〜Ｓk の選択動作とアナログ電圧Ｖ OUT の対応は、スイ
ッチＳX （Ｘは０〜ｋのうちの一つ）のみがオン、その
他のスイッチが全てオフとすると、ＶOUT ＝ＥX ＝（Ｘ
／ｋ）・ＶR の関係式で与えられる。このような構成に
よれば、ｋ＋１個のアナログスイッチＳ0 〜Ｓk の選択
的なオン動作（常に１個だけがオン）により、「１／ｋ
・ＶR 」のステップ幅を持つｋ＋１段階のアナログ電圧
（Ｅ0 、Ｅ1 、Ｅ2 、……、Ｅk-2 、Ｅ-1 、Ｅk ）を
得ることができる。
〜Ｓk の選択動作とアナログ電圧Ｖ OUT の対応は、スイ
ッチＳX （Ｘは０〜ｋのうちの一つ）のみがオン、その
他のスイッチが全てオフとすると、ＶOUT ＝ＥX ＝（Ｘ
／ｋ）・ＶR の関係式で与えられる。このような構成に
よれば、ｋ＋１個のアナログスイッチＳ0 〜Ｓk の選択
的なオン動作（常に１個だけがオン）により、「１／ｋ
・ＶR 」のステップ幅を持つｋ＋１段階のアナログ電圧
（Ｅ0 、Ｅ1 、Ｅ2 、……、Ｅk-2 、Ｅ-1 、Ｅk ）を
得ることができる。
【０００４】従って、ｋ＋１個のアナログスイッチＳ0
〜Ｓk のそれぞれを、複数ビット・ディジタル入力のデ
コード信号（ｎビット・ディジタル入力であれば２n 本
の信号）によってコントロールすることにより、ｎビッ
トのＤ／Ａ変換器を構成することができる。例えば、デ
ィジタル入力がオール「０」のときは、そのデコード信
号（オール０デコード信号）に応答してＳ0 だけがオン
状態となり、ＶOUT ＝Ｅ0 すなわち０Ｖが出力される。
また、ディジタル入力がオール「１」のときは、そのデ
コード信号（オール１デコード信号）に応答してＳk だ
けがオン状態となり、ＶOUT ＝Ｅk すなわちＶR が出力
される。あるいは、ディジタル入力がオール「０」やオ
ール「１」以外のときは、そのデコード信号（ディジタ
ル入力の内容に応じたデコード信号）に応答してＳ1 、
Ｓ2 、……、Ｓk-2 、Ｓk-1 の何れか１つ（Ｓ0 、Ｓk
以外の１つ）だけがオン状態となり、各々に対してＶ
OUT＝Ｅ1 、Ｅ2 、……、Ｅk-2 またはＥk-1 が出力さ
れる。
〜Ｓk のそれぞれを、複数ビット・ディジタル入力のデ
コード信号（ｎビット・ディジタル入力であれば２n 本
の信号）によってコントロールすることにより、ｎビッ
トのＤ／Ａ変換器を構成することができる。例えば、デ
ィジタル入力がオール「０」のときは、そのデコード信
号（オール０デコード信号）に応答してＳ0 だけがオン
状態となり、ＶOUT ＝Ｅ0 すなわち０Ｖが出力される。
また、ディジタル入力がオール「１」のときは、そのデ
コード信号（オール１デコード信号）に応答してＳk だ
けがオン状態となり、ＶOUT ＝Ｅk すなわちＶR が出力
される。あるいは、ディジタル入力がオール「０」やオ
ール「１」以外のときは、そのデコード信号（ディジタ
ル入力の内容に応じたデコード信号）に応答してＳ1 、
Ｓ2 、……、Ｓk-2 、Ｓk-1 の何れか１つ（Ｓ0 、Ｓk
以外の１つ）だけがオン状態となり、各々に対してＶ
OUT＝Ｅ1 、Ｅ2 、……、Ｅk-2 またはＥk-1 が出力さ
れる。
【０００５】ここで、アナログスイッチの所要数はデコ
ード信号の本数と同じである。すなわちｎビット・ディ
ジタル入力の場合では２n 本のデコード信号となるか
ら、これと同じ数の２n 個のアナログスイッチが必要に
なる。また、抵抗の所要数はこれよりも１個少ない２n
−１個（但し、最低所要数）である。
ード信号の本数と同じである。すなわちｎビット・ディ
ジタル入力の場合では２n 本のデコード信号となるか
ら、これと同じ数の２n 個のアナログスイッチが必要に
なる。また、抵抗の所要数はこれよりも１個少ない２n
−１個（但し、最低所要数）である。
【０００６】
【発明が解決しようとする課題】しかしながら、かかる
従来のＤ／Ａ変換器にあっては、アナログスイッチの所
要数が２n 個、また、抵抗の所要数が２n −１個（但
し、ｎはディジタル入力のビット数）であったため、例
えば、ディジタル入力のビット数を増やそうとすると、
アナログスイッチや抵抗の所要数、すなわち部品点数が
指数倍に増えるといった問題点があった。
従来のＤ／Ａ変換器にあっては、アナログスイッチの所
要数が２n 個、また、抵抗の所要数が２n −１個（但
し、ｎはディジタル入力のビット数）であったため、例
えば、ディジタル入力のビット数を増やそうとすると、
アナログスイッチや抵抗の所要数、すなわち部品点数が
指数倍に増えるといった問題点があった。
【０００７】例えば、取り扱うビット数ｎを、８ビット
から１０ビットへと２ビット増加させたとすると、アナ
ログスイッチの所要数は「２8 ＝２５６個」から「２10
＝２ 8 ・２2 ＝１０２４個」へと「２2 倍」も増え、ま
た、抵抗の所要数は「２8 −１＝２５５個」から「２10
−１＝２8 ・２2 −１＝１０２３個」へとほぼ「２
2倍」と同程度に増える。 ［目的］そこで、本発明の目的は、オペアンプの入力オ
フセット電圧を操作することにより、部品点数を大幅に
増加することなく、多ビット・ディジタル入力に適用で
きるＤ／Ａ変換器を実現することにある。
から１０ビットへと２ビット増加させたとすると、アナ
ログスイッチの所要数は「２8 ＝２５６個」から「２10
＝２ 8 ・２2 ＝１０２４個」へと「２2 倍」も増え、ま
た、抵抗の所要数は「２8 −１＝２５５個」から「２10
−１＝２8 ・２2 −１＝１０２３個」へとほぼ「２
2倍」と同程度に増える。 ［目的］そこで、本発明の目的は、オペアンプの入力オ
フセット電圧を操作することにより、部品点数を大幅に
増加することなく、多ビット・ディジタル入力に適用で
きるＤ／Ａ変換器を実現することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のＤ／Ａ変換器は、第１及び第２の入
力端子と出力端子を有する増幅回路と、第１のディジタ
ル入力信号に基づいてアナログ電圧を発生し、前記増幅
回路の第１の入力端子に印加するアナログ電圧発生回路
と、第２のディジタル入力信号に基づいてアナログ電流
を発生し、前記増幅回路の第２の入力端子に印加するア
ナログ電流発生回路と、前記増幅回路の出力端子と第２
の入力端子間を接続する抵抗要素とを有するＤ／Ａ変換
器において、前記アナログ電流発生回路は、前記第２の
ディジタル入力信号に基づいて定まるアナログ電流を発
生するとともに、前記アナログ電流発生回路と前記抵抗
要素は、前記第２のディジタル入力信号に基づいて入力
オフセット電圧を段階的に可変発生し、前記増幅回路の
前記第２の入力端子に印加する入力オフセット電圧を発
生することを特徴としている。また、請求項２記載の発
明は、請求項１記載のＤ／Ａ変換器において、前記アナ
ログ電圧発生回路は、所定のディジタル入力信号に基づ
く段階により、前記アナログ電圧を段階的に可変発生す
る手段を有することを特徴としている。また、請求項３
記載の発明は、請求項１又は２記載のＤ／Ａ変換器にお
いて、前記アナログ電流発生回路は、所定のディジタル
入力信号に基づく段階により、前記アナログ電流を段階
的に可変発生する手段を有することを特徴としている。
また、請求項４記載の発明は、請求項１、２又は３記載
のＤ／Ａ変換器において、前記第１のディジタル入力信
号は、所定のディジタル入力信号の上位ビット側成分で
あり、前記第２のディジタル入力信号は、前記所定のデ
ィジタル入力信号の下位ビット側成分であることを特徴
としている。さらに、請求項５記載の発明は、請求項
１、２、３又は４記載のＤ／Ａ変換器において、前記増
幅回路は、差動増幅回路であり、前記第１の入力端子
は、該差動増幅回路の非反転入力端子であり、前記第２
の入力端子は、該差動増幅回路の反転入力端子であるこ
とを特徴としている。すなわち、本発明は、その原理図
を図１に示すように、第１のディジタル入力信号に基づ
いてアナログ電圧を発生するアナログ電圧発生回路と、
該アナログ電圧を所定倍率で増幅する増幅回路（オペア
ンプ）と、該増幅回路に与える入力オフセット電圧を発
生する入力オフセット電圧発生部（アナログ電流発生回
路及び抵抗要素）とを備え、前記アナログ電流を第２の
ディジタル入力信号（任意のディジタル入力）に基づい
て増減操作することを特徴とする。
め、請求項１記載のＤ／Ａ変換器は、第１及び第２の入
力端子と出力端子を有する増幅回路と、第１のディジタ
ル入力信号に基づいてアナログ電圧を発生し、前記増幅
回路の第１の入力端子に印加するアナログ電圧発生回路
と、第２のディジタル入力信号に基づいてアナログ電流
を発生し、前記増幅回路の第２の入力端子に印加するア
ナログ電流発生回路と、前記増幅回路の出力端子と第２
の入力端子間を接続する抵抗要素とを有するＤ／Ａ変換
器において、前記アナログ電流発生回路は、前記第２の
ディジタル入力信号に基づいて定まるアナログ電流を発
生するとともに、前記アナログ電流発生回路と前記抵抗
要素は、前記第２のディジタル入力信号に基づいて入力
オフセット電圧を段階的に可変発生し、前記増幅回路の
前記第２の入力端子に印加する入力オフセット電圧を発
生することを特徴としている。また、請求項２記載の発
明は、請求項１記載のＤ／Ａ変換器において、前記アナ
ログ電圧発生回路は、所定のディジタル入力信号に基づ
く段階により、前記アナログ電圧を段階的に可変発生す
る手段を有することを特徴としている。また、請求項３
記載の発明は、請求項１又は２記載のＤ／Ａ変換器にお
いて、前記アナログ電流発生回路は、所定のディジタル
入力信号に基づく段階により、前記アナログ電流を段階
的に可変発生する手段を有することを特徴としている。
また、請求項４記載の発明は、請求項１、２又は３記載
のＤ／Ａ変換器において、前記第１のディジタル入力信
号は、所定のディジタル入力信号の上位ビット側成分で
あり、前記第２のディジタル入力信号は、前記所定のデ
ィジタル入力信号の下位ビット側成分であることを特徴
としている。さらに、請求項５記載の発明は、請求項
１、２、３又は４記載のＤ／Ａ変換器において、前記増
幅回路は、差動増幅回路であり、前記第１の入力端子
は、該差動増幅回路の非反転入力端子であり、前記第２
の入力端子は、該差動増幅回路の反転入力端子であるこ
とを特徴としている。すなわち、本発明は、その原理図
を図１に示すように、第１のディジタル入力信号に基づ
いてアナログ電圧を発生するアナログ電圧発生回路と、
該アナログ電圧を所定倍率で増幅する増幅回路（オペア
ンプ）と、該増幅回路に与える入力オフセット電圧を発
生する入力オフセット電圧発生部（アナログ電流発生回
路及び抵抗要素）とを備え、前記アナログ電流を第２の
ディジタル入力信号（任意のディジタル入力）に基づい
て増減操作することを特徴とする。
【０００９】
【作用】本発明では、アナログ電圧（Ｖα）とオフセッ
ト電圧電圧（Ｖβ）の合成電圧（Ｖα＋Ｖβ）が所定倍
率で増幅され、オペアンプの出力に現れる。例えば、上
記倍率を１倍とし、Ｖαをｘ［Ｖ］とし、さらに、Ｖβ
をｙ0 ［Ｖ］からｙm-1 ［Ｖ］までのｍ段階の中の１つ
の電圧とすると、オペアンプの出力には「ｘ＋ｙ0 」か
ら「ｘ＋ｙm-1 」までの中の１つの電圧が現れる。この
ことは、ｘ［Ｖ］を実質的にｍ段階に増やしたことに相
当する。
ト電圧電圧（Ｖβ）の合成電圧（Ｖα＋Ｖβ）が所定倍
率で増幅され、オペアンプの出力に現れる。例えば、上
記倍率を１倍とし、Ｖαをｘ［Ｖ］とし、さらに、Ｖβ
をｙ0 ［Ｖ］からｙm-1 ［Ｖ］までのｍ段階の中の１つ
の電圧とすると、オペアンプの出力には「ｘ＋ｙ0 」か
ら「ｘ＋ｙm-1 」までの中の１つの電圧が現れる。この
ことは、ｘ［Ｖ］を実質的にｍ段階に増やしたことに相
当する。
【００１０】従って、ｘ［Ｖ］の元々の段数が仮に２n
段であったとすると、この例では ２n ×ｍ＝２n ×２p ＝２n+p 倍の分解能向上が望める。２n+p は、取り扱うディジタ
ル入力のビット数がｎビットからｎ＋ｐビットに増えた
ことを表している。重要なことは次の点である。すなわ
ち、ｐビット増やすときの部品点数は、従来ではほぼ
「２p 」倍、すなわち指数倍に増えるのに対し、本願発
明では指数項（２n ）に関係なくほぼ増加ビット数に相
当する個数しか増えない点である。
段であったとすると、この例では ２n ×ｍ＝２n ×２p ＝２n+p 倍の分解能向上が望める。２n+p は、取り扱うディジタ
ル入力のビット数がｎビットからｎ＋ｐビットに増えた
ことを表している。重要なことは次の点である。すなわ
ち、ｐビット増やすときの部品点数は、従来ではほぼ
「２p 」倍、すなわち指数倍に増えるのに対し、本願発
明では指数項（２n ）に関係なくほぼ増加ビット数に相
当する個数しか増えない点である。
【００１１】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図２、図３は本発明に係るＤ／Ａ変換器の第１実
施例を示す図であり、従来例と同様に、抵抗分圧方式を
採用するＤ／Ａ変換器への適用例である。まず、構成を
説明する。図２において、このＤ／Ａ変換器１０は、デ
ィジタル入力ＤIN(H) に応じたアナログ電圧ＶDIV を発
生するアナログ電圧発生部１１、該アナログ電圧ＶDIV
を１倍を含む所定倍率Ａ（ここでは簡単化のためにＡ＝
１とする）で増幅するオペアンプ１２、及び、該オペア
ンプ１２に与える入力オフセット電圧ＶOFS を発生する
オフセット電圧発生部１３に大別される。
する。図２、図３は本発明に係るＤ／Ａ変換器の第１実
施例を示す図であり、従来例と同様に、抵抗分圧方式を
採用するＤ／Ａ変換器への適用例である。まず、構成を
説明する。図２において、このＤ／Ａ変換器１０は、デ
ィジタル入力ＤIN(H) に応じたアナログ電圧ＶDIV を発
生するアナログ電圧発生部１１、該アナログ電圧ＶDIV
を１倍を含む所定倍率Ａ（ここでは簡単化のためにＡ＝
１とする）で増幅するオペアンプ１２、及び、該オペア
ンプ１２に与える入力オフセット電圧ＶOFS を発生する
オフセット電圧発生部１３に大別される。
【００１２】アナログ電圧発生部１１は、所定ビット数
ｎのディジタル入力ＤIN(H) をデコードし、そのデコー
ド結果を２n ＝ｋ＋１本のデコード信号Ｄ0 、Ｄ1 、Ｄ
2 、……、Ｄk として出力するディジタルデコーダ１１
ａと、抵抗分圧回路１１ｂとを備える。抵抗分圧回路１
１ｂは、電源ＶR とグランド間に、同一の抵抗値を持つ
ｋ個の抵抗Ｒ0 〜Ｒk-1 をシリーズ接続すると共に、電
源電位（Ｅk ：すなわちＶR ）、グランド電位（Ｅ0 ：
すなわち０Ｖ）、または、抵抗列の各ノード電位
（Ｅ1、Ｅ2 、……、Ｅk-2 、Ｅk-1 ）のひとつを、ｋ
＋１個のアナログスイッチＳ0〜Ｓk によって選択し、
アナログ電圧ＶDIV として出力するものである。ｋ＋１
個のアナログスイッチＳ0 〜Ｓk は、ｋ＋１本のデコー
ド信号Ｄ0 、Ｄ1 、Ｄ2、……、Ｄk と添字一致で対応
しており、デコード信号のアクティブ動作（必ず１つの
信号だけがアクティブになる）に応答してオン動作する
ようになっている。
ｎのディジタル入力ＤIN(H) をデコードし、そのデコー
ド結果を２n ＝ｋ＋１本のデコード信号Ｄ0 、Ｄ1 、Ｄ
2 、……、Ｄk として出力するディジタルデコーダ１１
ａと、抵抗分圧回路１１ｂとを備える。抵抗分圧回路１
１ｂは、電源ＶR とグランド間に、同一の抵抗値を持つ
ｋ個の抵抗Ｒ0 〜Ｒk-1 をシリーズ接続すると共に、電
源電位（Ｅk ：すなわちＶR ）、グランド電位（Ｅ0 ：
すなわち０Ｖ）、または、抵抗列の各ノード電位
（Ｅ1、Ｅ2 、……、Ｅk-2 、Ｅk-1 ）のひとつを、ｋ
＋１個のアナログスイッチＳ0〜Ｓk によって選択し、
アナログ電圧ＶDIV として出力するものである。ｋ＋１
個のアナログスイッチＳ0 〜Ｓk は、ｋ＋１本のデコー
ド信号Ｄ0 、Ｄ1 、Ｄ2、……、Ｄk と添字一致で対応
しており、デコード信号のアクティブ動作（必ず１つの
信号だけがアクティブになる）に応答してオン動作する
ようになっている。
【００１３】オフセット電圧発生部１３は、オペアンプ
１３の反転入力−出力間に挿入された抵抗ＲB（抵抗要
素）と、この抵抗ＲBに流れる電流ＩBを、上記ディジタ
ル入力ＤIN(H)以外のディジタル入力ＤIN(L)の内容に従
って増減操作する電流調節回路１３ａ（アナログ電流発
生回路）とを含む。図３は、電流調節回路１３ａの好ま
しい一構成例であり、この電流調節回路１３ａは、ディ
ジタル入力ＤIN(L)の各ビット（ここではＢ0とＢ1の２
ビット）ごとに設けられた回路Ｃ0、Ｃ1を備え、ビット
Ｂ0、Ｂ1がＨレベルのときに、各回路Ｃ0、Ｃ1のＮチャ
ネルＭＯＳＦＥＴ（ＴSW0、ＴSW1）をオン状態、Ｐチャ
ネルＭＯＳＦＥＴ（ＴSW0’、ＴSW1’）をオフ状態にし
て、バイポーラトランジスタＴBP0、ＴBP1及び抵抗
ＲE0、ＲE1に電流Ｉ0、Ｉ1を流すものである。電流Ｉ0
とＩ1は、ビットの重み（Ｂ1→２1、Ｂ0→２0）と同じ
重み値が与えられており、ここでは、１：２の関係にあ
るが、この関係は例えば抵抗ＲE0、ＲE1の比によって設
定できる。なお、図３の電流調節回路１３ａでは、Ｄ
IN(L)を２ビットとしているが、これ以上の多ビットで
あってもよい。Ｃ0、Ｃ1と同様な回路をビット数分だけ
増やし、それぞれの回路に流れる電流を重み付けすれば
よい。
１３の反転入力−出力間に挿入された抵抗ＲB（抵抗要
素）と、この抵抗ＲBに流れる電流ＩBを、上記ディジタ
ル入力ＤIN(H)以外のディジタル入力ＤIN(L)の内容に従
って増減操作する電流調節回路１３ａ（アナログ電流発
生回路）とを含む。図３は、電流調節回路１３ａの好ま
しい一構成例であり、この電流調節回路１３ａは、ディ
ジタル入力ＤIN(L)の各ビット（ここではＢ0とＢ1の２
ビット）ごとに設けられた回路Ｃ0、Ｃ1を備え、ビット
Ｂ0、Ｂ1がＨレベルのときに、各回路Ｃ0、Ｃ1のＮチャ
ネルＭＯＳＦＥＴ（ＴSW0、ＴSW1）をオン状態、Ｐチャ
ネルＭＯＳＦＥＴ（ＴSW0’、ＴSW1’）をオフ状態にし
て、バイポーラトランジスタＴBP0、ＴBP1及び抵抗
ＲE0、ＲE1に電流Ｉ0、Ｉ1を流すものである。電流Ｉ0
とＩ1は、ビットの重み（Ｂ1→２1、Ｂ0→２0）と同じ
重み値が与えられており、ここでは、１：２の関係にあ
るが、この関係は例えば抵抗ＲE0、ＲE1の比によって設
定できる。なお、図３の電流調節回路１３ａでは、Ｄ
IN(L)を２ビットとしているが、これ以上の多ビットで
あってもよい。Ｃ0、Ｃ1と同様な回路をビット数分だけ
増やし、それぞれの回路に流れる電流を重み付けすれば
よい。
【００１４】次に、作用を説明する。図２において、オ
ペアンプ１２の反転入力−出力間に挿入された抵抗ＲB
の両端電圧ＶB は、 ＶB ＝ＩB ・ＲB で与えられ、また、オペアンプ１２の出力電圧（Ｄ／Ａ
変換器のアナログ出力）ＶOUT は、 ＶOUT ＝ＶDIV ＋ＶOFS で与えられる。ここで、ＶOFS は入力オフセット電圧で
あり、ＶB に等しい電圧である。すなわち、ＶOUT は、
アナログ電圧発生部１１からのＶDIV にＶOFS （＝
ＶB ）を合成し、その合成電圧（ＶDIV ＋ＶOFS ）にオ
ペアンプ１２の増幅率Ａ（ここでは１倍）を掛けた電圧
として得られる。
ペアンプ１２の反転入力−出力間に挿入された抵抗ＲB
の両端電圧ＶB は、 ＶB ＝ＩB ・ＲB で与えられ、また、オペアンプ１２の出力電圧（Ｄ／Ａ
変換器のアナログ出力）ＶOUT は、 ＶOUT ＝ＶDIV ＋ＶOFS で与えられる。ここで、ＶOFS は入力オフセット電圧で
あり、ＶB に等しい電圧である。すなわち、ＶOUT は、
アナログ電圧発生部１１からのＶDIV にＶOFS （＝
ＶB ）を合成し、その合成電圧（ＶDIV ＋ＶOFS ）にオ
ペアンプ１２の増幅率Ａ（ここでは１倍）を掛けた電圧
として得られる。
【００１５】従って、ＶB はＩB に比例し、ＩB はビッ
トＢ0 、Ｂ1 の組み合せに応じて変化するから、結局、
アナログ電圧発生部１１からのＶDIV を、ＤIN(L) の内
容に応じてｍ段階（ｍはビットＢ0 、Ｂ1 の組み合せ
数）に変化させることができる。このため、元々Ｅ0 か
らＥk までｋ＋１段（すなわち２n 段）であったＶDIV
の段数を、ＩB の段数（ｍ段）だけ倍増することがで
き、分解能をｍ倍に向上することができる。
トＢ0 、Ｂ1 の組み合せに応じて変化するから、結局、
アナログ電圧発生部１１からのＶDIV を、ＤIN(L) の内
容に応じてｍ段階（ｍはビットＢ0 、Ｂ1 の組み合せ
数）に変化させることができる。このため、元々Ｅ0 か
らＥk までｋ＋１段（すなわち２n 段）であったＶDIV
の段数を、ＩB の段数（ｍ段）だけ倍増することがで
き、分解能をｍ倍に向上することができる。
【００１６】ここで、２p ＝ｍとすると、取り扱うディ
ジタル入力のビット数がｎビットからｎ＋ｐビットへと
増加したことになり、電流調節回路１３ａを構成する回
路Ｃ 0 、Ｃ1 の数がｐの値（ＤIN(L) のビット数）と同
じ個数になる。従って、ｐビット増やすときの部品点数
は、従来では「２p 」倍、すなわち指数倍の関係で大幅
に増えるのに対し、本実施例では、増加ビット数と同程
度の少ない部品点数増にしかならない。しかも、アナロ
グ電圧発生部１１の構成を変更しなくてもよいから、ｎ
ビット用のＤ／Ａ変換器に多少の回路変更を施すだけ
で、ｎ＋ｐビット用のＤ／Ａ変換器を容易に実現するこ
とができる。この傾向は、増加ビット数（ｐ）が大きく
なればなるほど顕著になる。
ジタル入力のビット数がｎビットからｎ＋ｐビットへと
増加したことになり、電流調節回路１３ａを構成する回
路Ｃ 0 、Ｃ1 の数がｐの値（ＤIN(L) のビット数）と同
じ個数になる。従って、ｐビット増やすときの部品点数
は、従来では「２p 」倍、すなわち指数倍の関係で大幅
に増えるのに対し、本実施例では、増加ビット数と同程
度の少ない部品点数増にしかならない。しかも、アナロ
グ電圧発生部１１の構成を変更しなくてもよいから、ｎ
ビット用のＤ／Ａ変換器に多少の回路変更を施すだけ
で、ｎ＋ｐビット用のＤ／Ａ変換器を容易に実現するこ
とができる。この傾向は、増加ビット数（ｐ）が大きく
なればなるほど顕著になる。
【００１７】以上のことから、本実施例によれば、オペ
アンプの入力オフセット電圧を操作することにより、部
品点数を大幅に増加することなく、多ビット・ディジタ
ル入力に適用できるＤ／Ａ変換器を実現することができ
るのである。図４は、本発明に係るＤ／Ａ変換器の第２
実施例を示す図であり、第１実施例のオペアンプ１２の
反転入力−出力間の回路を可変電圧源２０に置き換えた
例である。この例によっても、オペアンプ１２の入力オ
フセット電圧ＶOFS を多段階可変とすることができ、部
品点数を大幅に増加することなく、多ビット・ディジタ
ル入力に適用できる。
アンプの入力オフセット電圧を操作することにより、部
品点数を大幅に増加することなく、多ビット・ディジタ
ル入力に適用できるＤ／Ａ変換器を実現することができ
るのである。図４は、本発明に係るＤ／Ａ変換器の第２
実施例を示す図であり、第１実施例のオペアンプ１２の
反転入力−出力間の回路を可変電圧源２０に置き換えた
例である。この例によっても、オペアンプ１２の入力オ
フセット電圧ＶOFS を多段階可変とすることができ、部
品点数を大幅に増加することなく、多ビット・ディジタ
ル入力に適用できる。
【００１８】図５は、本発明に係るＤ／Ａ変換器の第３
実施例を示す図であり、オフセット調節端子付きのオペ
アンプ（例えば、National Semiconductor社製の商品名
ＬＦ３５７）に好適な例である。オペアンプ２１のオフ
セット調節端子ａ、ｂに、抵抗ＲOF0 〜ＲOF4 を接続
し、各抵抗と定電源ＶE の間をスイッチＳOF0 〜ＳOF3
によって接続する。ディジタル入力ＤIN(L) の各ビット
によって、各々、スイッチＳOF0 〜ＳOF3 の何れか一つ
をオン、他の全てのスイッチをオフとすることにより、
オペアンプ２１の入力オフセット電圧（この例ではオペ
アンプ２１内部で発生）を多段階に可変とすることがで
き、上記各実施例と同様の効果を得ることができる。
実施例を示す図であり、オフセット調節端子付きのオペ
アンプ（例えば、National Semiconductor社製の商品名
ＬＦ３５７）に好適な例である。オペアンプ２１のオフ
セット調節端子ａ、ｂに、抵抗ＲOF0 〜ＲOF4 を接続
し、各抵抗と定電源ＶE の間をスイッチＳOF0 〜ＳOF3
によって接続する。ディジタル入力ＤIN(L) の各ビット
によって、各々、スイッチＳOF0 〜ＳOF3 の何れか一つ
をオン、他の全てのスイッチをオフとすることにより、
オペアンプ２１の入力オフセット電圧（この例ではオペ
アンプ２１内部で発生）を多段階に可変とすることがで
き、上記各実施例と同様の効果を得ることができる。
【００１９】図６は本発明に係るＤ／Ａ変換器の第４実
施例を示す図であり、前記第１実施例のオペアンプ１２
の非反転入力に定電圧ＶREF を与えるようにした例であ
る。この実施例では、ディジタル入力ＤIN(L) に応じた
大きさの入力オフセット電圧ＶOFS を発生し、このＶ
OFS とＶREF とを加算合成することにより、数段階のＶ
OUT を生成することができ、少ない分解能のＤ／Ａ変換
器を低コストで作ることができる。
施例を示す図であり、前記第１実施例のオペアンプ１２
の非反転入力に定電圧ＶREF を与えるようにした例であ
る。この実施例では、ディジタル入力ＤIN(L) に応じた
大きさの入力オフセット電圧ＶOFS を発生し、このＶ
OFS とＶREF とを加算合成することにより、数段階のＶ
OUT を生成することができ、少ない分解能のＤ／Ａ変換
器を低コストで作ることができる。
【００２０】以上の各実施例では、抵抗分圧方式を採用
するＤ／Ａ変換器への適用例を示したが、これに限るも
のではなく、各ビットの重みに対応した抵抗とスイッチ
から構成される「重み抵抗型」、各ビットの重みに対応
した定電流源とスイッチから構成される「重み定電流
型」、Ｒと２×Ｒの抵抗を各ビットごとにラダー（はし
ご）状に構成する「ラダー抵抗型」など、他形式のＤ／
Ａ変換器にも適用することができる。要は、Ｄ／Ａ変換
後のアナログ電圧（ＶDIV ）や一定のアナログ電圧（Ｖ
REF ）にオフセット電圧（ＶOFS ）を合成すると共に、
そのオフセット電圧をディジタル入力（ＤIN(L) ）に応
じて可変操作すればよい。
するＤ／Ａ変換器への適用例を示したが、これに限るも
のではなく、各ビットの重みに対応した抵抗とスイッチ
から構成される「重み抵抗型」、各ビットの重みに対応
した定電流源とスイッチから構成される「重み定電流
型」、Ｒと２×Ｒの抵抗を各ビットごとにラダー（はし
ご）状に構成する「ラダー抵抗型」など、他形式のＤ／
Ａ変換器にも適用することができる。要は、Ｄ／Ａ変換
後のアナログ電圧（ＶDIV ）や一定のアナログ電圧（Ｖ
REF ）にオフセット電圧（ＶOFS ）を合成すると共に、
そのオフセット電圧をディジタル入力（ＤIN(L) ）に応
じて可変操作すればよい。
【００２１】また、上記各実施例の回路素子をプリミテ
ィブ（機能モデル）に置き換えてもよい。回路シミュレ
ーションの一手法であるプリミティブは、トランジスタ
や抵抗、コンデンサといった要素部品ごとの数式モデル
ではなく、機能ブロック単位の数式モデルを採用するも
ので（参照文献：特開平２−１０４６号公報）、例え
ば、演算増幅回路（オペアンプ）に適用すると、非反転
入力端子、反転入力端子、及び、出力端子の三つの端子
間の関係を表す最小限の数式モデルで全体を記述するこ
とができる。この方法によれば、回路シミュレーション
のために計算すべき数式の数を大幅に低減することがで
き、計算効率を格段に向上することができる。
ィブ（機能モデル）に置き換えてもよい。回路シミュレ
ーションの一手法であるプリミティブは、トランジスタ
や抵抗、コンデンサといった要素部品ごとの数式モデル
ではなく、機能ブロック単位の数式モデルを採用するも
ので（参照文献：特開平２−１０４６号公報）、例え
ば、演算増幅回路（オペアンプ）に適用すると、非反転
入力端子、反転入力端子、及び、出力端子の三つの端子
間の関係を表す最小限の数式モデルで全体を記述するこ
とができる。この方法によれば、回路シミュレーション
のために計算すべき数式の数を大幅に低減することがで
き、計算効率を格段に向上することができる。
【００２２】
【発明の効果】本発明によれば、オペアンプの入力オフ
セット電圧を操作するので、部品点数を大幅に増加する
ことなく、多ビット・ディジタル入力に適用できるＤ／
Ａ変換器を実現することができる。
セット電圧を操作するので、部品点数を大幅に増加する
ことなく、多ビット・ディジタル入力に適用できるＤ／
Ａ変換器を実現することができる。
【図１】本発明の原理図である。
【図２】第１実施例の構成図である。
【図３】電流調節回路の一構成図である。
【図４】第２実施例の構成図である。
【図５】第３実施例の構成図である。
【図６】第４実施例の構成図である。
【図７】従来例の構成図である。
ＤIN(H) ：ディジタル入力 ＤIN(L) ：ディジタル入力 ＶDIV ：アナログ電圧 ＶOFS ：入力オフセット電圧 １０：Ｄ／Ａ変換器 １１：アナログ電圧発生部 １２、２１：オペアンプ １３：オフセット電圧発生部 ＴBP0 、ＴBP1 ：バイポーラトランジスタ ＴSW0 、ＴSW1 ：ＮチャネルＭＯＳＦＥＴ ＴSW0’、ＴSW1’：ＰチャネルＭＯＳＦＥＴ ＲE0 、ＲE1 ：抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 後藤 邦彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭57−154936（ＪＰ，Ａ)
Claims (5)
- 【請求項１】第１及び第２の入力端子と出力端子を有す
る増幅回路と、 第１のディジタル入力信号に基づいてアナログ電圧を発
生し、前記増幅回路の第１の入力端子に印加するアナロ
グ電圧発生回路と、 第２のディジタル入力信号に基づいてアナログ電流を発
生し、前記増幅回路の第２の入力端子に印加するアナロ
グ電流発生回路と、 前記増幅回路の出力端子と第２の入力端子間を接続する
抵抗要素とを有するＤ／Ａ変換器において、 前記アナログ電流発生回路は、前記第２のディジタル入
力信号に基づいて定まるアナログ電流を発生するととも
に、前記アナログ電流発生回路と前記抵抗要素は、前記
第２のディジタル入力信号に基づいて入力オフセット電
圧を段階的に可変発生し、前記増幅回路の前記第２の入
力端子に印加する入力オフセット電圧を発生する ことを
特徴とするＤ／Ａ変換器。 - 【請求項２】前記アナログ電圧発生回路は、所定のディ
ジタル入力信号に基づく段階により、前記アナログ電圧
を段階的に可変発生する手段を有することを特徴とする
請求項１記載のＤ／Ａ変換器。 - 【請求項３】前記アナログ電流発生回路は、所定のディ
ジタル入力信号に基づく段階により、前記アナログ電流
を段階的に可変発生する手段を有することを特徴とする
請求項１又は２記載のＤ／Ａ変換器。 - 【請求項４】前記第１のディジタル入力信号は、所定の
ディジタル入力信号の上位ビット側成分であり、前記第
２のディジタル入力信号は、前記所定のディジタル入力
信号の下位ビット側成分であることを特徴とする請求項
１、２又は３記載のＤ／Ａ変換器。 - 【請求項５】前記増幅回路は、差動増幅回路であり、前
記第１の入力端子は、該差動増幅回 路の非反転入力端子
であり、前記第２の入力端子は、該差動増幅回路の反転
入力端子であることを特徴とする請求項１、２、３又は
４記載のＤ／Ａ変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04083776A JP3132132B2 (ja) | 1992-04-06 | 1992-04-06 | Ｄ／ａ変換器 |
| FR9304044A FR2689706B1 (fr) | 1992-04-06 | 1993-04-06 | Convertisseur numerique-analogique comportant un tampon de sortie a tension de decalage ajustable. |
| US08/293,279 US5585795A (en) | 1992-04-06 | 1994-08-16 | D/A converter including output buffer having a controllable offset voltage |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04083776A JP3132132B2 (ja) | 1992-04-06 | 1992-04-06 | Ｄ／ａ変換器 |
| US08/293,279 US5585795A (en) | 1992-04-06 | 1994-08-16 | D/A converter including output buffer having a controllable offset voltage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05284028A JPH05284028A (ja) | 1993-10-29 |
| JP3132132B2 true JP3132132B2 (ja) | 2001-02-05 |
Family
ID=26424819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04083776A Expired - Fee Related JP3132132B2 (ja) | 1992-04-06 | 1992-04-06 | Ｄ／ａ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5585795A (ja) |
| JP (1) | JP3132132B2 (ja) |
| FR (1) | FR2689706B1 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09167965A (ja) * | 1995-12-15 | 1997-06-24 | Kawasaki Steel Corp | 基準電圧発生回路 |
| GB2313004A (en) * | 1996-05-07 | 1997-11-12 | Advanced Risc Mach Ltd | Digital to analogue converter |
| US5898342A (en) * | 1998-01-20 | 1999-04-27 | Advanced Micro Devices | Power amplifier arrangement and method for data signal interface |
| US5973522A (en) * | 1998-02-05 | 1999-10-26 | Applied Micro Circuits Corporation | Current injected ramp with reduced recovery time background of the invention |
| US5952949A (en) * | 1998-02-05 | 1999-09-14 | Applied Micro Circuits Corporation | Timer with dynamic reset threshold |
| US5914621A (en) * | 1998-02-05 | 1999-06-22 | Applied Micro Circuits Corporation | Charge balanced ramp with improved signal linearity |
| JP3169884B2 (ja) * | 1998-02-26 | 2001-05-28 | 日本電気アイシーマイコンシステム株式会社 | ディジタル・アナログ変換器及びそのテスト方法 |
| JP4311511B2 (ja) * | 1999-10-25 | 2009-08-12 | 日本バーブラウン株式会社 | デジタル−アナログ変換の方法および装置 |
| US7194037B1 (en) | 2000-05-23 | 2007-03-20 | Marvell International Ltd. | Active replica transformer hybrid |
| US7312739B1 (en) | 2000-05-23 | 2007-12-25 | Marvell International Ltd. | Communication driver |
| USRE41831E1 (en) | 2000-05-23 | 2010-10-19 | Marvell International Ltd. | Class B driver |
| US6775529B1 (en) | 2000-07-31 | 2004-08-10 | Marvell International Ltd. | Active resistive summer for a transformer hybrid |
| US7280060B1 (en) | 2000-05-23 | 2007-10-09 | Marvell International Ltd. | Communication driver |
| US7433665B1 (en) | 2000-07-31 | 2008-10-07 | Marvell International Ltd. | Apparatus and method for converting single-ended signals to a differential signal, and transceiver employing same |
| US7606547B1 (en) | 2000-07-31 | 2009-10-20 | Marvell International Ltd. | Active resistance summer for a transformer hybrid |
| US7088274B2 (en) * | 2002-04-09 | 2006-08-08 | Texas Instruments Incorporated | Difference amplifier for digital-to-analog converter |
| US9153960B2 (en) * | 2004-01-15 | 2015-10-06 | Comarco Wireless Technologies, Inc. | Power supply equipment utilizing interchangeable tips to provide power and a data signal to electronic devices |
| JP4376076B2 (ja) * | 2004-01-30 | 2009-12-02 | 富士通マイクロエレクトロニクス株式会社 | Ｄ／ａ変換器および半導体装置 |
| US7280063B2 (en) * | 2005-04-29 | 2007-10-09 | Georgia Tech Research Corporation | Programmable voltage-output floating-gate digital to analog converter and tunable resistors |
| US7312662B1 (en) | 2005-08-09 | 2007-12-25 | Marvell International Ltd. | Cascode gain boosting system and method for a transmitter |
| DE102005046371A1 (de) * | 2005-09-28 | 2007-04-05 | Infineon Technologies Ag | Digital-Analog-Wandler und Verfahren zur Digital-Analog-Wandlung eines Datenwortes |
| KR101534150B1 (ko) * | 2009-02-13 | 2015-07-07 | 삼성전자주식회사 | 하이브리드 디지털/아날로그 컨버터, 소스 드라이버 및 액정 표시 장치 |
| CN101998033A (zh) * | 2009-08-20 | 2011-03-30 | 鸿富锦精密工业（深圳）有限公司 | 一种电子设备及其主板 |
| KR20130061422A (ko) * | 2011-12-01 | 2013-06-11 | 삼성전자주식회사 | 전압 합산 버퍼, 이를 포함하는 디지털-아날로그 컨버터 및 디스플레이 장치의 소스 드라이버 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1272354B (de) * | 1966-03-18 | 1968-07-11 | Telefunken Patent | Anordnung zum Umsetzen einer digitalen in eine analoge Funktion |
| JPS5585136A (en) * | 1978-12-22 | 1980-06-26 | Matsushita Electric Ind Co Ltd | Digital-analog converter |
| US4740776A (en) * | 1980-11-07 | 1988-04-26 | Fairchild Camera & Instrument Corporation | Apparatus for compensating digital to analog converter errors |
| JPS57125517A (en) * | 1981-01-28 | 1982-08-04 | Victor Co Of Japan Ltd | Da conversion circuit |
| JPS5871722A (ja) * | 1981-10-26 | 1983-04-28 | Yokogawa Hewlett Packard Ltd | デジタル・アナログ変換器 |
| JPH01164125A (ja) * | 1987-12-21 | 1989-06-28 | Nissan Motor Co Ltd | Ｄ／ａ変換回路 |
| JPH021046A (ja) * | 1988-05-06 | 1990-01-05 | Hitachi Ltd | Ｐｌｌ回路シミュレーション方式 |
| US5103122A (en) * | 1990-08-21 | 1992-04-07 | Amoco Corporation | High speed low power dc offsetting circuit |
-
1992
- 1992-04-06 JP JP04083776A patent/JP3132132B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-06 FR FR9304044A patent/FR2689706B1/fr not_active Expired - Fee Related
-
1994
- 1994-08-16 US US08/293,279 patent/US5585795A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| FR2689706B1 (fr) | 1997-01-31 |
| JPH05284028A (ja) | 1993-10-29 |
| FR2689706A1 (fr) | 1993-10-08 |
| US5585795A (en) | 1996-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981215 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081124 Year of fee payment: 8 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081124 Year of fee payment: 8 |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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