JP3557175B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係わり、特にダイナミックＲＡＭ（ＤＲＡＭ）のセル構成及びセンスアンプ回路の改良をはかった半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、メモリセル構成及び読み出し・再書き込みシーケンスは、図１４に示すようになっている。即ち、図１４（ａ）に示すように、セルトランジスタＱＭ のゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬ１ に接続され、ソースはセルキャパシタＣＭ の一端に接続され、セルキャパシタＣＭ の他端はプレート電極ＰＬに接続されている。そして、上記のトランジスタＱＭ 及びキャパシタＣＭ からなるメモリセルＭＣは、図１４（ｂ）に示す信号によって駆動される。今後のＤＲＡＭの大容量化に際して、消費電力の増大を抑え、デバイスの信頼性を確保するために電源電圧を低下させる必要が生じるが、大容量化に伴う消費電流の増加により、上記従来のメモリセル及び読み出し・再書き込み方法では消費電力を抑えることは困難である。また、上記従来のメモリセルでは、セル容量が一定ならば、電源電圧の低下に伴って読み出し信号量が減少する。しかし、センスアンプ感度の下限に限界があることや、α線による信号量の減少などを考えると、あるレベルの読み出し信号量は必要不可欠であり、結果としてセルキャパシタの容量を増大させる必要がある。
【０００３】
一方、ＤＲＡＭのセンスアンプとして最も多く使用されているものに、図１５に示すフリップフロップ型センスアンプがある。これは、回路構成が単純である等の長所を持つ反面、センスに要する時間が大きいという短所を持つ。また、今後要求されるであろう電源電圧の低電圧化に際しては、センスアンプを構成する４つのトランジスタＱｎ１，Ｑｎ２，Ｑｐ１，Ｑｐ２のゲート・ソース間電位差が最大でも電源電圧の１／２しかとれず、またトランジスタのしきい値電圧を大幅に低減することは現実的ではないため、センスアンプ動作は更に遅くなる。
【０００４】
例えば、ビット線電位の振幅を１Ｖとした場合、センスアンプトランジスタのゲート・ソース間には最大でも０．５Ｖの電位差しか得られない。ｎ型トランジスタＱｎ１，Ｑｎ２のしきい値電圧が０．６Ｖ、ｐ型トランジスタＱｐ１，Ｑｐ２のしきい値電圧が−０．６Ｖとすると、これらのトランジスタはもはやサブスレッショルド領域でしか動作できず、結果としてセンスに要する時間は大幅に増加し、実用的なセンス速度は得られなくなる。
【０００５】
また、センス時のセンスアンプ駆動線の電位は、メモリセルへの書き込み電位と等しいため、これら２つの電位を異なるものとして最適化することはできなかった。
【０００６】
【発明が解決しようとする課題】
このように従来のＤＲＡＭにおいては、電源電圧を低下させると、それに比例してメモリセルからの読み出し信号量は減少する。読み出し信号量を大きくするためにセルキャパシタの容量を大きくすると、消費電力の増大を招く問題があった。
【０００７】
また、従来のフリップフロップ型センスアンプは、センスに要する時間が大きく、さらに低電源電圧化が困難である。これらの問題点は、センスアンプを構成する４つのトランジスタのゲートとビット線とが接続されているために、動作するトランジスタのゲートとセンスアンプ駆動線の間の電位差が十分にとれないことに起因する。
【０００８】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、センス動作の高速化，低電源電圧化への対応及び低電源電圧動作時のセンス動作の高速化をはかり得る半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１０】
即ち、本発明（請求項１）は、複数のビット線対と複数のワード線とが交差して配置され、これらの各交差部にメモリセルが設けられたメモリセルアレイと、前記ビット線対の一方に第１のトランスファゲートを介して接続された第１のビット線及び該ビット線対の他方に第２のトランスファゲートを介して接続された第２のビット線からなるセンスアンプ側ビット線対と、前記センスアンプ側ビット線対の間に配置されたフリップフロップ型センスアンプ回路とを備えた半導体記憶装置において、前記センスアンプ回路は、ゲートが共通接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタの各ドレインが第１のビット線に接続され、ゲートが共通接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタの各ドレインが第２のビット線に接続され、第１及び第２のｐ型トランジスタの各ソースが第１のセンスアンプ駆動線に接続され、第１及び第２のｎ型トランジスタの各ソースが第２のセンスアンプ駆動線に接続され、第１のｐ型トランジスタのゲートが第３のトランスファゲートを介して第２のビット線に接続され、第２のｐ型トランジスタのゲートが第４のトランスファゲートを介して第１のビット線に接続された構成をとることを特徴とする。
【００１１】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
【００１２】
（１） センスアンプ回路の動作において、メモリセルからの信号がビット線に読み出された後に、第１，第２のトランスファゲートをオフすることによって、セルアレイ部のビット線対と第１，第２のビット線を電気的に分離し、第１のセンスアンプ駆動線の電位を第１の電位に、第２のセンスアンプ駆動線の電位を第２の電位にして第１，第２のビット線の電位を第１，第２の電位にセンスし、その後に第３，第４のトランスファゲートをオフにして、第１のｎ型トランジスタのゲート及び第１のｐ型トランジスタのゲートと第２のビット線を、そして第２のｎ型トランジスタのゲート及び第２のｐ型トランジスタのゲートと第１のビット線を電気的に分離してゲート電位を記憶させ、その後に第１のセンスアンプ駆動線の電位を第１，第２の電位の範囲内の電位であるところの第３の電位にし、また第２のセンスアンプ駆動線の電位を第１，第２の電位の範囲内の電位であるところの第４の電位にし、第１，第２のトランスファゲートをオンにして、メモリセルの第３の電位又は第４の電位を再書き込みする。
【００１３】
（２） センスアンプ回路の動作において、第１，第２のｐ型トランジスタと第１，第２のｎ型トランジスタのゲート電位を記憶させた後に、第１，第２のビット線のうち、その電位が第１の電位となっているビット線の電位を第３の電位以下にし、第１，第２のビット線のうちその電位が第２の電位となっているビット線の電位を第４の電位以上にし、第１，第２のセンスアンプ駆動線のうち、その電位が第１の電位となっているセンスアンプ駆動線の電位を第３の電位以下にし、第１，第２のセンスアンプ駆動線のうち、その電位が第２の電位となっているセンスアンプ駆動線の電位を第４の電位以上にし、その後に第１のセンスアンプ駆動線の電位を第１，第２の電位の範囲内の電位であるところの第３の電位にし、また第２のセンスアンプ駆動線の電位を第１，第２の電位の範囲内の電位であるところの第４の電位にし、第１，第２のトランスファゲートをオンにして、メモリセルへ第３の電位又は第４の電位を再書き込みする。
【００１４】
また、本発明（請求項２）は、請求項１において、第１のｎ型トランジスタと第２のｎ型トランジスタをビット線方向に分離して配置し、それらの間に第３のトランスファゲートと第４のトランスファゲートをビット線方向に分離して配置し、さらにそれらの間に第１，第２のｐ型トランジスタを配置することを特徴とする。
【００１５】
また、本発明（請求項３）は、請求項１において、第１のｐ型トランジスタと第２のｐ型トランジスタをビット線方向に分離して配置し、それらの間に第３のトランスファゲートと第４のトランスファゲートをビット線方向に分離して配置し、さらにそれらの間に第１，第２のｎ型トランジスタを配置することを特徴とする。
【００２０】
また、本発明（請求項４）は、半導体記憶装置において、複数のビット線対と複数のワード線とが交差して配置され、これらの交差部に１個のトランジスタと１個のキャパシタからなり、トランジスタのゲートがワード線に接続され、ドレインが対をなすビット線の一方に接続され、ソースがキャパシタの第１の端子に接続され、キャパシタの第２の端子が対をなすビット線の他方に接続された構成をとるメモリセルが設けられたメモリセルアレイと、前記ビット線対の一方に第１のトランスファゲートを介して接続された第１のビット線及び該ビット線対の他方に第２のトランスファゲートを介して接続された第２のビット線からなるセンスアンプ側ビット線対と、前記センスアンプ側ビット線対の間に配置され、ゲートが共通接続された第１のｐ型及びｎ型トランジスタの各ドレインが第１のビット線に接続され、ゲートが共通接続された第２のｐ型及びｎ型トランジスタの各ドレインが第２のビット線に接続され、第１及び第２のｐ型トランジスタの各ソースが第１のセンスアンプ駆動線に接続され、第１及び第２のｎ型トランジスタの各ソースが第２のセンスアンプ駆動線に接続され、第１のｐ型トランジスタのゲートが第３のトランスファゲートを介して第２のビット線に接続され、第２のｐ型トランジスタのゲートが第４のトランスファゲートを介して第１のビット線に接続された構成をとるフリップフロップ型センスアンプ回路と、を備えたことを特徴とする。
【００２１】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
【００２２】
（１） 読み出し及び再書き込み動作において、メモリセルからの信号がビット線対に読み出された後に、第１，第２のトランスファゲートをオフすることによってセルアレイ部のビット線対と第１，第２のビット線を電気的に分離し、第１のセンスアンプ駆動線の電位を第１の電位に、第２のセンスアンプ駆動線の電位を第２の電位にして、第１，第２のビット線の電位を第１，第２の電位にセンスし、その後に第３，第４のトランスファゲートをオフにして、第１のｎ型トランジスタのゲート及び第１のｐ型トランジスタのゲートと第２のビット線を、そして第２のｎ型トランジスタのゲート及び第２のｐ型トランジスタのゲートと第１のビット線を電気的に分離してゲート電位を記憶させ、その後、第１のセンスアンプ駆動線の電位を、
（第３の電位−第２の電位）≦２／３（第１の電位−第２の電位）
なる関係式を満たすような第３の電位にし、また第２のセンスアンプ駆動線の電位を、
（第４の電位−第２の電位）≧１／３（第１の電位−第２の電位）
なる関係式を満たすような第４の電位にし、第１，第２のトランスファゲートをオンにして、メモリセルへの再書き込みを行うこと。
【００２３】
（２） センスアンプとして請求項３のような構成を採用し、読み出し及び再書き込み動作において、メモリセルからの信号が第１，第２のビット線に読み出された後に、第１，第２のトランスファゲートをオフすることによって、第１，第２のビット線と第３，第４のビット線を電気的に分離し、第１のセンスアンプ駆動線の電位を第１の電位に、第２のセンスアンプ駆動線の電位を第２の電位に、第３のセンスアンプ駆動線の電位を、
（第３の電位−第２の電位）≦２／３（第１の電位−第２の電位）
なる関係式を満たすような第３の電位にし、また第４のセンスアンプ駆動線の電位を、
（第４の電位−第２の電位）≧１／３（第１の電位−第２の電位）
なる関係式を満たすような第４の電位にして、メモリセルへの再書き込みを行うこと。
【００２４】
（作用）
本発明（請求項１，４）によれば、センスアンプ回路において、第１，第２のｎ型，ｐ型トランジスタのゲートに、第３，第４のトランスファゲートをオフすることで第１，第２の電位を記憶させ、それによって第１，第２のｎ型，ｐ型トランジスタのゲートとセンスアンプ駆動線の間の電位差をリストア開始時にも大きく保つことができ、これによりセンス動作の高速化，低電源電圧化，低消費電力化を実現することが可能となる。
【００２５】
また、本発明（請求項２）によれば、第１，第２のｐ型トランジスタを形成する領域の外側に第１，第２のｎ型トランジスタを分離配置しているため、各領域間においてｐ型及びｎ型トランジスタの各ゲートを接続するための配線は１本で済む。これにより、チップ面積の縮小をはかることが可能となる。
【００２６】
ちなみに、第１，第２のｐ型トランジスタを同一領域（例えばｎウェル）、第１，第２のｎ型トランジスタを同一領域（例えばｐウェル）に形成した場合、これらのウェル間に２本のビット線と、ｐ型及びｎ型トランジスタの各ゲートを接続するための２本の配線が必要となる。２本の配線はビット線と同じ層であるため、各ウェル間にビット線が４本配置されることになり、チップ面積の増大を招く。また、２本の配線をビット線と別の配線で形成することは、新たな配線の必要が生じ製作コストの増大を招き現実的でない。
【００２７】
つまり、本発明では各領域間を接続するビット線は３本で良くなり、これによりチップ面積の縮小をはかることが可能となるのである。
【００２８】
また、本発明（請求項３）によれば、第１，第２のｎ型トランジスタを形成する領域の外側に第１，第２のｐ型トランジスタを分離配置しているため、各領域間においてｐ型及びｎ型トランジスタの各ゲートを接続するための配線は１本で済む。これにより、チップ面積の縮小をはかることが可能となる。
【００２９】
また、本発明（請求項４）によれば、センスアンプ回路において、メモリセルから信号が読み出された後に第１，第２のトランスファゲートをオフにし、センスアンプ部のみで信号のセンスを行い、インバータ回路によってリストアを行うことにより、請求項２と同様にセンス動作の高速化，低電源電圧化，低消費電力化を実現することが可能となる。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。
【００３１】
（実施例１）
図１は、本発明の第１の実施例に係わる半導体記憶装置のメモリセルの回路構成図である。
【００３２】
ＢＬ１ ，ＢＬ２ はビット線対を構成するセルアレイ部のビット線を表わし、ＷＬはワード線を表わす。ビット線対とワード線の交差点にはメモリセルＭＣが設置される。メモリセルＭＣはセルトランジスタＱＭ とセルキャパシタＣＭ から構成され、ＱＭ のドレインはＢＬ１ に、ＱＭ のゲートはＷＬに、ＱＭ のソースはＣＭ の第１の端子に、ＣＭ の第２の端子はＢＬ２ に接続される。また、ＳＮはストレージノードを表わす。
【００３３】
図２を用いて、本メモリセルの読み出し・再書き込み動作について説明する。図２（ａ）は２つのメモリセルを示し、図２（ｂ）は駆動信号を示している。プリチャージサイクルにおいては、ワード線ＷＬ１ ，ＷＬ２ はＶｓｓ、イコライズ信号ＥＱＬはＶｃｃ、ビット線ＢＬ１ ，ＢＬ２ はＶｃｃ／２である。その後、ＥＱＬがＶｓｓとなり、ＷＬ１ が選択されてＶｃｃ＋αとなると、メモリセルＭＣ１ からＢＬ１ ，ＢＬ２ に信号が読み出され、ＢＬ１ ，ＢＬ２ の電位はそれぞれＶｃｃ／２＋ΔＶｓ ，Ｖｃｃ／２−ΔＶｓ となる。
【００３４】
なお、これは読み出された信号が高レベルの場合であり、低レベルの信号が読み出された場合はそれぞれＶｃｃ／２−ΔＶｓ，Ｖｃｃ／２＋ΔＶｓ となる。以下は高レベルの信号の読み出しについて述べ、［ ］で表わす括弧内に低レベルの信号の読み出しの場合のＢＬ１ ，ＢＬ２ の電位を示す。
【００３５】
次いで、センスアンプを駆動してＢＬ１ ，ＢＬ２ の電位をそれぞれＶｃｃ−β，Ｖｓｓ＋β［Ｖｓｓ＋β，Ｖｃｃ−β］にして、メモリセルＭＣ１ への再書き込みを行う。ここで、βはβ≧ １／３（Ｖｃｃ−Ｖｓｓ）なる関係を満たす必要がある。その後、ＷＬ１ をＶｓｓとし、ＥＱＬをＶｃｃとしてイコライズを行う。このとき、ストレージノードＳＮ１ はフローティング状態であるため、ＳＮ１ の電位はＢＬ２ の電位変化によって ３／２Ｖｃｃ−２β［Ｖｓｓ−Ｖｃｃ／２＋２β］となる。
【００３６】
ここで、ＭＣ１ と逆の情報がＭＣ２ に記録されている場合を考えると、ＭＣ２ の情報が上記と同様に読み出された場合、再書き込み時においてＳＮ１ の電位は２Ｖｃｃ−３β［Ｖｓｓ−Ｖｃｃ＋３β］となる。このときのＳＮ１ の電位はβ＝ １／３ＶｃｃのときにＶｃｃ（Ｖｓｓ）となるため、上記のβの条件がこれにより決定される。また、メモリセルからの読み出し信号量ΔＶｓ は、図１４に示す従来のメモリセルと比較して、β＝ １／３Ｖｃｃで約４／３倍、β＝ ３／８Ｖｃｃで同等となる。
【００３７】
（実施例２）
図３は、本発明の第２の実施例に係わるメモリセル及びメモリセルアレイの回路構成図である。
【００３８】
ＢＬ１ とＢＬ２ 及びＢＬ３ とＢＬ４ を交差させ、メモリセルを全て同方向に設置することで、ビット線対を構成するＢＬ１ とＢＬ２ （ＢＬ３ とＢＬ４ ）のビット線容量を等しくする。
【００３９】
（実施例３）
図４は、本発明の第３の実施例に係わるメモリセルの素子構造を示すもので、（ａ）はメモリセルを上部から見た平面図、（ｂ）は（ａ）のＡ−Ａ′断面図であり、（ｃ）は（ａ）のＢ−Ｂ′断面図である。
【００４０】
本実施例は、ＳＯＩ基板を用いて素子を作成している。即ち、セルトランジスタＱＭ は基板上に形成された絶縁膜上に設置され、そのセルトランジスタＱＭ の上部にセルキャパシタＣＭ が設置される。セルトランジスタＱＭ には縦型トランジスタであるＳＧＴ（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ ）を用い、高濃度不純物層で形成されるドレインが下部ビット線ＢＬ１ をも同時に形成する。高濃度不純物層で形成されるセルトランジスタＱＭ のソースの上部にはセルキャパシタＣＭ の第１の端子が設置され、ストレージノードを形成する。セルキャパシタＣＭ の第２の端子は上部ビット線ＢＬ２ に接続される。
【００４１】
このような縦型のセル構造をとることで、４Ｆ２ サイズのメモリセルが実現でき、メモリセルの高密度化，高集積化が可能となる。
【００４２】
（実施例４）
図５は、本発明の第４の実施例に係わるセンスアンプ及びメモリセルの回路構成図である。ＢＬ１ ，ＢＬ２ はセルアレイ部のビット線対を表わし、それぞれワード線との交差点には複数個のメモリセルが配置される。ＢＬ１’，ＢＬ２’はセンスアンプ部のビット線対を表わし、トランスファゲートＱＴＧ１ ，ＱＴＧ２ を介してＢＬ１ ，ＢＬ２ と接続される。
【００４３】
ＢＬ１’，ＢＬ２’の間には、ｐ型トランジスタＱｐ１，Ｑｐ２から構成されるｐ型センスアンプＰＳＡと、ｎ型トランジスタＱｎ１，Ｑｎ２から構成されるｎ型センスアンプＮＳＡが配置される。また、Ｑｐ１，Ｑｐ２のドレインとソースは、一方がｐ型センスアンプ駆動線ＳＡＰに接続され、もう一方はそれぞれＢＬ１’，ＢＬ２’に接続される。Ｑｎ１，Ｑｎ２のドレインとソースは、一方がｎ型センスアンプ駆動線／ＳＡＮに接続され、もう一方はそれぞれＢＬ１’，ＢＬ２’に接続される。Ｑｐ１，Ｑｎ１のゲートは、トランスファゲートＱＴＧ３ を介してＢＬ２’に接続され、Ｑｐ２，Ｑｎ２のゲートはトランスファゲートＱＴＧ４ を介してＢＬ１’に接続される。
【００４４】
また、トランスファゲートＱＴＧ１ ，ＱＴＧ２ はそれぞれ制御信号φＴ で、トランスファゲートＱＴＧ３ ，ＱＴＧ４ はそれぞれ制御信号φＳ で制御される。ビットラインとセンスアンプ駆動線は、イコライズ信号ＥＱＬで電源電圧の中間電位Ｖｃｃ／２にイコライズされる。
【００４５】
図６を用いて、本センスアンプの動作を説明する。
【００４６】
プリチャージサイクルにおいては、ワード線ＷＬはＶｓｓ、クロックφＴ ，φＳ はＶｃｃ＋α、イコライズ信号ＥＱＬはＶｃｃ＋αであり、そのため、セルアレイ部のビット線ＢＬ１ ，ＢＬ２ と、センスアンプ部のビット線ＢＬ１’，ＢＬ２’と、センスアンプ駆動線／ＳＡＮ，ＳＡＰと、ｐ型センスアンプとｎ型センスアンプを構成するトランジスタのゲートＶＧ１，ＶＧ２はＶｃｃ／２となる。その後、イコライズ信号ＥＱＬがＶｓｓとなった後、ワード線ＷＬが選択されてＶｃｃ＋αとなると、ビット線ＢＬ１，２，１’，２’ に信号が読み出され、ＢＬ１ とＢＬ１’の電位はＶｃｃ／２＋ΔＶｓ に、ＢＬ２ とＢＬ２’の電位はＶｃｃ／２−ΔＶｓ になる。
【００４７】
なお、これは読み出された信号が高レベルの場合であり、低レベルの信号が読み出された場合はＢＬ１ とＢＬ１’の電位はＶｃｃ／２−ΔＶｓ に、ＢＬ２ とＢＬ２’の電位はＶｃｃ／２＋ΔＶｓ になる。ここでは、高レベルの読み出しを例として述べる。
【００４８】
次いで、クロックφＴ をＶｓｓとして、セルアレイ部のビット線ＢＬ１ ，ＢＬ２ とセンスアンプ部のビット線ＢＬ３ ，ＢＬ４ を電気的に分離する。そしてｐ型センスアンプ駆動線ＳＡＰをＶｃｃに、ｎ型センスアンプ駆動線／ＳＡＮをＶｓｓにし、センスアンプ部でのみセンスを行う。その後、クロックφＳ をＶｓｓとして、ｐ型センスアンプとｎ型センスアンプを構成する４つのトランジスタＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２のゲートＶＧ１，ＶＧ２の電位を記憶させる。そして、イコライズ信号ＥＱＬをＶｃｃ＋αとして、センスアンプ駆動線ＳＡＰ，／ＳＡＮとセンスアンプ部のビット線ＢＬ１’，ＢＬ２’をＶｃｃ／２にイコライズする。この時においても、ｐ型センスアンプＰＳＡとｎ型センスアンプＮＳＡを構成するトランジスタＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２のゲートＶＧ１，ＶＧ２の電位はＶｃｃ，Ｖｓｓに保持される。
【００４９】
イコライズ終了後、イコライズ信号ＥＱＬをＶｓｓとし、クロックφＴ をＶｃｃ＋αとし、ｐ型センスアンプ駆動線ＳＡＰをＶｃｃ−βに、ｎ型センスアンプ駆動線／ＳＡＮをＶｓｓ＋βとして、メモリセルに情報を書きこむ。その後、ワード線ＷＬをＶｓｓとし、イコライズ信号ＥＱＬをＶｃｃ＋αとする。
【００５０】
上記動作の際、ｎ型センスアンプとｐ型センスアンプを構成する４つのトランジスタＱｐ１，Ｑｐ２，Ｑｎ１，Ｑｎ２のゲートＶＧ１，ＶＧ２の電位を記憶させる際は、セルアレイ部のビット線ＢＬ１ ，ＢＬ２ は電気的に分離されているため、ビット線容量は小さい。そのため、この時のセンス動作は高速に行われる。
【００５１】
また、メモリセルへの情報の再書き込み時には、ゲートＶＧ１，ＶＧ２の電位はビット線の振幅に係わらず、Ｖｃｃ，Ｖｓｓとなっているため、大きなゲート・ソース間の電位差が与えられ、高速に再書き込みが行われる。加えて、メモリセルへの情報の再書き込み時には、βの範囲をβ≧ １／３（Ｖｃｃ−Ｖｓｓ）とすることでビット線の電位をＶｃｃ−β，Ｖｓｓ＋βとし、メモリセルのストレージノードの電位変動をＶｃｃ〜Ｖｓｓ以内とする。
【００５２】
これにより信頼性を確保し、ビット線電位の振幅を減少させることで低消費電流が実現される。
【００５３】
チップの外部へのデータの読み出しは、クロックφＴ をオフにしてのセンス時、クロックφＴ をオンにしての再書き込み時のどちらにおいても行うことが可能である。また、外部からのデータの書き込みは、クロックφＳ をオンにして逆のデータをゲートＶＧ１，ＶＧ２に記憶させた後、φＳ をオフにして、メモリセルに書き込まれる。
【００５４】
図７は、図６の動作波形を基本とした別の動作を示す。
【００５５】
相違点は、前述の例が、メモリセルへの情報の再書き込み時に、ｐ型センスアンプ駆動線ＳＡＰをＶｃｃ−βに、ｎ型センスアンプ駆動線ＳＡＮをＶｓｓ＋βにしていたのに対して、本例ではｐ型センスアンプ駆動線ＳＡＰをＶｃｃに、ｎ型センスアンプ駆動線／ＳＡＮをＶｓｓとしている点と、前述の例が、メモリセルへの情報の再書き込みの前にセンスアンプ部のビット線対ＢＬ１ ，ＢＬ２ とセンスアンプ駆動線ＳＡＰ，／ＳＡＮの電位をイコライズして中間電位Ｖｃｃ／２にしていたのに対して、本例ではこれらのイコライズを行っていない点である。
【００５６】
本例の場合、クロックφＴ をオンにして、セルアレイ部のビット線ＢＬ１ ，ＢＬ２ とセンスアンプ部のビット線ＢＬ１’，ＢＬ２’を電気的に接続した際、ビット線ＢＬ１’とＢＬ２’の間の電位差はＶｃｃから減少する。従来のように、ゲートＶＧ１，ＶＧ２とビット線ＢＬ１’，ＢＬ２’が常に接続されている場合、ゲートＶＧ１，ＶＧ２の電位も変化し、その結果、センスアンプ駆動線とゲートの間の電位差が減少し、再書き込みの速度は遅くなる。
【００５７】
これに対して本例の場合、ビット線ＢＬ１’，ＢＬ２’の電位が変動しても、ゲートＶＧ１，ＶＧ２の電位は保たれるためにセンスアンプ駆動線とゲートの間の電位差はＶｃｃに保たれ、再書き込みは高速に行われる。
【００５８】
（実施例５）
図８は、本発明の第５の実施例に係わるセンスアンプの回路構成図である。ＢＬ１ ，ＢＬ２ はセルアレイ部のビット線対を表わし、それぞれワード線ＷＬとの交差点には複数個のメモリセルが配置される。ＢＬ１’，ＢＬ２’はセンスアンプ部のビット線対を表わし、トランスファゲートＱＴＧ１ ，ＱＴＧ２ を介してＢＬ１ ，ＢＬ２ と接続される。ＢＬ１’とＢＬ２’の間には、ｐ型トランジスタＱｐ１，Ｑｐ２から構成されるｐ型センスアンプＰＳＡと、ｎ型トランジスタＱｎ１，Ｑｎ２から構成されるｎ型センスアンプＮＳＡが配置される。
【００５９】
Ｑｐ１とＱｎ１のゲートはＢＬ２’に接続され、Ｑｐ２，Ｑｎ２のゲートはＢＬ１’に接続される。また、Ｑｐ１，Ｑｐ２のドレインとソースは、一方がｐ型センスアンプ駆動線ＳＡＰ１ に、もう一方はそれぞれＢＬ２’，ＢＬ１’に接続される。Ｑｎ１，Ｑｎ２のドレインとソースは、一方がｎ型センスアンプ駆動線／ＳＡＮ１ に、もう一方はそれぞれＢＬ２’，ＢＬ１’に接続される。
【００６０】
インバータ回路ＩＮＶ１ はｐ型トランジスタＱＰ３とｎ型トランジスタＱｎ３から構成され、Ｑｐ３のソースはＳＡＰ２ に、Ｑｎ３のソースは／ＳＡＮ２ に接続され、Ｑｐ３のドレインとＱｎ３のドレインは互いに接続されてＢＬ１ に接続される。Ｑｐ３とＱｎ３のゲートは互いに接続され、ＢＬ２’に接続される。
【００６１】
インバータ回路ＩＮＶ２ はｐ型トランジスタＱｐ４とｎ型トランジスタＱｎ４から構成され、Ｑｐ４のソースはＳＡＰ２ に、Ｑｎ４のソースは／ＳＡＮ２ に接続され、Ｑｐ４のドレインとＱｎ４のドレインは互いに接続されてＢＬ２ に接続される。Ｑｐ４とＱｎ４のゲートは互いに接続され、ＢＬ１’に接続される。また、トランスファゲートＱＴＧ１ ，ＱＴＧ２ はそれぞれ制御信号φＴ で制御される。
【００６２】
図９を用いて、本センスアンプの動作を説明する。
【００６３】
プリチャージサイクルにおいては、ワード線ＷＬはＶｓｓ、クロックφＴ はＶｃｃ＋α、イコライズ信号ＥＱＬはＶｃｃであり、セルアレイ部のビット線ＢＬ１ ，ＢＬ２ とセンスアンプ部のビット線ＢＬ１’，ＢＬ２’とセンスアンプ駆動線ＳＡＰ１ ，ＳＡＰ２ ，／ＳＡＮ１ ，／ＳＡＮ２ はＶｃｃ／２である。その後、イコライズ信号ＥＱＬがＶｓｓとなった後、ワード線ＷＬが選択されてＶｃｃ＋αとなると、メモリセルから信号がビット線ＢＬ１，２，１’，２’ に読み出され、ビット線ＢＬ１ ，ＢＬ１’の電位はＶｃｃ／２＋ΔＶｓ に、ビット線ＢＬ２ ，ＢＬ２’の電位はＶｃｃ／２−ΔＶｓ になる。
【００６４】
なお、これは読み出された信号が高レベルの場合であり、低レベルの信号が読み出された場合のビット線ＢＬ１ ，ＢＬ１’の電位はＶｃｃ／２−ΔＶｓ に、ビット線ＢＬ２ ，ＢＬ２’の電位はＶｃｃ／２＋ΔＶｓ になる。ここでは、高レベルの信号を読み出す場合を例として述べる。
【００６５】
次いで、クロックφＴ をＶｓｓとして、セルアレイ部のビット線ＢＬ１ ，ＢＬ２ とセンスアンプ部のビット線ＢＬ１’，ＢＬ２’を電気的に分離する。そして、ｐ型センスアンプ駆動線ＳＡＰ１ の電位をＶｃｃに、ｎ型センスアンプ駆動線／ＳＡＮ１ の電位をＶｓｓにし、センスアンプ部でセンスを行う。このとき、ＳＡＰ２ と／ＳＡＮ２ の電位をそれぞれＶｃｃ−β，Ｖｓｓ＋β（β≧ １／３（Ｖｃｃ−Ｖｓｓ））としてインバータ回路ＩＮＶ１ ，ＩＮＶ２ を活性化し、セルアレイ部のビット線ＢＬ１ ，ＢＬ２ の電位をＶｃｃ−β，Ｖｓｓ＋βにしてメモリセルへの再書き込みを行う。その後、ワード線ＷＬをＶｓｓとし、イコライズ信号ＥＱＬをＶｃｃとする。
【００６６】
上記動作の際、センスアンプ動作時には、センスアンプ部のビット線ＢＬ１’，ＢＬ２’は、セルアレイ部のビット線ＢＬ１ ，ＢＬ２ と電気的に分離されているため、ビット線容量は小さくなる。そのために、ＰＳＡ，ＮＳＡによるセンス動作は高速に行われる。また、メモリセルへの再書き込みは、インバータ回路ＩＮＶ１ ，ＩＮＶ２ によって行われるが、ＰＳＡ，ＮＳＡの動作開始と同時に再書き込みが行われるため、再書き込み動作も高速に行われる。
【００６７】
また、インバータ回路ＩＮＶ１ ，ＩＮＶ２ において、ＳＡＰ２ ，／ＳＡＮ２ にはセンスアンプ駆動線に与える信号とは独立した信号を与えることで、メモリセルのストレージノードの電位変動をＶｃｃ〜Ｖｓｓ以内として信頼性を確保する。また、ビット線電位の振幅を減少させることで低消費電流が実現される。
【００６８】
（実施例６）
図１０は、本発明の第６の実施例に係わるセンスアンプの回路構成図である。本実施例は、情報再書き込み用インバータ回路ＩＮＶ１ ，ＩＮＶ２ の出力端子の接続されるビット線ＢＬ５ ，ＢＬ６ を、トランスファゲートによってセルアレイ部のビット線ＢＬ３ （ＢＬ１’），ＢＬ４ （ＢＬ２’）と電気的に分離可能としている。つまり、本例は複数のセルアレイで１つのセンスアンプを共有する、いわゆるシェアードセンスアンプ方式の回路構成に先の第５の実施例を適用したものである。
【００６９】
図１１を用いて、本実施例におけるセンスアンプの動作を説明する。
【００７０】
図１１は図１０中のセンスアンプの左側のメモリセルＭＣ１ の情報を読み出し、再書き込みする場合の動作波形である。先の第５の実施例と異なる点は、イコライズ信号ＥＱＬの電位がＶｓｓとなってイコライズ動作が終了した後にトランスファゲートＱＴＧ５ ，ＱＴＧ６ をオフにして、読み出しを行わないメモリセルの接続されているビット線ＢＬ７ ，ＢＬ８ をビット線ＢＬ５ ，ＢＬ６ と電気的に分離する動作を行っている点である。
【００７１】
（実施例７）
図１２は、本発明の第７の実施例に係わるセンスアンプの回路構成図である。本実施例も先の第６の実施例と同様に、いわゆるシェアードセンスアンプ方式に対応している。第６の実施例がトランスファゲートによって読み出し・再書き込みを行うメモリセルを選択していたのに対して、本実施例では再書き込み用インバータ回路を複数設け、読み出し・再書き込み動作を行うメモリセルに接続されている再書き込み用インバータ回路のみを動作させることでシェアードセンスアンプ方式に対応する。
【００７２】
センスアンプ部のビット線ＢＬ３ ，ＢＬ４ のそれぞれの両端にはトランスファゲートＱＴＧ１ ，ＱＴＧ２ 及びＱＴＧ３ ，ＱＴＧ４ が設けられ、それらを介してセルアレイ部のビット線ＢＬ１ ，ＢＬ２ 及びＢＬ５ ，ＢＬ６ と接続される。再書き込み用インバータ回路は各セルアレイに対して一組ずつ設置され、各インバータ回路の駆動線対ＳＡＰ２ ，／ＳＡＮ２ 及びＳＡＰ３ ，／ＳＡＮ３ は、各インバータ対毎に設置される。
【００７３】
図１３を用いて、本実施例におけるセンスアンプの動作を説明する。
【００７４】
図１３は図１２中のセンスアンプの左側のメモリセルＭＣ１ の情報を読み出し、再書き込みする場合の動作波形である。イコライズ信号ＥＱＬの電位がＶｓｓとなってイコライズ動作が終了した後に、読み出し・再書き込み動作を行わないセルアレイのビット線ＢＬ５ ，ＢＬ６ を、トランスファゲートＱＴＧ３ ，ＱＴＧ４ をオフすることによって電気的に分離する。その後、選択されたワード線ＷＬ１ の電位をＶｃｃ＋αにしてメモリセルの情報をビット線に読み出した後、トランスファゲートＱＴＧ１ ，ＱＴＧ２ をオフにしてセルアレイ部のビット線ＢＬ１ ，ＢＬ２ とセンスアンプ部のビット線ＢＬ３ ，ＢＬ４ を電気的に分離する。
【００７５】
次いで、センスアンプ駆動線ＳＡＰ１ ，／ＳＡＮ１ の電位をそれぞれＶｃｃ，Ｖｓｓにしてセンス動作を行う。また、再書き込みは、再書き込み用インバータ回路駆動線ＳＡＰ２ ，／ＳＡＮ２ のみの電位をそれぞれＶｃｃ−β，Ｖｓｓ＋β（β≧ １／３（Ｖｃｃ−Ｖｓｓ））とすることで行う。このとき、ＳＡＰ３ ，／ＳＡＮ３ の電位は変化させない。
【００７６】
なお、本発明は上述した各実施例に限定されるものではない。実施例で説明した図５、図８、図１０、図１２のセンスアンプ回路は、必ずしも図１のようなメモリセルに限らず、セルキャパシタの第２の端子をプレートに接続した通常のメモリセル構造を有するＤＲＡＭに適用することもできる。また、メモリセル構造は図４に何等限定されるものではなく、仕様に応じて適宜変更可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７７】
（実施例８）
先に説明した第４の実施例におけるセンスアンプ（図５）においては、ｎ型，ｐ型センスアンプをそれぞれ構成するｎ型トランジスタのゲートとｐ型トランジスタのゲートが接続されるため、従来の配置方法ではｎ型トランジスタのゲートとｐ型トランジスタのゲートを接続するために、図２２に示すように本来のビット線以外にゲート接続のための２本のビット線を新たに配置する必要が生ずる。これにより、センスアンプの面積は従来よりもビット線の配線幅と間隔幅だけは最低でも増加する。また、ビット線以外をｎ型トランジスタとｐ型トランジスタのそれぞれのゲートの接続に用いた場合、構成上従来から使用している配線層は使用できないため、新たな配線層を形成する必要が生じるが、これは製作コスト等の点からみて現実的でない。
【００７８】
このように、従来のセンスアンプトランジスタ配置方法で、図５に示すような回路構成のセンスアンプを設置した場合、設置に要する面積が大きい。これはｎ型センスアンプを構成するｎ型トランジスタとｐ型センスアンプを構成するｐ型トランジスタのゲートが接続されているためである。
【００７９】
そこで本実施例では、図５に示すような回路構成のセンスアンプの設置において、ビット線長方向と垂直な方向のセンスアンプの幅が、図１５に示す一般的なフリップフロップ形センスアンプを従来方法で設置した場合と比較して、ほぼ同じ幅となることを目的としている。
【００８０】
図１６は、本発明の第８の実施例に係わるセンスアンプのトランジスタ配置を模式的な回路図で示したものである。この図には示さないが前記図５と同様に、セルアレイ部のビット線対ＢＬ１ ，ＢＬ２ にトランスファゲートＱＴＧ１ ，ＱＴＧ２ を介して、センスアンプ部のビット線対ＢＬ１’，ＢＬ２’が接続されている。
【００８１】
ＢＬ１’，ＢＬ２’の間には、ｎ型センスアンプを構成するｎ型トランジスタＱｎ１，Ｑｎ２と、ｐ型センスアンプを構成するｐ型トランジスタＱｐ１，Ｑｐ２と、トランスファゲートＱＴＧ３ ，ＱＴＧ４ が配置される。各トランジスタの接続関係は前記図５と同様であるが、本実施例ではＱｎ１，Ｑｎ２をビット線方向に分離して配置し、これらＱｎ１，Ｑｎ２間にＱＴＧ３ ，ＱＴＧ４ を分離して配置し、さらにＱＴＧ３ ，ＱＴＧ４ 間にＱｐ１，Ｑｐ２を配置している。
【００８２】
図１７は、図１６で示すセンスアンプ回路のレイアウト配置図である。分割して配置されたｎ型トランジスタＱｎ からなるセンスアンプＮＳＡの間にトランスファーゲートＱＴＧが２個配置され、その間にｐ型トランジスタＱｐ からなるセンスアンプＰＳＡが配置される。
【００８３】
このような配置を行うことで、各領域（Ｑｐ１，Ｑｐ２を形成したｎウェル、Ｑｎ１，ＱＴＧ３ を形成したｐウェル、Ｑｎ２，ＱＴＧ４ を形成したｐウェル）間を接続するビット線の数を少なくすることができる（２本のビット線と、ｐ型トランジスタ及びｎ型トランジスタのゲートを接続するための１本の配線）。これにより、チップ面積の縮小をはかることが可能となる。
【００８４】
図１８は、図１６で示すセンスアンプ回路の別のレイアウト配置図である。図１７とはＱＴＧのゲートパターンを変えているのみで、他は全く同様である。このような配置を行うことで、前記の配置と同様に、各領域間を接続するビット線の数を少なくすることができ、チップ面積の縮小をはかることが可能となる。
【００８５】
（実施例９）
図１９は、本発明の第９の実施例に係わるセンスアンプのトランジスタ配置を模式的な回路図で示したものである。実質的な接続関係は図１６と同じであるが、本実施例では、Ｑｐ１，Ｑｐ２をビット線方向に分離して配置し、これらＱｐ１，Ｑｐ２間にＱＴＧ３ ，ＱＴＧ４ を分離して配置し、さらにＱＴＧ３ ，ＱＴＧ４ 間にＱｎ１，Ｑｎ２を配置している。
【００８６】
図２０は、図１９で示すセンスアンプ回路のレイアウト配置図である。分割して配置されたｐ型トランジスタＱｐ からなるＰＳＡの間にＱＴＧが２個配置され、その間にｎ型トランジスタＱｎ からなるＮＳＡが配置される。
【００８７】
このような配置を行うことで、第８の実施例と同様に、各領域間を接続するビット線の数を少なくすることができ、チップ面積の縮小をはかることが可能となる。
【００８８】
図２１は、図１９で示すセンスアンプ回路の別のレイアウト配置図である。図２０とはＱＴＧのゲートパターンを変えているのみで、他は全く同様である。このような配置を行うことで、前記の配置と同様に、各領域間を接続するビット線の数を少なくすることができ、チップ面積の縮小をはかることが可能となる。
【００８９】
（実施例１０）
次に、本発明に使用するメモリセルの素子構造の例について、図２３〜図３１を参照して説明する。なお、以下の図で（ａ）はメモリセルを上部から見た平面図で、（ｂ）は（ａ）のＡ−Ａ′断面図である。
【００９０】
（実施例１０−１）
図２３に示すように、ＢＬ１ ，ＢＬ２ はそれぞれビット線を表し、ＢＬ１ とＢＬ２ はビット線対を形成する。ＳＮはストレーシノードを、ＷＬはワード線を表す。
【００９１】
セルキャパシタはビット線の下に形成され、一方の端子ＰＬはその上部にあるビット線に、もう一方の端子ＳＮはセルトランジシタの拡散層（ソース）に接続される。セルトランジスタのドレインを形成する拡散層は、図２３（ａ）に示すように、セルキャパシタの一端が接続されたビット線と対を成すビット線の下部に達するように形成され、そこでコンタクトを介してビット線と接続される。
【００９２】
このような構成をとることで、８Ｆ２ サイズの信号量増加メモリセルを実現することが可能となる。
【００９３】
図２４に示す例は、図２３の例のＳＮの形状をいわゆるクラウン（王冠）タイプにしたものである。また、図２５に示す例は、図２３の例のＳＮの形状をいわゆるフィン（翼）タイプにしたものである。
【００９４】
（実施例１０−２）
図２６に示すように、ＢＬ１ ，ＢＬ２ はそれぞれビット線を表し、ＢＬ１ とＢＬ２ はビット線対を形成する。ＳＮはストレーシノードを、ＷＬはワード線を表す。
【００９５】
セルキャパシタはビット線の下に形成され、一方の端子ＰＬはその上部にあるビット線に、もう一方の端子ＳＮはセルトランジスタの拡散層（ソース）に接続される。セルトランジスタのドレインは第１配線層とダイレクトコンタクトを介して接続され、第１配線層は、ダイレクトコンタクトの上部にあるビット線と対を成すビット線の下でコンタクトを介してそのビット線と接続される。
【００９６】
このような構成を取ることで、８Ｆ２ サイズの信号量増加メモリセルを実現することが可能となる。
【００９７】
図２７に示す例は、図２６の例のＳＮの形状をいわゆるクラウン（王冠）タイプにしたものである。図２８に示す例は、図２６の例のＳＮの形状をいわゆるフィン（翼）タイプにしたものである。
【００９８】
（実施例１０−３）
図２９に示すように、ＢＬ１ ，ＢＬ２ はそれぞれビット線を表し、ＢＬ１ とＢＬ２ でビット線対を形成する。ＳＮはストレーシノードを、ＷＬはワード線を表す。
【００９９】
ビット線とセルトランジスタのドレインは、第１配線層を介してコンタクトとダイレクトコンタクトで接続される。セルキャパシタはビット線の下に形成され、一方の端子ＳＮはセルトランジスタの拡散層（ソース）に、もう一方の端子ＰＬは、Ｔ字形の第１配線層に接続される。第１配線層は、セルキャパシタの上部にあるビット線と対を成すビット線の下まで延び、そこでコンタクトを介してビット線と接続される。また、上述したように、ダイレクトコンタクトを介してセルトランジスタのドレインとも接続される。
【０１００】
このような構成をとることで、８Ｆ２ サイズの信号量増加メモリセルを実現できる。
【０１０１】
図３０に示す例は、図２９の例のＳＮの形状をいわゆるクラウン（王冠）タイプにしたものである。また、図３１の例は、図２９の例のＳＮの形状をいわゆるフィン（翼）タイプにしたものである。
【０１０２】
なお、本発明は上述した各実施例に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【０１０３】
【発明の効果】
以上説明したように、本発明のセンスアンプ及びセンス方式によれば、センス時間の高速化，低電源電圧化への対応及び低電源電圧動作時のセンス動作の高速化をはかることができ、さらにセンスアンプ部でのビット線電位の振幅とセルアレイ部でのビット線電位の振幅を異なるものとすることも可能である。
【図面の簡単な説明】
【図１】第１の実施例に係わる半導体記憶装置のメモリセルを示す回路構成図。
【図２】第１の実施例における読み出し・再書き込み動作を説明するための図。
【図３】第２の実施例に係わるメモリセル及びメモリセルアレイの回路構成図。
【図４】第３の実施例に係わるメモリセルの素子構造を示す図。
【図５】第４の実施例に係わるセンスアンプ及びメモリセルの回路構成図。
【図６】第４の実施例におけるセンスアンプの動作を説明するための図。
【図７】図６の動作波形を基本とした別の動作を示す図。
【図８】第５の実施例に係わるセンスアンプの回路構成図。
【図９】第５の実施例におけるセンスアンプの動作を説明するための図。
【図１０】第６の実施例に係わるセンスアンプの回路構成図。
【図１１】第６の実施例におけるセンスアンプの動作を説明するための図。
【図１２】第７の実施例に係わるセンスアンプの回路構成図。
【図１３】第７の実施例におけるセンスアンプの動作を説明するための図。
【図１４】従来のメモリセル構成及び読み出し・再書き込みシーケンスを示す図。
【図１５】従来のフリップフロップ型センスアンプを示す回路構成図。
【図１６】第８の実施例に係わるセンスアンプのトランジスタ配置を示す回路構成図。
【図１７】図１６で示すセンスアンプのレイアウト配置図。
【図１８】図１６で示すセンスアンプの別のレイアウト配置図。
【図１９】第９の実施例に係わるセンスアンプのトランジスタ配置を示す回路構成図。
【図２０】図１９で示すセンスアンプのレイアウト配置図。
【図２１】図１９で示すセンスアンプの別のレイアウト配置図。
【図２２】第４の実施例におけるセンスアンプの一般的なレイアウト配置図。
【図２３】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図２４】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図２５】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図２６】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図２７】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図２８】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図２９】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図３０】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【図３１】第１０の実施例に係わるメモリセルの素子構造を示す平面図と断面図。
【符号の説明】
１…セルアレイ
２…センスアンプ回路
ＭＣ…メモリセル
ＱＭ …セルトランジスタ
ＣＭ …セルキャパシタ
ＰＳＡ…ｐ型トランジスタからなるセンスアンプ
ＮＳＡ…ｎ型トランジスタからなるセンスアンプ
ＢＬ…ビット線
ＷＬ…ワード線
ＱＴＧ…トランスファゲート
Ｑｎ…ＮＳＡを構成するｎ型トランジスタ
Ｑｐ…ＰＳＡを構成するｐ型トランジスタ
ＶＧ …ゲート
ＳＡＰ…ｐ型センスアンプ駆動線
／ＳＡＮ…ｎ型センスアンプ駆動線
φＴ ，φＳ …クロック
ＥＱＬ…イコライズ信号
ＩＮＶインバータ回路

Claims (6)

1. 複数のビット線対と複数のワード線とが交差して配置され、これらの各交差部にメモリセルが設けられたメモリセルアレイと、
   前記ビット線対の一方に第１のトランスファゲートを介して接続された第１のビット線及び該ビット線対の他方に第２のトランスファゲートを介して接続された第２のビット線からなるセンスアンプ側ビット線対と、
   前記センスアンプ側ビット線対の間に配置され、ゲートが共通接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタの各ドレインが第１のビット線に接続され、ゲートが共通接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタの各ドレインが第２のビット線に接続され、第１及び第２のｐ型トランジスタの各ソースが第１のセンスアンプ駆動線に接続され、第１及び第２のｎ型トランジスタの各ソースが第２のセンスアンプ駆動線に接続され、第１のｐ型トランジスタのゲートが第３のトランスファゲートを介して第２のビット線に接続され、第２のｐ型トランジスタのゲートが第４のトランスファゲートを介して第１のビット線に接続されたフリップフロップ型センスアンプ回路と、
   を備え、
   前記センスアンプ回路は、前記メモリセルのデータ読み出しに対して、第１のｐ型及びｎ型トランジスタの共通接続ゲートと第２のｐ型及びｎ型トランジスタの共通接続ゲートに読み出しデータを記憶させるための１回目の活性化と、読み出しデータを前記メモリセルへリストアするための２回目の活性化とを行うものであり、
   第３及び第４のトランスファゲートは、前記センスアンプ回路の１回目の活性化の際にオンであり、前記センスアンプ回路の２回目の活性化の際にオフであること、
   ことを特徴とする半導体記憶装置。
2. 複数のビット線対と複数のワード線とが交差して配置され、これらの各交差部にメモリセルが設けられたメモリセルアレイと、
   前記ビット線対の一方に第１のトランスファゲートを介して接続された第１のビット線及び該ビット線対の他方に第２のトランスファゲートを介して接続された第２のビット線からなるセンスアンプ側ビット線対と、
   前記センスアンプ側ビット線対の間に配置され、ゲートが共通接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタの各ドレインが第１のビット線に接続され、ゲートが共通接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタの各ドレインが第２のビット線に接続され、第１及び第２のｐ型トランジスタの各ソースが第１のセンスアンプ駆動線に接続され、第１及び第２のｎ型トランジスタの各ソースが第２のセンスアンプ駆動線に接続され、第１のｐ型トランジスタのゲートが第３のトランスファゲートを介して第２のビット線に接続され、第２のｐ型トランジスタのゲートが第４のトランスファゲートを介して第１のビット線に接続されたフリップフロップ型センスアンプ回路と、
   を備え、
   第１のｎ型トランジスタと第２のｎ型トランジスタをビット線方向に分離して配置し、これら第１，第２のｎ型トランジスタ間に第３のトランスファゲートと第４のトランスファゲートをビット線方向に分離して配置し、これら第３，第４のトランスファゲート間に第１，第２のｐ型トランジスタを配置してなる半導体記憶装置であって、
   前記センスアンプ回路は、前記メモリセルのデータ読み出しに対して、第１のｐ型及びｎ型トランジスタの共通接続ゲートと第２のｐ型及びｎ型トランジスタの共通接続ゲートに読み出しデータを記憶させるための１回目の活性化と、読み出しデータを前記メモリセルへリストアするための２回目の活性化とを行うものであり、
   第３及び第４のトランスファゲートは、前記センスアンプ回路の１回目の活性化の際にオンであり、前記センスアンプ回路の２回目の活性化の際にオフであること、
   ことを特徴とする半導体記憶装置。
3. 複数のビット線対と複数のワード線とが交差して配置され、これらの各交差部にメモリセルが設けられたメモリセルアレイと、
   前記ビット線対の一方に第１のトランスファゲートを介して接続された第１のビット線及び該ビット線対の他方に第２のトランスファゲートを介して接続された第２のビット線からなるセンスアンプ側ビット線対と、
   前記センスアンプ側ビット線対の間に配置され、ゲートが共通接続された第１のｐ型トランジスタ及び第１のｎ型トランジスタの各ドレインが第１のビット線に接続され、ゲートが共通接続された第２のｐ型トランジスタ及び第２のｎ型トランジスタの各ドレインが第２のビット線に接続され、第１及び第２のｐ型トランジスタの各ソースが第１のセンスアンプ駆動線に接続され、第１及び第２のｎ型トランジスタの各ソースが第２のセンスアンプ駆動線に接続され、第１のｐ型トランジスタのゲートが第３のトランスファゲートを介して第２のビット線に接続され、第２のｐ型トランジスタのゲートが第４のトランスファゲートを介して第１のビット線に接続されたフリップフロップ型センスアンプ回路と、
   を備え、
   第１のｐ型トランジスタと第２のｐ型トランジスタをビット線方向に分離して配置し、これら第１，第２のｐ型トランジスタ間に第３のトランスファゲートと第４のトランスファゲートをビット線方向に分離して配置し、これら第３，第４のトランスファゲート間に第１，第２のｎ型トランジスタを配置してなる半導体記憶装置であって、
   前記センスアンプ回路は、前記メモリセルのデータ読み出しに対して、第１のｐ型及びｎ型トランジスタの共通接続ゲートと第２のｐ型及びｎ型トランジスタの共通接続ゲートに読み出しデータを記憶させるための１回目の活性化と、読み出しデータを前記メモリセルへリストアするための２回目の活性化とを行うものであり、
   第３及び第４のトランスファゲートは、前記センスアンプ回路の１回目の活性化の際にオンであり、前記センスアンプ回路の２回目の活性化の際にオフであること、
   ことを特徴とする半導体記憶装置。
4. 複数のビット線対と複数のワード線とが交差して配置され、これらの交差部に１個のトランジスタと１個のキャパシタからなり、トランジスタのゲートがワード線に接続され、ドレインが対をなすビット線の一方に接続され、ソースがキャパシタの第１の端子に接続され、キャパシタの第２の端子が対をなすビット線の他方に接続された構成をとるメモリセルが設けられたメモリセルアレイと、
   前記ビット線対の一方に第１のトランスファゲートを介して接続された第１のビット線及び該ビット線対の他方に第２のトランスファゲートを介して接続された第２のビット線からなるセンスアンプ側ビット線対と、
   前記センスアンプ側ビット線対の間に配置され、ゲートが共通接続された第１のｐ型及びｎ型トランジスタの各ドレインが第１のビット線に接続され、ゲートが共通接続された第２のｐ型及びｎ型トランジスタの各ドレインが第２のビット線に接続され、第１及び第２のｐ型トランジスタの各ソースが第１のセンスアンプ駆動線に接続され、第１及び第２のｎ型トランジスタの各ソースが第２のセンスアンプ駆動線に接続され、第１のｐ型トランジスタのゲートが第３のトランスファゲートを介して第２のビット線に接続され、第２のｐ型トランジスタのゲートが第４のトランスファゲートを介して第１のビット線に接続された構成をとるフリップフロップ型センスアンプ回路と、
   を備え、
   前記センスアンプ回路は、前記メモリセルのデータ読み出しに対して、第１のｐ型及びｎ型トランジスタの共通接続ゲートと第２のｐ型及びｎ型トランジスタの共通接続ゲートに読み出しデータを記憶させるための１回目の活性化と、読み出しデータを前記メモリセルへリストアするための２回目の活性化とを行うものであり、
   第３及び第４のトランスファゲートは、前記センスアンプ回路の１回目の活性化の際にオンであり、前記センスアンプ回路の２回目の活性化の際にオフであること、
   ことを特徴とする半導体記憶装置。
5. 前記センスアンプ回路の１回目の活性化の際に第１及び第２のトランスファゲートはオフであり、２回目の活性化の際に第１及び第２のトランスファゲートはオンであることを特徴とする請求項１〜４の何れかに記載の半導体記憶装置。
6. 前記センスアンプ回路の１回目の活性化と２回目の活性化の間に、前記センスアンプ側ビット線対をプリチャージすることを特徴とする請求項１〜４の何れかに記載の半導体記憶装置。

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