JP3430270B2 - 表示制御装置 - Google Patents
表示制御装置Info
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- JP3430270B2 JP3430270B2 JP01940294A JP1940294A JP3430270B2 JP 3430270 B2 JP3430270 B2 JP 3430270B2 JP 01940294 A JP01940294 A JP 01940294A JP 1940294 A JP1940294 A JP 1940294A JP 3430270 B2 JP3430270 B2 JP 3430270B2
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Description
【０００１】
【産業上の利用分野】本発明は、例えば液晶表示部を備
えた電子機器において、表示データのメモリへの書込み
を制御する表示制御装置に関する。
えた電子機器において、表示データのメモリへの書込み
を制御する表示制御装置に関する。
【０００２】
【従来の技術】図５はシステムメモリ内に表示用ビデオ
メモリ（ＶＲＡＭ）を備えた従来の表示制御装置の構成
を示すもので、中央処理装置（ＣＰＵ）１１には、デー
タ及びアドレスバス１２を介して前記システムメモリ１
３が接続されると共に、ドットマトリクス型液晶表示部
（ＬＣＤ）１４のセグメント側ディスプレイドライバ
（Ｄ／ＤSEG ）１５ａ，１５ｂが接続される。
メモリ（ＶＲＡＭ）を備えた従来の表示制御装置の構成
を示すもので、中央処理装置（ＣＰＵ）１１には、デー
タ及びアドレスバス１２を介して前記システムメモリ１
３が接続されると共に、ドットマトリクス型液晶表示部
（ＬＣＤ）１４のセグメント側ディスプレイドライバ
（Ｄ／ＤSEG ）１５ａ，１５ｂが接続される。
【０００３】また、前記ＣＰＵ１１には、液晶表示制御
部（ＬＣＤＣ）１１ａが備えられ、この液晶表示制御部
１１ａからの制御信号は、前記システムメモリ１３やＤ
／ＤSEG １５ａ，１５ｂに供給されると共に、コモン側
ディスプレイドライバ（Ｄ／ＤCOM ）１６に供給され
る。
部（ＬＣＤＣ）１１ａが備えられ、この液晶表示制御部
１１ａからの制御信号は、前記システムメモリ１３やＤ
／ＤSEG １５ａ，１５ｂに供給されると共に、コモン側
ディスプレイドライバ（Ｄ／ＤCOM ）１６に供給され
る。
【０００４】すなわち、前記図５における従来の表示制
御装置では、システムメモリ１３内にＶＲＡＭ１３ａが
備えられており、被表示データの書込みと読出しは、こ
のシステムメモリ１３内のＶＲＡＭ１３ａに対してＣＰ
Ｕ１１が直接アクセスするので、ソフト的負担が少ない
利点がある。
御装置では、システムメモリ１３内にＶＲＡＭ１３ａが
備えられており、被表示データの書込みと読出しは、こ
のシステムメモリ１３内のＶＲＡＭ１３ａに対してＣＰ
Ｕ１１が直接アクセスするので、ソフト的負担が少ない
利点がある。
【０００５】しかし、ＬＣＤ１４での表示動作中は、Ｖ
ＲＡＭ１３ａ内の表示データを常にＤ／ＤSEG １５ａ，
１５ｂに対して転送する必要が生じるため、特に、表示
画素数が多くなると一垂直表示期間内におけるデータ転
送量、つまり、前記ＶＲＡＭ１３ａとのデータアクセス
数が多くなり、消費電流が増加する問題がある。
ＲＡＭ１３ａ内の表示データを常にＤ／ＤSEG １５ａ，
１５ｂに対して転送する必要が生じるため、特に、表示
画素数が多くなると一垂直表示期間内におけるデータ転
送量、つまり、前記ＶＲＡＭ１３ａとのデータアクセス
数が多くなり、消費電流が増加する問題がある。
【０００６】図６はディスプレイドライバチップ内に表
示用ビデオメモリ（ＶＲＡＭ）を備えた従来の他の表示
制御装置の構成を示すもので、ＣＰＵ２１には、データ
及びアドレスバス２２を介してシステムメモリ２３，液
晶表示部（ＬＣＤ）２４のセグメント側ディスプレイド
ライバ（Ｄ／ＤSEG ）２５ａ，２５ｂが接続される。
示用ビデオメモリ（ＶＲＡＭ）を備えた従来の他の表示
制御装置の構成を示すもので、ＣＰＵ２１には、データ
及びアドレスバス２２を介してシステムメモリ２３，液
晶表示部（ＬＣＤ）２４のセグメント側ディスプレイド
ライバ（Ｄ／ＤSEG ）２５ａ，２５ｂが接続される。
【０００７】そして、前記ＣＰＵ２１からＤ／ＤSEG ２
５ａ，２５ｂに対しては、該Ｄ／ＤSEG ２５ａ，２５ｂ
内のＶＲＡＭ２６ａ，２６ｂに対する表示データ及び書
込み制御信号が供給され、さらに、Ｄ／ＤSEG ２５ａ内
に備えられた液晶表示制御部（ＬＣＤＣ）２７からの表
示タイミング信号は、各Ｄ／ＤSEG ２５ａ，２５ｂに供
給されると共に、Ｄ／ＤCOM （コモン側ディスプレイド
ライバ）２８に供給される。
５ａ，２５ｂに対しては、該Ｄ／ＤSEG ２５ａ，２５ｂ
内のＶＲＡＭ２６ａ，２６ｂに対する表示データ及び書
込み制御信号が供給され、さらに、Ｄ／ＤSEG ２５ａ内
に備えられた液晶表示制御部（ＬＣＤＣ）２７からの表
示タイミング信号は、各Ｄ／ＤSEG ２５ａ，２５ｂに供
給されると共に、Ｄ／ＤCOM （コモン側ディスプレイド
ライバ）２８に供給される。
【０００８】すなわち、前記図６における従来の表示制
御装置では、ＬＣＤ２４での表示動作中は、前記Ｄ／Ｄ
SEG ２５ａ，２５ｂ内のＶＲＡＭ２６ａ，２６ｂに書込
まれたビットパターンデータによりそのままＬＣＤ２４
のセグメントが駆動されるため、表示画素数が多くて
も、ＣＰＵ２１側とのデータアクセス数は少なくて済
み、しかも、表示用メモリとして多ビット出力メモリが
利用できるので、消費電流が少ないという利点がある。
御装置では、ＬＣＤ２４での表示動作中は、前記Ｄ／Ｄ
SEG ２５ａ，２５ｂ内のＶＲＡＭ２６ａ，２６ｂに書込
まれたビットパターンデータによりそのままＬＣＤ２４
のセグメントが駆動されるため、表示画素数が多くて
も、ＣＰＵ２１側とのデータアクセス数は少なくて済
み、しかも、表示用メモリとして多ビット出力メモリが
利用できるので、消費電流が少ないという利点がある。
【０００９】しかしながら、機器の小型化等の目的でＣ
ＰＵ２１からＤ／ＤSEG ２５ａ，２５ｂに対するシステ
ムバス２２の本数削減を図ると、該ＣＰＵ２１からＤ／
ＤSEG ２５ａ，２５ｂに対するコマンド，アドレス，表
示データのアクセス処理を、ソフトウエア制御により行
なう必要があるため、前記図５におけるシステムメモリ
内にＶＲＡＭを備えた従来の表示制御装置よりも、ソフ
ト設計における負担が多い問題がある。
ＰＵ２１からＤ／ＤSEG ２５ａ，２５ｂに対するシステ
ムバス２２の本数削減を図ると、該ＣＰＵ２１からＤ／
ＤSEG ２５ａ，２５ｂに対するコマンド，アドレス，表
示データのアクセス処理を、ソフトウエア制御により行
なう必要があるため、前記図５におけるシステムメモリ
内にＶＲＡＭを備えた従来の表示制御装置よりも、ソフ
ト設計における負担が多い問題がある。
【００１０】
【発明が解決しようとする課題】つまり、従来の装置に
あって、一方の表示制御装置では、システムメモリ内Ｖ
ＲＡＭ１３ａとのデータアクセスに伴う消費電流が大き
い問題があり、また、他方の表示制御装置では、ＣＰＵ
２１とのデータアクセスに伴うソフト的負担が多い問題
がある。
あって、一方の表示制御装置では、システムメモリ内Ｖ
ＲＡＭ１３ａとのデータアクセスに伴う消費電流が大き
い問題があり、また、他方の表示制御装置では、ＣＰＵ
２１とのデータアクセスに伴うソフト的負担が多い問題
がある。
【００１１】本発明は前記課題に鑑みなされたもので、
ＣＰＵから与えられる表示データを表示用メモリに記憶
させる際に、ソフト設計の負担の軽減が可能になる表示
制御装置を提供することを目的とする。
ＣＰＵから与えられる表示データを表示用メモリに記憶
させる際に、ソフト設計の負担の軽減が可能になる表示
制御装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】すなわち、本発明に係わ
る第１の表示制御装置は、ドットマトリクス型の表示ス
クリーンと、この表示スクリーンを駆動してデータを表
示させる表示駆動回路と、この表示駆動回路に備えられ
前記表示スクリーンの表示領域に対応するデータ記憶領
域を有する第１の画像メモリと、装置動作を制御するＣ
ＰＵと、このＣＰＵにより直接アドレス制御されるシス
テムメモリと、このシステムメモリに備えられ前記第１
の画像メモリに対応するデータ記憶領域を有する第２の
画像メモリと、前記ＣＰＵから前記システムメモリに対
するアドレスデータを解読し該システムメモリの何れの
データ記憶領域に対するデータ書込みであるかを判断す
るアドレス解読部と、このアドレス解読部において前記
ＣＰＵから前記システムメモリの第２の画像メモリに対
するデータ書込みであると判断された際に、該ＣＰＵか
ら第２の画像メモリに書込まれる被表示データとそのア
ドレスデータとを前記表示駆動回路に転送するデータ転
送制御回路とを備えて構成したものである。
る第１の表示制御装置は、ドットマトリクス型の表示ス
クリーンと、この表示スクリーンを駆動してデータを表
示させる表示駆動回路と、この表示駆動回路に備えられ
前記表示スクリーンの表示領域に対応するデータ記憶領
域を有する第１の画像メモリと、装置動作を制御するＣ
ＰＵと、このＣＰＵにより直接アドレス制御されるシス
テムメモリと、このシステムメモリに備えられ前記第１
の画像メモリに対応するデータ記憶領域を有する第２の
画像メモリと、前記ＣＰＵから前記システムメモリに対
するアドレスデータを解読し該システムメモリの何れの
データ記憶領域に対するデータ書込みであるかを判断す
るアドレス解読部と、このアドレス解読部において前記
ＣＰＵから前記システムメモリの第２の画像メモリに対
するデータ書込みであると判断された際に、該ＣＰＵか
ら第２の画像メモリに書込まれる被表示データとそのア
ドレスデータとを前記表示駆動回路に転送するデータ転
送制御回路とを備えて構成したものである。
【００１３】また、本発明に係わる第２の表示制御装置
は、ドットマトリクス型の表示スクリーンと、この表示
スクリーンを駆動してデータを表示させる表示駆動回路
と、この表示駆動回路に備えられ前記表示スクリーンの
表示領域に対応するデータ記憶領域を有する第１の画像
メモリと、装置動作を制御するＣＰＵと、このＣＰＵに
より直接アドレス制御されるシステムメモリと、このシ
ステムメモリに備えられ前記第１の画像メモリに対応す
るデータ記憶領域を有する第２の画像メモリと、前記シ
ステムメモリにあって、前記第１の画像メモリ以外のデ
ータ記憶領域に備えられたウインドウ用画像メモリと、
前記ＣＰＵから前記システムメモリに対するアドレスデ
ータを解読し該システムメモリの何れのデータ記憶領域
に対するデータ書込みであるかを判断するアドレス解読
部と、このアドレス解読部において前記ＣＰＵから前記
システムメモリのウインドウ用画像メモリに対するデー
タ書込みであると判断された際に、該ＣＰＵからウイン
ドウ用画像メモリに対するアドレスデータを所定の変位
量で加算又は減算するアドレス演算回路と、前記アドレ
ス解読部において前記ＣＰＵから前記システムメモリの
第２の画像メモリに対するデータ書込みであると判断さ
れた際には、該ＣＰＵから第２の画像メモリに書込まれ
る被表示データとそのアドレスデータとを前記表示駆動
回路に転送し、前記ＣＰＵから前記システムメモリのウ
インドウ用画像メモリに対するデータ書込みであると判
断された際には、該ＣＰＵからウインドウ用画像メモリ
に書込まれる被表示データと前記アドレス演算回路によ
り演算されたアドレスデータとを前記表示駆動回路に転
送するデータ転送制御回路とを備えて構成したものであ
る。
は、ドットマトリクス型の表示スクリーンと、この表示
スクリーンを駆動してデータを表示させる表示駆動回路
と、この表示駆動回路に備えられ前記表示スクリーンの
表示領域に対応するデータ記憶領域を有する第１の画像
メモリと、装置動作を制御するＣＰＵと、このＣＰＵに
より直接アドレス制御されるシステムメモリと、このシ
ステムメモリに備えられ前記第１の画像メモリに対応す
るデータ記憶領域を有する第２の画像メモリと、前記シ
ステムメモリにあって、前記第１の画像メモリ以外のデ
ータ記憶領域に備えられたウインドウ用画像メモリと、
前記ＣＰＵから前記システムメモリに対するアドレスデ
ータを解読し該システムメモリの何れのデータ記憶領域
に対するデータ書込みであるかを判断するアドレス解読
部と、このアドレス解読部において前記ＣＰＵから前記
システムメモリのウインドウ用画像メモリに対するデー
タ書込みであると判断された際に、該ＣＰＵからウイン
ドウ用画像メモリに対するアドレスデータを所定の変位
量で加算又は減算するアドレス演算回路と、前記アドレ
ス解読部において前記ＣＰＵから前記システムメモリの
第２の画像メモリに対するデータ書込みであると判断さ
れた際には、該ＣＰＵから第２の画像メモリに書込まれ
る被表示データとそのアドレスデータとを前記表示駆動
回路に転送し、前記ＣＰＵから前記システムメモリのウ
インドウ用画像メモリに対するデータ書込みであると判
断された際には、該ＣＰＵからウインドウ用画像メモリ
に書込まれる被表示データと前記アドレス演算回路によ
り演算されたアドレスデータとを前記表示駆動回路に転
送するデータ転送制御回路とを備えて構成したものであ
る。
【００１４】また、本発明に係わる第３の表示制御装置
は、前記第１又は第２の表示制御装置のデータ転送制御
回路にあって、前記ＣＰＵからのアドレス設定により前
記システムメモリに記憶された被表示データを読出し前
記表示駆動回路の第１の画像メモリに転送して書込むダ
イレクトメモリアクセス（ＤＭＡ）制御回路を備えて構
成したものである。
は、前記第１又は第２の表示制御装置のデータ転送制御
回路にあって、前記ＣＰＵからのアドレス設定により前
記システムメモリに記憶された被表示データを読出し前
記表示駆動回路の第１の画像メモリに転送して書込むダ
イレクトメモリアクセス（ＤＭＡ）制御回路を備えて構
成したものである。
【００１５】また、本発明に係わる第４の表示制御装置
は、前記第１又は第２又は第３の表示制御装置にあっ
て、前記表示スクリーンを、液晶表示部とし、前記表示
駆動回路を、前記第１の画像メモリを有するセグメント
駆動回路とコモン駆動回路とから構成したものである。
は、前記第１又は第２又は第３の表示制御装置にあっ
て、前記表示スクリーンを、液晶表示部とし、前記表示
駆動回路を、前記第１の画像メモリを有するセグメント
駆動回路とコモン駆動回路とから構成したものである。
【００１６】
【作用】つまり、前記第１の表示制御装置では、表示ス
クリーンを駆動してデータを表示させる表示駆動回路
に、該表示スクリーンの表示領域に対応するデータ記憶
領域を有する第１の画像メモリが備えられると共に、Ｃ
ＰＵにより直接アドレス制御されるシステムメモリに、
前記第１の画像メモリに対応するデータ記憶領域を有す
る第２の画像メモリが備えられ、前記ＣＰＵからシステ
ムメモリに対するアドレスデータを解読するアドレス解
読部において、システムメモリの第２の画像メモリに対
するデータ書込みであると判断された際には、該第２の
画像メモリに書込まれる被表示データとそのアドレスデ
ータとが、データ転送制御回路により前記表示駆動回路
に転送され、第１の画像メモリに対し被表示データが書
込まれて表示されるので、データ表示中におけるＣＰＵ
と表示駆動回路間のデータアクセス数が少なくて済み、
しかも、ソフト設計においては、ＣＰＵからシステムメ
モリに対するデータ書込みを考慮するだけで、表示駆動
回路における被表示データの書込み表示が行なえること
になる。
クリーンを駆動してデータを表示させる表示駆動回路
に、該表示スクリーンの表示領域に対応するデータ記憶
領域を有する第１の画像メモリが備えられると共に、Ｃ
ＰＵにより直接アドレス制御されるシステムメモリに、
前記第１の画像メモリに対応するデータ記憶領域を有す
る第２の画像メモリが備えられ、前記ＣＰＵからシステ
ムメモリに対するアドレスデータを解読するアドレス解
読部において、システムメモリの第２の画像メモリに対
するデータ書込みであると判断された際には、該第２の
画像メモリに書込まれる被表示データとそのアドレスデ
ータとが、データ転送制御回路により前記表示駆動回路
に転送され、第１の画像メモリに対し被表示データが書
込まれて表示されるので、データ表示中におけるＣＰＵ
と表示駆動回路間のデータアクセス数が少なくて済み、
しかも、ソフト設計においては、ＣＰＵからシステムメ
モリに対するデータ書込みを考慮するだけで、表示駆動
回路における被表示データの書込み表示が行なえること
になる。
【００１７】また、前記第２の表示制御装置では、表示
スクリーンを駆動してデータを表示させる表示駆動回路
に、該表示スクリーンの表示領域に対応するデータ記憶
領域を有する第１の画像メモリが備えられると共に、Ｃ
ＰＵにより直接アドレス制御されるシステムメモリに、
前記第１の画像メモリに対応するデータ記憶領域を有す
る第２の画像メモリ及びウインドウ用画像メモリが備え
られ、前記ＣＰＵからシステムメモリに対するアドレス
データを解読するアドレス解読部において、システムメ
モリの第２の画像メモリに対するデータ書込みであると
判断された際には、該第２の画像メモリに書込まれる被
表示データとそのアドレスデータとが、データ転送制御
回路により前記表示駆動回路に転送され、第１の画像メ
モリに対し被表示データが書込まれて表示され、また、
システムメモリのウインドウ用画像メモリに対するデー
タ書込みであると判断された際には、該ウインドウ用画
像メモリに対するアドレスデータをアドレス演算回路に
より所定の変位量で加算又は減算し、この演算後のアド
レスデータと前記ウインドウ用画像メモリに書込まれる
被表示データとが、データ転送制御回路により前記表示
駆動回路に転送され、第１の画像メモリに対し被表示デ
ータが書込まれてウインドウ表示されるので、表示スク
リーンの全体表示だけでなく、ウインドウ表示にあって
も、ソフト設計においては、ＣＰＵからシステムメモリ
に対するデータ書込みを考慮するだけで、表示駆動回路
における被表示データの書込み表示が行なえることにな
る。
スクリーンを駆動してデータを表示させる表示駆動回路
に、該表示スクリーンの表示領域に対応するデータ記憶
領域を有する第１の画像メモリが備えられると共に、Ｃ
ＰＵにより直接アドレス制御されるシステムメモリに、
前記第１の画像メモリに対応するデータ記憶領域を有す
る第２の画像メモリ及びウインドウ用画像メモリが備え
られ、前記ＣＰＵからシステムメモリに対するアドレス
データを解読するアドレス解読部において、システムメ
モリの第２の画像メモリに対するデータ書込みであると
判断された際には、該第２の画像メモリに書込まれる被
表示データとそのアドレスデータとが、データ転送制御
回路により前記表示駆動回路に転送され、第１の画像メ
モリに対し被表示データが書込まれて表示され、また、
システムメモリのウインドウ用画像メモリに対するデー
タ書込みであると判断された際には、該ウインドウ用画
像メモリに対するアドレスデータをアドレス演算回路に
より所定の変位量で加算又は減算し、この演算後のアド
レスデータと前記ウインドウ用画像メモリに書込まれる
被表示データとが、データ転送制御回路により前記表示
駆動回路に転送され、第１の画像メモリに対し被表示デ
ータが書込まれてウインドウ表示されるので、表示スク
リーンの全体表示だけでなく、ウインドウ表示にあって
も、ソフト設計においては、ＣＰＵからシステムメモリ
に対するデータ書込みを考慮するだけで、表示駆動回路
における被表示データの書込み表示が行なえることにな
る。
【００１８】また、前記第３の表示制御装置では、前記
第１又は第２の表示制御装置にあって、そのデータ転送
制御回路に、さらに、ダイレクトメモリアクセス（ＤＭ
Ａ）制御回路が備えられ、このＤＭＡにより、ＣＰＵか
らのアドレス設定によりシステムメモリに記憶された被
表示データが読出され、表示駆動回路の第１の画像メモ
リに転送されて書込まれるので、ソフト設計の負担少な
く、前記システムメモリと表示駆動回路の第１の画像メ
モリとの間の被表示データの書換え処理は直接的に行な
われることになる。
第１又は第２の表示制御装置にあって、そのデータ転送
制御回路に、さらに、ダイレクトメモリアクセス（ＤＭ
Ａ）制御回路が備えられ、このＤＭＡにより、ＣＰＵか
らのアドレス設定によりシステムメモリに記憶された被
表示データが読出され、表示駆動回路の第１の画像メモ
リに転送されて書込まれるので、ソフト設計の負担少な
く、前記システムメモリと表示駆動回路の第１の画像メ
モリとの間の被表示データの書換え処理は直接的に行な
われることになる。
【００１９】また、前記第４の表示制御装置では、前記
第１又は第２又は第３の表示制御装置にあって、その表
示スクリーンが液晶表示部からなり、その表示駆動回路
が第１の画像メモリを有するセグメント駆動回路とコモ
ン駆動回路とからなるので、液晶表示においても、ソフ
ト設計の負担少なく、セグメント駆動回路への被表示デ
ータの書込み表示が行なえることになる。
第１又は第２又は第３の表示制御装置にあって、その表
示スクリーンが液晶表示部からなり、その表示駆動回路
が第１の画像メモリを有するセグメント駆動回路とコモ
ン駆動回路とからなるので、液晶表示においても、ソフ
ト設計の負担少なく、セグメント駆動回路への被表示デ
ータの書込み表示が行なえることになる。
【００２０】
【実施例】以下図面により本発明の一実施例について説
明する。図１は本発明を適用した表示制御装置の構成を
示すブロック図である。中央処理装置（ＣＰＵ）３１
は、液晶ドットマトリクス表示部（ＬＣＤ）３２に対す
る被表示データを生成すると共に、回路各部の動作制御
を行なうもので、このＣＰＵ３１には、データ及びアド
レスバスを含むシステムバス３３を介してシステムメモ
リ３４が接続される。
明する。図１は本発明を適用した表示制御装置の構成を
示すブロック図である。中央処理装置（ＣＰＵ）３１
は、液晶ドットマトリクス表示部（ＬＣＤ）３２に対す
る被表示データを生成すると共に、回路各部の動作制御
を行なうもので、このＣＰＵ３１には、データ及びアド
レスバスを含むシステムバス３３を介してシステムメモ
リ３４が接続される。
【００２１】このシステムメモリ３４には、ビデオメモ
リ（ＶＲＡＭ）３５が備えられ、このＶＲＡＭ３５に
は、前記ＬＣＤ３２で表示させるべく被表示データがＣ
ＰＵ３１から転送されて記憶保持される。
リ（ＶＲＡＭ）３５が備えられ、このＶＲＡＭ３５に
は、前記ＬＣＤ３２で表示させるべく被表示データがＣ
ＰＵ３１から転送されて記憶保持される。
【００２２】一方、前記ＣＰＵ３１の内部には、システ
ムバス３３に接続された液晶表示制御部（ＬＣＤＣ）３
６が設けられる。このＬＣＤＣ３６からの被表示データ
とそのアドレスデータは、液晶表示用バス（ＬＣＤＢＵ
Ｓ）３７を介してセグメント側ディスプレイドライバ
（Ｄ／ＤSEG ）３８ａ，３８ｂに転送され、また、ＬＣ
ＤＣ３６からの表示制御信号は、前記Ｄ／ＤSEG ３８
ａ，３８ｂ及びコモン側ディスプレイドライバ（Ｄ／Ｄ
COM ）３９に供給される。
ムバス３３に接続された液晶表示制御部（ＬＣＤＣ）３
６が設けられる。このＬＣＤＣ３６からの被表示データ
とそのアドレスデータは、液晶表示用バス（ＬＣＤＢＵ
Ｓ）３７を介してセグメント側ディスプレイドライバ
（Ｄ／ＤSEG ）３８ａ，３８ｂに転送され、また、ＬＣ
ＤＣ３６からの表示制御信号は、前記Ｄ／ＤSEG ３８
ａ，３８ｂ及びコモン側ディスプレイドライバ（Ｄ／Ｄ
COM ）３９に供給される。
【００２３】前記Ｄ／ＤSEG ３８ａ，３８ｂには、表示
用ＶＲＡＭ４０ａ，４０ｂが備えられるもので、ＬＣＤ
３２は、この表示用ＶＲＡＭ４０ａ，４０ｂにビットマ
ップパターンとして書込まれた被表示データに対応して
駆動される。
用ＶＲＡＭ４０ａ，４０ｂが備えられるもので、ＬＣＤ
３２は、この表示用ＶＲＡＭ４０ａ，４０ｂにビットマ
ップパターンとして書込まれた被表示データに対応して
駆動される。
【００２４】図２は前記表示制御装置におけるＬＣＤＣ
３６に関連する部分を抜出して示すもので、ＣＰＵ３１
のメモリインターフェイス部３１ａからのアドレスバス
３３ａ及びデータバス３３ｂ、そして、Ｒ／Ｗ（書込み
／読出し）制御信号線４１は、システムメモリ３４及び
ＬＣＤＣ３６に対して同様にして接続される。
３６に関連する部分を抜出して示すもので、ＣＰＵ３１
のメモリインターフェイス部３１ａからのアドレスバス
３３ａ及びデータバス３３ｂ、そして、Ｒ／Ｗ（書込み
／読出し）制御信号線４１は、システムメモリ３４及び
ＬＣＤＣ３６に対して同様にして接続される。
【００２５】ＬＣＤＣ３６は、ＣＰＵ３１からシステム
メモリ３４に対するデータの書込みに際し、データ，ア
ドレスをマルチプレクサ３６ａに取込み、そのアドレス
データに基づき、前記システムメモリ３４の中のＶＲＡ
Ｍ３５に対する書込みか否かを判断する。ＶＲＡＭ３５
に書込む場合には、このマルチプレクサ３６ａに取込ま
れた被表示データ及びそのアドレスデータは、時分割的
に、ＬＣＤＢＵＳ３７を介して順次Ｄ／ＤSEG ３８ａ，
３８ｂに転送される。
メモリ３４に対するデータの書込みに際し、データ，ア
ドレスをマルチプレクサ３６ａに取込み、そのアドレス
データに基づき、前記システムメモリ３４の中のＶＲＡ
Ｍ３５に対する書込みか否かを判断する。ＶＲＡＭ３５
に書込む場合には、このマルチプレクサ３６ａに取込ま
れた被表示データ及びそのアドレスデータは、時分割的
に、ＬＣＤＢＵＳ３７を介して順次Ｄ／ＤSEG ３８ａ，
３８ｂに転送される。
【００２６】図３は前記表示制御装置におけるマルチプ
レクサ３６ａ内部の構成を示すブロック図である。図４
は前記表示制御装置におけるシステムメモリ内ＶＲＡＭ
３５とＤ／ＤSEG内ＶＲＡＭ４０ａ，４０ｂとのアドレ
ス対応関係を示す図であり、同図（Ａ）はシステムメモ
リ内ＶＲＡＭ３５の被表示データ記憶領域を示す図、同
図（Ｂ）はＤ／ＤSEG 内ＶＲＡＭ４０ａ，４０ｂの被表
示データ記憶領域を示す図である。
レクサ３６ａ内部の構成を示すブロック図である。図４
は前記表示制御装置におけるシステムメモリ内ＶＲＡＭ
３５とＤ／ＤSEG内ＶＲＡＭ４０ａ，４０ｂとのアドレ
ス対応関係を示す図であり、同図（Ａ）はシステムメモ
リ内ＶＲＡＭ３５の被表示データ記憶領域を示す図、同
図（Ｂ）はＤ／ＤSEG 内ＶＲＡＭ４０ａ，４０ｂの被表
示データ記憶領域を示す図である。
【００２７】マルチプレクサ３６ａは、アドレスバス３
３ａからのアドレスデータを一旦保持するラッチ（Ａ）
５１を含むアドレス演算回路５２、及びデータバス３３
ｂからの表示データを一旦保持するラッチ（Ｄ）５３を
有している。
３ａからのアドレスデータを一旦保持するラッチ（Ａ）
５１を含むアドレス演算回路５２、及びデータバス３３
ｂからの表示データを一旦保持するラッチ（Ｄ）５３を
有している。
【００２８】本実施例において、前記アドレスバス３３
ａは２０ビットバスで、データバス３３ｂは８ビットバ
スで構成される。また、前記アドレスバス３３ａはデコ
ーダ５４に接続される。このデコーダ５４は、アドレス
データの上位ビットをデコードし、アドレスがシステム
メモリ３４のＶＲＡＭ３５をアクセスする場合に信号Ｓ
を出力するように機能する。
ａは２０ビットバスで、データバス３３ｂは８ビットバ
スで構成される。また、前記アドレスバス３３ａはデコ
ーダ５４に接続される。このデコーダ５４は、アドレス
データの上位ビットをデコードし、アドレスがシステム
メモリ３４のＶＲＡＭ３５をアクセスする場合に信号Ｓ
を出力するように機能する。
【００２９】セレクタ５５は、前記デコーダ５４から信
号Ｓを入力すると、アドレス演算回路５２を介して出力
されるアドレスデータと、ラッチ（Ｄ）５３を介して出
力される被表示データとを、時分割的にＬＣＤＢＵＳ３
７に対して送出する。このＬＣＤＢＵＳ３７は、８ビッ
トバスで構成されるもので、このＬＣＤＢＵＳ３７で転
送されるアドレスデータは、下位１バイトデータ“Ａ
Ｘ”と上位１バイトデータ“ＡＹ”とに分割されて送出
される。
号Ｓを入力すると、アドレス演算回路５２を介して出力
されるアドレスデータと、ラッチ（Ｄ）５３を介して出
力される被表示データとを、時分割的にＬＣＤＢＵＳ３
７に対して送出する。このＬＣＤＢＵＳ３７は、８ビッ
トバスで構成されるもので、このＬＣＤＢＵＳ３７で転
送されるアドレスデータは、下位１バイトデータ“Ａ
Ｘ”と上位１バイトデータ“ＡＹ”とに分割されて送出
される。
【００３０】なお、前記セレクタ５５から送出されるア
ドレスデータの分割ポイントが、図４（Ａ）におけるシ
ステムメモリ３４のＶＲＡＭ３５でのデータ書込み折返
し位置（Ｘバイト数）を決定するもので、この場合、下
位１バイトデータ“ＡＸ”の有効ビット数は８ビットで
なくてもよい。
ドレスデータの分割ポイントが、図４（Ａ）におけるシ
ステムメモリ３４のＶＲＡＭ３５でのデータ書込み折返
し位置（Ｘバイト数）を決定するもので、この場合、下
位１バイトデータ“ＡＸ”の有効ビット数は８ビットで
なくてもよい。
【００３１】ＤＸＡレジスタ５６及びＤＹＡレジスタ５
７は、それぞれ、予め設定されるアドレス変位量“ＤＸ
Ａ”“ＤＹＡ”を記憶するもので、この各アドレス変位
量“ＤＸＡ”“ＤＹＡ”は、アドレス演算回路５２に与
えられ、ラッチ（Ａ）５１に記憶されたアドレスデータ
に対して加減算処理される。
７は、それぞれ、予め設定されるアドレス変位量“ＤＸ
Ａ”“ＤＹＡ”を記憶するもので、この各アドレス変位
量“ＤＸＡ”“ＤＹＡ”は、アドレス演算回路５２に与
えられ、ラッチ（Ａ）５１に記憶されたアドレスデータ
に対して加減算処理される。
【００３２】ここで、ＬＣＤ３２の表示領域に対するＤ
／ＤSEG 内ＶＲＡＭ４０ａ，４０ｂ及びシステムメモリ
内ＶＲＡＭ３５の対応関係について説明する。ＬＣＤ３
２は、縦（Ｙ方向）１６０ドット，横（Ｘ方向）２５６
ドットの表示画素を有する表示スクリーンで構成され
る。
／ＤSEG 内ＶＲＡＭ４０ａ，４０ｂ及びシステムメモリ
内ＶＲＡＭ３５の対応関係について説明する。ＬＣＤ３
２は、縦（Ｙ方向）１６０ドット，横（Ｘ方向）２５６
ドットの表示画素を有する表示スクリーンで構成され
る。
【００３３】Ｄ／ＤSEG ３８ａ，３８ｂに備えられるＶ
ＲＡＭ４０ａ，４０ｂは、それぞれ１６０×１２８ドッ
トのデータ記憶領域を有するもので、前記表示スクリー
ン（ＬＣＤ３２）に表示される被表示データが２分割さ
れて記憶される。
ＲＡＭ４０ａ，４０ｂは、それぞれ１６０×１２８ドッ
トのデータ記憶領域を有するもので、前記表示スクリー
ン（ＬＣＤ３２）に表示される被表示データが２分割さ
れて記憶される。
【００３４】そして、前記マルチプレクサ３６ａから転
送されるアドレスデータの下位バイトデータ“ＡＸ”に
より、Ｄ／ＤSEG ３８ａ，３８ｂが選択されると共に、
ＶＲＡＭ４０ａ，４０ｂのＸ方向アドレスが指定され、
上位バイトデータ“ＡＹ”によりＹ方向アドレスが指定
される。
送されるアドレスデータの下位バイトデータ“ＡＸ”に
より、Ｄ／ＤSEG ３８ａ，３８ｂが選択されると共に、
ＶＲＡＭ４０ａ，４０ｂのＸ方向アドレスが指定され、
上位バイトデータ“ＡＹ”によりＹ方向アドレスが指定
される。
【００３５】システムメモリ３４に備えられるＶＲＡＭ
３５のデータ記憶領域は、前記Ｄ／ＤSEG ３８ａ，３８
ｂの各ＶＲＡＭ４０ａ，４０ｂを合わせたデータ記憶領
域（１６０×２５６dots）以上の領域を有するもので、
このシステムメモリ内ＶＲＡＭ３５の領域中に、Ｄ／Ｄ
SEG 内ＶＲＡＭ４０ａ，４０ｂに対応した表示データ記
憶領域Ｐ（１６０×２５６dots）が確保される。
３５のデータ記憶領域は、前記Ｄ／ＤSEG ３８ａ，３８
ｂの各ＶＲＡＭ４０ａ，４０ｂを合わせたデータ記憶領
域（１６０×２５６dots）以上の領域を有するもので、
このシステムメモリ内ＶＲＡＭ３５の領域中に、Ｄ／Ｄ
SEG 内ＶＲＡＭ４０ａ，４０ｂに対応した表示データ記
憶領域Ｐ（１６０×２５６dots）が確保される。
【００３６】また、ＬＣＤＣ３６には、ダイレクトメモ
リアクセス回路（ＤＭＡ）５８，表示タイミング制御部
３６ｂ，及び競合回避制御部３６ｃが備えられる。ＤＭ
Ａ５８は、前記ＣＰＵ３１によりスタートアドレス
（ｓ），Ｘ方向バイト数（ｓ），Ｙ方向ビット数（ｙ）
が設定されると、該スタートアドレス（ｓ）を起点とし
た矩形領域（ｘ×ｙ）に対応する被表示データをシステ
ムメモリ３４のＶＲＡＭ３５から自動的に読出し、Ｄ／
ＤSEG ３８ａ，３８ｂのＶＲＡＭ４０ａ，４０ｂに対し
書込む機能を有するもので、本実施例において、ＤＭＡ
５８は、前記マルチプレクサ３６ａの内部に構成され
る。
リアクセス回路（ＤＭＡ）５８，表示タイミング制御部
３６ｂ，及び競合回避制御部３６ｃが備えられる。ＤＭ
Ａ５８は、前記ＣＰＵ３１によりスタートアドレス
（ｓ），Ｘ方向バイト数（ｓ），Ｙ方向ビット数（ｙ）
が設定されると、該スタートアドレス（ｓ）を起点とし
た矩形領域（ｘ×ｙ）に対応する被表示データをシステ
ムメモリ３４のＶＲＡＭ３５から自動的に読出し、Ｄ／
ＤSEG ３８ａ，３８ｂのＶＲＡＭ４０ａ，４０ｂに対し
書込む機能を有するもので、本実施例において、ＤＭＡ
５８は、前記マルチプレクサ３６ａの内部に構成され
る。
【００３７】表示タイミング制御部３６ｂは、Ｄ／ＤSE
G ３８ａ，３８ｂ及びＤ／ＤCOM ３９に対し、ＬＣＤ３
２を駆動するのに必要な表示タイミング信号を出力する
もので、この表示タイミング信号に応じてＤ／ＤCOM ３
９からコモン信号が発生されると共に、Ｄ／ＤSEG ３８
ａ，３８ｂからそのＶＲＡＭ４０ａ，４０ｂに記憶され
た被表示ビットマップデータに基づくセグメント信号が
発生される。
G ３８ａ，３８ｂ及びＤ／ＤCOM ３９に対し、ＬＣＤ３
２を駆動するのに必要な表示タイミング信号を出力する
もので、この表示タイミング信号に応じてＤ／ＤCOM ３
９からコモン信号が発生されると共に、Ｄ／ＤSEG ３８
ａ，３８ｂからそのＶＲＡＭ４０ａ，４０ｂに記憶され
た被表示ビットマップデータに基づくセグメント信号が
発生される。
【００３８】競合回避制御部２６ｃは、前記Ｄ／ＤSEG
３８ａ，３８ｂのＶＲＡＭ４０ａ，４０ｂに対する被表
示データの書込みタイミングが、該ＶＲＡＭ４０ａ，４
０ｂからＬＣＤ３２に対する表示のためのデータ読出し
タイミングと重ならないように制御するもので、その競
合回避信号は、前記表示タイミング制御部３６ｂによる
ＬＣＤ３２のタイミング制御動作と、ＣＰＵ３１から得
られるデータ書込み制御信号に基づき生成される。
３８ａ，３８ｂのＶＲＡＭ４０ａ，４０ｂに対する被表
示データの書込みタイミングが、該ＶＲＡＭ４０ａ，４
０ｂからＬＣＤ３２に対する表示のためのデータ読出し
タイミングと重ならないように制御するもので、その競
合回避信号は、前記表示タイミング制御部３６ｂによる
ＬＣＤ３２のタイミング制御動作と、ＣＰＵ３１から得
られるデータ書込み制御信号に基づき生成される。
【００３９】次に、前記構成による表示制御装置の動作
について説明する。ＣＰＵ３１がシステムメモリ３４の
ＶＲＡＭ３５に対し、ＬＣＤ３２に表示させるべき被表
示データの書込みを行なう場合は、ＣＰＵ３１のメモリ
インターフェイス部３１ａからＲ／Ｗ信号線４１に書込
み信号が出力され、アドレスバス３３ａにアドレスデー
タが、データバス３３ｂに表示データが出力される。す
ると、システムメモリ３４では、前記アドレスバス３３
ａを介して与えられたアドレスデータに応じて前記デー
タバス３３ｂを介して与えられた被表示データが書込ま
れる。
について説明する。ＣＰＵ３１がシステムメモリ３４の
ＶＲＡＭ３５に対し、ＬＣＤ３２に表示させるべき被表
示データの書込みを行なう場合は、ＣＰＵ３１のメモリ
インターフェイス部３１ａからＲ／Ｗ信号線４１に書込
み信号が出力され、アドレスバス３３ａにアドレスデー
タが、データバス３３ｂに表示データが出力される。す
ると、システムメモリ３４では、前記アドレスバス３３
ａを介して与えられたアドレスデータに応じて前記デー
タバス３３ｂを介して与えられた被表示データが書込ま
れる。
【００４０】一方、ＬＣＤＣ３６では、前記アドレスバ
ス３３ａを介してシステムメモリ３４に与えられるアド
レスデータが、マルチプレクサ３６ａに備えられるアド
レス演算回路５２のラッチ（Ａ）５１に記憶され、ま
た、前記データバス３３ｂを介してシステムメモリ３４
に与えられる被表示データが、同アドレス演算回路５２
のラッチ（Ｄ）５３に記憶される。
ス３３ａを介してシステムメモリ３４に与えられるアド
レスデータが、マルチプレクサ３６ａに備えられるアド
レス演算回路５２のラッチ（Ａ）５１に記憶され、ま
た、前記データバス３３ｂを介してシステムメモリ３４
に与えられる被表示データが、同アドレス演算回路５２
のラッチ（Ｄ）５３に記憶される。
【００４１】すると、デコーダ５４では、アドレスバス
３３ａを介して得られるアドレスデータに基づき、ＣＰ
Ｕ３１からデータバス３３ｂに出力されたデータがシス
テムメモリ３４のＶＲＡＭ３５に書込まれる被表示デー
タであるかが判断される。
３３ａを介して得られるアドレスデータに基づき、ＣＰ
Ｕ３１からデータバス３３ｂに出力されたデータがシス
テムメモリ３４のＶＲＡＭ３５に書込まれる被表示デー
タであるかが判断される。
【００４２】このデコーダ５４において、前記ＣＰＵ３
１からデータバス３３ｂに出力されたデータが、システ
ムメモリ３４のＶＲＡＭ３５に書込まれる被表示データ
であると判断されると、該システムメモリ内ＶＲＡＭ３
５に対するデータ書込み処理と並行して、前記ラッチ
（Ａ）５１に記憶されるアドレスデータ及び前記ラッチ
（Ｄ）５３に記憶される被表示データは、セレクタ５５
からＬＣＤＢＵＳ３７に対して時分割出力される。
１からデータバス３３ｂに出力されたデータが、システ
ムメモリ３４のＶＲＡＭ３５に書込まれる被表示データ
であると判断されると、該システムメモリ内ＶＲＡＭ３
５に対するデータ書込み処理と並行して、前記ラッチ
（Ａ）５１に記憶されるアドレスデータ及び前記ラッチ
（Ｄ）５３に記憶される被表示データは、セレクタ５５
からＬＣＤＢＵＳ３７に対して時分割出力される。
【００４３】つまり、前記セレクタ５５は、ラッチ
（Ａ）５１に記憶されたアドレスデータの下位バイトＡ
Ｘ及び上位バイトＡＹ、ラッチ（Ｄ）５３に記憶された
被表示データＤＤを順次選択的にＬＣＤＢＵＳ３７に対
し送出するもので、このＬＣＤＢＵＳ３７に送出された
アドレス及び被表示データは、Ｄ／ＤSEG ３８ａ，３８
ｂに転送され、該アドレスデータに応じて指定されるＶ
ＲＡＭ４０ａ，４０ｂ内のデータ記憶領域に対し被表示
データが書込まれる。
（Ａ）５１に記憶されたアドレスデータの下位バイトＡ
Ｘ及び上位バイトＡＹ、ラッチ（Ｄ）５３に記憶された
被表示データＤＤを順次選択的にＬＣＤＢＵＳ３７に対
し送出するもので、このＬＣＤＢＵＳ３７に送出された
アドレス及び被表示データは、Ｄ／ＤSEG ３８ａ，３８
ｂに転送され、該アドレスデータに応じて指定されるＶ
ＲＡＭ４０ａ，４０ｂ内のデータ記憶領域に対し被表示
データが書込まれる。
【００４４】こうして、Ｄ／ＤSEG ３８ａ，３８ｂのＶ
ＲＡＭ４０ａ，４０ｂに書込まれた被表示データは、Ｌ
ＣＤＣ３６の表示タイミング制御部３６ｂから出力され
る表示タイミング信号に基づいて読出され、セグメント
信号としてＬＣＤ３２のセグメント電極に与えられるも
ので、これにより、ＬＣＤ３２は、Ｄ／ＤCOM ３９から
のコモン信号に同期して表示駆動される。
ＲＡＭ４０ａ，４０ｂに書込まれた被表示データは、Ｌ
ＣＤＣ３６の表示タイミング制御部３６ｂから出力され
る表示タイミング信号に基づいて読出され、セグメント
信号としてＬＣＤ３２のセグメント電極に与えられるも
ので、これにより、ＬＣＤ３２は、Ｄ／ＤCOM ３９から
のコモン信号に同期して表示駆動される。
【００４５】次に、ＬＣＤ３２の表示画面にウインドウ
を開いて他の被表示データを元の被表示データに重ねて
表示する場合を説明する。例えば図４（Ｂ）に示すよう
に、ＬＣＤ３２に対応するＤ／ＤSEG 内ＶＲＡＭ４０
ａ，４０ｂのデータ記憶エリアに対し、その起点アドレ
ス（画面の左上端）からＸ方向にアドレスｂｘ，Ｙ方向
にアドレスｂｙを移動した点（ｂｘ，ｂｙ）からウイン
ドウデータを書込み表示する場合について説明する。
を開いて他の被表示データを元の被表示データに重ねて
表示する場合を説明する。例えば図４（Ｂ）に示すよう
に、ＬＣＤ３２に対応するＤ／ＤSEG 内ＶＲＡＭ４０
ａ，４０ｂのデータ記憶エリアに対し、その起点アドレ
ス（画面の左上端）からＸ方向にアドレスｂｘ，Ｙ方向
にアドレスｂｙを移動した点（ｂｘ，ｂｙ）からウイン
ドウデータを書込み表示する場合について説明する。
【００４６】まず、ＣＰＵ３１は、図４（Ａ）に示すよ
うに、システムメモリ３４のＶＲＡＭ３５のデータ記憶
領域に対し、現在表示中の被表示データが記憶されてい
る表示データ記憶領域Ｐ以外の領域を対象としてウイン
ドウ用被表示データＷを書込むもので、ここで、システ
ムメモリ内ＶＲＡＭ３５上での前記ウインドウ用被表示
データＷの書込み開始アドレスをａｘ，ａｙとする。
うに、システムメモリ３４のＶＲＡＭ３５のデータ記憶
領域に対し、現在表示中の被表示データが記憶されてい
る表示データ記憶領域Ｐ以外の領域を対象としてウイン
ドウ用被表示データＷを書込むもので、ここで、システ
ムメモリ内ＶＲＡＭ３５上での前記ウインドウ用被表示
データＷの書込み開始アドレスをａｘ，ａｙとする。
【００４７】この場合、ＣＰＵ３１において、マルチプ
レクサ３６ａのＤＸＡレジスタ５６及びＤＹＡレジスタ
５７に記憶させるべきアドレス変位量“ＤＸＡ”“ＤＹ
Ａ”が、図４に示すように、 ａｘ＋ＤＸＡ＝ｂｘ ａｙ＋ＤＹＡ＝ｂｙ を満たす値として設定される。
レクサ３６ａのＤＸＡレジスタ５６及びＤＹＡレジスタ
５７に記憶させるべきアドレス変位量“ＤＸＡ”“ＤＹ
Ａ”が、図４に示すように、 ａｘ＋ＤＸＡ＝ｂｘ ａｙ＋ＤＹＡ＝ｂｙ を満たす値として設定される。
【００４８】すると、アドレス演算回路５２において、
ラッチ（Ａ）５１に記憶されたアドレスデータの下位バ
イト，上位バイトに対し、それぞれ前記ＤＸＡレジスタ
５６，ＤＹＡレジスタ５７に設定記憶されたアドレス変
位量“ＤＸＡ”“ＤＹＡ”が加算され、アドレスデータ
“ＡＸ”“ＡＹ”としてセレクタ５５を介しＤ／ＤSEG
３８ａ，３８ｂに転送される。また、これと共に、デー
タバス３３ｂを介してラッチ（Ｄ）５３に記憶されたウ
インドウ用被表示データＷも、セレクタ５５を介してＤ
／ＤSEG ３８ａ，３８ｂに転送される。
ラッチ（Ａ）５１に記憶されたアドレスデータの下位バ
イト，上位バイトに対し、それぞれ前記ＤＸＡレジスタ
５６，ＤＹＡレジスタ５７に設定記憶されたアドレス変
位量“ＤＸＡ”“ＤＹＡ”が加算され、アドレスデータ
“ＡＸ”“ＡＹ”としてセレクタ５５を介しＤ／ＤSEG
３８ａ，３８ｂに転送される。また、これと共に、デー
タバス３３ｂを介してラッチ（Ｄ）５３に記憶されたウ
インドウ用被表示データＷも、セレクタ５５を介してＤ
／ＤSEG ３８ａ，３８ｂに転送される。
【００４９】これにより、Ｄ／ＤSEG ３８ａ，３８ｂで
は、前記マルチプレクサ３６ａのセレクタ５５を介し転
送されたウインドウ用被表示データＷが、そのアドレス
データ“ＡＸ”“ＡＹ”に基づいてＶＲＡＭ４０ａ，４
０ｂに書込まれる。
は、前記マルチプレクサ３６ａのセレクタ５５を介し転
送されたウインドウ用被表示データＷが、そのアドレス
データ“ＡＸ”“ＡＹ”に基づいてＶＲＡＭ４０ａ，４
０ｂに書込まれる。
【００５０】よって、システムメモリ３４のＶＲＡＭ３
５の所定エリアをアドレスしてウインドウデータを書込
む場合、ＬＣＤＣ３６を介してアドレスデータ及びウイ
ンドウデータがＤ／ＤSEG ３８ａ，３８ｂに転送される
ので、ＬＣＤ３２には自動的に前記アドレス変位量“Ｄ
ＸＡ”“ＤＹＡ”に基づき設定された指定領域にウイン
ドウ表示されるようになる。
５の所定エリアをアドレスしてウインドウデータを書込
む場合、ＬＣＤＣ３６を介してアドレスデータ及びウイ
ンドウデータがＤ／ＤSEG ３８ａ，３８ｂに転送される
ので、ＬＣＤ３２には自動的に前記アドレス変位量“Ｄ
ＸＡ”“ＤＹＡ”に基づき設定された指定領域にウイン
ドウ表示されるようになる。
【００５１】この場合、表示画面全体に対応する被表示
データとウインドウ用被表示データとは、システムメモ
リ内ＶＲＡＭ３５中の別領域に記憶されるので、該ウイ
ンドウデータを上書きする場合に、その元の表示データ
領域を退避させる処理を実行する必要はない。また、Ｃ
ＰＵ３１からシステムメモリ３４に対するアドレスデー
タに基づき、該システムメモリ３４内の何れのデータ記
憶領域に対する被表示データの書込みかを判断するデコ
ーダ５４において、そのアドレス判断の内容を変更すれ
ば、システムメモリ３４内で被表示データの記憶領域を
さらに増設することができる。
データとウインドウ用被表示データとは、システムメモ
リ内ＶＲＡＭ３５中の別領域に記憶されるので、該ウイ
ンドウデータを上書きする場合に、その元の表示データ
領域を退避させる処理を実行する必要はない。また、Ｃ
ＰＵ３１からシステムメモリ３４に対するアドレスデー
タに基づき、該システムメモリ３４内の何れのデータ記
憶領域に対する被表示データの書込みかを判断するデコ
ーダ５４において、そのアドレス判断の内容を変更すれ
ば、システムメモリ３４内で被表示データの記憶領域を
さらに増設することができる。
【００５２】また、ＬＣＤＣ３６のマルチプレクサ３６
ａに備えられるＤＭＡ５８の機能を利用することで、シ
ステムメモリ３４のＶＲＡＭ３５に書込まれたウインド
ウ用被表示データ及びウインドウで隠される部分の被表
示データを、直接的にＤ／ＤSEG ３８ａ．３８ｂのＶＲ
ＡＭ４０ａ，４０ｂに書込むことができるので、ウイン
ドウの表示，復帰の処理を容易に行なうことができる。
ａに備えられるＤＭＡ５８の機能を利用することで、シ
ステムメモリ３４のＶＲＡＭ３５に書込まれたウインド
ウ用被表示データ及びウインドウで隠される部分の被表
示データを、直接的にＤ／ＤSEG ３８ａ．３８ｂのＶＲ
ＡＭ４０ａ，４０ｂに書込むことができるので、ウイン
ドウの表示，復帰の処理を容易に行なうことができる。
【００５３】また、ＣＰＵ３１が被表示データを読込む
場合には、システムメモリ３４のＶＲＡＭ３５から直接
読出されるので、ＬＣＤＣ３６を動作させる必要はな
い。したがって、前記構成の表示制御装置によれば、Ｃ
ＰＵ３１からシステムメモリ３４に対するデータ書込み
の際に、そのアドレスデータからシステムメモリ内ＶＲ
ＡＭ３５に対し書込まれる被表示データであるかをＬＣ
ＤＣ３６内マルチプレクサ３６ａのアドレスデコーダ５
４において判断し、システムバス３３から被表示データ
とそのアドレスデータとを直接ＬＣＤＣ３６内マルチプ
レクサ３６ａに取込み、セレクタ５５からＬＣＤＢＵＳ
３７を介して時分割的にＤ／ＤSEG ３８ａ，３８ｂ内の
表示用ＶＲＡＭ４０ａ，４０ｂに転送し、このＤ／ＤSE
G 内ＶＲＡＭ４０ａ，４０ｂにビットマップデータとし
て書込まれた被表示データが上記ＬＣＤＣ３６からの表
示タイミング信号に応じてＬＣＤ３２にて表示されるの
で、ソフトウエア開発者は、表示データ書込みについ
て、システムメモリ内ＶＲＡＭ３５に対する直接のアク
セスだけを考えれば足りることになり、ソフト設計の負
担を軽減することができる。しかも、Ｄ／Ｄ内ＶＲＡＭ
４０ａ，４０ｂに被表示データが確保されるので、消費
電流の少ない表示動作を行なうことができる。
場合には、システムメモリ３４のＶＲＡＭ３５から直接
読出されるので、ＬＣＤＣ３６を動作させる必要はな
い。したがって、前記構成の表示制御装置によれば、Ｃ
ＰＵ３１からシステムメモリ３４に対するデータ書込み
の際に、そのアドレスデータからシステムメモリ内ＶＲ
ＡＭ３５に対し書込まれる被表示データであるかをＬＣ
ＤＣ３６内マルチプレクサ３６ａのアドレスデコーダ５
４において判断し、システムバス３３から被表示データ
とそのアドレスデータとを直接ＬＣＤＣ３６内マルチプ
レクサ３６ａに取込み、セレクタ５５からＬＣＤＢＵＳ
３７を介して時分割的にＤ／ＤSEG ３８ａ，３８ｂ内の
表示用ＶＲＡＭ４０ａ，４０ｂに転送し、このＤ／ＤSE
G 内ＶＲＡＭ４０ａ，４０ｂにビットマップデータとし
て書込まれた被表示データが上記ＬＣＤＣ３６からの表
示タイミング信号に応じてＬＣＤ３２にて表示されるの
で、ソフトウエア開発者は、表示データ書込みについ
て、システムメモリ内ＶＲＡＭ３５に対する直接のアク
セスだけを考えれば足りることになり、ソフト設計の負
担を軽減することができる。しかも、Ｄ／Ｄ内ＶＲＡＭ
４０ａ，４０ｂに被表示データが確保されるので、消費
電流の少ない表示動作を行なうことができる。
【００５４】
【発明の効果】以上のように、本発明の第１の表示制御
装置によれば、表示スクリーンを駆動してデータを表示
させる表示駆動回路に、該表示スクリーンの表示領域に
対応するデータ記憶領域を有する第１の画像メモリが備
えられると共に、ＣＰＵにより直接アドレス制御される
システムメモリに、前記第１の画像メモリに対応するデ
ータ記憶領域を有する第２の画像メモリが備えられ、前
記ＣＰＵからシステムメモリに対するアドレスデータを
解読するアドレス解読部において、システムメモリの第
２の画像メモリに対するデータ書込みであると判断され
た際には、該第２の画像メモリに書込まれる被表示デー
タとそのアドレスデータとが、データ転送制御回路によ
り前記表示駆動回路に転送され、第１の画像メモリに対
し被表示データが書込まれて表示されるので、データ表
示中におけるＣＰＵと表示駆動回路間のデータアクセス
数が少なくて済み、しかも、ソフト設計においては、Ｃ
ＰＵからシステムメモリに対するデータ書込みを考慮す
るだけで、表示駆動回路における被表示データの書込み
表示が行なえるようになる。
装置によれば、表示スクリーンを駆動してデータを表示
させる表示駆動回路に、該表示スクリーンの表示領域に
対応するデータ記憶領域を有する第１の画像メモリが備
えられると共に、ＣＰＵにより直接アドレス制御される
システムメモリに、前記第１の画像メモリに対応するデ
ータ記憶領域を有する第２の画像メモリが備えられ、前
記ＣＰＵからシステムメモリに対するアドレスデータを
解読するアドレス解読部において、システムメモリの第
２の画像メモリに対するデータ書込みであると判断され
た際には、該第２の画像メモリに書込まれる被表示デー
タとそのアドレスデータとが、データ転送制御回路によ
り前記表示駆動回路に転送され、第１の画像メモリに対
し被表示データが書込まれて表示されるので、データ表
示中におけるＣＰＵと表示駆動回路間のデータアクセス
数が少なくて済み、しかも、ソフト設計においては、Ｃ
ＰＵからシステムメモリに対するデータ書込みを考慮す
るだけで、表示駆動回路における被表示データの書込み
表示が行なえるようになる。
【００５５】また、本発明の第２の表示制御装置によれ
ば、表示スクリーンを駆動してデータを表示させる表示
駆動回路に、該表示スクリーンの表示領域に対応するデ
ータ記憶領域を有する第１の画像メモリが備えられると
共に、ＣＰＵにより直接アドレス制御されるシステムメ
モリに、前記第１の画像メモリに対応するデータ記憶領
域を有する第２の画像メモリ及びウインドウ用画像メモ
リが備えられ、前記ＣＰＵからシステムメモリに対する
アドレスデータを解読するアドレス解読部において、シ
ステムメモリの第２の画像メモリに対するデータ書込み
であると判断された際には、該第２の画像メモリに書込
まれる被表示データとそのアドレスデータとが、データ
転送制御回路により前記表示駆動回路に転送され、第１
の画像メモリに対し被表示データが書込まれて表示さ
れ、また、システムメモリのウインドウ用画像メモリに
対するデータ書込みであると判断された際には、該ウイ
ンドウ用画像メモリに対するアドレスデータをアドレス
演算回路により所定の変位量で加算又は減算し、この演
算後のアドレスデータと前記ウインドウ用画像メモリに
書込まれる被表示データとが、データ転送制御回路によ
り前記表示駆動回路に転送され、第１の画像メモリに対
し被表示データが書込まれてウインドウ表示されるの
で、表示スクリーンの全体表示だけでなく、ウインドウ
表示にあっても、ソフト設計においては、ＣＰＵからシ
ステムメモリに対するデータ書込みを考慮するだけで、
表示駆動回路における被表示データの書込み表示が行な
えるようになる。
ば、表示スクリーンを駆動してデータを表示させる表示
駆動回路に、該表示スクリーンの表示領域に対応するデ
ータ記憶領域を有する第１の画像メモリが備えられると
共に、ＣＰＵにより直接アドレス制御されるシステムメ
モリに、前記第１の画像メモリに対応するデータ記憶領
域を有する第２の画像メモリ及びウインドウ用画像メモ
リが備えられ、前記ＣＰＵからシステムメモリに対する
アドレスデータを解読するアドレス解読部において、シ
ステムメモリの第２の画像メモリに対するデータ書込み
であると判断された際には、該第２の画像メモリに書込
まれる被表示データとそのアドレスデータとが、データ
転送制御回路により前記表示駆動回路に転送され、第１
の画像メモリに対し被表示データが書込まれて表示さ
れ、また、システムメモリのウインドウ用画像メモリに
対するデータ書込みであると判断された際には、該ウイ
ンドウ用画像メモリに対するアドレスデータをアドレス
演算回路により所定の変位量で加算又は減算し、この演
算後のアドレスデータと前記ウインドウ用画像メモリに
書込まれる被表示データとが、データ転送制御回路によ
り前記表示駆動回路に転送され、第１の画像メモリに対
し被表示データが書込まれてウインドウ表示されるの
で、表示スクリーンの全体表示だけでなく、ウインドウ
表示にあっても、ソフト設計においては、ＣＰＵからシ
ステムメモリに対するデータ書込みを考慮するだけで、
表示駆動回路における被表示データの書込み表示が行な
えるようになる。
【００５６】また、本発明の第３の表示制御装置によれ
ば、前記第１又は第２の表示制御装置にあって、そのデ
ータ転送制御回路に、さらに、ダイレクトメモリアクセ
ス（ＤＭＡ）制御回路が備えられ、このＤＭＡにより、
ＣＰＵからのアドレス設定によりシステムメモリに記憶
された被表示データが読出され、表示駆動回路の第１の
画像メモリに転送されて書込まれるので、ソフト設計の
負担少なく、前記システムメモリと表示駆動回路の第１
の画像メモリとの間の被表示データの書換え処理は直接
的に行なわれるようになる。
ば、前記第１又は第２の表示制御装置にあって、そのデ
ータ転送制御回路に、さらに、ダイレクトメモリアクセ
ス（ＤＭＡ）制御回路が備えられ、このＤＭＡにより、
ＣＰＵからのアドレス設定によりシステムメモリに記憶
された被表示データが読出され、表示駆動回路の第１の
画像メモリに転送されて書込まれるので、ソフト設計の
負担少なく、前記システムメモリと表示駆動回路の第１
の画像メモリとの間の被表示データの書換え処理は直接
的に行なわれるようになる。
【００５７】また、本発明の第４の表示制御装置によれ
ば、前記第１又は第２又は第３の表示制御装置にあっ
て、その表示スクリーンが液晶表示部からなり、その表
示駆動回路が第１の画像メモリを有するセグメント駆動
回路とコモン駆動回路とからなるので、液晶表示におい
ても、ソフト設計の負担少なく、セグメント駆動回路へ
の被表示データの書込み表示が行なえるようになる。
ば、前記第１又は第２又は第３の表示制御装置にあっ
て、その表示スクリーンが液晶表示部からなり、その表
示駆動回路が第１の画像メモリを有するセグメント駆動
回路とコモン駆動回路とからなるので、液晶表示におい
ても、ソフト設計の負担少なく、セグメント駆動回路へ
の被表示データの書込み表示が行なえるようになる。
【図１】本発明の一実施例に係わる表示制御装置の構成
を示すブロック図。
を示すブロック図。
【図２】前記表示制御装置におけるＬＣＤＣに関連する
部分を抜出して示す図。
部分を抜出して示す図。
【図３】前記表示制御装置におけるマルチプレクサ内部
の構成を示すブロック図。
の構成を示すブロック図。
【図４】前記表示制御装置におけるシステムメモリ内Ｖ
ＲＡＭとＤ／ＤSEG 内ＶＲＡＭとのアドレス対応関係を
示す図。
ＲＡＭとＤ／ＤSEG 内ＶＲＡＭとのアドレス対応関係を
示す図。
【図５】システムメモリ内に表示用ビデオメモリ（ＶＲ
ＡＭ）を備えた従来の表示制御装置の構成を示すブロッ
ク図。
ＡＭ）を備えた従来の表示制御装置の構成を示すブロッ
ク図。
【図６】ディスプレイドライバチップ内に表示用ビデオ
メモリ（ＶＲＡＭ）を備えた従来の他の表示制御装置の
構成を示すブロック図。
メモリ（ＶＲＡＭ）を備えた従来の他の表示制御装置の
構成を示すブロック図。
３１…中央処理装置（ＣＰＵ）、３１ａ…メモリインタ
ーフェイス部、３２…液晶ドットマトリクス表示部（Ｌ
ＣＤ）、３３…システムバス、３３ａ…アドレスバス、
３３ｂ…データバス、３４…システムメモリ、３５…シ
ステムメモリ内ビデオメモリ（ＶＲＡＭ）、３６…液晶
表示制御部（ＬＣＤＣ）、３６ａ…マルチプレクサ、３
６ｂ…表示タイミング制御部、３６ｃ…競合回避制御
部、３７…液晶表示用バス（ＬＣＤＢＵＳ）、３８ａ，
３８ｂ…セグメント側ディスプレイドライバ（Ｄ／ＤSE
G ）、３９…コモン側ディスプレイドライバ（Ｄ／ＤCO
M ）、４０ａ，４０ｂ…表示用ビデオメモリ（ＶＲＡ
Ｍ）、４１…Ｒ／Ｗ（書込み／読出し）制御信号線、５
１…ラッチ（Ａ）、５２…アドレス演算回路、５３…ラ
ッチ（Ｄ）、５４…アドレスデコーダ、５５…セレク
タ、５６…ＤＸＡレジスタ、５７…ＤＹＡレジスタ、５
８…ダイレクトメモリアクセス回路（ＤＭＡ）。
ーフェイス部、３２…液晶ドットマトリクス表示部（Ｌ
ＣＤ）、３３…システムバス、３３ａ…アドレスバス、
３３ｂ…データバス、３４…システムメモリ、３５…シ
ステムメモリ内ビデオメモリ（ＶＲＡＭ）、３６…液晶
表示制御部（ＬＣＤＣ）、３６ａ…マルチプレクサ、３
６ｂ…表示タイミング制御部、３６ｃ…競合回避制御
部、３７…液晶表示用バス（ＬＣＤＢＵＳ）、３８ａ，
３８ｂ…セグメント側ディスプレイドライバ（Ｄ／ＤSE
G ）、３９…コモン側ディスプレイドライバ（Ｄ／ＤCO
M ）、４０ａ，４０ｂ…表示用ビデオメモリ（ＶＲＡ
Ｍ）、４１…Ｒ／Ｗ（書込み／読出し）制御信号線、５
１…ラッチ（Ａ）、５２…アドレス演算回路、５３…ラ
ッチ（Ｄ）、５４…アドレスデコーダ、５５…セレク
タ、５６…ＤＸＡレジスタ、５７…ＤＹＡレジスタ、５
８…ダイレクトメモリアクセス回路（ＤＭＡ）。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｇ０９Ｇ 5/00 ５５０ Ｇ０９Ｇ 5/00 ５５０Ｐ
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/20 631
G06F 3/153 330
G06F 3/153 336
G09G 3/36
G09G 5/00 550
Claims (4)
- 【請求項１】 ドットマトリクス型の表示スクリーン
と、 この表示スクリーンを駆動してデータを表示させる表示
駆動回路と、 この表示駆動回路に備えられ前記表示スクリーンの表示
領域に対応するデータ記憶領域を有する第１の画像メモ
リと、 装置動作を制御するＣＰＵと、 このＣＰＵにより直接アドレス制御されるシステムメモ
リと、 このシステムメモリに備えられ前記第１の画像メモリに
対応するデータ記憶領域を有する第２の画像メモリと、 前記ＣＰＵから前記システムメモリに対するアドレスデ
ータを解読し該システムメモリの何れのデータ記憶領域
に対するデータ書込みであるかを判断するアドレス解読
部と、 このアドレス解読部において前記ＣＰＵから前記システ
ムメモリの第２の画像メモリに対するデータ書込みであ
ると判断された際に、該ＣＰＵから第２の画像メモリに
書込まれる被表示データとそのアドレスデータとを前記
表示駆動回路に転送するデータ転送制御回路と、を具備
したことを特徴とする表示制御装置。 - 【請求項２】 ドットマトリクス型の表示スクリーン
と、 この表示スクリーンを駆動してデータを表示させる表示
駆動回路と、 この表示駆動回路に備えられ前記表示スクリーンの表示
領域に対応するデータ記憶領域を有する第１の画像メモ
リと、 装置動作を制御するＣＰＵと、 このＣＰＵにより直接アドレス制御されるシステムメモ
リと、 このシステムメモリに備えられ前記第１の画像メモリに
対応するデータ記憶領域を有する第２の画像メモリと、 前記システムメモリにあって、前記第１の画像メモリ以
外のデータ記憶領域に備えられたウインドウ用画像メモ
リと、 前記ＣＰＵから前記システムメモリに対するアドレスデ
ータを解読し該システムメモリの何れのデータ記憶領域
に対するデータ書込みであるかを判断するアドレス解読
部と、 このアドレス解読部において前記ＣＰＵから前記システ
ムメモリのウインドウ用画像メモリに対するデータ書込
みであると判断された際に、該ＣＰＵからウインドウ用
画像メモリに対するアドレスデータを所定の変位量で加
算又は減算するアドレス演算回路と、 前記アドレス解読部において前記ＣＰＵから前記システ
ムメモリの第２の画像メモリに対するデータ書込みであ
ると判断された際には、該ＣＰＵから第２の画像メモリ
に書込まれる被表示データとそのアドレスデータとを前
記表示駆動回路に転送し、前記ＣＰＵから前記システム
メモリのウインドウ用画像メモリに対するデータ書込み
であると判断された際には、該ＣＰＵからウインドウ用
画像メモリに書込まれる被表示データと前記アドレス演
算回路により演算されたアドレスデータとを前記表示駆
動回路に転送するデータ転送制御回路と、を具備したこ
とを特徴とする表示制御装置。 - 【請求項３】 前記データ転送制御回路は、前記ＣＰＵ
からのアドレス設定により前記システムメモリに記憶さ
れた被表示データを読出し前記表示駆動回路の第１の画
像メモリに転送して書込むダイレクトメモリアクセス
（ＤＭＡ）制御回路を有することを特徴とする請求項１
又は請求項２記載の表示制御装置。 - 【請求項４】 前記表示スクリーンは、液晶表示部から
なり、前記表示駆動回路は、前記第１の画像メモリを有
するセグメント駆動回路とコモン駆動回路とからなるこ
とを特徴とする請求項１又は請求項２又は請求項３何れ
か１項記載の表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01940294A JP3430270B2 (ja) | 1993-02-22 | 1994-02-16 | 表示制御装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3194993 | 1993-02-22 | ||
| JP5-31949 | 1993-02-22 | ||
| JP01940294A JP3430270B2 (ja) | 1993-02-22 | 1994-02-16 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06308908A JPH06308908A (ja) | 1994-11-04 |
| JP3430270B2 true JP3430270B2 (ja) | 2003-07-28 |
Family
ID=26356227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01940294A Expired - Fee Related JP3430270B2 (ja) | 1993-02-22 | 1994-02-16 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3430270B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002311918A (ja) | 2001-04-18 | 2002-10-25 | Seiko Epson Corp | 液晶表示装置 |
| TWI393090B (zh) * | 2008-05-30 | 2013-04-11 | Orise Technology Co Ltd | 顯示驅動器之燒錄方法、使用其之顯示驅動器及顯示器 |
-
1994
- 1994-02-16 JP JP01940294A patent/JP3430270B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06308908A (ja) | 1994-11-04 |
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