JP3490176B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路、特に半
導体チップ内での占有面積を縮小化したカレントミラー
回路を有する半導体集積回路に関する。
導体チップ内での占有面積を縮小化したカレントミラー
回路を有する半導体集積回路に関する。
【０００２】
【従来の技術】入力側の電流に対して、出力側の電流を
微少にして安定に取り出すためのカレントミラー回路を
有する半導体集積回路が従来より用いられている。この
中で特に代表的な回路の例を図３及び図４に示す。
微少にして安定に取り出すためのカレントミラー回路を
有する半導体集積回路が従来より用いられている。この
中で特に代表的な回路の例を図３及び図４に示す。
【０００３】まず図３に示すカレントミラー回路の構成
について説明する。第一及び第二トランジスタＱ31とＱ
32は、エミッタ面積比がｎ：１（ｎは１より大きい数で
あり、以下同様である。）のＰＮＰトランジスタであ
り、Ｑ31のコレクタは、電流Ｉ0 を発生する定電流源３
１の一端に接続され、また定電流源３１の他端は接地電
位に接続されている。またＱ31のベースとＱ32のベース
は互いに接続され、Ｑ31とＱ32のコレクタは互いに電源
電位ＶCCに接続されたいる。またＱ31のベースはＱ31の
コレクタに接続されている。
について説明する。第一及び第二トランジスタＱ31とＱ
32は、エミッタ面積比がｎ：１（ｎは１より大きい数で
あり、以下同様である。）のＰＮＰトランジスタであ
り、Ｑ31のコレクタは、電流Ｉ0 を発生する定電流源３
１の一端に接続され、また定電流源３１の他端は接地電
位に接続されている。またＱ31のベースとＱ32のベース
は互いに接続され、Ｑ31とＱ32のコレクタは互いに電源
電位ＶCCに接続されたいる。またＱ31のベースはＱ31の
コレクタに接続されている。
【０００４】次に図３に示したカレントミラー回路の動
作について説明する。Ｑ31のエミッタとＱ32のエミッタ
は共通に接続されており、電源電位ＶCCが供給されてい
る。またＱ31とＱ32のベースと、Ｑ31のエミッタは共通
に接続されており共に同電位である。またＱ31のコレク
タは定電流源３１に接続されており、Ｑ31のコレクタ電
流は定電流源３１により電流Ｉ0 に規定されている。Ｑ
31とＱ32のエミッタ面積比はｎ：１であり、Ｑ31とＱ32
のベース電位は同一であるので、Ｑ32のコレクタ電流は
Ｑ31のコレクタ電流の１／ｎとなる。従って図３に示す
カレントミラー回路の出力は、入力であるＱ31のコレク
タ電流の１／ｎとなって、Ｑ32のコレクタより出力され
る。
作について説明する。Ｑ31のエミッタとＱ32のエミッタ
は共通に接続されており、電源電位ＶCCが供給されてい
る。またＱ31とＱ32のベースと、Ｑ31のエミッタは共通
に接続されており共に同電位である。またＱ31のコレク
タは定電流源３１に接続されており、Ｑ31のコレクタ電
流は定電流源３１により電流Ｉ0 に規定されている。Ｑ
31とＱ32のエミッタ面積比はｎ：１であり、Ｑ31とＱ32
のベース電位は同一であるので、Ｑ32のコレクタ電流は
Ｑ31のコレクタ電流の１／ｎとなる。従って図３に示す
カレントミラー回路の出力は、入力であるＱ31のコレク
タ電流の１／ｎとなって、Ｑ32のコレクタより出力され
る。
【０００５】よって上記のようなカレントミラー回路で
は、定電流源より発生する電流を所定のカレント比（Ｑ
31とＱ32のエミッタ面積比、またはＱ31とＱ32のコレク
タ電流比）で微少にして出力することができる。
は、定電流源より発生する電流を所定のカレント比（Ｑ
31とＱ32のエミッタ面積比、またはＱ31とＱ32のコレク
タ電流比）で微少にして出力することができる。
【０００６】続いて図４に示すカレントミラー回路の構
成について説明する。図４に示すカレントミラー回路は
図３に示すカレントミラー回路において、Ｑ31のベース
にエミッタを、Ｑ31のコレクタにベースを、コレクタを
接地電位に接続したＰＮＰトランジスタＱ43をさらに有
するものであり、Ｑ41とＱ42のベース電流によるアーリ
ー効果を補償し、より高精度なミラー係数を得るように
構成されたカレントミラー回路である。回路の動作は基
本的には図３に示した回路と同様であり、出力はＱ42の
コレクタ電流より得る。このカレントミラー回路におい
てもＱ41とＱ42のエミッタ面積比に応じた電流がＱ42の
コレクタより出力される。
成について説明する。図４に示すカレントミラー回路は
図３に示すカレントミラー回路において、Ｑ31のベース
にエミッタを、Ｑ31のコレクタにベースを、コレクタを
接地電位に接続したＰＮＰトランジスタＱ43をさらに有
するものであり、Ｑ41とＱ42のベース電流によるアーリ
ー効果を補償し、より高精度なミラー係数を得るように
構成されたカレントミラー回路である。回路の動作は基
本的には図３に示した回路と同様であり、出力はＱ42の
コレクタ電流より得る。このカレントミラー回路におい
てもＱ41とＱ42のエミッタ面積比に応じた電流がＱ42の
コレクタより出力される。
【０００７】上記に示すようなカレントミラー回路にお
ける、トランジスタＱ31乃至Ｑ43はいずれも、ＰＮＰト
ランジスタを用いている。さらにＱ31においては、Ｑ42
に対してｎ倍のエミッタ面積を有するトランジスタを用
いている。一般にＰＮＰトランジスタとＮＰＮトランジ
スタとでは同程度の出力電流を得ようとすると、ＰＮＰ
トランジスタに係る面積はＮＰＮトランジスタに係る面
積の２倍程度を必要とする。このため上記に示した回路
では半導体チップ内における占有面積が非常に大きく、
カレント比が大きくなるに従い占有面積も当然に増加す
る。よって従来の回路例に示すようなカレントミラー回
路は、半導体チップの縮小化を妨げる原因の一つとなっ
ている。
ける、トランジスタＱ31乃至Ｑ43はいずれも、ＰＮＰト
ランジスタを用いている。さらにＱ31においては、Ｑ42
に対してｎ倍のエミッタ面積を有するトランジスタを用
いている。一般にＰＮＰトランジスタとＮＰＮトランジ
スタとでは同程度の出力電流を得ようとすると、ＰＮＰ
トランジスタに係る面積はＮＰＮトランジスタに係る面
積の２倍程度を必要とする。このため上記に示した回路
では半導体チップ内における占有面積が非常に大きく、
カレント比が大きくなるに従い占有面積も当然に増加す
る。よって従来の回路例に示すようなカレントミラー回
路は、半導体チップの縮小化を妨げる原因の一つとなっ
ている。
【０００８】
【発明が解決しようとする課題】上記に示した半導体集
積回路に用いられるカレントミラー回路は、通常ＰＮＰ
トランジスタを用いている。ＰＮＰトランジスタはＮＰ
Ｎトランジスタと比較して、チップ上の占有面積を２倍
程度必要とする。上記のカレントミラー回路では、回路
を構成する入力側と出力側の２つのトランジスタのエミ
ッタ面積比を、より大きくとること、つまりカレント比
を大きくとることにより、入力に対して微少で安定した
出力を得ている。このため、チップ上でのトランジスタ
の占有面積が大きくなり、半導体チップの縮小化を妨げ
る原因の一つとなっている。
積回路に用いられるカレントミラー回路は、通常ＰＮＰ
トランジスタを用いている。ＰＮＰトランジスタはＮＰ
Ｎトランジスタと比較して、チップ上の占有面積を２倍
程度必要とする。上記のカレントミラー回路では、回路
を構成する入力側と出力側の２つのトランジスタのエミ
ッタ面積比を、より大きくとること、つまりカレント比
を大きくとることにより、入力に対して微少で安定した
出力を得ている。このため、チップ上でのトランジスタ
の占有面積が大きくなり、半導体チップの縮小化を妨げ
る原因の一つとなっている。
【０００９】
【課題を解決するための手段】本発明においては上記問
題点を解決するために、電源電位にエミッタが接続さ
れ、ベースがコレクタに接続された第一ＰＮＰトランジ
スタと、前記電源電位にエミッタが接続され、ベースが
前記第一ＰＮＰトランジスタのベースに接続された第二
ＰＮＰトランジスタと、前記電源電位にコレクタが接続
された第一ＮＰＮトランジスタと、前記第一ＰＮＰトラ
ンジスタのコレクタにコレクタとベースとが接続され、
前記第一ＮＰＮトランジスタのベースにベースが接続さ
れ、前記第一ＮＰＮトランジスタのエミッタ面積より小
さいエミッタ面積を有する第二ＮＰＮトランジスタと、
前記第一ＮＰＮトランジスタのエミッタと前記第二ＮＰ
Ｎトランジスタのエミッタに一端が接続され、接地電位
に他端が接続された電流源とを有し、前記第一ＮＰＮト
ランジスタのエミッタと前記第二ＮＰＮトランジスタの
エミッタに前記電流源から入力電流が供給され、前記入
力電流を減衰させた出力電流を前記第二ＰＮＰトランジ
スタのコレクタから出力することを特徴とする半導体集
積回路を提供することを目的とする。
題点を解決するために、電源電位にエミッタが接続さ
れ、ベースがコレクタに接続された第一ＰＮＰトランジ
スタと、前記電源電位にエミッタが接続され、ベースが
前記第一ＰＮＰトランジスタのベースに接続された第二
ＰＮＰトランジスタと、前記電源電位にコレクタが接続
された第一ＮＰＮトランジスタと、前記第一ＰＮＰトラ
ンジスタのコレクタにコレクタとベースとが接続され、
前記第一ＮＰＮトランジスタのベースにベースが接続さ
れ、前記第一ＮＰＮトランジスタのエミッタ面積より小
さいエミッタ面積を有する第二ＮＰＮトランジスタと、
前記第一ＮＰＮトランジスタのエミッタと前記第二ＮＰ
Ｎトランジスタのエミッタに一端が接続され、接地電位
に他端が接続された電流源とを有し、前記第一ＮＰＮト
ランジスタのエミッタと前記第二ＮＰＮトランジスタの
エミッタに前記電流源から入力電流が供給され、前記入
力電流を減衰させた出力電流を前記第二ＰＮＰトランジ
スタのコレクタから出力することを特徴とする半導体集
積回路を提供することを目的とする。
【００１０】
【作用】本発明の実施例におけるカレントミラー回路で
は、従来の回路において入力電流の値より出力電流の値
を決定するＰＮＰトランジスタを、回路の構成を変更
し、ＮＰＮトランジスタにより構成する。これにより回
路を構成するトランジスタに係る面積を、大幅に低減さ
せることができる。さらにカレントミラー回路の重要な
特性であるミラー係数を、従来の回路例のものよりも向
上させることができる。よって半導体チップ内でのカレ
ントミラー回路を構成するトランジスタの占有面積を低
減させることができるので、半導体チップの縮小化を実
現することができ、また、半導体チップの縮小化と共に
高精度なミラー係数を有する回路を実現できる。
は、従来の回路において入力電流の値より出力電流の値
を決定するＰＮＰトランジスタを、回路の構成を変更
し、ＮＰＮトランジスタにより構成する。これにより回
路を構成するトランジスタに係る面積を、大幅に低減さ
せることができる。さらにカレントミラー回路の重要な
特性であるミラー係数を、従来の回路例のものよりも向
上させることができる。よって半導体チップ内でのカレ
ントミラー回路を構成するトランジスタの占有面積を低
減させることができるので、半導体チップの縮小化を実
現することができ、また、半導体チップの縮小化と共に
高精度なミラー係数を有する回路を実現できる。
【００１１】
【実施例】本発明の実施例について以下図面を参照して
説明する。図１は本発明の第一実施例に係る回路図であ
る。以下その構成について説明する。第一の実施例にお
いてはエミッタ面積比が１：１のＰＮＰトランジスタＱ
11、Ｑ12より構成される第一のカレントミラー回路と、
エミッタ面積比がｎ：１のＮＰＮトランジスタＱ13、Ｑ
14より構成される第二のカレントミラー回路と、第二の
カレントミラー回路に定電流を供給する定電流源よりな
る。Ｑ11、Ｑ12のエミッタ、Ｑ13のコレクタは共に電源
電位ＶCCに接続されており、Ｑ14のコレクタはＱ11のコ
レクタに接続されている。またＱ11、Ｑ12のベースとＱ
11のコレクタは共通に接続され、またＱ13、Ｑ14のベー
スとＱ14のコレクタは共通に接続されている。Ｑ13、Ｑ
14のエミッタは定電流源１１の一端に接続されている。
定電流源１１の他端は接地電位に接続されている。カレ
ントミラー回路の出力としては、Ｑ12のコレクタより得
る。
説明する。図１は本発明の第一実施例に係る回路図であ
る。以下その構成について説明する。第一の実施例にお
いてはエミッタ面積比が１：１のＰＮＰトランジスタＱ
11、Ｑ12より構成される第一のカレントミラー回路と、
エミッタ面積比がｎ：１のＮＰＮトランジスタＱ13、Ｑ
14より構成される第二のカレントミラー回路と、第二の
カレントミラー回路に定電流を供給する定電流源よりな
る。Ｑ11、Ｑ12のエミッタ、Ｑ13のコレクタは共に電源
電位ＶCCに接続されており、Ｑ14のコレクタはＱ11のコ
レクタに接続されている。またＱ11、Ｑ12のベースとＱ
11のコレクタは共通に接続され、またＱ13、Ｑ14のベー
スとＱ14のコレクタは共通に接続されている。Ｑ13、Ｑ
14のエミッタは定電流源１１の一端に接続されている。
定電流源１１の他端は接地電位に接続されている。カレ
ントミラー回路の出力としては、Ｑ12のコレクタより得
る。
【００１２】次にその動作について説明する。定電流源
１１からは電流Ｉ0 が供給されており、第二カレントミ
ラー回路を構成するＱ13とＱ14のエミッタ面積比はｎ：
１であるので、Ｑ14のコレクタ電流はＩ0 ／ｎとなる。
Ｑ14のコレクタとＱ11のコレクタは接続されているた
め、第一カレントミラー回路の入力はＩ0 ／ｎとなる。
第一カレントミラー回路を構成するＱ11とＱ12のエミッ
タ面積比は１：１であるので、Ｑ12のコレクタ電流、つ
まり回路全体としての出力電流はＩ0 ／ｎとなる。 本
実施例における回路では、回路の出力を決定するカレン
トミラー回路を構成する所定のカレント比を有するトラ
ンジスタは、ＮＰＮトランジスタによって構成する。こ
れにより、以下に挙げる効果を有する。ここで説明のた
めＮＰＮトランジスタのチップ上の占有面積を便宜上Ｓ
とすると、同程度の電流を得ようとするならば、ＰＮＰ
トランジスタではチップ上の占有面積はＮＰＮトランジ
スタの２．３倍程度、つまり２．３Ｓ必要とする。例え
ば従来の回路例である図３に示した回路では、カレント
ミラー回路のエミッタ面積比をＱ1 とＱ2 で１０：１と
すると、図３に示した回路ではＰＮＰトランジスタを１
１個用いていると考えられるので、回路を構成するトラ
ンジスタの総面積は、２．３Ｓ＊１１で２５．３Ｓ必要
となる。
１１からは電流Ｉ0 が供給されており、第二カレントミ
ラー回路を構成するＱ13とＱ14のエミッタ面積比はｎ：
１であるので、Ｑ14のコレクタ電流はＩ0 ／ｎとなる。
Ｑ14のコレクタとＱ11のコレクタは接続されているた
め、第一カレントミラー回路の入力はＩ0 ／ｎとなる。
第一カレントミラー回路を構成するＱ11とＱ12のエミッ
タ面積比は１：１であるので、Ｑ12のコレクタ電流、つ
まり回路全体としての出力電流はＩ0 ／ｎとなる。 本
実施例における回路では、回路の出力を決定するカレン
トミラー回路を構成する所定のカレント比を有するトラ
ンジスタは、ＮＰＮトランジスタによって構成する。こ
れにより、以下に挙げる効果を有する。ここで説明のた
めＮＰＮトランジスタのチップ上の占有面積を便宜上Ｓ
とすると、同程度の電流を得ようとするならば、ＰＮＰ
トランジスタではチップ上の占有面積はＮＰＮトランジ
スタの２．３倍程度、つまり２．３Ｓ必要とする。例え
ば従来の回路例である図３に示した回路では、カレント
ミラー回路のエミッタ面積比をＱ1 とＱ2 で１０：１と
すると、図３に示した回路ではＰＮＰトランジスタを１
１個用いていると考えられるので、回路を構成するトラ
ンジスタの総面積は、２．３Ｓ＊１１で２５．３Ｓ必要
となる。
【００１３】これに対し第一実施例における回路では、
エミッタ面積比が等しいＰＮＰトランジスタ２個と、第
二カレントミラー回路を構成するＮＰＮトランジスタの
エミッタ面積比をＱ13とＱ14で９：１とすると、ＮＰＮ
トランジスタを１０個用いていると考えられるので、回
路を構成するトランジスタの総面積は、第一カレントミ
ラー回路に係るトランジスタの面積２．３Ｓ＊２と第二
カレントミラー回路に係るトランジスタの面積Ｓ＊１０
の和である１４．６Ｓとなる。
エミッタ面積比が等しいＰＮＰトランジスタ２個と、第
二カレントミラー回路を構成するＮＰＮトランジスタの
エミッタ面積比をＱ13とＱ14で９：１とすると、ＮＰＮ
トランジスタを１０個用いていると考えられるので、回
路を構成するトランジスタの総面積は、第一カレントミ
ラー回路に係るトランジスタの面積２．３Ｓ＊２と第二
カレントミラー回路に係るトランジスタの面積Ｓ＊１０
の和である１４．６Ｓとなる。
【００１４】すなわち同じ値の電流、例えば定電流源が
発生する電流Ｉ0 の１／ｎを出力させようとする場合に
は、本発明の第一実施例では従来の回路例におけるトラ
ンジスタに係る総面積の１４．６Ｓ／２５．３Ｓである
約５７％程度のトランジスタの総面積で、同じ値の電流
を出力することができる。
発生する電流Ｉ0 の１／ｎを出力させようとする場合に
は、本発明の第一実施例では従来の回路例におけるトラ
ンジスタに係る総面積の１４．６Ｓ／２５．３Ｓである
約５７％程度のトランジスタの総面積で、同じ値の電流
を出力することができる。
【００１５】よって本発明の第一実施例に係る回路にお
いては、従来の回路に比べトランジスタの占有面積を縮
小化することができる。図２は本発明の第二実施例に係
る回路図である。第二実施例は第一実施例における回路
の第二カレントミラー回路のアーリー効果を補償した回
路である。以下、その構成について簡単に説明する。基
本的には第一実施例に示した回路の構成と同様である
が、第一実施例における回路と相違する点は、Ｑ11のコ
レクタによるＱ11、Ｑ12のベース電圧の補償の代わり
に、第二実施例における回路では、第二のカレントミラ
ー回路を構成するＱ23、Ｑ24のエミッタにベースが接続
され、第一のカレントミラー回路を構成するＱ21、Ｑ22
のベースにエミッタが接続され、接地電位にコレクタが
接続されたＰＮＰトランジスタＱ25を用いる点である。
このトランジスタＱ25の働きにより第二カレントミラー
回路の入力電流が変動することを防止することができ、
第二カレントミラー回路を構成するトランジスタＱ23、
Ｑ24のアーリー効果を補償することができる。
いては、従来の回路に比べトランジスタの占有面積を縮
小化することができる。図２は本発明の第二実施例に係
る回路図である。第二実施例は第一実施例における回路
の第二カレントミラー回路のアーリー効果を補償した回
路である。以下、その構成について簡単に説明する。基
本的には第一実施例に示した回路の構成と同様である
が、第一実施例における回路と相違する点は、Ｑ11のコ
レクタによるＱ11、Ｑ12のベース電圧の補償の代わり
に、第二実施例における回路では、第二のカレントミラ
ー回路を構成するＱ23、Ｑ24のエミッタにベースが接続
され、第一のカレントミラー回路を構成するＱ21、Ｑ22
のベースにエミッタが接続され、接地電位にコレクタが
接続されたＰＮＰトランジスタＱ25を用いる点である。
このトランジスタＱ25の働きにより第二カレントミラー
回路の入力電流が変動することを防止することができ、
第二カレントミラー回路を構成するトランジスタＱ23、
Ｑ24のアーリー効果を補償することができる。
【００１６】第二実施例においても回路面積の縮小化を
する事ができる。すなわち前述のトランジスタの占有面
積の説明と同様に、図４において示した従来の回路例と
第二実施例のトランジスタに係る面積について説明す
る。前述の説明と同様にＮＰＮトランジスタのチップ上
の占有面積をＳとすると、同程度の電流を得ようとする
ならば、ＰＮＰトランジスタではチップ上の占有面積は
ＮＰＮトランジスタの２．３倍程度、つまり２．３Ｓ必
要とするものとする。
する事ができる。すなわち前述のトランジスタの占有面
積の説明と同様に、図４において示した従来の回路例と
第二実施例のトランジスタに係る面積について説明す
る。前述の説明と同様にＮＰＮトランジスタのチップ上
の占有面積をＳとすると、同程度の電流を得ようとする
ならば、ＰＮＰトランジスタではチップ上の占有面積は
ＮＰＮトランジスタの２．３倍程度、つまり２．３Ｓ必
要とするものとする。
【００１７】図４に示した従来の回路で、カレントミラ
ー回路のエミッタ面積比をＱ41とＱ42で１０：１とする
と、ＰＮＰトランジスタを１２個用いていると考えられ
るので、回路を構成するトランジスタの総面積は、２．
３Ｓ＊１２で２７．６Ｓ必要となる。
ー回路のエミッタ面積比をＱ41とＱ42で１０：１とする
と、ＰＮＰトランジスタを１２個用いていると考えられ
るので、回路を構成するトランジスタの総面積は、２．
３Ｓ＊１２で２７．６Ｓ必要となる。
【００１８】これに対し第二実施例における回路では、
エミッタ面積比が等しいＰＮＰトランジスタ３個と、第
二カレントミラー回路を構成するＮＰＮトランジスタの
エミッタ面積比をＱ23とＱ24で９：１とすると、ＮＰＮ
トランジスタを１０個用いていると考えられるので、回
路を構成するトランジスタの総面積は、第一カレントミ
ラー回路に係るトランジスタの面積２．３Ｓ＊３と第二
カレントミラー回路に係るトランジスタの面積Ｓ＊１０
の和である１６．９Ｓとなる。
エミッタ面積比が等しいＰＮＰトランジスタ３個と、第
二カレントミラー回路を構成するＮＰＮトランジスタの
エミッタ面積比をＱ23とＱ24で９：１とすると、ＮＰＮ
トランジスタを１０個用いていると考えられるので、回
路を構成するトランジスタの総面積は、第一カレントミ
ラー回路に係るトランジスタの面積２．３Ｓ＊３と第二
カレントミラー回路に係るトランジスタの面積Ｓ＊１０
の和である１６．９Ｓとなる。
【００１９】すなわち同じ値の電流、例えば定電流源が
発生する電流Ｉ0 の１／ｎを出力させようとする場合に
は、本発明の第一実施例では従来の回路例におけるトラ
ンジスタに係る総面積の１６．９Ｓ／２７．６Ｓである
約６１％程度のトランジスタの総面積で、同じ値の電流
を出力することができる。
発生する電流Ｉ0 の１／ｎを出力させようとする場合に
は、本発明の第一実施例では従来の回路例におけるトラ
ンジスタに係る総面積の１６．９Ｓ／２７．６Ｓである
約６１％程度のトランジスタの総面積で、同じ値の電流
を出力することができる。
【００２０】よって本発明の第二実施例に係る回路にお
いても、従来の回路に比べトランジスタの占有面積を縮
小化することができる。さらに第二実施例における回路
では、従来の回路例に比較して入力電流と出力電流の比
であるミラー係数を向上させることができる。従来例で
示した図４の回路例は、図３に示した回路例にさらにア
ーリー効果を補償するためにＰＮＰトランジスタを付加
したものであるが入力電流と出力電流の比つまりミラー
係数はＰＮＰトランジスタの増幅率をβPNP とすれば、
βPNP 2（10βPNP 2＋１）となる。一方第二実施例の回
路においてミラー係数はβPNP 2（10βPNP 2＋２）とな
り、ミラー係数を従来の回路例と比較して、向上させる
ことができる。つまり入力電流に対して出力電流を、ト
ランジスタのアーリー効果等の影響を少なく、より高精
度に出力する事が可能となる。
いても、従来の回路に比べトランジスタの占有面積を縮
小化することができる。さらに第二実施例における回路
では、従来の回路例に比較して入力電流と出力電流の比
であるミラー係数を向上させることができる。従来例で
示した図４の回路例は、図３に示した回路例にさらにア
ーリー効果を補償するためにＰＮＰトランジスタを付加
したものであるが入力電流と出力電流の比つまりミラー
係数はＰＮＰトランジスタの増幅率をβPNP とすれば、
βPNP 2（10βPNP 2＋１）となる。一方第二実施例の回
路においてミラー係数はβPNP 2（10βPNP 2＋２）とな
り、ミラー係数を従来の回路例と比較して、向上させる
ことができる。つまり入力電流に対して出力電流を、ト
ランジスタのアーリー効果等の影響を少なく、より高精
度に出力する事が可能となる。
【００２１】以上説明したように、本発明の実施例にお
いては同程度の値の電流を出力させるための従来の回路
例と比較して、回路を構成するトランジスタに係る面積
を、大幅に低減させることができる。さらに第二の実施
例に係る回路においては、カレントミラー回路の重要な
特性であるミラー係数を、従来の回路例のものよりも向
上させることができる。尚、上記の説明においては、電
流源としては定電流源を示しているが、これに限定され
ることはなく、必要に応じて異なる大きさの電流を発生
する電流源であってもよい。
いては同程度の値の電流を出力させるための従来の回路
例と比較して、回路を構成するトランジスタに係る面積
を、大幅に低減させることができる。さらに第二の実施
例に係る回路においては、カレントミラー回路の重要な
特性であるミラー係数を、従来の回路例のものよりも向
上させることができる。尚、上記の説明においては、電
流源としては定電流源を示しているが、これに限定され
ることはなく、必要に応じて異なる大きさの電流を発生
する電流源であってもよい。
【００２２】
【発明の効果】本発明の実施例におけるカレントミラー
回路では、同程度の値の電流を出力させるための従来例
の回路と比較して、回路を構成するトランジスタに係る
面積を、大幅に低減させることができる。さらに第二の
実施例に係る回路においては、カレントミラー回路の重
要な特性であるミラー係数を、従来の回路例のものより
も向上させることができる。よって半導体チップ内での
カレントミラー回路を構成するトランジスタの占有面積
を低減させることができるので、半導体チップの縮小化
を実現することができる。また、半導体チップの縮小化
と共に高精度なミラー係数を有する回路を実現できる。
回路では、同程度の値の電流を出力させるための従来例
の回路と比較して、回路を構成するトランジスタに係る
面積を、大幅に低減させることができる。さらに第二の
実施例に係る回路においては、カレントミラー回路の重
要な特性であるミラー係数を、従来の回路例のものより
も向上させることができる。よって半導体チップ内での
カレントミラー回路を構成するトランジスタの占有面積
を低減させることができるので、半導体チップの縮小化
を実現することができる。また、半導体チップの縮小化
と共に高精度なミラー係数を有する回路を実現できる。
【図１】本発明の第一実施例に係るカレントミラー回路
の回路図。
の回路図。
【図２】本発明の第二実施例に係るカレントミラー回路
の回路図。
の回路図。
【図３】従来のカレントミラー回路の回路図。
【図４】従来のカレントミラー回路の回路図。
１１、２１、３１、４１ 定電流源
Ｑ11、Ｑ12、Ｑ21、Ｑ22、Ｑ25、
Ｑ31、Ｑ32、Ｑ41、Ｑ42、Ｑ43 ＰＮＰトランジスタ
Ｑ13、Ｑ14 ＮＰＮトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−135429（ＪＰ，Ａ)
特開 平２−272809（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 3/72
G05F 3/26
Claims (4)
- 【請求項１】電源電位にエミッタが接続され、ベースが
コレクタに接続された第一ＰＮＰトランジスタと、 前記電源電位にエミッタが接続され、ベースが前記第一
ＰＮＰトランジスタのベースに接続された第二ＰＮＰト
ランジスタと、 前記電源電位にコレクタが接続された第一ＮＰＮトラン
ジスタと、 前記第一ＰＮＰトランジスタのコレクタにコレクタとベ
ースとが接続され、前記第一ＮＰＮトランジスタのベー
スにベースが接続され、前記第一ＮＰＮトランジスタの
エミッタ面積より小さいエミッタ面積を有する第二ＮＰ
Ｎトランジスタと、 前記第一ＮＰＮトランジスタのエミッタと前記第二ＮＰ
Ｎトランジスタのエミッタに一端が接続され、接地電位
に他端が接続された電流源とを有し、前記第一ＮＰＮトランジスタのエミッタと前記第二ＮＰ
Ｎトランジスタのエミッタに前記電流源から入力電流が
供給され、 前記入力電流を減衰させた出力電流を前記第二ＰＮＰト
ランジスタのコレクタから出力する ことを特徴とする半
導体集積回路。 - 【請求項２】入力側のトランジスタのエミッタ面積が出
力側のトランジスタのエミッタ面積より大きい面積を有
する少なくとも２つのＮＰＮトランジスタよりなる第一
カレントミラー回路と、 前記第一カレントミラー回路の出力側に入力側が接続さ
れた少なくとも２つのＰＮＰトランジスタよりなる第二
カレントミラー回路と、 前記第一カレントミラー回路に入力電流を供給する電流
源とを有し、 前記第二カレントミラー回路が前記入力電流を減衰させ
た出力電流を出力することを特徴とする半導体集積回
路。 - 【請求項３】電源電位にエミッタが接続された第一ＰＮ
Ｐトランジスタと、 前記電源電位にエミッタが接続され、ベースが前記第一
ＰＮＰトランジスタのベースに接続された第二ＰＮＰト
ランジスタと、 前記電源電位にコレクタが接続された第一ＮＰＮトラン
ジスタと、 前記第一ＰＮＰトランジスタのコレクタにコレクタとベ
ースが接続され、前記第一ＮＰＮトランジスタのベース
にベースが接続され、前記第一ＮＰＮトランジスタのエ
ミッタ面積より小さいエミッタ面積を有する第二ＮＰＮ
トランジスタと、 前記第一ＰＮＰトランジスタのベースにエミッタが接続
され、前記第一ＮＰＮトランジスタのエミッタにベース
が接続され、接地電位にコレクタが接続された第三ＰＮ
Ｐトランジスタと、 前記第一ＮＰＮトランジスタのエミッタと前記第二ＮＰ
Ｎトランジスタのエミッタに一端が接続され、前記接地
電位に他端が接続された電流源とを有し、前記第一ＮＰＮトランジスタのエミッタと前記第二ＮＰ
Ｎトランジスタのエミッタに前記電流源から入力電流が
供給され、 前記入力電流を減衰させた出力電流を前記第二ＰＮＰト
ランジスタのコレクタから出力する ことを特徴とする半
導体集積回路。 - 【請求項４】前記電流源は定電流を発生することを特徴
とする請求項１乃至３のいずれか１項記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06222395A JP3490176B2 (ja) | 1995-03-22 | 1995-03-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06222395A JP3490176B2 (ja) | 1995-03-22 | 1995-03-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08265062A JPH08265062A (ja) | 1996-10-11 |
| JP3490176B2 true JP3490176B2 (ja) | 2004-01-26 |
Family
ID=13193946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06222395A Expired - Fee Related JP3490176B2 (ja) | 1995-03-22 | 1995-03-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3490176B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7173660B2 (ja) * | 2018-09-03 | 2022-11-16 | 日清紡マイクロデバイス株式会社 | 光センサ回路 |
-
1995
- 1995-03-22 JP JP06222395A patent/JP3490176B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08265062A (ja) | 1996-10-11 |
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