JP3477375B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3477375B2 JP3477375B2 JP22155998A JP22155998A JP3477375B2 JP 3477375 B2 JP3477375 B2 JP 3477375B2 JP 22155998 A JP22155998 A JP 22155998A JP 22155998 A JP22155998 A JP 22155998A JP 3477375 B2 JP3477375 B2 JP 3477375B2
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- insulating layer
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタ等の
半導体素子を含む集積回路部を保護し、外部装置に対す
る電気的な接続を確保し、より高密度な実装を可能にす
るとともに、外部からの雑音による影響と外部への不要
ふく射とが少ない半導体装置及びその製造方法に関する
ものである。
半導体素子を含む集積回路部を保護し、外部装置に対す
る電気的な接続を確保し、より高密度な実装を可能にす
るとともに、外部からの雑音による影響と外部への不要
ふく射とが少ない半導体装置及びその製造方法に関する
ものである。
【０００２】
【従来の技術】近年、電子機器の小型化、高機能化に伴
い、半導体装置に対して小型化、高密度化、高速化が要
求されるようになってきた。このため、例えば、メモリ
ー用パッケージとしてはＬＯＣ（リード・オン・チッ
プ）やＳＯＮ（スモール・アウトライン・ノンリード）
等が開発され、あるいはＴＡＢテープを利用したμＢＧ
Ａ（マイクロ・ボール・グリッド・アレイ）（特表平０
６−５０４４０８号公報）といったパッケージが開発さ
れている。
い、半導体装置に対して小型化、高密度化、高速化が要
求されるようになってきた。このため、例えば、メモリ
ー用パッケージとしてはＬＯＣ（リード・オン・チッ
プ）やＳＯＮ（スモール・アウトライン・ノンリード）
等が開発され、あるいはＴＡＢテープを利用したμＢＧ
Ａ（マイクロ・ボール・グリッド・アレイ）（特表平０
６−５０４４０８号公報）といったパッケージが開発さ
れている。
【０００３】以下、μＢＧＡと呼ばれる従来の半導体装
置及びその製造方法について、図５を参照しながら説明
する。図５は、μＢＧＡと呼ばれる従来の半導体装置を
示す断面図である。図５において、１０１はトランジス
タ等の半導体素子を内蔵する半導体チップ、１０２は半
導体チップ１０１上に設けられた配線回路シート、１０
３は半導体チップ１０１と配線回路シート１０２との間
に介在するしなやかな低弾性率材料、１０４は配線回路
シート１０２が有する部分リード、１０５は半導体チッ
プ１０１が有する電極、１０６は配線回路シート１０２
の電極であって半導体装置と外部装置とを接続するため
の外部電極である。図５に示すように、μＢＧＡと呼ば
れる半導体装置は、半導体チップ１０１上に低弾性率材
料１０３を介して配線回路シート１０２が接合された構
造を有し、半導体チップ１０１の電極１０５と配線回路
シート１０２の外部電極１０６とが、部分リード１０４
を介して電気的に接続されたものである。
置及びその製造方法について、図５を参照しながら説明
する。図５は、μＢＧＡと呼ばれる従来の半導体装置を
示す断面図である。図５において、１０１はトランジス
タ等の半導体素子を内蔵する半導体チップ、１０２は半
導体チップ１０１上に設けられた配線回路シート、１０
３は半導体チップ１０１と配線回路シート１０２との間
に介在するしなやかな低弾性率材料、１０４は配線回路
シート１０２が有する部分リード、１０５は半導体チッ
プ１０１が有する電極、１０６は配線回路シート１０２
の電極であって半導体装置と外部装置とを接続するため
の外部電極である。図５に示すように、μＢＧＡと呼ば
れる半導体装置は、半導体チップ１０１上に低弾性率材
料１０３を介して配線回路シート１０２が接合された構
造を有し、半導体チップ１０１の電極１０５と配線回路
シート１０２の外部電極１０６とが、部分リード１０４
を介して電気的に接続されたものである。
【０００４】次に、μＢＧＡと呼ばれる従来の半導体装
置の製造方法を図５を参照して説明する。まず、半導体
チップ１０１上に、外部電極１０６と該外部電極１０６
から延設された部分リード１０４とを有する配線回路シ
ート１０２を、低弾性率材料１０３を介して載置する。
次に、「ＴＡＢ」（テープ・オートメイテッド・ボンデ
ィング）作業で電気的に接続する際に通常用いられる従
来の熱圧着技術又は超音波ボンディング技術によって、
部分リード１０４と電極１０５とを電気的に接続する。
以上の方法により、μＢＧＡと呼ばれる半導体装置を製
造していた。
置の製造方法を図５を参照して説明する。まず、半導体
チップ１０１上に、外部電極１０６と該外部電極１０６
から延設された部分リード１０４とを有する配線回路シ
ート１０２を、低弾性率材料１０３を介して載置する。
次に、「ＴＡＢ」（テープ・オートメイテッド・ボンデ
ィング）作業で電気的に接続する際に通常用いられる従
来の熱圧着技術又は超音波ボンディング技術によって、
部分リード１０４と電極１０５とを電気的に接続する。
以上の方法により、μＢＧＡと呼ばれる半導体装置を製
造していた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置によれば、電極１０５及び部分リード１
０４が電気的に遮蔽されない構造になっているので、半
導体チップ１０１が外部からの雑音成分によって影響を
受けやすく、かつ、半導体チップ１０１自身の不要ふく
射も大きくなるので、高速動作に適さないという欠点を
有していた。
来の半導体装置によれば、電極１０５及び部分リード１
０４が電気的に遮蔽されない構造になっているので、半
導体チップ１０１が外部からの雑音成分によって影響を
受けやすく、かつ、半導体チップ１０１自身の不要ふく
射も大きくなるので、高速動作に適さないという欠点を
有していた。
【０００６】本発明は、上記従来の課題に鑑み、半導体
チップの基準電位電極に電気的に接続された金属配線層
を電気的な遮蔽層として用いることにより、外部からの
雑音成分の影響を受けにくく、かつ半導体装置自身の不
要ふく射を削減できる半導体装置及びその製造方法を提
供することを目的とする。
チップの基準電位電極に電気的に接続された金属配線層
を電気的な遮蔽層として用いることにより、外部からの
雑音成分の影響を受けにくく、かつ半導体装置自身の不
要ふく射を削減できる半導体装置及びその製造方法を提
供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に、本発明に係る半導体装置は、主面上に電極と基準電
位に接続される基準電位電極とが配置された半導体チッ
プと、主面上に設けられ、かつ電極の上方対応部位及び
基準電位電極の上方対応部位が各々開口された第１の絶
縁層と、電極に第１の絶縁層の開口部を通じて接続さ
れ、かつ第１の絶縁層の上へ延出された配線と、第１の
絶縁層の上に配線に接続されて設けられ、外部機器との
間で信号を授受するための外部電極端子と、電極及び配
線を覆うとともに基準電位電極の上方対応部位及び外部
電極端子の上方対応部位が各々開口された第２の絶縁層
と、第２の絶縁層を覆うとともに基準電位電極に第２の
絶縁層の開口部を通じて電気的に接続された導電層とを
備えている。
に、本発明に係る半導体装置は、主面上に電極と基準電
位に接続される基準電位電極とが配置された半導体チッ
プと、主面上に設けられ、かつ電極の上方対応部位及び
基準電位電極の上方対応部位が各々開口された第１の絶
縁層と、電極に第１の絶縁層の開口部を通じて接続さ
れ、かつ第１の絶縁層の上へ延出された配線と、第１の
絶縁層の上に配線に接続されて設けられ、外部機器との
間で信号を授受するための外部電極端子と、電極及び配
線を覆うとともに基準電位電極の上方対応部位及び外部
電極端子の上方対応部位が各々開口された第２の絶縁層
と、第２の絶縁層を覆うとともに基準電位電極に第２の
絶縁層の開口部を通じて電気的に接続された導電層とを
備えている。
【０００８】これにより、半導体チップの配線と電極と
を覆う第２の絶縁層の上に、基準電位電極と電気的に接
続された導電層を設けたので、外部からの雑音成分によ
る影響を受けにくく、かつ半導体チップ自身からの不要
ふく射を発生しにくい半導体装置となる。
を覆う第２の絶縁層の上に、基準電位電極と電気的に接
続された導電層を設けたので、外部からの雑音成分によ
る影響を受けにくく、かつ半導体チップ自身からの不要
ふく射を発生しにくい半導体装置となる。
【０００９】ここにおいて、本発明の半導体装置は、導
電層を覆うとともに外部電極端子の上方対応部位が開口
された保護膜を更に備えていることが好ましい。これに
より、外部電極端子以外の部分が保護膜によって覆われ
るので、外部電極端子以外の部分における配線の断線や
短絡が防止されて、高い信頼性を有する半導体装置とな
る。
電層を覆うとともに外部電極端子の上方対応部位が開口
された保護膜を更に備えていることが好ましい。これに
より、外部電極端子以外の部分が保護膜によって覆われ
るので、外部電極端子以外の部分における配線の断線や
短絡が防止されて、高い信頼性を有する半導体装置とな
る。
【００１０】本発明の半導体装置は、外部電極端子上に
突起状電極を設けたこととしてもよい。これにより、半
導体装置と外部機器との間で、突起状電極を介して一層
確実に信号を授受できる。
突起状電極を設けたこととしてもよい。これにより、半
導体装置と外部機器との間で、突起状電極を介して一層
確実に信号を授受できる。
【００１１】また、本発明に係る半導体装置の製造方法
は、電極と基準電位に接続される基準電位電極とを有す
る半導体チップの主面上に第１の絶縁層を電極の上方対
応部位及び基準電位電極の上方対応部位を各々開口した
状態で形成する工程と、電極に第１の絶縁層の開口部を
通じて接続し、かつ第１の絶縁層の上へ延出した配線
と、第１の絶縁層の上において配線に接続した外部電極
端子とを各々設ける工程と、電極及び配線を覆うととも
に基準電位電極の上方対応部位及び外部電極端子の上方
対応部位を各々開口した第２の絶縁層を形成する工程
と、第２の絶縁層を覆うとともに基準電位電極に第２の
絶縁層の開口部を通じて電気的に接続した導電層を形成
する工程とを備えている。
は、電極と基準電位に接続される基準電位電極とを有す
る半導体チップの主面上に第１の絶縁層を電極の上方対
応部位及び基準電位電極の上方対応部位を各々開口した
状態で形成する工程と、電極に第１の絶縁層の開口部を
通じて接続し、かつ第１の絶縁層の上へ延出した配線
と、第１の絶縁層の上において配線に接続した外部電極
端子とを各々設ける工程と、電極及び配線を覆うととも
に基準電位電極の上方対応部位及び外部電極端子の上方
対応部位を各々開口した第２の絶縁層を形成する工程
と、第２の絶縁層を覆うとともに基準電位電極に第２の
絶縁層の開口部を通じて電気的に接続した導電層を形成
する工程とを備えている。
【００１２】この方法によれば、第２の絶縁層上に導電
層を形成すると同時に該導電層を基準電位電極と電気的
に接続するので、導電層と基準電位電極とを接続する専
用工程を不要にすることができる。したがって、少ない
工数で、外部からの雑音成分による影響を受けにくく、
かつ半導体チップ自身からの不要ふく射を発生しにくい
半導体装置を製造することができる。
層を形成すると同時に該導電層を基準電位電極と電気的
に接続するので、導電層と基準電位電極とを接続する専
用工程を不要にすることができる。したがって、少ない
工数で、外部からの雑音成分による影響を受けにくく、
かつ半導体チップ自身からの不要ふく射を発生しにくい
半導体装置を製造することができる。
【００１３】ここにおいて、本発明の半導体装置の製造
方法は、導電層を覆うとともに外部電極端子の上方対応
部位を開口した保護膜を形成する工程を更に備えている
ことが好ましい。これにより、外部電極端子以外の部分
を保護膜で覆うので、外部電極端子以外の部分における
配線の断線や短絡を防止することにより、高い信頼性を
有する半導体装置を得ることができる。
方法は、導電層を覆うとともに外部電極端子の上方対応
部位を開口した保護膜を形成する工程を更に備えている
ことが好ましい。これにより、外部電極端子以外の部分
を保護膜で覆うので、外部電極端子以外の部分における
配線の断線や短絡を防止することにより、高い信頼性を
有する半導体装置を得ることができる。
【００１４】また、本発明の半導体装置の製造方法は、
外部電極端子上に突起状電極を設けることとしてもよ
い。これにより、半導体装置と外部機器との間で、突起
状電極を介して一層確実に信号を授受することができる
半導体装置が得られる。
外部電極端子上に突起状電極を設けることとしてもよ
い。これにより、半導体装置と外部機器との間で、突起
状電極を介して一層確実に信号を授受することができる
半導体装置が得られる。
【００１５】
【発明の実施の形態】本発明に係る半導体装置及びその
製造方法について、図面を参照しながら説明する。図１
（ａ）は、本発明に係る半導体装置の概略を、ソルダー
レジストと遮蔽金属層と第２の絶縁層とを部分的に開口
し、かつ金属ボールを一部除去して示す斜視図であり、
図１（ｂ）は図１（ａ）のＩ−Ｉ線における断面図であ
る。
製造方法について、図面を参照しながら説明する。図１
（ａ）は、本発明に係る半導体装置の概略を、ソルダー
レジストと遮蔽金属層と第２の絶縁層とを部分的に開口
し、かつ金属ボールを一部除去して示す斜視図であり、
図１（ｂ）は図１（ａ）のＩ−Ｉ線における断面図であ
る。
【００１６】図１（ａ），（ｂ）において、１０はトラ
ンジスタ等の半導体素子を有する半導体チップ、１１Ａ
は半導体チップ１０の主面上における外周部に設けられ
外部との間で信号を授受するための通常電極、１１Ｂは
半導体チップ１０の主面上における外周部に設けられ半
導体チップ１０の基準電位に接続された基準電位電極、
１２は半導体チップ１０の主面上において通常電極１１
Ａと基準電位電極１１Ｂとを露出して設けられたパッシ
ベーション膜である。
ンジスタ等の半導体素子を有する半導体チップ、１１Ａ
は半導体チップ１０の主面上における外周部に設けられ
外部との間で信号を授受するための通常電極、１１Ｂは
半導体チップ１０の主面上における外周部に設けられ半
導体チップ１０の基準電位に接続された基準電位電極、
１２は半導体チップ１０の主面上において通常電極１１
Ａと基準電位電極１１Ｂとを露出して設けられたパッシ
ベーション膜である。
【００１７】そして、２０は半導体チップ１０の主面上
に形成された第１の絶縁層、２１は第１の絶縁層２０に
形成され通常電極１１Ａと基準電位電極１１Ｂとを露出
した第１の開口部、２２Ａは第１の開口部２１において
通常電極１１Ａに接続され第１の絶縁層２０上へと延び
る金属配線、２２Ｂは第１の開口部２１において基準電
位電極１１Ｂに接続され第１の絶縁層２０上へと延びる
金属配線、２３Ａ，２３Ｂは第１の絶縁層２０上におい
て金属配線２２Ａ，２２Ｂの一端に各々一体的に形成さ
れたランドである。
に形成された第１の絶縁層、２１は第１の絶縁層２０に
形成され通常電極１１Ａと基準電位電極１１Ｂとを露出
した第１の開口部、２２Ａは第１の開口部２１において
通常電極１１Ａに接続され第１の絶縁層２０上へと延び
る金属配線、２２Ｂは第１の開口部２１において基準電
位電極１１Ｂに接続され第１の絶縁層２０上へと延びる
金属配線、２３Ａ，２３Ｂは第１の絶縁層２０上におい
て金属配線２２Ａ，２２Ｂの一端に各々一体的に形成さ
れたランドである。
【００１８】更に、２４は半導体チップ１０の主面にお
いてランド２３Ａ，２３Ｂと基準電位電極１１Ｂ上の金
属配線２２Ｂとを露出して形成された第２の絶縁層、２
５は第２の絶縁層２４においてランド２３Ａ，２３Ｂを
露出して形成された第２の開口部、２６は第２の絶縁層
２４において基準電位電極１１Ｂ上の金属配線２２Ｂを
露出して形成された第３の開口部、２７は第２の絶縁層
２４上に形成され第３の開口部２６において金属配線２
２Ｂを介して基準電位電極１１Ｂと電気的に接続された
遮蔽金属層、２８は半導体チップ１０の主面上において
ランド２３Ａ，２３Ｂを露出して形成されたソルダーレ
ジスト、２９はランド２３Ａ，２３Ｂ上に各々接合され
た金属ボールである。
いてランド２３Ａ，２３Ｂと基準電位電極１１Ｂ上の金
属配線２２Ｂとを露出して形成された第２の絶縁層、２
５は第２の絶縁層２４においてランド２３Ａ，２３Ｂを
露出して形成された第２の開口部、２６は第２の絶縁層
２４において基準電位電極１１Ｂ上の金属配線２２Ｂを
露出して形成された第３の開口部、２７は第２の絶縁層
２４上に形成され第３の開口部２６において金属配線２
２Ｂを介して基準電位電極１１Ｂと電気的に接続された
遮蔽金属層、２８は半導体チップ１０の主面上において
ランド２３Ａ，２３Ｂを露出して形成されたソルダーレ
ジスト、２９はランド２３Ａ，２３Ｂ上に各々接合され
た金属ボールである。
【００１９】ここで、本発明の半導体装置の特徴は、第
２の絶縁層２４上にあって半導体チップ１０の通常電極
１１Ａと金属配線２２Ａとを覆うように形成された遮蔽
金属層２７が、次のように電気的に接続されていること
である。すなわち、遮蔽金属層２７はそれぞれ、金属配
線２２Ｂ，基準電位電極１１Ｂを順次介して半導体チッ
プ１０の基準電位に接続されているとともに、外部電極
端子であるランドのうちの対応するランド２３Ｂに接続
されている。更に、半導体装置が外部機器に実装された
後には、遮蔽金属層２７は、金属配線２２Ｂとランド２
３Ｂと金属ボール２９とを順次介して、半導体チップ１
０の基準電位に等しい外部機器の基準電位に接続された
ことになる。したがって、半導体装置の基準電位に等し
い電位を有する遮蔽金属層２７により、外部からの雑音
成分による影響を受けにくく、かつ、半導体チップ１０
自身からの不要ふく射を低減できる半導体装置が実現さ
れる。
２の絶縁層２４上にあって半導体チップ１０の通常電極
１１Ａと金属配線２２Ａとを覆うように形成された遮蔽
金属層２７が、次のように電気的に接続されていること
である。すなわち、遮蔽金属層２７はそれぞれ、金属配
線２２Ｂ，基準電位電極１１Ｂを順次介して半導体チッ
プ１０の基準電位に接続されているとともに、外部電極
端子であるランドのうちの対応するランド２３Ｂに接続
されている。更に、半導体装置が外部機器に実装された
後には、遮蔽金属層２７は、金属配線２２Ｂとランド２
３Ｂと金属ボール２９とを順次介して、半導体チップ１
０の基準電位に等しい外部機器の基準電位に接続された
ことになる。したがって、半導体装置の基準電位に等し
い電位を有する遮蔽金属層２７により、外部からの雑音
成分による影響を受けにくく、かつ、半導体チップ１０
自身からの不要ふく射を低減できる半導体装置が実現さ
れる。
【００２０】以下、本発明に係る半導体装置の製造方法
について、図２〜図４を参照しながら説明する。図２
（ａ）〜（ｄ）は、本発明に係る製造方法のうちメッキ
レジストパターン形成までの各工程をそれぞれ示す断面
図である。
について、図２〜図４を参照しながら説明する。図２
（ａ）〜（ｄ）は、本発明に係る製造方法のうちメッキ
レジストパターン形成までの各工程をそれぞれ示す断面
図である。
【００２１】まず、図２（ａ）に示すように、通常電極
１１Ａと基準電位電極１１Ｂとを露出してパッシベーシ
ョン膜１２が設けられた半導体チップ１０の主面上に、
感光性絶縁材料３０を、例えば１００μｍ程度の厚さに
塗布する。ここで、感光性絶縁材料３０としては、例え
ばエステル結合型ポリイミドやアクリレート系エポキシ
等の、感光性と絶縁性とを有するポリマーであればよ
い。
１１Ａと基準電位電極１１Ｂとを露出してパッシベーシ
ョン膜１２が設けられた半導体チップ１０の主面上に、
感光性絶縁材料３０を、例えば１００μｍ程度の厚さに
塗布する。ここで、感光性絶縁材料３０としては、例え
ばエステル結合型ポリイミドやアクリレート系エポキシ
等の、感光性と絶縁性とを有するポリマーであればよ
い。
【００２２】次に、図２（ｂ）に示すように、乾燥と露
光と現像とを順次行うことにより感光性絶縁材料３０を
パターニングし、通常電極１１Ａと基準電位電極１１Ｂ
とを露出する第１の開口部２１を有する第１の絶縁層２
０を形成する。
光と現像とを順次行うことにより感光性絶縁材料３０を
パターニングし、通常電極１１Ａと基準電位電極１１Ｂ
とを露出する第１の開口部２１を有する第１の絶縁層２
０を形成する。
【００２３】次に、図２（ｃ）に示すように、半導体チ
ップ１０の主面の全面において、真空蒸着法により、例
えば、Ｔｉ／Ｃｕからなる薄膜金属層３１を０．０５μ
ｍ程度の厚さに形成する。ここで、真空蒸着法に代え
て、無電解めっき法、スパッタリング法、あるいはＣＶ
Ｄ法を用いてもよい。
ップ１０の主面の全面において、真空蒸着法により、例
えば、Ｔｉ／Ｃｕからなる薄膜金属層３１を０．０５μ
ｍ程度の厚さに形成する。ここで、真空蒸着法に代え
て、無電解めっき法、スパッタリング法、あるいはＣＶ
Ｄ法を用いてもよい。
【００２４】次に、図２（ｄ）に示すように、薄膜金属
層３１上にネガ型感光性レジストを塗布し、露光して、
仕上げ製品における所望のパターン部以外の部分、つま
り感光部を硬化させる。その後に、所望のパターン部、
つまり未感光部を除去することにより、メッキレジスト
パターン３２を形成する。なお、ここでは、メッキレジ
ストパターン３２を形成するためにネガ型感光性レジス
トを用いたが、ポジ型感光性レジストを用いてもよい。
この場合には、露光の際に、白黒が反転されたフォトマ
スクを用いることになる。
層３１上にネガ型感光性レジストを塗布し、露光して、
仕上げ製品における所望のパターン部以外の部分、つま
り感光部を硬化させる。その後に、所望のパターン部、
つまり未感光部を除去することにより、メッキレジスト
パターン３２を形成する。なお、ここでは、メッキレジ
ストパターン３２を形成するためにネガ型感光性レジス
トを用いたが、ポジ型感光性レジストを用いてもよい。
この場合には、露光の際に、白黒が反転されたフォトマ
スクを用いることになる。
【００２５】図３（ａ）〜（ｄ）は、本発明に係る製造
方法のうち厚膜金属層形成から第２の絶縁層形成までの
各工程をそれぞれ示す断面図である。
方法のうち厚膜金属層形成から第２の絶縁層形成までの
各工程をそれぞれ示す断面図である。
【００２６】図２（ｄ）に示した工程の次に、図３
（ａ）に示すように、電解めっき法により、メッキレジ
ストパターン３２が形成された部分以外の薄膜金属層３
１上に、厚膜金属層３３を選択的に形成する。ここで、
厚膜金属層３３を、例えばＣｕを用いて２０μｍ程度の
厚さに形成する。
（ａ）に示すように、電解めっき法により、メッキレジ
ストパターン３２が形成された部分以外の薄膜金属層３
１上に、厚膜金属層３３を選択的に形成する。ここで、
厚膜金属層３３を、例えばＣｕを用いて２０μｍ程度の
厚さに形成する。
【００２７】次に、図３（ｂ）に示すように、メッキレ
ジストパターン３２を溶融して除去する。
ジストパターン３２を溶融して除去する。
【００２８】次に、図３（ｃ）に示すように、薄膜金属
層３１と厚膜金属層３３とを溶融するエッチング液、例
えば塩化第二銅溶液を用いてＣｕを全面エッチングした
後に、ＥＤＴＡ溶液を用いてＴｉを全面エッチングす
る。このことにより、厚膜金属層３３よりも小さい層厚
を有する薄膜金属層３１の方を先行して除去する。した
がって、所望の領域において、それぞれ厚膜金属層３３
と薄膜金属層３１とからなる、金属配線２２Ａ，２２
Ｂ，ランド２３Ａ，２３Ｂが形成される。ここで、メッ
キレジストパターン３２を除去した後に、フォトリソグ
ラフィー技術を用いて、所望するパターンの上にエッチ
ングレジストを形成することにより、厚膜金属層３３を
保護してもよい。
層３１と厚膜金属層３３とを溶融するエッチング液、例
えば塩化第二銅溶液を用いてＣｕを全面エッチングした
後に、ＥＤＴＡ溶液を用いてＴｉを全面エッチングす
る。このことにより、厚膜金属層３３よりも小さい層厚
を有する薄膜金属層３１の方を先行して除去する。した
がって、所望の領域において、それぞれ厚膜金属層３３
と薄膜金属層３１とからなる、金属配線２２Ａ，２２
Ｂ，ランド２３Ａ，２３Ｂが形成される。ここで、メッ
キレジストパターン３２を除去した後に、フォトリソグ
ラフィー技術を用いて、所望するパターンの上にエッチ
ングレジストを形成することにより、厚膜金属層３３を
保護してもよい。
【００２９】次に、図３（ｄ）に示すように、半導体チ
ップ１０の主面の全面に感光性絶縁材料を塗布した後
に、図２（ｂ）に示した第１の絶縁層２０を形成する工
程と同様にして、第２の絶縁層２４を形成する。形成さ
れた第２の絶縁層２４により、半導体チップ１０の主面
上において、ランド２３Ａ，２３Ｂと、基準電位電極１
１Ｂ上の金属配線２２Ｂとを露出し、かつ、残りの部分
を保護する。この際に、ランド２３Ａ，２３Ｂの部分に
は第２の開口部２５を、基準電位電極１１Ｂ上の金属配
線２２Ｂの部分には第３の開口部２６を形成することに
なる。
ップ１０の主面の全面に感光性絶縁材料を塗布した後
に、図２（ｂ）に示した第１の絶縁層２０を形成する工
程と同様にして、第２の絶縁層２４を形成する。形成さ
れた第２の絶縁層２４により、半導体チップ１０の主面
上において、ランド２３Ａ，２３Ｂと、基準電位電極１
１Ｂ上の金属配線２２Ｂとを露出し、かつ、残りの部分
を保護する。この際に、ランド２３Ａ，２３Ｂの部分に
は第２の開口部２５を、基準電位電極１１Ｂ上の金属配
線２２Ｂの部分には第３の開口部２６を形成することに
なる。
【００３０】図４（ａ）〜（ｄ）は、本発明に係る製造
方法のうち遮蔽金属層形成から金属ボール接合までの各
工程をそれぞれ示す断面図である。
方法のうち遮蔽金属層形成から金属ボール接合までの各
工程をそれぞれ示す断面図である。
【００３１】図３（ｄ）に示した工程の次に、図４
（ａ）に示すように、半導体チップ１０の主面の全面に
おいて、真空蒸着法により、例えば、Ｃｕからなる遮蔽
金属層２７を０．５μｍ程度の厚さに形成する。このこ
とにより、遮蔽金属層２７は、それぞれ第２の絶縁層２
４に形成された、第３の開口部２６において金属配線２
２Ｂを介して基準電位電極１１Ｂと電気的に接続される
とともに、第２の開口部２５においてランド２３Ａ，２
３Ｂに対して電気的に接続される。ここで、真空蒸着法
に代えて、無電解めっき法、スパッタリング法、あるい
はＣＶＤ法を用いてもよい。
（ａ）に示すように、半導体チップ１０の主面の全面に
おいて、真空蒸着法により、例えば、Ｃｕからなる遮蔽
金属層２７を０．５μｍ程度の厚さに形成する。このこ
とにより、遮蔽金属層２７は、それぞれ第２の絶縁層２
４に形成された、第３の開口部２６において金属配線２
２Ｂを介して基準電位電極１１Ｂと電気的に接続される
とともに、第２の開口部２５においてランド２３Ａ，２
３Ｂに対して電気的に接続される。ここで、真空蒸着法
に代えて、無電解めっき法、スパッタリング法、あるい
はＣＶＤ法を用いてもよい。
【００３２】次に、図４（ｂ）に示すように、遮蔽金属
層２７上において、ランド２３Ａ，２３Ｂ以外の領域に
フォトリソグラフィー技術によりエッチングレジストパ
ターン３４を形成し、エッチングレジストパターン３４
で覆われていない遮蔽金属層２７を、例えば塩化第二銅
溶液を用いてエッチングする。このことにより、第２の
開口部２５上の遮蔽金属層２７を、つまり遮蔽金属層２
７がランド２３Ａ，２３Ｂと短絡している部分を除去す
る。この場合には、短絡している部分を確実に除去する
ために、エッチングレジストパターン３４を、第２の絶
縁層２４が有する第２の開口部２５よりも大きな開口を
有するようにして形成する。
層２７上において、ランド２３Ａ，２３Ｂ以外の領域に
フォトリソグラフィー技術によりエッチングレジストパ
ターン３４を形成し、エッチングレジストパターン３４
で覆われていない遮蔽金属層２７を、例えば塩化第二銅
溶液を用いてエッチングする。このことにより、第２の
開口部２５上の遮蔽金属層２７を、つまり遮蔽金属層２
７がランド２３Ａ，２３Ｂと短絡している部分を除去す
る。この場合には、短絡している部分を確実に除去する
ために、エッチングレジストパターン３４を、第２の絶
縁層２４が有する第２の開口部２５よりも大きな開口を
有するようにして形成する。
【００３３】次に、図４（ｃ）に示すように、エッチン
グレジストパターン３４を除去した後に、半導体チップ
１０の主面上において、ランド２３Ａ，２３Ｂ以外の領
域にソルダーレジスト２８を形成する。このことによ
り、ランド２３Ａ，２３Ｂのみを露出するとともに、遮
蔽金属層２７を保護する。
グレジストパターン３４を除去した後に、半導体チップ
１０の主面上において、ランド２３Ａ，２３Ｂ以外の領
域にソルダーレジスト２８を形成する。このことによ
り、ランド２３Ａ，２３Ｂのみを露出するとともに、遮
蔽金属層２７を保護する。
【００３４】次に、図４（ｄ）に示すように、ランド２
３Ａ，２３Ｂ上に金属ボール２９を載置した後に、金属
ボール２９とランド２３Ａ，２３Ｂとを溶融して接合す
る。ここで、金属ボール２９の材料としては、半田、
銅、ニッケル等、又は半田メッキされた金属を用いる。
３Ａ，２３Ｂ上に金属ボール２９を載置した後に、金属
ボール２９とランド２３Ａ，２３Ｂとを溶融して接合す
る。ここで、金属ボール２９の材料としては、半田、
銅、ニッケル等、又は半田メッキされた金属を用いる。
【００３５】以上説明したように、本発明に係る半導体
装置の製造方法によれば、半導体チップ１０の通常電極
１１Ａと金属配線２２Ａとを覆うようにして設けられた
第２の絶縁層２４の表面に遮蔽金属層２７を形成し、同
時に、第２の絶縁層２４に形成された第３の開口部２６
において、遮蔽金属層２７と半導体チップ１０の基準電
位電極１１Ｂとを電気的に接続する。このことにより、
遮蔽金属層２７と基準電位電極１１Ｂとを電気的に接続
するための専用工程を不要にすることができる。したが
って、遮蔽金属層２７により、外部からの雑音成分によ
る影響を受けにくく、かつ半導体チップ１０自身からの
不要ふく射を低減できる半導体装置を、工程を削減して
低コストで製造できる。
装置の製造方法によれば、半導体チップ１０の通常電極
１１Ａと金属配線２２Ａとを覆うようにして設けられた
第２の絶縁層２４の表面に遮蔽金属層２７を形成し、同
時に、第２の絶縁層２４に形成された第３の開口部２６
において、遮蔽金属層２７と半導体チップ１０の基準電
位電極１１Ｂとを電気的に接続する。このことにより、
遮蔽金属層２７と基準電位電極１１Ｂとを電気的に接続
するための専用工程を不要にすることができる。したが
って、遮蔽金属層２７により、外部からの雑音成分によ
る影響を受けにくく、かつ半導体チップ１０自身からの
不要ふく射を低減できる半導体装置を、工程を削減して
低コストで製造できる。
【００３６】なお、以上の説明においては、感光性絶縁
材料３０として液状の材料を塗布したが、これに代え
て、予めフィルム状に形成され感光性と絶縁性とを有す
る材料を用いてもよい。この場合には、フィルム状の感
光性絶縁材料３０を半導体チップ１０の主面上に貼りあ
わせ、露光、現像することにより、第１の絶縁層２０に
第１の開口部２１を形成して、半導体チップ１０の通常
電極１１Ａと基準電位電極１１Ｂとを露出する。
材料３０として液状の材料を塗布したが、これに代え
て、予めフィルム状に形成され感光性と絶縁性とを有す
る材料を用いてもよい。この場合には、フィルム状の感
光性絶縁材料３０を半導体チップ１０の主面上に貼りあ
わせ、露光、現像することにより、第１の絶縁層２０に
第１の開口部２１を形成して、半導体チップ１０の通常
電極１１Ａと基準電位電極１１Ｂとを露出する。
【００３７】また、感光性絶縁材料３０に代えて、感光
性を有しない絶縁材料を用いてもよい。この場合には、
レーザー、プラズマ、サンドブラスト等の機械的な加工
又はエッチング等の化学的加工により、半導体チップ１
０の通常電極１１Ａと基準電位電極１１Ｂとを露出すれ
ばよい。
性を有しない絶縁材料を用いてもよい。この場合には、
レーザー、プラズマ、サンドブラスト等の機械的な加工
又はエッチング等の化学的加工により、半導体チップ１
０の通常電極１１Ａと基準電位電極１１Ｂとを露出すれ
ばよい。
【００３８】また、Ｃｕからなる遮蔽金属層２７に代え
て、例えばＣｕ，Ａｇ等の粒子を含む導電性樹脂からな
る遮蔽層を用いてもよい。この場合には、印刷法、スピ
ンコート法等を用いて、導電性樹脂を第２の絶縁層２４
上に塗布することにより、遮蔽層を形成することができ
る。
て、例えばＣｕ，Ａｇ等の粒子を含む導電性樹脂からな
る遮蔽層を用いてもよい。この場合には、印刷法、スピ
ンコート法等を用いて、導電性樹脂を第２の絶縁層２４
上に塗布することにより、遮蔽層を形成することができ
る。
【００３９】更に、通常電極１１Ａと基準電位電極１１
Ｂとが半導体チップ１０の主面上における外周部に設け
られた場合について説明したが、これに限らず、通常電
極１１Ａと基準電位電極１１Ｂとが半導体チップ１０の
主面上における中央部に設けられ、その中央部で第１の
絶縁層２０に第１の開口２１が形成された場合にも、本
発明の半導体装置及びその製造方法を適用できることは
いうまでもない。
Ｂとが半導体チップ１０の主面上における外周部に設け
られた場合について説明したが、これに限らず、通常電
極１１Ａと基準電位電極１１Ｂとが半導体チップ１０の
主面上における中央部に設けられ、その中央部で第１の
絶縁層２０に第１の開口２１が形成された場合にも、本
発明の半導体装置及びその製造方法を適用できることは
いうまでもない。
【００４０】
【発明の効果】本発明の半導体装置によれば、第２の絶
縁層上にあって半導体チップの通常電極と金属配線とを
覆うように形成された遮蔽金属層が、半導体チップの基
準電極と電気的に接続されているので、外部からの雑音
成分による影響を受けにくく、かつ、半導体チップから
の不要ふく射を低減できる。
縁層上にあって半導体チップの通常電極と金属配線とを
覆うように形成された遮蔽金属層が、半導体チップの基
準電極と電気的に接続されているので、外部からの雑音
成分による影響を受けにくく、かつ、半導体チップから
の不要ふく射を低減できる。
【００４１】また、本発明の半導体装置の製造方法によ
れば、遮蔽金属層と基準電位電極とを電気的に接続する
ための専用工程を不要にして、少ない工数で本発明の半
導体装置を製造することができる。
れば、遮蔽金属層と基準電位電極とを電気的に接続する
ための専用工程を不要にして、少ない工数で本発明の半
導体装置を製造することができる。
【図１】（ａ）は、構成要素の一部を部分的に開口し、
かつ構成要素の別の一部を除去して本発明に係る半導体
装置の概略を示す斜視図であり、（ｂ）は（ａ）のＩ−
Ｉ線における断面図である。
かつ構成要素の別の一部を除去して本発明に係る半導体
装置の概略を示す斜視図であり、（ｂ）は（ａ）のＩ−
Ｉ線における断面図である。
【図２】（ａ）〜（ｄ）は、本発明に係る製造方法のう
ちメッキレジストパターン形成までの各工程をそれぞれ
示す断面図である。
ちメッキレジストパターン形成までの各工程をそれぞれ
示す断面図である。
【図３】（ａ）〜（ｄ）は、本発明に係る製造方法のう
ち厚膜金属層形成から第２の絶縁層形成までの各工程を
それぞれ示す断面図である。
ち厚膜金属層形成から第２の絶縁層形成までの各工程を
それぞれ示す断面図である。
【図４】（ａ）〜（ｄ）は、本発明に係る製造方法のう
ち遮蔽金属層形成から金属ボール接合までの各工程をそ
れぞれ示す断面図である。
ち遮蔽金属層形成から金属ボール接合までの各工程をそ
れぞれ示す断面図である。
【図５】μＢＧＡと呼ばれる従来の半導体装置を示す断
面図である。
面図である。
１０ 半導体チップ
１１Ａ 通常電極
１１Ｂ 基準電位電極
１２ パッシベーション膜
２０ 第１の絶縁層
２１ 第１の開口部
２２Ａ，２２Ｂ 金属配線（配線）
２３Ａ，２３Ｂ ランド（外部電極端子）
２４ 第２の絶縁層
２５ 第２の開口部
２６ 第３の開口部
２７ 遮蔽金属層（導電層）
２８ ソルダーレジスト（保護膜）
２９ 金属ボール（突起状電極）
３０ 感光性絶縁材料
３１ 薄膜金属層
３２ メッキレジストパターン
３３ 厚膜金属層
３４ エッチングレジストパターン
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 中村 嘉文
大阪府高槻市幸町１番１号 松下電子工
業株式会社内
(72)発明者 隈川 隆博
大阪府高槻市幸町１番１号 松下電子工
業株式会社内
(56)参考文献 特開 平８−31982（ＪＰ，Ａ)
特開 平10−22411（ＪＰ，Ａ)
特開 平10−289966（ＪＰ，Ａ)
特開 平８−330356（ＪＰ，Ａ)
特開 平11−176876（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/12,21/60
H05K 9/00
Claims (6)
- 【請求項１】 主面上に電極と基準電位に接続される基
準電位電極とが配置された半導体チップと、 前記主面上に設けられ、かつ前記電極の上方対応部位及
び前記基準電位電極の上方対応部位が各々開口された第
１の絶縁層と、 前記電極に前記第１の絶縁層の開口部を通じて接続さ
れ、かつ前記第１の絶縁層の上へ延出された配線と、 前記第１の絶縁層の上に前記配線に接続されて設けら
れ、外部機器との間で信号を授受するための外部電極端
子と、 前記電極及び前記配線を覆うとともに前記基準電位電極
の上方対応部位及び前記外部電極端子の上方対応部位が
各々開口された第２の絶縁層と、 前記第２の絶縁層を覆うとともに前記基準電位電極に前
記第２の絶縁層の開口部を通じて電気的に接続された導
電層とを備えたことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記導電層を覆うとともに前記外部電極端子の上方対応
部位が開口された保護膜を更に備えたことを特徴とする
半導体装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記外部電極端子上に突起状電極を設けたことを特徴と
する半導体装置。 - 【請求項４】 電極と基準電位に接続される基準電位電
極とを有する半導体チップの主面上に第１の絶縁層を前
記電極の上方対応部位及び前記基準電位電極の上方対応
部位を各々開口した状態で形成する工程と、 前記電極に前記第１の絶縁層の開口部を通じて接続し、
かつ前記第１の絶縁層の上へ延出した配線と、前記第１
の絶縁層の上において前記配線に接続した外部電極端子
とを各々設ける工程と、 前記電極及び前記配線を覆うとともに前記基準電位電極
の上方対応部位及び前記外部電極端子の上方対応部位を
各々開口した第２の絶縁層を形成する工程と、 前記第２の絶縁層を覆うとともに前記基準電位電極に前
記第２の絶縁層の開口部を通じて電気的に接続した導電
層を形成する工程とを備えたことを特徴とする半導体装
置の製造方法。 - 【請求項５】 請求項４記載の半導体装置の製造方法に
おいて、 前記導電層を覆うとともに前記外部電極端子の上方対応
部位を開口した保護膜を形成する工程を更に備えたこと
を特徴とする半導体装置の製造方法。 - 【請求項６】 請求項４又は５記載の半導体装置の製造
方法において、 前記外部電極端子上に突起状電極を設けることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22155998A JP3477375B2 (ja) | 1998-08-05 | 1998-08-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22155998A JP3477375B2 (ja) | 1998-08-05 | 1998-08-05 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000058695A JP2000058695A (ja) | 2000-02-25 |
| JP3477375B2 true JP3477375B2 (ja) | 2003-12-10 |
Family
ID=16768633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22155998A Expired - Fee Related JP3477375B2 (ja) | 1998-08-05 | 1998-08-05 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3477375B2 (ja) |
Families Citing this family (4)
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|---|---|---|---|---|
| EP1107307B1 (en) | 1999-06-15 | 2005-09-07 | Fujikura Ltd. | Semiconductor package, semiconductor device, electronic device, and method of manufacturing semiconductor package |
| US7284443B2 (en) | 2003-01-30 | 2007-10-23 | Fujikura Ltd. | Semiconductor pressure sensor and process for fabricating the same |
| JP2004241696A (ja) | 2003-02-07 | 2004-08-26 | Seiko Epson Corp | 半導体装置及びその製造方法、回路基板並びに電子機器 |
| JP4121543B1 (ja) | 2007-06-18 | 2008-07-23 | 新光電気工業株式会社 | 電子装置 |
-
1998
- 1998-08-05 JP JP22155998A patent/JP3477375B2/ja not_active Expired - Fee Related
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| JP2000058695A (ja) | 2000-02-25 |
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