JPH05216067A - 薄膜トランジスタアレイ - Google Patents

Abstract

(57)【要約】 【目的】 画素開口率を高め且つプロセス整合性の取れ
た蓄積容量構造を実現する。 【構成】 薄膜トランジスタアレイは透明基板１の主面
上に形成されたゲート電極を有する複数個の薄膜トラン
ジスタと、この薄膜トラジスタのそれぞれに接続された
画素電極１０とを備えている。ゲート電極と画素電極１
０との間には少なくとも２層の絶縁層が設けられてい
る。この絶縁層の少なくとも１層の絶縁層７上に透明補
助電極８を設け、この透明補助電極８と画素電極１０と
の間に少なくとも１層の前記絶縁層９が挟持されて蓄積
容量成分が形成されている。補助電極８は透明であるの
で画素開口率に悪影響を及ぼさない。又、透明補助電極
８はゲート電極を形成した後設けるのでプロセス整合性
が良い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアクティブマトリクス方
式液晶表示装置の駆動用基板として用いられる薄膜トラ
ンジスタアレイに関する。より詳しくは、画素ごとに対
応して設けられる画質品位向上用の補助電極又は蓄積電
極の構造に関する。

【０００２】

【従来の技術】多結晶シリコンあるいは非晶質シリコン
を用いた薄膜トランジスタは、アクティブマトリクス方
式液晶表示装置の画素駆動用能動素子としてさかんに研
究開発されている。図５を参照して薄膜トランジスタを
利用したアクティブマトリクス方式液晶表示装置の構成
を簡潔に説明する。個々の薄膜トランジスタ１０１は、
並列する走査線群１０６（Ｇ１ないしＧｎ）と、これに
直交する方向に設けられた信号線群１０５（Ｓ１ないし
Ｓｍ）との間の交差部に配置している。各走査線例えば
Ｇ１の一部は薄膜トランジスタ１０１のゲート電極を構
成しており、各信号線例えばＳ１の一部はトランジスタ
１０１のソース電極に用いられている。又、交差部ごと
に画素電極１０２ａが設けられておりトランジスタ１０
１のドレイン電極と電気的に接続されている。あるい
は、ドレイン電極と画素電極を一体的に形成しても良
い。この様にして、画素電極１０２ａと対向基板上に設
けられた共通電極１０２ｂとの間に液晶セル１０２が形
成される。この液晶セル１０２と並列して蓄積容量１０
３も形成されている。各交差部ごとに設けられた薄膜ト
ランジスタ１０１、液晶セル１０２、蓄積容量１０３と
で画素１０４が構成される。

【０００３】信号線群１０５はデータドライバ１０７に
接続されているとともに、走査線群１０６はゲートドラ
イバ１０８に接続されている。ゲートドライバ１０８に
より走査線が順次選択された時、データドライバ１０７
から信号線群１０５に出力された画像信号が、薄膜トラ
ンジスタ１０１を介して個々の液晶セル１０２に書き込
まれ、対応する画素電極１０２ａの電位が所定レベルに
セットされる。そして、次のフレーム期間において書き
換えられるまでの間、画素電極の電位は液晶セルの容量
により保持あるいはホールドされる。しかしながら、こ
のホールド電位は書き込み直後ゲート電極とドレイン電
極との間に形成されたオーバーラップ容量に対する電荷
再分配により、ステップ状に負極性側にレベルシフトを
引き起す惧れがある。この為、液晶セルへ印加される電
圧が正負極性間で非対称となり表示フリッカの原因とな
る。又、ホールド期間中、薄膜トランジスタのソース及
びドレイン間におけるリークや液晶セルの抵抗成分を介
した自己放電により画素電極電位が減衰してしまう惧れ
がある。この様な不具合は画素の微細化が進めば進む程
液晶セル容量が小さくなる為顕著になる。

【０００４】かかる２つの欠点を克服する為に、従来か
ら図５の等価回路に示す様に、蓄積容量１０３が液晶セ
ル１０２と並列的に設けられている。つまり、画像信号
の書き込み時、液晶セルと蓄積容量との両者に電荷が充
電されるので、前述した電荷再分配時における液晶容量
の電荷の目減り分が少なくなりレベルシフトが抑制され
る。又、画素容量が全体として大きくなるので画素電極
電位減衰に関する時定数が大きくなり画像信号のホール
ドが持続できるので表示コントラストが高くなる。

【０００５】この様な機能を有する蓄積容量の形成方式
には２通りある。１つは、１行前の走査線と画素電極と
を部分的にオーバーラップさせ容量を形成するものであ
る。もう１つは、図５に示した様に、走査線とは独立し
た補助電極線１０３ａを設け一定電位例えば接地電位を
与えて、この補助電極線と画素電極との間に容量を設け
るものである。前者の方式は走査線をそのまま利用でき
るのでその分画素電極を広くとれる利点がある反面、電
位変動の影響を受け易いという欠点がある。一方、後者
の方式は画素電位が安定する利点がある反面、画素電極
とオーバーラップする補助電極線の面積分だけ実効画素
面積が減少し開口率がとれないので表示が暗くなるとい
う欠点がある。実用上の観点から安定した表示性能が得
られる後者の方式が優勢になってきている。

【０００６】

【発明が解決しようとする課題】図６を参照して本発明
が解決しようとする課題を簡潔に説明する。この例は多
結晶シリコンを用いたプレーナ型の薄膜トランジスタが
形成された液晶表示装置駆動用基板の断面構造を示す。
この図は、薄膜トランジスタのチャネル幅方向に沿って
ドレイン領域上を切断した断面図である。透明基板２０
１の表面には多結晶シリコン薄膜をパタニングして得ら
れたトランジスタ活性層２０２が設けられている。その
表面はゲート絶縁膜２０３により被覆されている。その
横には走査線あるいはゲートライン２０４が延設されて
いる。これらトランジスタ活性層２０２等は第１層間絶
縁膜２０５により被覆されている。この絶縁膜２０５の
上には図示しない信号線あるいはソースライン等が形成
されており、第２層間絶縁膜２０７で被覆される。第２
層間絶縁膜２０７の上には導電性透明材料からなる画素
電極２１０がパタニング形成される。その一部はコンタ
クトホールを介してトランジスタ活性層２０２に形成さ
れたドレイン領域に電気接続されている。

【０００７】多結晶シリコン薄膜を用いたプレーナ型の
場合には、通常補助電極線２０８はトランジスタ活性層
２０２と同時に形成する事がプロセス上有利である。こ
の為、補助電極線２０８も多結晶シリコン薄膜をパタニ
ングして形成される。この補助電極線２０８は層間絶縁
膜を介して画素電極２１０とオーバーラップしており蓄
積容量を形成する。しかしながら、多結晶シリコン材料
からなる為光学的に不透明でありオーバーラップ分だけ
画素電極の実効表示面積が削減されるという問題点があ
る。かかる開口率の低下は特に画素の高精細化及び高密
度化を進める上で大きな障害となる。加えて、補助電極
線に用いられた多結晶シリコンを選択的に低抵抗化処理
する必要があり工程が複雑になるという問題点もある。

【０００８】画素開口率の低下を防ぐ為に、補助電極線
の材料に透明導電膜を利用する方式が提案されている。
一例として、非晶質シリコン薄膜を用いた逆スタガード
型の薄膜トランジスタアレイにおいて、ゲート電極を形
成する前に基板上に透明導電膜からなる補助電極を形成
している。この上に絶縁膜を介して画素電極をオーバー
ラップして形成し蓄積容量を設ける方式である。しかし
ながら、ゲート電極を形成する前のプロセス初期に透明
導電膜をパタニング形成すると後工程で様々な不具合が
生じる。例えば、次のゲート電極パタニングの為の露光
工程でアライメントをとるのが困難となり誤差が発生し
易くなる。又、透明電極を堆積した後、絶縁膜形成等の
高温プロセスが後工程で加わると透明導電膜の変質が生
じるという問題点がある。この様に、従来の透明導電膜
を用いた補助電極の形成方法は半導体プロセス全体とし
て見た場合整合性が悪いという問題点がある。

【０００９】上述した従来の技術の問題点あるいは課題
に鑑み、本発明は画素電極の開口率を犠牲にする事なく
且つプロセス整合性に優れた補助電極の構造を提供する
事を目的とする。

【００１０】

【課題を解決するための手段】上述した従来の技術の課
題を解決し且つ本発明の目的を達成する為に講じられた
手段を以下に説明する。一般的に、薄膜トランジスタア
レイは一主面上に形成されたゲート電極及びソース／ド
レイン電極を有する複数個の薄膜トランジスタと、この
薄膜トランジスタのそれぞれに接続された画素電極と、
この画素電極の電荷を保持する為の蓄積容量とを備えて
いる。かかる構成において、前記ゲート電極と前記画素
電極との間に少なくとも２層の絶縁層を設けている。そ
して、前記蓄積容量が、前記絶縁層の少なくとも１層の
絶縁層上に設けられた透明な補助電極と、前記画素電極
と、これら補助電極と画素電極の間に挟持された少なく
とも１層の前記絶縁層とで構成されているという手段を
講じた。一態様においては、前記絶縁層のうちの少なく
とも１層が前記薄膜トランジスタのゲート絶縁膜と同一
の材料で構成されている。

【００１１】

【作用】本発明によれば、透明画素電極とオーバーラッ
プした補助電極は透明導電材料からなり光透過性を有し
ている。この為、オーバーラップしていても画素の開口
率が損なわれない為、明るい表示面を有する液晶表示装
置が得られる。又、この透明補助電極は薄膜トランジス
タのゲート電極を形成した後設けられる。換言すると、
高温の半導体プロセスが終了した後に補助電極を形成す
る為、薄膜トランジスタアレイ全体としてのプロセス整
合性が良好になる。

【００１２】

【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかる薄膜トランジス
タアレイの一実施例を示す模式的な断面図であり、多結
晶シリコンを用いたプレーナ型薄膜トランジスタアレイ
の例である。透明基板１は高純度石英ガラスからなる。
この上に多結晶シリコン薄膜をパタニングして得られた
島状のトランジスタ活性層２が形成される。トランジス
タ活性層２の表面を熱酸化して約１０００オングストロ
ーム程度のゲート絶縁膜３を形成する。次に低抵抗多結
晶シリコンからなるゲートライン４を形成する。このゲ
ートライン４の一部は、図示しないがゲート電極として
ゲート絶縁膜３を介してトランジスタ活性層２の上に重
ねられる。これらトランジスタ活性層２及びゲートライ
ン４を被覆する様に第１層間絶縁膜５が堆積される。こ
の絶縁膜５は、例えばＣＶＤ法によりＰＳＧを３０００
オングストローム程度堆積して形成する。この第１層間
絶縁膜５の上に、図示しないがソースライン及びソース
電極を一体的に形成する。ソースラインは、例えばスパ
ッタリング法を用いて金属アルミニウムを膜厚５０００
オングストロームで堆積した後パタニングして得られ
る。さらにその上に第２層間絶縁膜７を被覆する。この
絶縁膜７は第１層間絶縁膜５と同様にＣＶＤ法を用いて
ＰＳＧを３０００オングストローム程度堆積して形成さ
れる。

【００１３】第２層間絶縁膜７の上には補助電極８が形
成される。この補助電極８は、例えばＩＴＯ等からなる
透明導電膜を１５００オングストローム程度の膜厚で堆
積した後所定の形状にパタニングして形成する。補助電
極８は外部端子から一定の電圧を印加できる様にパタン
形成されている。この補助電極８に重ねて第３層間絶縁
膜９が被覆される。この絶縁膜９は例えば低温プラズマ
により窒化シリコンを２０００オングストローム程度堆
積して得られる。最後に、第３層間絶縁膜９の上に画素
電極１０が設けられる。この画素電極１０は、例えばＩ
ＴＯ等からなる透明導電膜を１５００オングストローム
程度の膜厚で成膜した後パタニングして得られる。画素
電極１０の一端は積層した層間絶縁膜に形成されたコン
タクトホールを介してトランジスタ活性層２のドレイン
領域に電気的に接続されている。

【００１４】図から明らかな様に、透明画素電極１０と
透明補助電極８はオーバーラップしているとともに、両
者の間に誘電体からなる第３層間絶縁膜９が介在してい
るので有効な蓄積容量が得られる。この容量の大きさは
画素電極を微細化した場合液晶セル容量の２倍以上とな
る様に補助電極８の面積を設定する事が好ましい。オー
バーラップした画素電極１０及び補助電極８のみならず
絶縁膜及び基板も全て透明であるので薄膜トランジスタ
アレイは少なくとも画素電極部分で全体的に透明とな
る。かかる薄膜トランジスタアレイと共通電極を有する
基材とを互いに対向して貼り合せるとともに両者の間に
液晶層を充填する事により透過型の液晶表示装置が得ら
れる。本発明においては、補助電極８が透明材料である
為画素電極の開口率に影響を全く及ぼさない。この為、
従来に比し画素開口率が３０％程度向上した。

【００１５】図２は、図１に示した薄膜トランジスタア
レイの平面図である。なお、図１に示した断面図は図２
のＡＢ線に沿って切断したものである。図示する様にト
ランジスタ活性層２は略矩形にパタニングされている。
その中央にはゲートライン４から一体的に延設されたゲ
ート電極Ｇがゲート絶縁膜を介して重ねられている。ゲ
ート電極Ｇの両側には不純物の拡散されたソース領域と
ドレイン領域が設けられている。ソースライン６はその
一部分がソース電極Ｓになっている。又、画素電極１０
の一部分はドレイン電極Ｄになっている。なお、本例の
様に画素電極１０とドレイン電極Ｄを一体的に形成する
構造ばかりでなく、両者を別材料で構成しても良い。ハ
ッチングで示した様に、画素電極１０の下部には第３層
間絶縁膜を介して補助電極８が延設されている。この補
助電極８は透明材料からなるのでオーバーラップ部分の
透過率は実質的に損なわれない。本例においてはこの補
助電極８は補助電極線自体からなり前述した様に外部端
子に接続される。しかしながら、補助電極線と容量電極
を構成する補助電極８自体を別に分けてそれぞれ形成し
ても良い。

【００１６】図３を参照して本発明にかかる薄膜トラン
ジスタアレイの他の実施例を説明する。この例は非晶質
シリコンを用いた正スタガード型の薄膜トランジスタア
レイに関するものである。透明基板１の上には金属クロ
ムからなる２５００オングストローム程度の膜厚のゲー
トライン１１が形成されている。その上には、ゲート絶
縁膜を兼ねる第１層間絶縁膜１２が堆積されている。こ
の絶縁膜１２は、例えばプラズマ処理により酸化シリコ
ンを１８００オングストローム程度堆積して成膜する。
この上に補助電極１３を形成する。この補助電極１３
は、例えばＩＴＯ等からなる透明導電膜を１３００オン
グストローム程度の膜厚で堆積した後パタニングして得
られる。補助電極１３は平面的に見た場合ゲートライン
１１と交差しない様にパタン形成される。次に、同様に
ゲート絶縁膜を兼ねる第２層間絶縁膜１４が堆積され
る。この絶縁膜１４は、例えばプラズマ処理により窒化
シリコンを１０００オングストローム程度で成膜して得
られる。第２層間絶縁膜１４の上には、トランジスタ活
性層１５、エッチングストッパ１６及び低抵抗半導体層
（図示せず）を順次重ねて設ける。トランジスタ活性層
１５は非晶質シリコンあるいはアモルファスシリコンか
らなり５００オングストローム程度の膜厚を有する。
又、エッチングストッパ１６は１０００オングストロー
ム程度の膜厚を有するプラズマ窒化シリコンからなる。
続いて、第２層間絶縁膜１４の上に画素電極１８を形成
する。これは、例えばＩＴＯ等からなる透明導電膜を１
０００オングストローム程度の膜厚で堆積した後パタニ
ングして得られる。最後に、図示しないが金属アルミニ
ウム等からなるソースライン及びドレイン電極を形成す
る。なお、ソース電極はソースラインと一体的に形成さ
れる。ソース／ドレイン電極をエッチングストッパ１６
に沿ってエッチング除去し薄膜トランジスタのチャネル
部を形成する。

【００１７】図４は、図３に示す薄膜トランジスタアレ
イの平面図である。なお、図３は図４に表わされたＡＢ
線に沿って切断された断面形状を示している。図４に示
す様に、ゲートライン１１から一体的に延設された最下
層のゲート電極に重ねて、順次第１及び第２層間絶縁
膜、トランジスタ活性層、エッチングストッパ１６、低
抵抗半導体層１７、ソース／ドレイン電極が形成され
る。エッチングストッパ１６に沿って、ソース／ドレイ
ン電極をエッチング除去する事により、各々分離したド
レイン電極１９Ｄとソース電極１９Ｓが得られる。ソー
ス電極１９Ｓはソースラインと一体になっている。一
方、ドレイン電極１９Ｄは透明画素電極１８に接続され
ている。さらに、ドレイン電極１９Ｄとソース電極１９
Ｓとの間にはエッチングによりチャネル部２０が設けら
れる。又、透明補助電極１３は透明画素電極１８とオー
バーラップする様に配設されている。この補助電極１３
はゲートライン１１と交差しない様にパタン形成されて
いる。かかる構造を有する薄膜トランジスタアレイを透
過型液晶表示装置の駆動用基板として用いた場合、透明
補助電極１３の部分が透明画素電極１８の光透過度を損
なわないので、従来に比し画素開口率を２５％改善する
事ができる。

【００１８】

【発明の効果】以上説明した様に、本発明によれば、ゲ
ート電極より上層において、少なくとも１層の層間絶縁
膜を介して画素電極とオーバーラップする様に透明な補
助電極を形成する事により、画素電極との間に容量成分
が設けられ良好な電荷保持特性を得る事ができるという
効果がある。又、補助電極を透明化する事により画素開
口率を改善でき明るい液晶表示装置を提供する事ができ
る事に加え、補助電極による遮光から開放される為容量
をより大きくでき、さらに特性を向上させる事ができる
という効果がある。さらに、ゲート電極を形成した後補
助電極を設けるという工程を採用する事によりプロセス
の整合性を高める事ができるという効果がある。

【図面の簡単な説明】

【図１】本発明にかかる薄膜トランジスタアレイの第１
実施例を示す断面図である。

【図２】第１実施例の平面図である。

【図３】本発明にかかる薄膜トラジスタアレイの第２実
施例を示す模式的な断面図である。

【図４】第２実施例の平面図である。

【図５】薄膜トランジスタアレイを用いた液晶表示装置
の一般的な回路構成を示す模式図である。

【図６】従来の薄膜トランジスタアレイの一例を示す断
面図である。

【符号の説明】

１ 透明基板 ２ トランジスタ活性層 ３ ゲート絶縁膜 ４ ゲートライン ５ 第１層間絶縁膜 ７ 第２層間絶縁膜 ８ 補助電極 ９ 第３層間絶縁膜 １０ 画素電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784

Claims (3)

【特許請求の範囲】
1. 【請求項１】 一主面上に形成されたゲート電極及びソ
   ース／ドレイン電極を有する複数個の薄膜トランジスタ
   と、この薄膜トランジスタのそれぞれに接続された画素
   電極と、この画素電極の電荷を保持する為の蓄積容量と
   を備えた薄膜トランジスタアレイにおいて、 前記ゲート電極と前記画素電極との間には少なくとも２
   層の絶縁層が設けられており、前記蓄積容量が、前記絶
   縁層の少なくとも１層の絶縁層上に設けられた透明な補
   助電極と、前記画素電極と、これら補助電極と画素電極
   の間に挟持された少なくとも１層の前記絶縁層とで構成
   されている事を特徴とする薄膜トランジスタアレイ。
2. 【請求項２】 前記絶縁層のうちの少なくとも１層が前
   記薄膜トランジスタのゲート絶縁膜と同一の材料で構成
   されている事を特徴とする請求項１記載の薄膜トランジ
   スタアレイ。
3. 【請求項３】 一主面上に形成されたゲート電極及びソ
   ース／ドレイン電極を有する複数個の薄膜トランジスタ
   と、この薄膜トランジスタのそれぞれに接続された画素
   電極と、この画素電極の電荷を保持する為の蓄積容量と
   を有する薄膜トランジスタアレイ基板と、これら画素電
   極と対向する共通電極を有する基材と、前記薄膜トラン
   ジスタアレイ基板と前記基材との間に挟持された液晶層
   とを備えた液晶表示装置において、 前記ゲート電極と前記画素電極との間には少なくとも２
   層の絶縁層が設けられており、前記蓄積容量が、前記絶
   縁層の少なくとも１層の絶縁層上に設けられた透明な補
   助電極と、前記画素電極と、これら補助電極と画素電極
   の間に挟持された少なくとも１層の前記絶縁層とで構成
   されている事を特徴とする液晶表示装置。