JP3442226B2 - ディレー評価回路付き集積回路 - Google Patents
ディレー評価回路付き集積回路Info
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- JP3442226B2 JP3442226B2 JP22988896A JP22988896A JP3442226B2 JP 3442226 B2 JP3442226 B2 JP 3442226B2 JP 22988896 A JP22988896 A JP 22988896A JP 22988896 A JP22988896 A JP 22988896A JP 3442226 B2 JP3442226 B2 JP 3442226B2
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- circuit
- latch
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Description
【０００１】
【発明の属する技術分野】本発明は、高速の半導体集積
回路装置等の内部回路のディレー時間の評価をウエハ試
験の段階で行うことができる集積回路に関する。
回路装置等の内部回路のディレー時間の評価をウエハ試
験の段階で行うことができる集積回路に関する。
【０００２】
【従来の技術】近年のコンピュータの高速化に伴い、そ
れに使用されるＬＳＩの高速化も著しい。しかしなが
ら、ＬＳＩの高速化に伴い試験装置のスピードではＬＳ
Ｉ内部の信号伝搬遅延時間（ディレー時間）を正確に評
価できないという問題がある。
れに使用されるＬＳＩの高速化も著しい。しかしなが
ら、ＬＳＩの高速化に伴い試験装置のスピードではＬＳ
Ｉ内部の信号伝搬遅延時間（ディレー時間）を正確に評
価できないという問題がある。
【０００３】このディレー時間は、内部の組み合わせ回
路等に入力データを与えた時からそれに対応する出力デ
ータが出てくるまでの時間であり、通常は、入力部に入
力データをラッチしたラッチ回路にクロックをあたえて
組み合わせ回路に入力データを与え、次のクロックで出
力データが期待したデータに変化したか否かを判定する
ことで行われる。このクロックのスピードを変化させる
ことにより、出力データが出てくるまでのディレー時間
を検出することができる。しかも、入力と出力の組み合
わせから、全てのパスについてのディレー時間を検出す
ることができる。
路等に入力データを与えた時からそれに対応する出力デ
ータが出てくるまでの時間であり、通常は、入力部に入
力データをラッチしたラッチ回路にクロックをあたえて
組み合わせ回路に入力データを与え、次のクロックで出
力データが期待したデータに変化したか否かを判定する
ことで行われる。このクロックのスピードを変化させる
ことにより、出力データが出てくるまでのディレー時間
を検出することができる。しかも、入力と出力の組み合
わせから、全てのパスについてのディレー時間を検出す
ることができる。
【０００４】また、マルチチップ化の要請から、１つの
モジュールに複数のＬＳＩチップを搭載することが行わ
れており、モジュールに搭載される前のウエハ段階で正
確なディレー時間評価を行わないと、他のチップとの整
合性等の問題などからくる不良の問題を解決することが
出来ない。
モジュールに複数のＬＳＩチップを搭載することが行わ
れており、モジュールに搭載される前のウエハ段階で正
確なディレー時間評価を行わないと、他のチップとの整
合性等の問題などからくる不良の問題を解決することが
出来ない。
【０００５】
【発明が解決しようとする課題】しかしながら、ウエハ
段階でかかるディレー時間の評価試験を行う為には、外
部から高速のクロックをプローブ等の接触手段を介して
供給する必要があり、技術的には非常に困難を伴う。
段階でかかるディレー時間の評価試験を行う為には、外
部から高速のクロックをプローブ等の接触手段を介して
供給する必要があり、技術的には非常に困難を伴う。
【０００６】先ず第一に、外部テスタの精度はそれ程高
くなく、ＬＳＩ内部の短いディレー時間に対応する様な
精度の高い高速クロックを生成することが出来ない。例
えば、ＬＳＩ内部が２００ＭＨｚのクロック周波数とす
ると、そのクロック周期は５ｎｓｅｃと短く、現在の外
部テスタではせいぜい±０．５ｎｓｅｃ程度の精度でし
かクロックを生成できない。従って、ディレー時間の評
価には適さない。
くなく、ＬＳＩ内部の短いディレー時間に対応する様な
精度の高い高速クロックを生成することが出来ない。例
えば、ＬＳＩ内部が２００ＭＨｚのクロック周波数とす
ると、そのクロック周期は５ｎｓｅｃと短く、現在の外
部テスタではせいぜい±０．５ｎｓｅｃ程度の精度でし
かクロックを生成できない。従って、ディレー時間の評
価には適さない。
【０００７】第二に、ＬＳＩの多ピン化に伴い多数の小
さい入出力パッドに正確に接触でき、高周波特性が良い
プローブを使用することは困難である。
さい入出力パッドに正確に接触でき、高周波特性が良い
プローブを使用することは困難である。
【０００８】そこで、従来例として、制御信号を与える
ことでＬＳＩ内部に閉ループが形成される様にしてお
き、その閉ループにより変化する出力データのスピード
を検出することなどが提案されている（例えば、特開昭
57-197478 ）。しかし、その様な方法では、ディレー時
間を測定する回路内のパスが固定され、全てのパスにつ
いてのディレー時間評価を行うことができない。更に、
複雑な論理回路に閉ループを形成することは必ずしも容
易ではなく、また、１つのパスを測定する度に閉ループ
動作をさせる必要があり測定時間が長くなる。
ことでＬＳＩ内部に閉ループが形成される様にしてお
き、その閉ループにより変化する出力データのスピード
を検出することなどが提案されている（例えば、特開昭
57-197478 ）。しかし、その様な方法では、ディレー時
間を測定する回路内のパスが固定され、全てのパスにつ
いてのディレー時間評価を行うことができない。更に、
複雑な論理回路に閉ループを形成することは必ずしも容
易ではなく、また、１つのパスを測定する度に閉ループ
動作をさせる必要があり測定時間が長くなる。
【０００９】そこで、本発明の目的は、上記の問題点を
解決してウエハ段階での精度の高いディレー時間評価試
験を行うことができる集積回路を提供することにある。
解決してウエハ段階での精度の高いディレー時間評価試
験を行うことができる集積回路を提供することにある。
【００１０】更に、本発明の目的は、ウエハ段階で外部
テスタからのクロックを必要とせずに精度の高いディレ
ー時間評価試験を行うことができる集積回路を提供する
ことにある。
テスタからのクロックを必要とせずに精度の高いディレ
ー時間評価試験を行うことができる集積回路を提供する
ことにある。
【００１１】更に、本発明の目的は外部テスタからのク
ロックを必要とせずに精度の高いディレー時間評価試験
を行うことができる集積回路を提供することにある。
ロックを必要とせずに精度の高いディレー時間評価試験
を行うことができる集積回路を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的は、本発明に
よれば、内部の被測定回路に入力データを与えてからそ
の出力データが発生するまでのディレー時間を評価する
為のディレー評価回路を付設した集積回路において、該
ディレー評価回路は、発振回路と該発振回路の出力を可
変分周する可変分周回路と該分周数を外部から設定する
手段とを有する時間設定回路と、前記被測定回路の入力
段と出力段に配置され該時間設定回路の可変分周回路か
らの内部クロックのタイミングでラッチするラッチ回路
と、該ラッチ回路のラッチデータを出力する手段とを有
することを特徴とする集積回路を提供することにより達
成される。
よれば、内部の被測定回路に入力データを与えてからそ
の出力データが発生するまでのディレー時間を評価する
為のディレー評価回路を付設した集積回路において、該
ディレー評価回路は、発振回路と該発振回路の出力を可
変分周する可変分周回路と該分周数を外部から設定する
手段とを有する時間設定回路と、前記被測定回路の入力
段と出力段に配置され該時間設定回路の可変分周回路か
らの内部クロックのタイミングでラッチするラッチ回路
と、該ラッチ回路のラッチデータを出力する手段とを有
することを特徴とする集積回路を提供することにより達
成される。
【００１３】更に、本発明の集積回路は、前記被測定回
路を複数有し、該ラッチ回路がそれぞれの被測定回路の
入力段と出力段に配置され、該ラッチ回路への前記内部
クロックの供給を外部からのアドレス信号に従って行
い、更に、該ラッチ回路のラッチデータの出力を外部か
らのアドレス信号に従って行うことを特徴とする。
路を複数有し、該ラッチ回路がそれぞれの被測定回路の
入力段と出力段に配置され、該ラッチ回路への前記内部
クロックの供給を外部からのアドレス信号に従って行
い、更に、該ラッチ回路のラッチデータの出力を外部か
らのアドレス信号に従って行うことを特徴とする。
【００１４】かかる構成にすることで、集積回路は自分
自身で正確で希望する周期の内部クロックを生成するこ
とができるので、外部のテスタから高速クロックを供給
されることなく、内部の高速被測定回路のディレー時間
の測定を行うことができる。しかも、内部クロックは外
部から任意の周期に設定できるのでより正確なディレー
時間の測定を行うことができる。
自身で正確で希望する周期の内部クロックを生成するこ
とができるので、外部のテスタから高速クロックを供給
されることなく、内部の高速被測定回路のディレー時間
の測定を行うことができる。しかも、内部クロックは外
部から任意の周期に設定できるのでより正確なディレー
時間の測定を行うことができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。
【００１６】図１は、本発明の実施の形態の集積回路の
概略的なブロック図である。図中、３は組み合わせ回路
等の内部の被測定回路である。通常は、クロック３１に
同期して、入力データをラッチ回路２１が取り込み、そ
の入力データを組み合わせ回路３に供給し、その結果が
出力側のラッチ回路２１に取り込まれる。そして、その
出力側のラッチ回路２１に与えられるクロックに同期し
て次段にデータが転送される。
概略的なブロック図である。図中、３は組み合わせ回路
等の内部の被測定回路である。通常は、クロック３１に
同期して、入力データをラッチ回路２１が取り込み、そ
の入力データを組み合わせ回路３に供給し、その結果が
出力側のラッチ回路２１に取り込まれる。そして、その
出力側のラッチ回路２１に与えられるクロックに同期し
て次段にデータが転送される。
【００１７】図１の例では、ディレー時間評価用の回路
として、先ずそのラッチ回路２１を評価試験時にスキャ
ン回路２３からデータを読みだすことができるようにモ
ディファイしている。そして、設定入力ピン１４によっ
て設定させたアドレスを生成するアドレス設定回路２２
により、アドレスが各ラッチ回路２１等に与えられ、選
択されたラッチ回路のデータが上記のスキャン回路２３
に出力させる様になる。ここまでは、通常の集積回路で
も実現されている。
として、先ずそのラッチ回路２１を評価試験時にスキャ
ン回路２３からデータを読みだすことができるようにモ
ディファイしている。そして、設定入力ピン１４によっ
て設定させたアドレスを生成するアドレス設定回路２２
により、アドレスが各ラッチ回路２１等に与えられ、選
択されたラッチ回路のデータが上記のスキャン回路２３
に出力させる様になる。ここまでは、通常の集積回路で
も実現されている。
【００１８】図１の例では、評価試験時に高速の内部ク
ロック１６を生成する時間設定回路１が設けられてい
る。この時間設定回路１内には、リング発振回路１１、
可変分周器１２及び分周数設定部１５が設けられてい
る。この時間設定回路１を自分自身の内部に持つこと
で、外部テスタから評価用の高速クロックを与えられる
必要はない。
ロック１６を生成する時間設定回路１が設けられてい
る。この時間設定回路１内には、リング発振回路１１、
可変分周器１２及び分周数設定部１５が設けられてい
る。この時間設定回路１を自分自身の内部に持つこと
で、外部テスタから評価用の高速クロックを与えられる
必要はない。
【００１９】しかも、この時間設定回路１は非常に高精
度のクロック信号を生成することができる。即ち、リン
グ発振回路１１の出力が評価試験用のスキャン回路２３
を介して外部の発振周期モニタ出力ピン１３に接続され
て、その発振周期が外部の測定器でモニタされる。通
常、ＬＳＩの製造プロセス等によりその内部のトランジ
スタや抵抗等の特性にバラツキが生じ、リング発振回路
の発振周期もばらついてしまう。そこで、外部でモニタ
して検出した発振周期をもとに、設定入力ピン１４から
分周数設定部１５を介して可変分周器１２の分周数を調
整するようにする。その結果、ディレー時間評価に適切
な周期の内部クロック１６を高精度に生成することが可
能になる。しかも、ディレー時間評価の為の任意の発振
周期をもつクロック１６を生成することができる。
度のクロック信号を生成することができる。即ち、リン
グ発振回路１１の出力が評価試験用のスキャン回路２３
を介して外部の発振周期モニタ出力ピン１３に接続され
て、その発振周期が外部の測定器でモニタされる。通
常、ＬＳＩの製造プロセス等によりその内部のトランジ
スタや抵抗等の特性にバラツキが生じ、リング発振回路
の発振周期もばらついてしまう。そこで、外部でモニタ
して検出した発振周期をもとに、設定入力ピン１４から
分周数設定部１５を介して可変分周器１２の分周数を調
整するようにする。その結果、ディレー時間評価に適切
な周期の内部クロック１６を高精度に生成することが可
能になる。しかも、ディレー時間評価の為の任意の発振
周期をもつクロック１６を生成することができる。
【００２０】この様にして、正確な周期をもった内部ク
ロック１６によって、前述した様に、ディレー評価用ラ
ッチ回路２１に入力データをクロック１６の立ち上がり
でラッチして被測定回路３に入力し、次のクロック１６
の立ち上がり時の出力側のラッチ回路２１のデータをス
キャン回路２３から読みだして、期待した出力データが
検出されるかどうかのチェックが外部テスタで行われ
る。そして、時間測定回路への分周数の設定を変えて内
部クロック１６の周期を変えることで、被測定回路の正
確なディレー時間を知ることができる。また、特定の入
力端子と出力端子を注目することで、特定のパスのディ
レー時間を測定することができる。
ロック１６によって、前述した様に、ディレー評価用ラ
ッチ回路２１に入力データをクロック１６の立ち上がり
でラッチして被測定回路３に入力し、次のクロック１６
の立ち上がり時の出力側のラッチ回路２１のデータをス
キャン回路２３から読みだして、期待した出力データが
検出されるかどうかのチェックが外部テスタで行われ
る。そして、時間測定回路への分周数の設定を変えて内
部クロック１６の周期を変えることで、被測定回路の正
確なディレー時間を知ることができる。また、特定の入
力端子と出力端子を注目することで、特定のパスのディ
レー時間を測定することができる。
【００２１】図２は、ディレー評価用ラッチ回路２１の
詳細ブロック図である。このラッチ回路２１１には、通
常動作時に使用されるラッチ機能に加えて、試験時にス
キャン回路２３にその出力を供給できる様にスキャン回
路用の機能も併せ持っている。したがって、クロック信
号も、通常動作時に外部クロック３１が、ディレー評価
試験時に内部クロック１６とが供給される。それらのク
ロックは、スイッチ２１２で切り換えられる。しかも、
アドレス設定回路２２からのアドレス信号をデコードす
るデコーダ２１４の出力によりスイッチ回路２１２が切
り換えられる。また、ラッチ回路２１１にはセットリセ
ット信号Ｓ／Ｒが与えられる。
詳細ブロック図である。このラッチ回路２１１には、通
常動作時に使用されるラッチ機能に加えて、試験時にス
キャン回路２３にその出力を供給できる様にスキャン回
路用の機能も併せ持っている。したがって、クロック信
号も、通常動作時に外部クロック３１が、ディレー評価
試験時に内部クロック１６とが供給される。それらのク
ロックは、スイッチ２１２で切り換えられる。しかも、
アドレス設定回路２２からのアドレス信号をデコードす
るデコーダ２１４の出力によりスイッチ回路２１２が切
り換えられる。また、ラッチ回路２１１にはセットリセ
ット信号Ｓ／Ｒが与えられる。
【００２２】図３は、本発明の実施の形態の他の例の回
路図である。この例では、時間設定回路１が設定入力ピ
ン１４から調節されて、正確な内部クロック信号１６が
生成できるようになっている点は図１と同じである。こ
の例では、被評価回路が３Ａ、３Ｂと複数あり、各被評
価回路３Ａ，３Ｂが個別にディレー評価できるようにな
っている点で異なる。従って、ディレー評価用ラッチ回
路２１は、被測定回路３Ａの入力側及び出力側、被測定
回路３Ｂの入力側及び出力側の設けられ、内部クロック
１６のタイミングで入力データの供給と出力データの検
出が行われる。アドレスにより選択したラッチ回路２１
にのみ、内部クロック１６を与えることができ、それぞ
れの被測定回路のディレー時間の測定を個別に行うこと
ができる。そして、スキャン回路２３は、全てのラッチ
回路の出力をスキャンできるように構成されている。
路図である。この例では、時間設定回路１が設定入力ピ
ン１４から調節されて、正確な内部クロック信号１６が
生成できるようになっている点は図１と同じである。こ
の例では、被評価回路が３Ａ、３Ｂと複数あり、各被評
価回路３Ａ，３Ｂが個別にディレー評価できるようにな
っている点で異なる。従って、ディレー評価用ラッチ回
路２１は、被測定回路３Ａの入力側及び出力側、被測定
回路３Ｂの入力側及び出力側の設けられ、内部クロック
１６のタイミングで入力データの供給と出力データの検
出が行われる。アドレスにより選択したラッチ回路２１
にのみ、内部クロック１６を与えることができ、それぞ
れの被測定回路のディレー時間の測定を個別に行うこと
ができる。そして、スキャン回路２３は、全てのラッチ
回路の出力をスキャンできるように構成されている。
【００２３】更に、アドレスにより選択したラッチ回路
２１にのみ、高速の内部クロック１６を与えることがで
き、被測定回路毎に所望スピードの内部クロック１６を
与えることができる。尚、評価中にリング発振回路の発
振周期を外部でモニタすることで、内部クロック１６の
精度を高精度に保つことができる。
２１にのみ、高速の内部クロック１６を与えることがで
き、被測定回路毎に所望スピードの内部クロック１６を
与えることができる。尚、評価中にリング発振回路の発
振周期を外部でモニタすることで、内部クロック１６の
精度を高精度に保つことができる。
【００２４】図４は、ディレー評価用ラッチ回路２１
を、ＬＳＩチップ１００内に固定的に配置した回路配置
図である。４つのブロックに別けて配置された被測定回
路３の間の領域とチップ１００の周縁部に、固定的にデ
ィレー評価用ラッチ回路群２１が形成されている。ま
た、チップ１００の周縁部にはＩ／Ｏ回路５も設けられ
ている。
を、ＬＳＩチップ１００内に固定的に配置した回路配置
図である。４つのブロックに別けて配置された被測定回
路３の間の領域とチップ１００の周縁部に、固定的にデ
ィレー評価用ラッチ回路群２１が形成されている。ま
た、チップ１００の周縁部にはＩ／Ｏ回路５も設けられ
ている。
【００２５】このように固定的に形成することで、評価
試験が終了した後に消費電力の削減の為に、ラッチ回路
群２１の部分の専用電源線への電源供給をオフにする等
を行うことが可能になる。
試験が終了した後に消費電力の削減の為に、ラッチ回路
群２１の部分の専用電源線への電源供給をオフにする等
を行うことが可能になる。
【００２６】図５は、更にディレー評価用ラッチ回路２
１を、ＬＳＩチップ１００の周縁部にのみ配置した回路
配置図である。この例では、ディレー評価用のラッチ回
路２１が周縁部にのみ設けられているので、被測定回路
３をチップ内に比較的自由に配置することができる。
１を、ＬＳＩチップ１００の周縁部にのみ配置した回路
配置図である。この例では、ディレー評価用のラッチ回
路２１が周縁部にのみ設けられているので、被測定回路
３をチップ内に比較的自由に配置することができる。
【００２７】
【発明の効果】以上説明した通り、本発明によれば、デ
ィレー時間評価試験用の高速クロック信号を内部のリン
グ発振回路で生成し、しかもその発振周期の調整を行う
ことができる様にしたので、外部テスタ等から高速クロ
ックを与えることなく、ディレー時間評価試験を行うこ
とができる。従って、ウエハ段階での精度の高いディレ
ー評価試験が可能になり、マルチチップモジュールの歩
留りを高くすることができる。
ィレー時間評価試験用の高速クロック信号を内部のリン
グ発振回路で生成し、しかもその発振周期の調整を行う
ことができる様にしたので、外部テスタ等から高速クロ
ックを与えることなく、ディレー時間評価試験を行うこ
とができる。従って、ウエハ段階での精度の高いディレ
ー評価試験が可能になり、マルチチップモジュールの歩
留りを高くすることができる。
【図１】本発明の実施の形態の集積回路の概略的なブロ
ック図である。
ック図である。
【図２】ディレー評価用ラッチ回路２１の詳細ブロック
図である。
図である。
【図３】本発明の実施の形態の他の例の回路図である。
【図４】ディレー評価用ラッチ回路２１を、ＬＳＩチッ
プ１００内に固定的に配置した回路配置図である。
プ１００内に固定的に配置した回路配置図である。
【図５】ディレー評価用ラッチ回路２１を、ＬＳＩチッ
プ１００の周縁部にのみ配置した回路配置図である。
プ１００の周縁部にのみ配置した回路配置図である。
１ 時間設定回路
３ 被測定回路
１１ 発振回路
１２ 可変分周回路
１３ 分周数設定部
１４ 設定入力ピン
１６ 内部クロック
２１ ラッチ回路
２２ アドレス設定回路
２３ スキャン回路
フロントページの続き
(56)参考文献 特開 平６−43220（ＪＰ，Ａ)
特開 平６−148293（ＪＰ，Ａ)
特開 平４−274100（ＪＰ，Ａ)
特開 平４−204274（ＪＰ，Ａ)
特開 昭64−43773（ＪＰ，Ａ)
特許2515704（ＪＰ，Ｂ２)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
H01L 27/04
Claims (2)
- 【請求項１】内部の被測定回路に入力データを与えてか
らその出力データが発生するまでのディレー時間を評価
する為のディレー評価回路を付設した集積回路におい
て、 該ディレー評価回路は、リング 発振回路と、該リング発振回路の出力を可変分周
する可変分周回路と、該分周数を外部から設定する手段
とを有する時間設定回路と、 前記被測定回路の入力段と出力段にそれぞれ配置され、
該時間設定回路の可変分周回路からの内部クロックがそ
れぞれ供給され、当該供給された内部クロックのタイミ
ングでラッチするラッチ回路と、 該ラッチ回路のラッチデータを出力する手段とを有する
ことを特徴とする集積回路。 - 【請求項２】請求項１記載の集積回路において、 前記被測定回路を複数有し、 該ラッチ回路がそれぞれの被測定回路の入力段と出力段
に配置され、 該ラッチ回路への前記内部クロックの供給を外部からの
アドレス信号に従って行い、 更に、該ラッチ回路のラッチデータの出力を外部からの
アドレス信号に従って行うことを特徴とする。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22988896A JP3442226B2 (ja) | 1996-08-30 | 1996-08-30 | ディレー評価回路付き集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22988896A JP3442226B2 (ja) | 1996-08-30 | 1996-08-30 | ディレー評価回路付き集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1073642A JPH1073642A (ja) | 1998-03-17 |
| JP3442226B2 true JP3442226B2 (ja) | 2003-09-02 |
Family
ID=16899296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22988896A Expired - Fee Related JP3442226B2 (ja) | 1996-08-30 | 1996-08-30 | ディレー評価回路付き集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3442226B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112557883A (zh) * | 2021-02-26 | 2021-03-26 | 坤元微电子(南京)有限公司 | 一种脉冲信号参数测试系统 |
| US11879939B2 (en) | 2022-02-08 | 2024-01-23 | Nxp B.V. | System and method for testing clocking systems in integrated circuits |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002042498A (ja) | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | 半導体記憶装置、補助装置および試験装置 |
| CN102768335A (zh) * | 2012-06-29 | 2012-11-07 | 福州瑞芯微电子有限公司 | 用于监测芯片内部电路信号的电路及方法 |
-
1996
- 1996-08-30 JP JP22988896A patent/JP3442226B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112557883A (zh) * | 2021-02-26 | 2021-03-26 | 坤元微电子(南京)有限公司 | 一种脉冲信号参数测试系统 |
| CN112557883B (zh) * | 2021-02-26 | 2021-05-25 | 坤元微电子(南京)有限公司 | 一种脉冲信号参数测试系统 |
| US11879939B2 (en) | 2022-02-08 | 2024-01-23 | Nxp B.V. | System and method for testing clocking systems in integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1073642A (ja) | 1998-03-17 |
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