JP3306691B2 - 集積回路装置の配線方法 - Google Patents
集積回路装置の配線方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は集積回路装置の配線方法
に関し、特に高密度のＣＭＯＳ型スタティックメモリセ
ルの配線方法に関する。
に関し、特に高密度のＣＭＯＳ型スタティックメモリセ
ルの配線方法に関する。
【０００２】
【従来の技術】近年、半導体記憶（メモリ）装置の高集
積化が進んできており、さらに集積度を向上する要求も
依然として強い。
積化が進んできており、さらに集積度を向上する要求も
依然として強い。
【０００３】従来、シリコン基板上にＣＭＯＳスタティ
ック型メモリセルにおいては、複数のＣＭＯＳトランジ
スタマトリクス状に形成した後、ソース領域、ドレイン
領域、ゲート電極の上に層間絶縁膜を形成し、この層間
絶縁膜にソース領域、ドレイン領域、ゲート電極に達す
るコンタクトホールを形成し、その上のコンタクトホー
ルを含む全面に金属膜を形成し、この金属膜をパターニ
ングすることによってｎＭＯＳトランジスタのドレイン
領域とｐＭＯＳトランジスタのドレイン領域の間、ある
いは、ｎＭＯＳトランジスタのドレイン領域とｐＭＯＳ
トランジスタのドレイン領域と他のＣＭＯＳトランジス
タのゲートの間を接続していた。
ック型メモリセルにおいては、複数のＣＭＯＳトランジ
スタマトリクス状に形成した後、ソース領域、ドレイン
領域、ゲート電極の上に層間絶縁膜を形成し、この層間
絶縁膜にソース領域、ドレイン領域、ゲート電極に達す
るコンタクトホールを形成し、その上のコンタクトホー
ルを含む全面に金属膜を形成し、この金属膜をパターニ
ングすることによってｎＭＯＳトランジスタのドレイン
領域とｐＭＯＳトランジスタのドレイン領域の間、ある
いは、ｎＭＯＳトランジスタのドレイン領域とｐＭＯＳ
トランジスタのドレイン領域と他のＣＭＯＳトランジス
タのゲートの間を接続していた。
【０００４】このような従来の配線方法においては、コ
ンタクトホールを形成する際、コンタクトホール自体の
大きさの他に、ソース領域やドレイン領域等の拡散領域
やゲート電極に対するコンタクトホールのマージンや配
線に対するコンタクトホールのマージンが必要である。
ンタクトホールを形成する際、コンタクトホール自体の
大きさの他に、ソース領域やドレイン領域等の拡散領域
やゲート電極に対するコンタクトホールのマージンや配
線に対するコンタクトホールのマージンが必要である。
【０００５】さらに説明を付け加えると、例えば、ソー
ス領域やドレイン領域である拡散層に対してコンタクト
ホールを形成する際にマージンがなく位置合わせずれが
生じると、素子形成領域を画定するフィールド酸化膜の
端部をエッチングしてしまい、その下にある素子分離用
のｐｎ接合を破壊してリーク電流が生じる原因になり、
また、ゲート電極に対してコンタクトホールを形成する
際にマージンがなく位置合わせずれが生じると、ゲート
電極近傍の酸化膜を貫いたり、コンタクトホールの実効
面積が不足して接触不良となる等の問題を生じていた。
ス領域やドレイン領域である拡散層に対してコンタクト
ホールを形成する際にマージンがなく位置合わせずれが
生じると、素子形成領域を画定するフィールド酸化膜の
端部をエッチングしてしまい、その下にある素子分離用
のｐｎ接合を破壊してリーク電流が生じる原因になり、
また、ゲート電極に対してコンタクトホールを形成する
際にマージンがなく位置合わせずれが生じると、ゲート
電極近傍の酸化膜を貫いたり、コンタクトホールの実効
面積が不足して接触不良となる等の問題を生じていた。
【０００６】このような問題を回避するためには、この
位置合わせのためのマージンを充分に確保する必要があ
り、特に、コンタクト孔の数が多い大容量の記憶装置
（メモリセル）においては微細化することが困難であ
る。
位置合わせのためのマージンを充分に確保する必要があ
り、特に、コンタクト孔の数が多い大容量の記憶装置
（メモリセル）においては微細化することが困難であ
る。
【０００７】従来から、コンタクト孔を形成しないでソ
ース領域、ドレイン領域、ゲート電極の間を配線する手
法として、通常の金属配線の他に補助的な局所配線を用
いる方法がＴ．Ｔａｎｇらによって紹介されている（Ｉ
ＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ ８５（１９８
５）．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔのｐｐ．５９
０〜５９３参照）。
ース領域、ドレイン領域、ゲート電極の間を配線する手
法として、通常の金属配線の他に補助的な局所配線を用
いる方法がＴ．Ｔａｎｇらによって紹介されている（Ｉ
ＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ ８５（１９８
５）．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔのｐｐ．５９
０〜５９３参照）。
【０００８】図８は、従来の集積回路装置の配線方法の
説明図であり、（Ａ）は断面を示し、（Ｂ）はその回路
を示している。この図において６１はｐ+ 型シリコン基
板、６２はｐ型シリコン結晶層、６２ 1 はｐ型領域、６
２2 はｎ型領域、６２11，６２21はソース領域、６
２12，６２ 22はドレイン領域、６３はフィールド酸化
膜、６４はゲート絶縁膜、６５1 ，６５2 はゲート電
極、６５3 は配線、６６11，６６12，６６21，６６22，
６６31，６６32はサイドウォール、６７11，６７12，６
７13，６７21，６７22，６７23，６７3 はシリサイド
層、６８は局所配線である。
説明図であり、（Ａ）は断面を示し、（Ｂ）はその回路
を示している。この図において６１はｐ+ 型シリコン基
板、６２はｐ型シリコン結晶層、６２ 1 はｐ型領域、６
２2 はｎ型領域、６２11，６２21はソース領域、６
２12，６２ 22はドレイン領域、６３はフィールド酸化
膜、６４はゲート絶縁膜、６５1 ，６５2 はゲート電
極、６５3 は配線、６６11，６６12，６６21，６６22，
６６31，６６32はサイドウォール、６７11，６７12，６
７13，６７21，６７22，６７23，６７3 はシリサイド
層、６８は局所配線である。
【０００９】この説明図を用いて従来の集積回路装置の
配線方法を説明する。なお、この説明においては、実際
に行われる数多くの工程を適宜まとめて説明している。
配線方法を説明する。なお、この説明においては、実際
に行われる数多くの工程を適宜まとめて説明している。
【００１０】第１工程 まず、ｐ+ 型シリコン基板６１の上にｐ型シリコン結晶
層６２をエピタキシャル成長し、このｐ型シリコン結晶
層６２の表面にｐ型不純物とｎ型不純物を選択的に導入
してｐ型領域６２1 とｎ型領域６２2 を形成する。次い
で、ｐ型領域６２1 とｎ型領域６２2 の上にフィールド
酸化膜６３を形成して、ｐ型領域６２1 とｎ型領域６２
2 にＭＯＳＦＥＴ形成領域を画定する。
層６２をエピタキシャル成長し、このｐ型シリコン結晶
層６２の表面にｐ型不純物とｎ型不純物を選択的に導入
してｐ型領域６２1 とｎ型領域６２2 を形成する。次い
で、ｐ型領域６２1 とｎ型領域６２2 の上にフィールド
酸化膜６３を形成して、ｐ型領域６２1 とｎ型領域６２
2 にＭＯＳＦＥＴ形成領域を画定する。
【００１１】第２工程 ＭＯＳＦＥＴ形成領域の表面を熱酸化してゲート絶縁膜
６４を形成し、その上の全面に多結晶シリコン膜を形成
し、この多結晶シリコン膜をパターニングすることによ
ってｐ型領域６２1 とｎ型領域６２2 のＭＯＳＦＥＴ形
成領域にゲート電極６５1 ，６５2 と配線６５3 を形成
する。
６４を形成し、その上の全面に多結晶シリコン膜を形成
し、この多結晶シリコン膜をパターニングすることによ
ってｐ型領域６２1 とｎ型領域６２2 のＭＯＳＦＥＴ形
成領域にゲート電極６５1 ，６５2 と配線６５3 を形成
する。
【００１２】第３工程 ｎ型領域６２2 を覆った状態でゲート電極６５1 をマス
クにしてゲート電極６５1 の両側のｐ型領域６２1 にｎ
型不純物をイオン注入してｎ型のソース領域６２11とド
レイン領域６２12を形成する。また、逆に、ｐ型領域６
２1 を覆った状態でゲート電極６５2 をマスクにしてゲ
ート電極６５2 の両側のｎ型領域６２2 にｐ型不純物を
イオン注入してｐ型のソース領域６２21とドレイン領域
６２22を形成する。
クにしてゲート電極６５1 の両側のｐ型領域６２1 にｎ
型不純物をイオン注入してｎ型のソース領域６２11とド
レイン領域６２12を形成する。また、逆に、ｐ型領域６
２1 を覆った状態でゲート電極６５2 をマスクにしてゲ
ート電極６５2 の両側のｎ型領域６２2 にｐ型不純物を
イオン注入してｐ型のソース領域６２21とドレイン領域
６２22を形成する。
【００１３】第４工程 全面にＣＶＤによってＳｉＯ2 膜を形成し、このＳｉＯ
2 膜をＲＩＥによって異方性エッチングすることによっ
てゲート電極６５1 ，６５2 の側面にサイドウォール６
６11，６６12，６６21，６６22を形成し、配線６５3 の
側面にサイドウォール６６31，６６32を形成する。
2 膜をＲＩＥによって異方性エッチングすることによっ
てゲート電極６５1 ，６５2 の側面にサイドウォール６
６11，６６12，６６21，６６22を形成し、配線６５3 の
側面にサイドウォール６６31，６６32を形成する。
【００１４】第５工程 そして、単結晶シリコンであるソース領域６２11、ドレ
イン領域６２12、ソース領域６２21、ドレイン領域６２
22と、多結晶シリコンであるゲート電極６５1、ゲート
電極６５2 、配線６５3 の表面をシリサイド化して低抵
抗のシリサイド層６７11，６７12，６７13，６７21，６
７22，６７23，６７3 を形成する。
イン領域６２12、ソース領域６２21、ドレイン領域６２
22と、多結晶シリコンであるゲート電極６５1、ゲート
電極６５2 、配線６５3 の表面をシリサイド化して低抵
抗のシリサイド層６７11，６７12，６７13，６７21，６
７22，６７23，６７3 を形成する。
【００１５】第６工程 続いて全面に窒化チタン膜を全面に形成し、シリサイド
層６７12，６７22，６７3 および、他のＣＭＯＳトラン
ジスタＰ2 ，Ｎ2 のゲートを含むようにパターニングし
て局所配線６８を形成する。次いで、従来から知られて
いる工程によって層間絶縁膜を堆積し、コンタクトホー
ルを開孔し、これらのコンタクトホールを通して金属配
線を形成する。
層６７12，６７22，６７3 および、他のＣＭＯＳトラン
ジスタＰ2 ，Ｎ2 のゲートを含むようにパターニングし
て局所配線６８を形成する。次いで、従来から知られて
いる工程によって層間絶縁膜を堆積し、コンタクトホー
ルを開孔し、これらのコンタクトホールを通して金属配
線を形成する。
【００１６】この方法によると、インバータの交差接続
の部分に金属配線層に対するコンタクト孔を全く必要と
せず、その分だけセル面積を縮小することができる。
の部分に金属配線層に対するコンタクト孔を全く必要と
せず、その分だけセル面積を縮小することができる。
【００１７】
【発明が解決しようとする課題】従来から提案されてい
た前記の局所配線を用いる方法は、確かにコンタクト孔
を削減でき、集積回路装置を縮小する上で効果的である
が、ゲート電極の表面や配線の表面にシリサイド層が露
出しているため、ゲート電極と交差して配線することが
できず、その適用範囲はかなり限定されることになる。
本発明は、この不都合に鑑み、ゲート電極と任意に交
差、あるいは接触して配線することができ、かつ、コン
タクト孔の削減による面積縮小の利点を損なうことのな
い局所配線を有する集積回路装置を提供することを目的
とする。
た前記の局所配線を用いる方法は、確かにコンタクト孔
を削減でき、集積回路装置を縮小する上で効果的である
が、ゲート電極の表面や配線の表面にシリサイド層が露
出しているため、ゲート電極と交差して配線することが
できず、その適用範囲はかなり限定されることになる。
本発明は、この不都合に鑑み、ゲート電極と任意に交
差、あるいは接触して配線することができ、かつ、コン
タクト孔の削減による面積縮小の利点を損なうことのな
い局所配線を有する集積回路装置を提供することを目的
とする。
【００１８】
【課題を解決するための手段】 本発明による集積回路装
置の配線方法においては、基板の上に配線材料膜を形成
する工程と、次いで、該配線材料膜の上に絶縁材料膜を
形成する工程と、次いで、該配線材料膜によって配線を
形成する予定の該絶縁材料膜の一部を選択的に除去する
工程と、次いで、一部が選択的に除去された該絶縁材料
膜と該配線材料膜を同一マスクでパターニングすること
により配線を形成する工程と、次いで、該配線の側面に
絶縁膜を形成する工程と、次いで、該基板の表面と該絶
縁材料膜の一部が選択的に除去されたことにより露出し
た該配線の表面を接続する局所配線を形成する工程を含
むことを特徴とする。
置の配線方法においては、基板の上に配線材料膜を形成
する工程と、次いで、該配線材料膜の上に絶縁材料膜を
形成する工程と、次いで、該配線材料膜によって配線を
形成する予定の該絶縁材料膜の一部を選択的に除去する
工程と、次いで、一部が選択的に除去された該絶縁材料
膜と該配線材料膜を同一マスクでパターニングすること
により配線を形成する工程と、次いで、該配線の側面に
絶縁膜を形成する工程と、次いで、該基板の表面と該絶
縁材料膜の一部が選択的に除去されたことにより露出し
た該配線の表面を接続する局所配線を形成する工程を含
むことを特徴とする。
【００１９】この場合、配線材料膜の上に形成する絶縁
材料膜を、該配線材料膜と絶縁材料膜をフォトリソグラ
フィー工程によってパターニングする際に用いる露光光
の波長に対して実質的に透明な材料とし、かつ、その膜
厚を、該露光光の該絶縁材料膜中における半波長の整数
倍とすることができる。
材料膜を、該配線材料膜と絶縁材料膜をフォトリソグラ
フィー工程によってパターニングする際に用いる露光光
の波長に対して実質的に透明な材料とし、かつ、その膜
厚を、該露光光の該絶縁材料膜中における半波長の整数
倍とすることができる。
【００２０】本発明による他の集積回路装置の配線方法
においては、基板の上に配線材料膜を形成する工程と、
次いで、該配線材料膜の上に絶縁材料膜を形成する工程
と、次いで、該絶縁材料膜と該配線材料膜を同一マスク
でパターニングすることにより配線を形成する工程と、
次いで、該配線の上の該絶縁材料膜の一部を除去する工
程と、次いで、該配線の側面に絶縁膜を形成する工程
と、次いで、該基板の表面と該絶縁材料膜の一部が選択
的に除去されたことにより露出した該配線の表面を接続
する局所配線を形成する工程を含むことを特徴とする。
においては、基板の上に配線材料膜を形成する工程と、
次いで、該配線材料膜の上に絶縁材料膜を形成する工程
と、次いで、該絶縁材料膜と該配線材料膜を同一マスク
でパターニングすることにより配線を形成する工程と、
次いで、該配線の上の該絶縁材料膜の一部を除去する工
程と、次いで、該配線の側面に絶縁膜を形成する工程
と、次いで、該基板の表面と該絶縁材料膜の一部が選択
的に除去されたことにより露出した該配線の表面を接続
する局所配線を形成する工程を含むことを特徴とする。
【００２１】これらの場合、基板の表面がソース領域ま
たはドレイン領域とし、配線をゲート電極等にすること
ができる。
たはドレイン領域とし、配線をゲート電極等にすること
ができる。
【００２２】
【作用】図１は、本発明の集積回路装置の配線方法の原
理説明図であり、（Ａ），（Ｂ）は各工程を示してい
る。この図によって本発明をＣＭＯＳスタティック型メ
モリセルの製造に適用した場合の工程を説明する。
理説明図であり、（Ａ），（Ｂ）は各工程を示してい
る。この図によって本発明をＣＭＯＳスタティック型メ
モリセルの製造に適用した場合の工程を説明する。
【００２３】この図において１はｐ+ 型シリコン基板、
２はｐ型シリコン層、２1 はｐ型領域、２2 はｎ型領
域、２11，２21はソース領域、２12，２22はドレイン領
域、３はフィールド酸化膜、４1 ，４2 はゲート酸化
膜、５は多結晶シリコン膜、６はシリコン酸化膜、
５1 ，５2 はゲート電極、５3 は配線、６1 ，６2 ，６
3 は開口、７11，７12，７22，７21，７31，７32はサイ
ドウォール、８11，８12，８13，８21，８22，８23，８
3 は金属シリサイド層、９は局所配線、１０は層間絶縁
膜、１０11，１０12，１０22，１０21はコンタクトホー
ル、１１11 ，１１12，１１22，１１21は金属配線であ
る。
２はｐ型シリコン層、２1 はｐ型領域、２2 はｎ型領
域、２11，２21はソース領域、２12，２22はドレイン領
域、３はフィールド酸化膜、４1 ，４2 はゲート酸化
膜、５は多結晶シリコン膜、６はシリコン酸化膜、
５1 ，５2 はゲート電極、５3 は配線、６1 ，６2 ，６
3 は開口、７11，７12，７22，７21，７31，７32はサイ
ドウォール、８11，８12，８13，８21，８22，８23，８
3 は金属シリサイド層、９は局所配線、１０は層間絶縁
膜、１０11，１０12，１０22，１０21はコンタクトホー
ル、１１11 ，１１12，１１22，１１21は金属配線であ
る。
【００２４】まず、ｐ+ 型シリコン基板１の上にｐ型シ
リコン層２を堆積し、ｎ型不純物とｐ型不純物を選択的
に導入してｎチャネルＭＯＳＦＥＴの活性層となるｐ型
領域２1 と、ｐチャネルＭＯＳＦＥＴの活性層となるｎ
型領域２2 を形成し、次いで、ｐ型領域２1 とｎ型領域
２2 のＭＯＳＦＥＴ形成領域の周囲にフィールド酸化膜
３を形成する。
リコン層２を堆積し、ｎ型不純物とｐ型不純物を選択的
に導入してｎチャネルＭＯＳＦＥＴの活性層となるｐ型
領域２1 と、ｐチャネルＭＯＳＦＥＴの活性層となるｎ
型領域２2 を形成し、次いで、ｐ型領域２1 とｎ型領域
２2 のＭＯＳＦＥＴ形成領域の周囲にフィールド酸化膜
３を形成する。
【００２５】ｐ型領域２1 とｎ型領域２2 の表面を熱酸
化してゲート酸化膜４1 ，４2 を形成し、その上の全面
に多結晶シリコン膜５を形成し、その上の全面にシリコ
ン酸化膜６を成長し、多結晶シリコン膜５によってゲー
ト電極５1 ，５2 および配線５3 を形成する予定の領域
のシリコン酸化膜６の一部を選択的に除去して開口
６ 1 ，６2 ，６3 を形成する（以上、図１（Ａ）参
照）。
化してゲート酸化膜４1 ，４2 を形成し、その上の全面
に多結晶シリコン膜５を形成し、その上の全面にシリコ
ン酸化膜６を成長し、多結晶シリコン膜５によってゲー
ト電極５1 ，５2 および配線５3 を形成する予定の領域
のシリコン酸化膜６の一部を選択的に除去して開口
６ 1 ，６2 ，６3 を形成する（以上、図１（Ａ）参
照）。
【００２６】次いで、開口６1 ，６2 ，６3 を有するシ
リコン酸化膜６と多結晶シリコン膜５からなる２層膜を
パターニングしてゲート電極５1 ，５2 と配線５3 を形
成し、ｎ型領域２2 の上を覆った状態で、ゲート電極５
1 をマスクにしてｐ型領域２ 1 にｎ型不純物をイオン注
入してソース領域２11とドレイン領域２12を形成し、ま
た、逆に、ｐ型領域２1 の上を覆った状態で、ゲート電
極５2 をマスクにしてｎ型領域２2 にｐ型不純物をイオ
ン注入してドレイン領域２22とソース領域２21を形成す
る。
リコン酸化膜６と多結晶シリコン膜５からなる２層膜を
パターニングしてゲート電極５1 ，５2 と配線５3 を形
成し、ｎ型領域２2 の上を覆った状態で、ゲート電極５
1 をマスクにしてｐ型領域２ 1 にｎ型不純物をイオン注
入してソース領域２11とドレイン領域２12を形成し、ま
た、逆に、ｐ型領域２1 の上を覆った状態で、ゲート電
極５2 をマスクにしてｎ型領域２2 にｐ型不純物をイオ
ン注入してドレイン領域２22とソース領域２21を形成す
る。
【００２７】次いでゲート電極５1 ，５2 と配線５3 の
側面にサイドウォール７11，７12，７22，７21，７31，
７32を形成し、表面に露出している、単結晶からなるソ
ース領域２11、ドレイン領域２12、ドレイン領域２22、
ソース領域２21、および、多結晶シリコン膜５からなる
ゲート電極５1 ，５2 、配線５3 の上面に金属シリサイ
ド層８11，８12，８13，８21，８22，８23，８3 を形成
し、全面にタングステン膜を堆積し、このタングステン
膜を金属シリサイド層８12，８22，８3 を含む領域上に
残すようにパターニングして局所配線９を形成し、従来
から知られている工程によって層間絶縁膜１０を堆積
し、この層間絶縁膜１０に形成したコンタクトホール１
０11，１０12，１０22，１０21を通して金属配線１
１11，１１12，１１22，１１21を形成する（以上、図１
（Ｂ）参照）。
側面にサイドウォール７11，７12，７22，７21，７31，
７32を形成し、表面に露出している、単結晶からなるソ
ース領域２11、ドレイン領域２12、ドレイン領域２22、
ソース領域２21、および、多結晶シリコン膜５からなる
ゲート電極５1 ，５2 、配線５3 の上面に金属シリサイ
ド層８11，８12，８13，８21，８22，８23，８3 を形成
し、全面にタングステン膜を堆積し、このタングステン
膜を金属シリサイド層８12，８22，８3 を含む領域上に
残すようにパターニングして局所配線９を形成し、従来
から知られている工程によって層間絶縁膜１０を堆積
し、この層間絶縁膜１０に形成したコンタクトホール１
０11，１０12，１０22，１０21を通して金属配線１
１11，１１12，１１22，１１21を形成する（以上、図１
（Ｂ）参照）。
【００２８】なお、上記のように、多結晶シリコン膜５
の上に形成したシリコン酸化膜６の一部を選択的にエッ
チング除去した後に、シリコン酸化膜６と多結晶シリコ
ン膜５からなる２層膜をパターニングしてゲート電極５
1 ，５2 と配線５3 を形成することに代えて、シリコン
酸化膜６と多結晶シリコン膜５からなる２層膜をパター
ニングしてゲート電極５1 ，５2 と配線５3 を形成した
後に、このシリコン酸化膜６の一部を選択的にエッチン
グ除去することもできる。
の上に形成したシリコン酸化膜６の一部を選択的にエッ
チング除去した後に、シリコン酸化膜６と多結晶シリコ
ン膜５からなる２層膜をパターニングしてゲート電極５
1 ，５2 と配線５3 を形成することに代えて、シリコン
酸化膜６と多結晶シリコン膜５からなる２層膜をパター
ニングしてゲート電極５1 ，５2 と配線５3 を形成した
後に、このシリコン酸化膜６の一部を選択的にエッチン
グ除去することもできる。
【００２９】本発明の集積回路装置の配線方法のよう
に、基板の上に形成した配線材料膜の上に絶縁膜を堆積
すると、配線材料膜によって形成する配線と局所配線と
の接続部分の絶縁膜を選択的に除去する工程が、配線の
パターニングの前である場合であっても、後の場合であ
っても、この絶縁膜の厚さは層間絶縁膜ほど厚くする必
要がないから、仮にこの絶縁膜に過大な開口を形成し、
あるいは、配線パターンから外れた位置に開口を形成し
てしまったとしても、この開口を形成する工程によって
厚いフィールド酸化膜等を貫いてエッチングしてしまう
ことがない。
に、基板の上に形成した配線材料膜の上に絶縁膜を堆積
すると、配線材料膜によって形成する配線と局所配線と
の接続部分の絶縁膜を選択的に除去する工程が、配線の
パターニングの前である場合であっても、後の場合であ
っても、この絶縁膜の厚さは層間絶縁膜ほど厚くする必
要がないから、仮にこの絶縁膜に過大な開口を形成し、
あるいは、配線パターンから外れた位置に開口を形成し
てしまったとしても、この開口を形成する工程によって
厚いフィールド酸化膜等を貫いてエッチングしてしまう
ことがない。
【００３０】また、この場合、配線がＭＯＳＦＥＴのゲ
ート電極である場合は、従来技術において必要であった
位置合わせ用のマージンを取る必要がなく、絶縁膜を配
線パターンより大きめに除去しておけばよい。したがっ
て、コンタクトホールを形成する際の、加工マージンに
よる面積の増加がなく、かつ、絶縁膜を除去せず残存さ
せた部分で他の配線を交差して形成することが可能にな
る。
ート電極である場合は、従来技術において必要であった
位置合わせ用のマージンを取る必要がなく、絶縁膜を配
線パターンより大きめに除去しておけばよい。したがっ
て、コンタクトホールを形成する際の、加工マージンに
よる面積の増加がなく、かつ、絶縁膜を除去せず残存さ
せた部分で他の配線を交差して形成することが可能にな
る。
【００３１】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）図２、図３は、第１実施例のＣＭＯＳス
タティック型メモリセルの製造工程説明図であり、
（Ａ）〜（Ｆ）は各工程を示している。
タティック型メモリセルの製造工程説明図であり、
（Ａ）〜（Ｆ）は各工程を示している。
【００３２】この図において１はｐ+ 型シリコン基板、
２はｐ型シリコン層、２1 はｐ型領域、２2 はｎ型領
域、２11，２21はソース領域、２12，２22はドレイン領
域、３はフィールド酸化膜、４1 ，４2 はゲート酸化
膜、５は多結晶シリコン膜、５1，５2 はゲート電極、
５3 は配線、６はシリコン酸化膜、６1 ，６2 ，６3 は
開口、７11，７12，７21，７22，７31，７32はサイドウ
ォール、８11，８12，８13，８21，８22，８23，８3 は
金属シリサイド層、９は局所配線、１０は層間絶縁膜、
１０11，１０12，１０21，１０22はコンタクトホール、
１１11 ，１１12，１１21，１１22は金属配線である。
この工程説明図によって第１実施例のＣＭＯＳスタティ
ック型メモリセルの製造方法を説明する。
２はｐ型シリコン層、２1 はｐ型領域、２2 はｎ型領
域、２11，２21はソース領域、２12，２22はドレイン領
域、３はフィールド酸化膜、４1 ，４2 はゲート酸化
膜、５は多結晶シリコン膜、５1，５2 はゲート電極、
５3 は配線、６はシリコン酸化膜、６1 ，６2 ，６3 は
開口、７11，７12，７21，７22，７31，７32はサイドウ
ォール、８11，８12，８13，８21，８22，８23，８3 は
金属シリサイド層、９は局所配線、１０は層間絶縁膜、
１０11，１０12，１０21，１０22はコンタクトホール、
１１11 ，１１12，１１21，１１22は金属配線である。
この工程説明図によって第１実施例のＣＭＯＳスタティ
ック型メモリセルの製造方法を説明する。
【００３３】第１工程（図２（Ａ）参照） ｐ+ 型シリコン基板１の上にエピタキシャル成長によっ
てｐ型シリコン層２を堆積し、ｎ型不純物を導入してｎ
チャネルＭＯＳＦＥＴの活性層となるｐ型領域２1 を形
成し、ｐ型不純物を導入してｐチャネルＭＯＳＦＥＴの
活性層となるｎ型領域２2 を形成する。次いで、ｐ型領
域２1 とｎ型領域２2 のＭＯＳＦＥＴ形成領域の周囲に
ＬＯＣＯＳ法によってフィールド酸化膜３を形成する。
てｐ型シリコン層２を堆積し、ｎ型不純物を導入してｎ
チャネルＭＯＳＦＥＴの活性層となるｐ型領域２1 を形
成し、ｐ型不純物を導入してｐチャネルＭＯＳＦＥＴの
活性層となるｎ型領域２2 を形成する。次いで、ｐ型領
域２1 とｎ型領域２2 のＭＯＳＦＥＴ形成領域の周囲に
ＬＯＣＯＳ法によってフィールド酸化膜３を形成する。
【００３４】第２工程（図２（Ｂ）参照） ｐ型領域２1 とｎ型領域２2 の表面を熱酸化することに
よって膜厚７ｎｍのゲート酸化膜４1 ，４2 を形成し、
その上の全面に化学気相成長（ＣＶＤ）法によって膜厚
１８０ｎｍの多結晶シリコン膜５を形成し、その上の全
面にＣＶＤ法によって膜厚１００ｎｍのシリコン酸化膜
６を成長する。
よって膜厚７ｎｍのゲート酸化膜４1 ，４2 を形成し、
その上の全面に化学気相成長（ＣＶＤ）法によって膜厚
１８０ｎｍの多結晶シリコン膜５を形成し、その上の全
面にＣＶＤ法によって膜厚１００ｎｍのシリコン酸化膜
６を成長する。
【００３５】第３工程（図２（Ｃ）参照） 後の第４工程で多結晶シリコン膜５によって形成される
ゲート電極５1 ，５2および配線５3 の上のシリコン酸
化膜６の一部をフォトリソグラフィー工程によって選択
的にエッチング除去して開口６1 ，６2 ，６3 を形成す
る。
ゲート電極５1 ，５2および配線５3 の上のシリコン酸
化膜６の一部をフォトリソグラフィー工程によって選択
的にエッチング除去して開口６1 ，６2 ，６3 を形成す
る。
【００３６】第４工程（図３（Ｄ）参照） 第３工程で開口６1 ，６2 ，６3 が形成されたシリコン
酸化膜６と多結晶シリコン膜５をパターニングして、ゲ
ート電極５1 ，５2 と配線５3 を形成する。次いで、ｎ
型領域２2 の上を覆った状態で、ゲート電極５1 をマス
クにしてｐ型領域２1 にｎ型不純物をイオン注入してソ
ース領域２11とドレイン領域２12を形成する。また、逆
に、ｐ型領域２1 の上を覆った状態で、ゲート電極５2
をマスクにしてｎ型領域２2 にｐ型不純物をイオン注入
してドレイン領域２22とソース領域２ 21を形成する。
酸化膜６と多結晶シリコン膜５をパターニングして、ゲ
ート電極５1 ，５2 と配線５3 を形成する。次いで、ｎ
型領域２2 の上を覆った状態で、ゲート電極５1 をマス
クにしてｐ型領域２1 にｎ型不純物をイオン注入してソ
ース領域２11とドレイン領域２12を形成する。また、逆
に、ｐ型領域２1 の上を覆った状態で、ゲート電極５2
をマスクにしてｎ型領域２2 にｐ型不純物をイオン注入
してドレイン領域２22とソース領域２ 21を形成する。
【００３７】第５工程（図３（Ｅ）参照） 全面にＣＶＤ法によって膜厚１００ｎｍのシリコン酸化
膜を堆積し、このシリコン酸化膜を異方性を有する反応
性イオンエッチング（ＲＩＥ）によってエッチングし、
ゲート電極５1 ，５2 と配線５3 の側面にのみ選択的に
残して、サイドウォール７11，７12，７22，７21，
７31，７32を形成する。次いで、表面に露出している、
単結晶からなるソース領域２11、ドレイン領域２12、ド
レイン領域２22、ソース領域２21、および、多結晶シリ
コン膜５からなるゲート電極５1 ，５2 、配線５3 の上
面に高融点金属、例えばコバルトを選択的に反応させて
金属シリサイド層８11，８12，８13，８22，８21，
８23，８3 を形成する。
膜を堆積し、このシリコン酸化膜を異方性を有する反応
性イオンエッチング（ＲＩＥ）によってエッチングし、
ゲート電極５1 ，５2 と配線５3 の側面にのみ選択的に
残して、サイドウォール７11，７12，７22，７21，
７31，７32を形成する。次いで、表面に露出している、
単結晶からなるソース領域２11、ドレイン領域２12、ド
レイン領域２22、ソース領域２21、および、多結晶シリ
コン膜５からなるゲート電極５1 ，５2 、配線５3 の上
面に高融点金属、例えばコバルトを選択的に反応させて
金属シリサイド層８11，８12，８13，８22，８21，
８23，８3 を形成する。
【００３８】第６工程（図３（Ｆ）参照） 全面に例えば膜厚８０ｎｍのタングステン膜を堆積し、
このタングステン膜を金属シリサイド層８12，８22，８
3 を含む領域の上に残すようにパターニングすることに
よって、局所配線９を形成する。次いで、従来から知ら
れている工程によって層間絶縁膜１０を堆積し、コンタ
クトホール１０11，１０12，１０22，１０21を形成し、
これらのコンタクトホールを通して金属配線１１11，１
１12，１１22，１１21を形成する。
このタングステン膜を金属シリサイド層８12，８22，８
3 を含む領域の上に残すようにパターニングすることに
よって、局所配線９を形成する。次いで、従来から知ら
れている工程によって層間絶縁膜１０を堆積し、コンタ
クトホール１０11，１０12，１０22，１０21を形成し、
これらのコンタクトホールを通して金属配線１１11，１
１12，１１22，１１21を形成する。
【００３９】（第２実施例）図４、図５は、第２実施例
のＣＭＯＳスタティック型メモリセルの製造工程説明図
であり、（Ａ）〜（Ｆ）は各工程を示している。この図
において２１はｐ+ 型シリコン基板、２２はｐ型シリコ
ン層、２２1 はｐ型領域、２２2 はｎ型領域、２２11，
２２21はソース領域、２２12，２２22はドレイン領域、
２３はフィールド酸化膜、２４1 ，２４2 はゲート酸化
膜、２５は多結晶シリコン膜、２５1 ，２５2 はゲート
電極、２５3 は配線、２６，２６ 1 ，２６2 ，２６3 は
シリコン窒化膜、２６11，２６21，２６31は開口、２７
11，２７12，２７21，２７22，２７31，２７32はサイド
ウォール、２８11，２８12，２８13，２８21，２８22，
２８23，２８3 は金属シリサイド層、２９は局所配線、
３０は層間絶縁膜、３０11，３０12，３０21，３０22は
コンタクトホール、３１11，３１12，３１21，３１22は
金属配線である。この工程説明図によって第２実施例の
ＣＭＯＳスタティック型メモリセルの製造方法を説明す
る。
のＣＭＯＳスタティック型メモリセルの製造工程説明図
であり、（Ａ）〜（Ｆ）は各工程を示している。この図
において２１はｐ+ 型シリコン基板、２２はｐ型シリコ
ン層、２２1 はｐ型領域、２２2 はｎ型領域、２２11，
２２21はソース領域、２２12，２２22はドレイン領域、
２３はフィールド酸化膜、２４1 ，２４2 はゲート酸化
膜、２５は多結晶シリコン膜、２５1 ，２５2 はゲート
電極、２５3 は配線、２６，２６ 1 ，２６2 ，２６3 は
シリコン窒化膜、２６11，２６21，２６31は開口、２７
11，２７12，２７21，２７22，２７31，２７32はサイド
ウォール、２８11，２８12，２８13，２８21，２８22，
２８23，２８3 は金属シリサイド層、２９は局所配線、
３０は層間絶縁膜、３０11，３０12，３０21，３０22は
コンタクトホール、３１11，３１12，３１21，３１22は
金属配線である。この工程説明図によって第２実施例の
ＣＭＯＳスタティック型メモリセルの製造方法を説明す
る。
【００４０】第１工程（図４（Ａ）参照） ｐ+ 型シリコン基板２１の上にエピタキシャル成長によ
ってｐ型シリコン層２２を堆積し、ｎ型不純物を導入し
てｎチャネルＭＯＳＦＥＴの活性層となるｐ型領域２２
1 を形成し、ｐ型不純物を導入してｐチャネルＭＯＳＦ
ＥＴの活性層となるｎ型領域２２2 を形成する。次い
で、ｐ型領域２２1 とｎ型領域２２2 のＭＯＳＦＥＴ形
成領域の周囲にＬＯＣＯＳ法によってフィールド酸化膜
２３を形成する。
ってｐ型シリコン層２２を堆積し、ｎ型不純物を導入し
てｎチャネルＭＯＳＦＥＴの活性層となるｐ型領域２２
1 を形成し、ｐ型不純物を導入してｐチャネルＭＯＳＦ
ＥＴの活性層となるｎ型領域２２2 を形成する。次い
で、ｐ型領域２２1 とｎ型領域２２2 のＭＯＳＦＥＴ形
成領域の周囲にＬＯＣＯＳ法によってフィールド酸化膜
２３を形成する。
【００４１】第２工程（図４（Ｂ）参照） ｐ型領域２２1 とｎ型領域２２2 の表面を熱酸化するこ
とによって膜厚７ｎｍのゲート酸化膜２４1 ，２４2 を
形成し、その上の全面にＣＶＤ法によって膜厚１８０ｎ
ｍの多結晶シリコン膜２５を堆積し、その上の全面にＣ
ＶＤ法によって膜厚１００ｎｍのシリコン窒化（Ｓｉ3
Ｎ4 ）膜２６を成長する。
とによって膜厚７ｎｍのゲート酸化膜２４1 ，２４2 を
形成し、その上の全面にＣＶＤ法によって膜厚１８０ｎ
ｍの多結晶シリコン膜２５を堆積し、その上の全面にＣ
ＶＤ法によって膜厚１００ｎｍのシリコン窒化（Ｓｉ3
Ｎ4 ）膜２６を成長する。
【００４２】第３工程（図４（Ｃ）参照） シリコン窒化膜２６と多結晶シリコン膜２５をパターニ
ングして、シリコン窒化膜２６1 ，２６2 ，２６3 が被
覆されたゲート電極２５1 ，２５2 と配線２５ 3 を形成
する。
ングして、シリコン窒化膜２６1 ，２６2 ，２６3 が被
覆されたゲート電極２５1 ，２５2 と配線２５ 3 を形成
する。
【００４３】第４工程（図５（Ｄ）参照） ｎ型領域２２2 の上を覆った状態で、シリコン窒化膜２
６1 が被覆されたゲート電極２５1 をマスクにしてｐ型
領域２２1 にｎ型不純物をイオン注入してソース領域２
２11とドレイン領域２２12を形成する。また、逆に、ｐ
型領域２２1 の上を覆った状態で、シリコン窒化膜２６
2 が被覆されたゲート電極２５2 をマスクにしてｎ型領
域２２2 にｐ型不純物をイオン注入してドレイン領域２
２22とソース領域２２21を形成する。次いで、ゲート電
極２５1 を被覆しているシリコン窒化膜２６1 、ゲート
電極２５を被覆しているシリコン窒化膜２６2 、配線２
５3 を被覆しているシリコン窒化膜２６3 の一部をフォ
トリソグラフィー工程によって選択的にエッチング除去
して開口２６11，２６21，２６31を形成する。
６1 が被覆されたゲート電極２５1 をマスクにしてｐ型
領域２２1 にｎ型不純物をイオン注入してソース領域２
２11とドレイン領域２２12を形成する。また、逆に、ｐ
型領域２２1 の上を覆った状態で、シリコン窒化膜２６
2 が被覆されたゲート電極２５2 をマスクにしてｎ型領
域２２2 にｐ型不純物をイオン注入してドレイン領域２
２22とソース領域２２21を形成する。次いで、ゲート電
極２５1 を被覆しているシリコン窒化膜２６1 、ゲート
電極２５を被覆しているシリコン窒化膜２６2 、配線２
５3 を被覆しているシリコン窒化膜２６3 の一部をフォ
トリソグラフィー工程によって選択的にエッチング除去
して開口２６11，２６21，２６31を形成する。
【００４４】第５工程（図５（Ｅ）参照） 全面にＣＶＤ法によって膜厚１００ｎｍのシリコン酸化
膜を堆積し、このシリコン酸化膜を異方性を有する反応
性イオンエッチング（ＲＩＥ）によってエッチングし、
ゲート電極２５1 ，２５2 と配線２５3 の側面にのみ残
して、サイドウォール２７11，２７12，２７22，２
７21，２７31，２７32を形成する。次いで、表面に露出
している、単結晶からなるソース領域２２11、ドレイン
領域２２12、ドレイン領域２２22、ソース領域２２21、
および、多結晶シリコン膜２５からなるゲート電極２５
1 ，２５2 、配線２５3 の上面に高融点金属、例えばコ
バルト、チタン、タングステンを選択的に反応させて金
属シリサイド層２８ 11，２８12，２８13，２８21，２８
22，２８23，２８3 を形成する。
膜を堆積し、このシリコン酸化膜を異方性を有する反応
性イオンエッチング（ＲＩＥ）によってエッチングし、
ゲート電極２５1 ，２５2 と配線２５3 の側面にのみ残
して、サイドウォール２７11，２７12，２７22，２
７21，２７31，２７32を形成する。次いで、表面に露出
している、単結晶からなるソース領域２２11、ドレイン
領域２２12、ドレイン領域２２22、ソース領域２２21、
および、多結晶シリコン膜２５からなるゲート電極２５
1 ，２５2 、配線２５3 の上面に高融点金属、例えばコ
バルト、チタン、タングステンを選択的に反応させて金
属シリサイド層２８ 11，２８12，２８13，２８21，２８
22，２８23，２８3 を形成する。
【００４５】第６工程（図５（Ｆ）参照） 全面に例えば膜厚８０ｎｍのタングステン膜を堆積し、
このタングステン膜を金属シリサイド層２８12，２
８22，２８3 を含む領域上に残すようにパターニングし
て局所配線２９を形成する。次いで、従来から知られて
いる工程によって層間絶縁膜３０を堆積し、コンタクト
ホール３０11，３０12，３０22，３０21を形成し、これ
らのコンタクトホールを通して金属配線３１11，３
１12，３１22，３１21を形成する。
このタングステン膜を金属シリサイド層２８12，２
８22，２８3 を含む領域上に残すようにパターニングし
て局所配線２９を形成する。次いで、従来から知られて
いる工程によって層間絶縁膜３０を堆積し、コンタクト
ホール３０11，３０12，３０22，３０21を形成し、これ
らのコンタクトホールを通して金属配線３１11，３
１12，３１22，３１21を形成する。
【００４６】（第３実施例）前に第１実施例で説明した
集積回路装置の配線方法においては、その第３工程（図
２（Ｃ）参照）から第４工程（図３（Ｄ）参照）にかけ
て、多結晶シリコン膜５が露出している領域と、この多
結晶シリコン膜５の上にシリコン酸化膜６が形成されて
いる領域を１回の露光、現像によるフォトリソグラフィ
ー工程によってパターニングして、ゲート電極５1 ，５
2 と配線５3 を形成している。
集積回路装置の配線方法においては、その第３工程（図
２（Ｃ）参照）から第４工程（図３（Ｄ）参照）にかけ
て、多結晶シリコン膜５が露出している領域と、この多
結晶シリコン膜５の上にシリコン酸化膜６が形成されて
いる領域を１回の露光、現像によるフォトリソグラフィ
ー工程によってパターニングして、ゲート電極５1 ，５
2 と配線５3 を形成している。
【００４７】通常は、このような微細なパターンの露光
工程においては、パターニング精度を高くするために露
光光と反射光によって生じる定在波を抑制するために、
被パターニング材の上に反射防止膜を被覆するが、この
反射防止膜の最適条件は下地の被パターニング材からの
反射光の振幅、露光光と反射光の間の位相のずれ等の状
態によって変化する。
工程においては、パターニング精度を高くするために露
光光と反射光によって生じる定在波を抑制するために、
被パターニング材の上に反射防止膜を被覆するが、この
反射防止膜の最適条件は下地の被パターニング材からの
反射光の振幅、露光光と反射光の間の位相のずれ等の状
態によって変化する。
【００４８】換言すると、下地の光学的状態が異なる領
域をパターニングする際は、全域にわたって同様のパタ
ーニング精度を期待することはできない。この実施例
は、例えば第１実施例において、多結晶シリコン膜５が
露出している領域と、この多結晶シリコン膜５の上にシ
リコン酸化膜６が形成されている領域を１回の露光、現
像によってパターニングしても、その全域にわたって精
度の高いパターニングを実現することを目的とする。
域をパターニングする際は、全域にわたって同様のパタ
ーニング精度を期待することはできない。この実施例
は、例えば第１実施例において、多結晶シリコン膜５が
露出している領域と、この多結晶シリコン膜５の上にシ
リコン酸化膜６が形成されている領域を１回の露光、現
像によってパターニングしても、その全域にわたって精
度の高いパターニングを実現することを目的とする。
【００４９】図６、図７は、第３実施例のＣＭＯＳスタ
ティック型メモリセルの製造工程説明図であり、（Ａ）
〜（Ｅ）は各工程を示している。
ティック型メモリセルの製造工程説明図であり、（Ａ）
〜（Ｅ）は各工程を示している。
【００５０】この図において４１はｐ+ 型シリコン基
板、４２はｐ型シリコン層、４２1 はｐ型領域、４２2
はｎ型領域、４２11，４２21はソース領域、４２12，４
２22はドレイン領域、４３はフィールド酸化膜、４
４1 ，４４2 はゲート酸化膜、４５は多結晶シリコン
膜、４５1 ，４５2 はゲート電極、４５3 は配線、４６
はシリコン酸化膜、４６1 ，４６2 ，４６3 は開口、４
７は非晶質炭素膜、４８はフォトレジスト膜、４９11，
４９12，４９21，４９22，４９31，４９32はサイドウォ
ール、５０11，５０12，５０13，５０21，５０22，５０
23，５０3 は金属シリサイド層、５１は局所配線、５２
は層間絶縁膜、５２11，５２12，５２21，５２22はコン
タクトホール、５３11，５３12，５３21，５３22は金属
配線である。この工程説明図によって第３実施例のＣＭ
ＯＳスタティック型メモリセルの製造方法を説明する。
板、４２はｐ型シリコン層、４２1 はｐ型領域、４２2
はｎ型領域、４２11，４２21はソース領域、４２12，４
２22はドレイン領域、４３はフィールド酸化膜、４
４1 ，４４2 はゲート酸化膜、４５は多結晶シリコン
膜、４５1 ，４５2 はゲート電極、４５3 は配線、４６
はシリコン酸化膜、４６1 ，４６2 ，４６3 は開口、４
７は非晶質炭素膜、４８はフォトレジスト膜、４９11，
４９12，４９21，４９22，４９31，４９32はサイドウォ
ール、５０11，５０12，５０13，５０21，５０22，５０
23，５０3 は金属シリサイド層、５１は局所配線、５２
は層間絶縁膜、５２11，５２12，５２21，５２22はコン
タクトホール、５３11，５３12，５３21，５３22は金属
配線である。この工程説明図によって第３実施例のＣＭ
ＯＳスタティック型メモリセルの製造方法を説明する。
【００５１】第１工程（図６（Ａ）参照） ｐ+ 型シリコン基板４１の上にエピタキシャル成長によ
ってｐ型シリコン層４２を堆積し、ｎ型不純物を導入し
てｎチャネルＭＯＳＦＥＴの活性層となるｐ型領域４２
1 を形成し、ｐ型不純物を導入してｐチャネルＭＯＳＦ
ＥＴの活性層となるｎ型領域４２2 を形成する。次い
で、ｐ型領域４２1 とｎ型領域４２2 のＭＯＳＦＥＴ形
成領域の周囲にＬＯＣＯＳ法によってフィールド酸化膜
４３を形成する。
ってｐ型シリコン層４２を堆積し、ｎ型不純物を導入し
てｎチャネルＭＯＳＦＥＴの活性層となるｐ型領域４２
1 を形成し、ｐ型不純物を導入してｐチャネルＭＯＳＦ
ＥＴの活性層となるｎ型領域４２2 を形成する。次い
で、ｐ型領域４２1 とｎ型領域４２2 のＭＯＳＦＥＴ形
成領域の周囲にＬＯＣＯＳ法によってフィールド酸化膜
４３を形成する。
【００５２】第２工程（図６（Ｂ）参照） ｐ型領域４２1 とｎ型領域４２2 の表面を熱酸化するこ
とによって膜厚７ｎｍのゲート酸化膜４４1 ，４４2 を
形成し、その上の全面に化学気相成長（ＣＶＤ）法によ
って膜厚１８０ｎｍの多結晶シリコン膜４５を形成し、
その上の全面にＣＶＤ法によってシリコン酸化膜４６を
成長する。
とによって膜厚７ｎｍのゲート酸化膜４４1 ，４４2 を
形成し、その上の全面に化学気相成長（ＣＶＤ）法によ
って膜厚１８０ｎｍの多結晶シリコン膜４５を形成し、
その上の全面にＣＶＤ法によってシリコン酸化膜４６を
成長する。
【００５３】このシリコン酸化膜４６は、後に第４工程
で多結晶シリコン膜４５を選択的にエッチングしてゲー
ト電極４５1 ，４５2 および配線４５3 を形成する工程
で行われるレジスト膜４８の露光光の波長に対して実質
的に透明であり、その膜厚は、露光光のシリコン酸化膜
４６での半波長の整数倍になっている。
で多結晶シリコン膜４５を選択的にエッチングしてゲー
ト電極４５1 ，４５2 および配線４５3 を形成する工程
で行われるレジスト膜４８の露光光の波長に対して実質
的に透明であり、その膜厚は、露光光のシリコン酸化膜
４６での半波長の整数倍になっている。
【００５４】すなわち、露光光として真空中での波長が
２４８ｎｍのＫｒＦエキシマレーザを用いる場合、シリ
コン酸化膜４６は実質的に吸収がなく透明である。そし
て、一般に、媒質中を透過するときの光の波長は、真空
中での波長をその媒質の屈折率で除した値となるから、
シリコン酸化膜４６の屈折率が１．４８であるとする
と、シリコン酸化膜４６中での波長は２４８ｎｍ／１．
４８≒１６８ｎｍとなる。したがって、シリコン酸化膜
４６の膜厚を、シリコン酸化膜４６中でのＫｒＦエキシ
マレーザ光の半波長である８４ｎｍとする。
２４８ｎｍのＫｒＦエキシマレーザを用いる場合、シリ
コン酸化膜４６は実質的に吸収がなく透明である。そし
て、一般に、媒質中を透過するときの光の波長は、真空
中での波長をその媒質の屈折率で除した値となるから、
シリコン酸化膜４６の屈折率が１．４８であるとする
と、シリコン酸化膜４６中での波長は２４８ｎｍ／１．
４８≒１６８ｎｍとなる。したがって、シリコン酸化膜
４６の膜厚を、シリコン酸化膜４６中でのＫｒＦエキシ
マレーザ光の半波長である８４ｎｍとする。
【００５５】次いで、後の第４工程で多結晶シリコン膜
４５によって形成されるゲート電極４５1 ，４５2 およ
び配線４５3 の上のシリコン酸化膜４６の一部をフォト
リソグラフィー工程によって選択的にエッチング除去し
て開口４６1 ，４６2 ，４６ 3 を形成する。
４５によって形成されるゲート電極４５1 ，４５2 およ
び配線４５3 の上のシリコン酸化膜４６の一部をフォト
リソグラフィー工程によって選択的にエッチング除去し
て開口４６1 ，４６2 ，４６ 3 を形成する。
【００５６】第３工程（図６（Ｃ）参照） その上に、反射防止膜として膜厚４５ｎｍの非晶質炭素
膜４７をＣＶＤ法によって形成する。この非晶質炭素膜
４７は、ＣＶＤ法の成膜条件である程度光の屈折率と吸
収係数を制御することが可能であり、この実施例の場合
は、屈折率が１．５８で、吸収係数が０．７５であっ
た。
膜４７をＣＶＤ法によって形成する。この非晶質炭素膜
４７は、ＣＶＤ法の成膜条件である程度光の屈折率と吸
収係数を制御することが可能であり、この実施例の場合
は、屈折率が１．５８で、吸収係数が０．７５であっ
た。
【００５７】この非晶質炭素膜４７の上にフォトレジス
ト膜４８を形成し、このフォトレジスト膜４８を、多結
晶シリコン膜４５をパターニングしてゲート電極４
５1 ，４５2 および配線４５3 を形成するために、波長
が２４８ｎｍのＫｒＦエキシマレーザを用いて選択的に
露光し、現像してパターニングする。
ト膜４８を形成し、このフォトレジスト膜４８を、多結
晶シリコン膜４５をパターニングしてゲート電極４
５1 ，４５2 および配線４５3 を形成するために、波長
が２４８ｎｍのＫｒＦエキシマレーザを用いて選択的に
露光し、現像してパターニングする。
【００５８】第４工程（図７（Ｄ）参照） 第２工程で開口４６1 ，４６2 ，４６3 が形成されたシ
リコン酸化膜４６と多結晶シリコン膜４５を、第３工程
で形成したパターニングされたフォトレジスト膜４８を
用いてパターニングすることによって、ゲート電極４５
1 ，４５2 と配線４５3 を形成する。なお、ゲート電極
４５1 ，４５2 と配線４５3 を形成した後、フォトレジ
スト膜４８と非晶質炭素膜４７を、プラズマによるエッ
チングによって除去する。
リコン酸化膜４６と多結晶シリコン膜４５を、第３工程
で形成したパターニングされたフォトレジスト膜４８を
用いてパターニングすることによって、ゲート電極４５
1 ，４５2 と配線４５3 を形成する。なお、ゲート電極
４５1 ，４５2 と配線４５3 を形成した後、フォトレジ
スト膜４８と非晶質炭素膜４７を、プラズマによるエッ
チングによって除去する。
【００５９】次いで、ｎ型領域４２2 の上を覆った状態
で、ゲート電極４５1 をマスクにしてｐ型領域４２1 に
ｎ型不純物をイオン注入してソース領域４２11とドレイ
ン領域４２12を形成する。また、逆に、ｐ型領域４２1
の上を覆った状態で、ゲート電極４５2 をマスクにして
ｎ型領域４２2 にｐ型不純物をイオン注入してドレイン
領域４２22とソース領域４２21を形成する。
で、ゲート電極４５1 をマスクにしてｐ型領域４２1 に
ｎ型不純物をイオン注入してソース領域４２11とドレイ
ン領域４２12を形成する。また、逆に、ｐ型領域４２1
の上を覆った状態で、ゲート電極４５2 をマスクにして
ｎ型領域４２2 にｐ型不純物をイオン注入してドレイン
領域４２22とソース領域４２21を形成する。
【００６０】第５工程（図７（Ｅ）参照） 全面にＣＶＤ法によって膜厚１００ｎｍのシリコン酸化
膜を堆積し、このシリコン酸化膜を異方性を有するＲＩ
Ｅによってエッチングし、ゲート電極４５1 ，４５2 と
配線４５3 の側面にのみ選択的に残して、サイドウォー
ル４９11，４９ 12，４９22，４９21，４９31，４９32を
形成する。次いで、表面に露出している、単結晶からな
るソース領域４２11、ドレイン領域４２12、ドレイン領
域４２22、ソース領域４２21、および、多結晶シリコン
膜４５からなるゲート電極４５1 ，４５2 、配線４５3
の上面に高融点金属、例えばコバルトを選択的に反応さ
せて金属シリサイド層５０11，５０12，５０13，５
０22，５０21，５０23，５０3 を形成する。
膜を堆積し、このシリコン酸化膜を異方性を有するＲＩ
Ｅによってエッチングし、ゲート電極４５1 ，４５2 と
配線４５3 の側面にのみ選択的に残して、サイドウォー
ル４９11，４９ 12，４９22，４９21，４９31，４９32を
形成する。次いで、表面に露出している、単結晶からな
るソース領域４２11、ドレイン領域４２12、ドレイン領
域４２22、ソース領域４２21、および、多結晶シリコン
膜４５からなるゲート電極４５1 ，４５2 、配線４５3
の上面に高融点金属、例えばコバルトを選択的に反応さ
せて金属シリサイド層５０11，５０12，５０13，５
０22，５０21，５０23，５０3 を形成する。
【００６１】第６工程（図７（Ｆ）参照） 全面に例えば膜厚８０ｎｍのタングステン膜を堆積し、
このタングステン膜を金属シリサイド層５０12，５
０22，５０3 を含む領域の上に残すようにパターニング
することによって、局所配線５１を形成する。次いで、
層間絶縁膜５２を堆積し、コンタクトホール５２11，５
２12，５２22，５２21を形成し、これらのコンタクトホ
ールを通して金属配線５３11，５３12，５３22，５３21
を形成する。
このタングステン膜を金属シリサイド層５０12，５
０22，５０3 を含む領域の上に残すようにパターニング
することによって、局所配線５１を形成する。次いで、
層間絶縁膜５２を堆積し、コンタクトホール５２11，５
２12，５２22，５２21を形成し、これらのコンタクトホ
ールを通して金属配線５３11，５３12，５３22，５３21
を形成する。
【００６２】この実施例のように、ゲート電極４５1 ，
４５2 および配線４５3 を形成するための多結晶シリコ
ン膜４５の上に形成するシリコン酸化膜４６の膜厚を、
シリコン酸化膜４６中での露光光の半波長とすると、こ
のシリコン酸化膜４６中を進行し、下層の多結晶シリコ
ン膜４５との界面によって反射されてシリコン酸化膜４
６の上のフォトレジスト膜４８に戻る反射光の光学的状
態は、シリコン酸化膜４６が被覆されないで多結晶シリ
コン膜４５が露出している領域上の反射光の光学的状態
と全く同等になる。
４５2 および配線４５3 を形成するための多結晶シリコ
ン膜４５の上に形成するシリコン酸化膜４６の膜厚を、
シリコン酸化膜４６中での露光光の半波長とすると、こ
のシリコン酸化膜４６中を進行し、下層の多結晶シリコ
ン膜４５との界面によって反射されてシリコン酸化膜４
６の上のフォトレジスト膜４８に戻る反射光の光学的状
態は、シリコン酸化膜４６が被覆されないで多結晶シリ
コン膜４５が露出している領域上の反射光の光学的状態
と全く同等になる。
【００６３】したがって、全露光範囲内にわたって非晶
質炭素膜４７による反射防止膜の最適条件を実現するこ
とができ、定在波を低減し、あるいは定在波の波形を設
計することができる。なお、多結晶シリコン膜４５の上
に形成するシリコン酸化膜４６の膜厚を、シリコン酸化
膜４６中での露光光の半波長の整数倍にしても、上記と
同様の効果を生じることはその原理上明らかである。
質炭素膜４７による反射防止膜の最適条件を実現するこ
とができ、定在波を低減し、あるいは定在波の波形を設
計することができる。なお、多結晶シリコン膜４５の上
に形成するシリコン酸化膜４６の膜厚を、シリコン酸化
膜４６中での露光光の半波長の整数倍にしても、上記と
同様の効果を生じることはその原理上明らかである。
【００６４】また、前記の第１実施例の第５工程におい
て、全面にＣＶＤ法によって膜厚１００ｎｍのシリコン
酸化膜を堆積し、このシリコン酸化膜を異方性を有する
反応性イオンエッチング（ＲＩＥ）によってエッチング
し、ゲート電極５1 ，５2 と配線５3 の側面にのみ選択
的に残して、サイドウォール７11，７12，７22，７21，
７31，７32を形成した後（図３（Ｅ）参照）、全面に絶
縁膜を堆積し、この絶縁膜を堆積し、この絶縁膜に、ソ
ース領域２11，２21、ドレイン領域２12，２22、配線５
3 に達する局所配線形状の溝をフォトリソグラフィー工
程によって形成し、この局所配線形状の溝を含む全面に
タングステン等の局所配線材料を堆積し、その表面を化
学機械的研磨法（ＣＭＰ法）によって研磨して、この局
所配線材料を局所配線形状の溝にのみ残存させて、局所
配線とすることができる。
て、全面にＣＶＤ法によって膜厚１００ｎｍのシリコン
酸化膜を堆積し、このシリコン酸化膜を異方性を有する
反応性イオンエッチング（ＲＩＥ）によってエッチング
し、ゲート電極５1 ，５2 と配線５3 の側面にのみ選択
的に残して、サイドウォール７11，７12，７22，７21，
７31，７32を形成した後（図３（Ｅ）参照）、全面に絶
縁膜を堆積し、この絶縁膜を堆積し、この絶縁膜に、ソ
ース領域２11，２21、ドレイン領域２12，２22、配線５
3 に達する局所配線形状の溝をフォトリソグラフィー工
程によって形成し、この局所配線形状の溝を含む全面に
タングステン等の局所配線材料を堆積し、その表面を化
学機械的研磨法（ＣＭＰ法）によって研磨して、この局
所配線材料を局所配線形状の溝にのみ残存させて、局所
配線とすることができる。
【００６５】この方法はダマシン（ｄａｍａｓｃｅｎｅ
象嵌法）と呼ばれているが、第２実施例においても、
第５工程（図５（Ｅ）参照）以下に、これと同様の工程
を適用することによって局所配線を形成することができ
る。
象嵌法）と呼ばれているが、第２実施例においても、
第５工程（図５（Ｅ）参照）以下に、これと同様の工程
を適用することによって局所配線を形成することができ
る。
【００６６】
【発明の効果】以上説明したように、本発明によると、
コンタクト孔を用いない局所配線によって配線を行うこ
とができるため、集積回路装置の所要面積を増加させる
ことなく高集積化することができ、かつ、ゲート電極や
配線の上に絶縁膜を形成しているため、絶縁膜によって
絶縁した状態で他の配線と任意に交差、接続を行うこと
ができ、特に、ＳＲＡＭのセルの面積を縮小して高集積
化することができ、一般に集積回路装置の高性能化に寄
与するところが大きい。
コンタクト孔を用いない局所配線によって配線を行うこ
とができるため、集積回路装置の所要面積を増加させる
ことなく高集積化することができ、かつ、ゲート電極や
配線の上に絶縁膜を形成しているため、絶縁膜によって
絶縁した状態で他の配線と任意に交差、接続を行うこと
ができ、特に、ＳＲＡＭのセルの面積を縮小して高集積
化することができ、一般に集積回路装置の高性能化に寄
与するところが大きい。
【００６７】また、ゲート電極を形成する多結晶シリコ
ン膜の上に形成するシリコン酸化膜の膜厚を、このシリ
コン酸化膜中での露光光の半波長、あるいはその整数倍
にすると、シリコン酸化膜が被覆された領域と、シリコ
ン酸化膜が被覆されていない領域をフォトリソグラフィ
ー工程によって同時にパターニングする場合でも、両領
域で生じる露光光の反射状態が同じにあり、領域の一方
に対して定在波が最小になるような条件で反射防止膜等
を設定すると、同時に他の一方に対しても最適条件とな
り、両領域においてパターニング精度に差異を生じるこ
とがない。
ン膜の上に形成するシリコン酸化膜の膜厚を、このシリ
コン酸化膜中での露光光の半波長、あるいはその整数倍
にすると、シリコン酸化膜が被覆された領域と、シリコ
ン酸化膜が被覆されていない領域をフォトリソグラフィ
ー工程によって同時にパターニングする場合でも、両領
域で生じる露光光の反射状態が同じにあり、領域の一方
に対して定在波が最小になるような条件で反射防止膜等
を設定すると、同時に他の一方に対しても最適条件とな
り、両領域においてパターニング精度に差異を生じるこ
とがない。
【図１】本発明の集積回路装置の配線方法の原理説明図
であり、（Ａ），（Ｂ）は各工程を示している。
であり、（Ａ），（Ｂ）は各工程を示している。
【図２】第１実施例のＣＭＯＳスタティック型メモリセ
ルの製造工程説明図（１）であり、（Ａ）〜（Ｃ）は各
工程を示している。
ルの製造工程説明図（１）であり、（Ａ）〜（Ｃ）は各
工程を示している。
【図３】第１実施例のＣＭＯＳスタティック型メモリセ
ルの製造工程説明図（２）であり、（Ｄ）〜（Ｆ）は各
工程を示している。
ルの製造工程説明図（２）であり、（Ｄ）〜（Ｆ）は各
工程を示している。
【図４】第２実施例のＣＭＯＳスタティック型メモリセ
ルの製造工程説明図（１）であり、（Ａ）〜（Ｃ）は各
工程を示している。
ルの製造工程説明図（１）であり、（Ａ）〜（Ｃ）は各
工程を示している。
【図５】第２実施例のＣＭＯＳスタティック型メモリセ
ルの製造工程説明図（２）であり、（Ｄ）〜（Ｆ）は各
工程を示している。
ルの製造工程説明図（２）であり、（Ｄ）〜（Ｆ）は各
工程を示している。
【図６】第３実施例のＣＭＯＳスタティック型メモリセ
ルの製造工程説明図（１）であり、（Ａ）〜（Ｃ）は各
工程を示している。
ルの製造工程説明図（１）であり、（Ａ）〜（Ｃ）は各
工程を示している。
【図７】第３実施例のＣＭＯＳスタティック型メモリセ
ルの製造工程説明図（２）であり、（Ｄ）〜（Ｆ）は各
工程を示している。
ルの製造工程説明図（２）であり、（Ｄ）〜（Ｆ）は各
工程を示している。
【図８】従来の集積回路装置の配線方法の説明図であ
り、（Ａ）は断面を示し、（Ｂ）はその回路を示してい
る。
り、（Ａ）は断面を示し、（Ｂ）はその回路を示してい
る。
１ ｐ+ 型シリコン基板 ２ ｐ型シリコン層 ２1 ｐ型領域 ２2 ｎ型領域 ２11，２21 ソース領域 ２12，２22 ドレイン領域 ３ フィールド酸化膜 ４1 ，４2 ゲート酸化膜 ５ 多結晶シリコン膜 ５1 ，５2 ゲート電極 ５3 配線 ６ シリコン酸化膜 ６1 ，６2 ，６3 開口 ７11，７12，７21，７22，７31，７32 サイドウォール ８11，８12，８13，８21，８22，８23，８3 金属シリ
サイド層 ９ 局所配線 １０ 層間絶縁膜 １０11，１０12，１０21，１０22 コンタクトホール １１11，１１12，１１21，１１22 金属配線 ２１ ｐ+ 型シリコン基板 ２２ ｐ型シリコン層 ２２1 ｐ型領域 ２２2 ｎ型領域 ２２11，２２21 ソース領域 ２２12，２２22 ドレイン領域 ２３ フィールド酸化膜 ２４1 ，２４2 ゲート酸化膜 ２５ 多結晶シリコン膜 ２５1 ，２５2 ゲート電極 ２５3 配線 ２６，２６1 ，２６2 ，２６3 シリコン窒化膜 ２６11，２６21，２６31 開口 ２７11，２７12，２７21，２７22，２７31，２７32 サ
イドウォール ２８11，２８12，２８13，２８21，２８22，２８23，２
８3 金属シリサイド層 ２９ 局所配線 ３０ 層間絶縁膜 ３０11，３０12，３０21，３０22 コンタクトホール ３１11，３１12，３１21，３１22 金属配線 ４１ ｐ+ 型シリコン基板 ４２ ｐ型シリコン層 ４２1 ｐ型領域 ４２2 ｎ型領域 ４２11，４２21 ソース領域 ４２12，４２22 ドレイン領域 ４３ フィールド酸化膜 ４４1 ，４４2 ゲート酸化膜 ４５ 多結晶シリコン膜 ４５1 ，４５2 ゲート電極 ４５3 配線 ４６ シリコン酸化膜 ４６1 ，４６2 ，４６3 開口 ４７ 非晶質炭素膜 ４８ フォトレジスト膜 ４９11，４９12，４９21，４９22，４９31，４９32 サ
イドウォール ５０11，５０12，５０13，５０21，５０22，５０23，５
０3 金属シリサイド層 ５１ 局所配線 ５２ 層間絶縁膜 ５２11，５２12，５２21，５２22 コンタクトホール ５３11，５３12，５３21，５３22 金属配線
サイド層 ９ 局所配線 １０ 層間絶縁膜 １０11，１０12，１０21，１０22 コンタクトホール １１11，１１12，１１21，１１22 金属配線 ２１ ｐ+ 型シリコン基板 ２２ ｐ型シリコン層 ２２1 ｐ型領域 ２２2 ｎ型領域 ２２11，２２21 ソース領域 ２２12，２２22 ドレイン領域 ２３ フィールド酸化膜 ２４1 ，２４2 ゲート酸化膜 ２５ 多結晶シリコン膜 ２５1 ，２５2 ゲート電極 ２５3 配線 ２６，２６1 ，２６2 ，２６3 シリコン窒化膜 ２６11，２６21，２６31 開口 ２７11，２７12，２７21，２７22，２７31，２７32 サ
イドウォール ２８11，２８12，２８13，２８21，２８22，２８23，２
８3 金属シリサイド層 ２９ 局所配線 ３０ 層間絶縁膜 ３０11，３０12，３０21，３０22 コンタクトホール ３１11，３１12，３１21，３１22 金属配線 ４１ ｐ+ 型シリコン基板 ４２ ｐ型シリコン層 ４２1 ｐ型領域 ４２2 ｎ型領域 ４２11，４２21 ソース領域 ４２12，４２22 ドレイン領域 ４３ フィールド酸化膜 ４４1 ，４４2 ゲート酸化膜 ４５ 多結晶シリコン膜 ４５1 ，４５2 ゲート電極 ４５3 配線 ４６ シリコン酸化膜 ４６1 ，４６2 ，４６3 開口 ４７ 非晶質炭素膜 ４８ フォトレジスト膜 ４９11，４９12，４９21，４９22，４９31，４９32 サ
イドウォール ５０11，５０12，５０13，５０21，５０22，５０23，５
０3 金属シリサイド層 ５１ 局所配線 ５２ 層間絶縁膜 ５２11，５２12，５２21，５２22 コンタクトホール ５３11，５３12，５３21，５３22 金属配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 21/336 H01L 21/768 H01L 27/11 H01L 29/78
Claims (4)
- 【請求項１】基板の上に配線材料膜を形成する工程と、 次いで、該配線材料膜の上に絶縁材料膜を形成する工程
と、 次いで、該配線材料膜によって配線を形成する予定の該
絶縁材料膜の一部を選択的に除去する工程と、 次いで、一部が選択的に除去された該絶縁材料膜と該配
線材料膜を同一マスクでパターニングすることにより配
線を形成する工程と、 次いで、該配線の側面に絶縁膜を形成する工程と、 次いで、該基板の表面と該絶縁材料膜の一部が選択的に
除去されたことにより露出した該配線の表面を接続する
局所配線を形成する工程を含むことを特徴とする集積回
路装置の配線方法。 - 【請求項２】配線材料膜の上に形成する絶縁材料膜を、
該配線材料膜と絶縁材料膜をフォトリソグラフィー工程
によってパターニングする際に用いる露光光の波長に対
して実質的に透明な材料とし、かつ、その膜厚を、該露
光光の該絶縁材料膜中における半波長の整数倍とするこ
とを特徴とする請求項１記載に記載された集積回路装置
の配線方法。 - 【請求項３】基板の上に配線材料膜を形成する工程と、 次いで、該配線材料膜の上に絶縁材料膜を形成する工程
と、 次いで、該絶縁材料膜と該配線材料膜を同一マスクでパ
ターニングすることにより配線を形成する工程と、 次いで、該配線の上の該絶縁材料膜の一部を除去する工
程と、 次いで、該配線の側面に絶縁膜を形成する工程と、 次いで、該基板の表面と該絶縁材料膜の一部が選択的に
除去されたことにより露出した該配線の表面を接続する
局所配線を形成する工程を含むことを特徴とする集積回
路装置の配線方法。 - 【請求項４】基板の表面がソース領域またはドレイン領
域であることを特徴とする請求項１から請求項３までの
いずれか１項に記載された集積回路装置の配線方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18315994A JP3306691B2 (ja) | 1994-02-25 | 1994-08-04 | 集積回路装置の配線方法 |
| US08/394,347 US5850096A (en) | 1994-02-25 | 1995-02-23 | Enhanced semiconductor integrated circuit device with a memory array and a peripheral circuit |
| US08/661,011 US5843841A (en) | 1994-02-25 | 1996-06-10 | Fabrication process of a semiconductor integrated circuit device having a local interconnect pattern and a semiconductor integrated circuit device fabricated according to such a fabrication process |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2714694 | 1994-02-25 | ||
| JP6-27146 | 1994-02-25 | ||
| JP18315994A JP3306691B2 (ja) | 1994-02-25 | 1994-08-04 | 集積回路装置の配線方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288288A JPH07288288A (ja) | 1995-10-31 |
| JP3306691B2 true JP3306691B2 (ja) | 2002-07-24 |
Family
ID=26365051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18315994A Expired - Lifetime JP3306691B2 (ja) | 1994-02-25 | 1994-08-04 | 集積回路装置の配線方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3306691B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003203993A (ja) | 2002-01-10 | 2003-07-18 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| US7442609B2 (en) * | 2004-09-10 | 2008-10-28 | Infineon Technologies Ag | Method of manufacturing a transistor and a method of forming a memory device with isolation trenches |
-
1994
- 1994-08-04 JP JP18315994A patent/JP3306691B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07288288A (ja) | 1995-10-31 |
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