JP3300482B2 - 絶縁ゲート付きサイリスタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁ゲート付きサイリ
スタに関する。

【０００２】

【従来の技術】高耐圧、大電流の電力用素子に、その駆
動回路や保護回路を一体的に集積形成した電力用ＩＣ
は、今後の電力用素子の主流になるものと考えられてい
る。このような電力用素子におけるゲート駆動には、絶
縁ゲート電極（ＭＯＳゲート）を用いた電圧制御型が好
ましい。電圧制御型は、電流駆動型に比べて小電流での
ゲート駆動が可能であるからである。

【０００３】図６４は、従来の絶縁ゲート型サイリスタ
のタ−ンオフ用絶縁ゲ−ト部の構造を示す断面図であ
る。このサイリスタでは、高抵抗のｎ型ベ−ス層１の一
方の面にｐ型ベ−ス層２が形成され、このｐ型ベ−ス層
２内にｎ型エミッタ層３が形成されている。また、ｎ型
ベ−ス層１の他方の面にｐ型エミッタ層４が形成されて
いる。ｎ型エミッタ層３上にはカソ−ド電極５が、ｐ型
エミッタ層４上にはアノ−ド電極６がそれぞれ形成され
ている。

【０００４】ｐ型ベ−ス層２内のｎ型エミッタ層３から
所定距離離れた位置にはｎ型ドレイン層７が形成されて
いる。このｎ型ドレイン層７とｎ型エミッタ層３の間の
ｐ型ベ−ス層２の表面には、ゲ−ト絶縁膜９を介してゲ
ート電極１０が形成されている。このゲート電極１０は
ターンオフ用であって、このようにしてｎ型エミッタ層
３をソースとするｎチャネルＭＯＳＦＥＴが構成されて
いる。なお、ｎ型ドレイン層７にコンタクトするドレイ
ン電極８は、同時にｐ型ベ−ス層２にもコンタクトして
おり、ｐ型ベ−ス層２とｎ型ドレイン層７がこのドレイ
ン電極８により短絡している。

【０００５】タ−ンオン用のゲ−ト電極は図では示され
ていないが、例えば、選択的に拡散形成されるｐ型ベ−
ス層２の周辺部に、タ−ンオフ用と同様にＭＯＳ構造を
もって形成される。

【０００６】このような構造の絶縁ゲート型サイリスタ
をターンオフするには、ゲート電極１０にカソ−ドに対
して正の電圧を印加する。これにより、ゲート電極１０
の下にｎ型チャンネルが形成され、ｐ型ベ−ス層２から
直接ｎ型エミッタ層３に流れ込んでいたホ−ル電流の一
部が、図に破線で示すようにドレイン電極８から吸い出
され、ｎ型ドレイン層７を通り、ゲ−ト電極１０の下の
チャンネルを通って、ｎ型エミッタ層３からカソ−ド電
極５にバイパスするようになる。このホ−ル電流のバイ
パスによってやがてｎ型エミッタ層３からｐ型ベ−ス層
２への電子の注入が止まり、このサイリスタはターンオ
フする。

【０００７】この従来構造の絶縁ゲート付きサイリスタ
では、十分なターンオフ能力が得られないという問題が
ある。これは、図６４に破線で示したホール電流バイパ
ス経路の抵抗に原因がある。ホール電流バイパス経路の
抵抗は、主要にはｐ型ベース層２の横方向抵抗と絶縁ゲ
ート電極１０下のチャネルのオン抵抗である。これらの
抵抗とバイパス電流によりきまる電圧降下が、ｎ型エミ
ッタ層３とｐ型ベース層２間のビルトイン電圧以上にな
ると、ｎ型エミッタ層３からの電子注入が止まらないこ
とになる。したがって主電流が大きくなると、ターンオ
フできない。

【０００８】

【発明が解決しようとする課題】以上のように従来の絶
縁ゲート付きサイリスタでは、高いタ−ンオフ電流を得
ることが出来ないという問題があった。

【０００９】そこで、本発明は、より高いタ−ンオフ電
流を得ることを可能とする絶縁ゲート付きサイリスタを
提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明に係る絶縁ゲート
付きサイリスタは、第１導電型ベース層、第１導電型ベ
ース層の一方の面に形成された第２導電型ベース層、第
１導電型ベース層を介して前記第２導電型ベース層に接
続された第２導電型エミッタ層、および第２導電型ベー
ス層内に形成された第１導電型エミッタ層から構成され
るｐｎｐｎ構造を有する。

【００１１】このサイリスタの基本構造において、本発
明に係る絶縁ゲート付きサイリスタでは、第２導電型ベ
ース層内の第１導電型エミッタ層に隣接する位置にドレ
イン電極が形成され、またこのドレイン電極により第２
導電型ベース層と短絡される第１導電型ドレイン層が形
成されている。第２導電型ベース層には、その第１導電
型ドレイン層から所定距離離れて第１導電型ソース層が
形成されている。そして、第１導電型ベース層と第１導
電型エミッタ層の間の第２導電型ベース層上に、第１の
ゲート絶縁膜を介してターンオン用絶縁ゲート電極が形
成されているとともに、第１導電型ドレイン層と第１導
電型ソース層の間の第２導電型ベース層上には、第２の
ゲート絶縁膜を介してターンオフ用絶縁ゲート電極が形
成されている。また、第２導電型エミッタ層上には第１
の主電極が、第１導電型エミッタ層上には第２の主電極
が形成され、第１導電型ソース層上には第２の主電極と
接続されたソース電極が形成されている。

【００１２】本発明は、このような絶縁ゲート付きサイ
リスタにおいて、ターンオン用絶縁ゲート電極に第１の
電圧を印加し、第１の電圧を印加した状態で印加後第１
の時間経過後に、ターンオフ用絶縁ゲート電極に第２の
電圧を印加し、第２の電圧を印加した状態で印加後第２
の時間経過後に、ターンオン用絶縁ゲート電極に印加し
た第１の電圧の印加を除去して、サイリスタをターンオ
フさせることを特徴とする。

【００１３】

【作用】従来の絶縁ゲート付きサイリスタの構造では、
ｎ型エミッタ層をソース層としてターンオフ用のＭＯＳ
ＦＥＴが構成されているため、ホール電流を吸い出すド
レイン電極とｎ型エミッタ層が離れて形成されている。
これに対して、本発明の方法に使用される絶縁ゲート付
きサイリスタにおいては、ターンオフ用ＭＯＳＦＥＴの
ｎ型ソース層とｎ型エミッタ層とが分離され、かつドレ
イン層とドレイン電極がｎ型エミッタ層に隣接して形成
されている。また、ターンオフ時のホール電流吸い出し
電極であるドレイン電極は、ｎ型エミッタ層の直ぐ近く
においてｐ型ベース層にも直接コンタクトしている。

【００１４】そのため、本発明の方法に使用される絶縁
ゲート付サイリスタでは、ターンオフ時のホール電流の
バイパス経路には、ｐ型ベース層の横方向抵抗が入るこ
とがない。そして、本発明の方法では、ターンオフ時に
ターンオンゲートをオン状態にしているため、電子電流
が流れており、通常の場合のように電子電流の導通領域
の減少による電流集中現象がない。

【００１５】これによって、従来に比べて大きな通電電
流を流すことができ、また大きな電流までターンオフす
ることが可能である。

【００１６】

【実施例】図１は、本発明の一実施例に係る駆動方法を
実施するための、絶縁ゲート付きサイリスタのターンオ
フゲート部の構造を示す。図６４に示す従来の絶縁ゲー
ト付きサイリスタと対応する部分には、同一符号を付し
て詳細な説明は省略する。図６４に示す絶縁ゲート付き
サイリスタと比較して明らかなように、この実施例に係
る絶縁ゲート付きサイリスタでは、ドレイン電極８が、
ｎ型ドレイン層７と、ｐ型ベース層２のｎ型エミッタ層
３の側の部分との両方にコンタクトして設けられてい
る。従って、ｎ型ドレイン層７はドレイン電極８により
ｐ型ベース層２と短絡している。

【００１７】このｎ型ドレイン層７から所定距離離れて
ｎ型ソース層１１が形成され、これらドレイン層７とソ
ース層１１間のｐ型ベース層２の部分の上にゲ−ト絶縁
膜９を介してゲ−ト電極１０が形成されている。ソース
電極１２は、カソード電極５と一体的に形成されてカソ
ード電極５と電気的に接続されている。ソース電極１２
はまた、この実施例ではドレイン電極８と同様に、ｐ型
ベース層２にも同時にコンタクトするように配設されて
いる。但しソース電極１２はソース層１１のみにコンタ
クトするように配設されていても良い。更に、ｎ型エミ
ッタ層３とｎ型ベース層１との間のｐ型ベース層２の表
面部分の上に、ゲ−ト絶縁膜２３を介してゲート電極２
４が形成され、それによってｎチャネル型ＭＯＳＦＥＴ
が構成されている。

【００１８】図１に示す絶縁ゲート付サイリスタは、タ
ーンオフ時には図２に実線で示すようなタイムチャ−ト
に従ったゲート駆動法によりオフされる。すなわち、タ
ーンオン用の絶縁ゲート電極２４をオン状態とするため
に、ゲート電極２４にカソードに対して正の電圧を印加
した後、時間（Δｔ₁ ）後にゲート電極１０にカソード
に対して正の電圧を印加する。あるいは、タ−ンオン用
の絶縁ゲ−ト電極２４は、図２に破線で示すように、タ
−ンオンからタ−ンオフまでの間ずっと正の電圧を印加
したままにおいてもよい。

【００１９】図１において、ゲ−ト電極１０をオン状態
にした時の電子電流を実線で、またホール電流のバイパ
ス経路を破線で示している。ホ−ル電流は図示のよう
に、ｎ型エミッタ層３の直ぐ近くでドレイン電極８に吸
い出され、ゲート電極１０下のチャネルを通りソース電
極１２すなわちカソード電極５に排出される。

【００２０】このような電流の経路は、いわゆるＩＧＢ
Ｔ（絶縁ゲート型バイポーラトランジスタ）と同じであ
る。それ故に、ゲート電極１０に正の電圧を印加した後
一定時間後（Δｔ₂ 後）に、ターンオン用のゲート電極
２４をオフにすると、電子の注入が止まり素子はオフす
る。この時、図１に示す構造では、図６４に示す従来の
構造と比較して明らかなように、ホール電流バイパス経
路には、オフ用のＭＯＳＦＥＴによるｐ型ベース層２の
横方向抵抗が入らない。また、ターンオフ時に電子電流
が均一に流れており、従来の駆動方法によるターンオフ
のように、電子電流の導通領域の縮少によるターンオフ
電流の低下がない。

【００２１】図３は、このことを示す実験結果である。
即ち、図３から、本発明の絶縁ゲート型サイリスタの駆
動方法によると、従来の駆動方法と比較して２０倍以上
の最大ターンオフ電流が得られることがわかる。なお、
図６４に示す従来のサイリスタに本発明の駆動方法を適
用した場合、従来の駆動方法により図６４に示す従来の
サイリスタを駆動した場合の約１．５倍の最大ターンオ
フ電流が得られた。

【００２２】以下、上述した本発明のターンオフ時の駆
動法の適用を可能にする他の素子構造に係る実施例を示
す。

【００２３】電力用ＩＣとしては、ロジック回路等を集
積する関係上、誘電体分離構造の半導体基板を用いて横
型のサイリスタとすることが好ましい。本発明は、その
様な横型の絶縁ゲート付きサイリスタに適用することが
できる。以下に横型の絶縁ゲート付きサイリスタの実施
例を説明する。なお以下の実施例において、図１と対応
する部分には図１と同一符号を付して、詳細な説明は省
略する。

【００２４】図４は本発明の第２の実施例に係るターン
オフ時の駆動法の適用を可能にする横型の絶縁ゲート付
きサイリスタのレイアウトを示す図であり、図５は図４
の III−III 線断面図である。

【００２５】図４及び５において、シリコン基板２１上
に酸化膜２２により分離された状態でｎ型ベース層１が
形成されている。この構造は例えば、２枚のシリコン基
板を直接接着する技術により得られる。ｎ型ベース層１
の表面に所定距離おいてストライプ状をなして対向する
ｐ型ベース層２とｐ型エミッタ層４が形成されている。
ｐ型ベース層２内には、ストライプ状パターンをもって
ｎ型エミッタ層３、ｎ型ドレイン層７およびｎ型ソース
層１１が形成されている。ドレイン電極８は、ｎ型ドレ
イン層７にコンタクトすると同時に、ｎ型エミッタ層３
の近傍でｐ型ベース層２にもコンタクトするように、ス
トライプ状にパターン形成されている。ｎ型ドレイン層
７とｎ型ソース層１１の間に、ストライプ状パターンを
もってターンオフ用絶縁ゲート電極１０が形成されてい
る。このターンオフ用のＭＯＳＦＥＴ部の断面構造は、
図１の実施例と変わらない。

【００２６】ｐ型ベース層２のｎ型エミッタ層３とｎ型
ベース層１により挟まれた領域上には、ゲート絶縁膜２
３を介してストライプ状パターンをもってタ−ンオン用
のゲート電極２４が形成されている。

【００２７】カソード電極５とソース電極１２は、図４
に示すように周辺部で連結された状態で一体的に形成さ
れている。

【００２８】この実施例の横型絶縁ゲート付きサイリス
タの駆動方法は、図１に示す第１の実施例と同様であ
る。

【００２９】この実施例においても、ドレイン電極８が
ｎ型エミッタ層３に隣接して配置されているので、先の
実施例と同様に大きな電流をターンオフすることが可能
である。

【００３０】図６は、図４に示すサイリスタを変形した
ターンオフ時の駆動法の適用を可能にするサイリスタの
レイアウトである。この実施例に係るサイリスタでは、
ｎ型エミッタ層３が複数個に分割されて配置され、その
分割されたスペース領域でドレイン電極８を櫛型に挿入
してｐ型ベース層２にコンタクトさせている。

【００３１】この実施例に係るサイリスタよれば、ｎ型
エミッタ層３の下のｐ型ベース層の横方向抵抗による電
圧降下も低減され、より高いターンオフ能力が得られ
る。

【００３２】この実施例の横型絶縁ゲート付きサイリス
タの駆動方法は、図１に示す第１の実施例と同様であ
る。

【００３３】図７は、本発明の他の実施例に係るターン
オフ時の駆動法の適用を可能にする、横型絶縁ゲート付
きサイリスタの斜視図である。この実施例に係るサイリ
スタでは、ｎ型ソ−ス層１１と、ｎ型ドレイン層７と、
ゲ−ト電極１０とによって構成されたタ−ンオフ用ＭＯ
ＳＦＥＴのチャンネル抵抗を下げるために、ゲ−ト電極
１０をジグザグ型にしてチャンネル幅を長くしてある。
また、ｐ型エミッタ層４の周囲に高耐圧化のためのｎ型
バッファ層２５が設けられ、ｎ型エミッタ層３とｎ型ド
レイン層７の間に低抵抗化のための高濃度ｐ型層２６が
形成されている。

【００３４】このような構造により、サイリスタのタ−
ンオフ能力が高められている。この実施例に係る横型絶
縁ゲート付きサイリスタの駆動方法もまた、図１に示す
第１の実施例と同様である。

【００３５】ここまで説明した実施例に係るサイリスタ
では、ｎ型ソース層をｎ型エミッタ層とは別に設けて、
ドレイン電極から吸い出したホール電流をＭＯＳトラン
ジスタを介し、ソース層を介してカソードに流すように
した。以下に説明する実施例は、ｎ型エミッタ層とｎ型
ソース層を共有した従来の構造を採用して、これを改良
したものである。

【００３６】図８はそのような本発明の他の実施例に係
る絶縁ゲート付きサイリスタのカソード側レイアウトで
あり、図９および図１０はそれぞれ図８の VII−VII お
よびVIII−VIII断面図である。この実施例でも、先の実
施例と同様に誘電体分離基板を用いている。この実施例
では、ｐ型ベース層２内にｎ型エミッタ層３が複数個に
分割されて配列形成されている。そして、各ｎ型エミッ
タ層３に挟まれた領域にｎ型ドレイン層７が形成され、
これらｎ型ドレイン層７とｎ型エミッタ層３の間に、タ
ーンオフ用ＭＯＳＦＥＴを構成する絶縁ゲート電極１０
が形成されている。

【００３７】ドレイン電極８は、ｎ型エミッタ層３とタ
ーンオフ用ＭＯＳＦＥＴの配列と並行して走るように配
設されている。すなわち、ドレイン電極８は、ｎ型エミ
ッタ層３のターンオフ用ＭＯＳＦＥＴが形成された辺と
別の辺に隣接する位置でｐ型ベース層２に直接コンタク
トする。そして、このストライプ状のドレイン電極８
は、枝別れする状態でｎ型ドレイン層７上を横切って配
設されて、ｎ型ドレイン層７にもコンタクトしている。

【００３８】ターンオン用の絶縁ゲート電極２４は、分
割して形成された各ｎ型エミッタ層３とｎ型ベース層１
の間のｐ型ベース層２上に形成されている。ドレイン電
極８は、このターンオン用絶縁ゲート電極２４の間の領
域でも、ｐ型ベース層２にコンタクトしている。

【００３９】この実施例によっても、実施例１に示すタ
ーンオフ時の駆動方法を適用して大電流をターンオフす
ることができる。

【００４０】図１１は、図８〜図１０の実施例を変形し
た実施例のレイアウトであり、図１２及び図１３は図１
１のＸ−ＸおよびXI−XI断面図である。この実施例で
は、ターンオン用の絶縁ゲート電極２４を、先の実施例
のように分割することなくストライプ状に配設してい
る。この実施例によっても先の実施例と同様の効果が得
られる。

【００４１】図１４は、やはり図８〜図１０の実施例を
変形したサイリスタのレイアウトであり、図１５及び図
１６は図１４のXIII−XIIIおよびＸIX−ＸIX断面図であ
る。この実施例では、島状のｎ型エミッタ層３を完全に
は分離せず、ｐ型ベース層２の端部で連続するように形
成されている。そしてターンオン用絶縁ゲート電極２４
は、ｐ型ベース層２の端部にストライプ状パターンをも
って配設されている。

【００４２】図８〜図１０の実施例では、ｎ型エミッタ
層が完全に複数個に分離されているために、ターンオン
用ＭＯＳＦＥＴのチャネル幅がそれだけ小さくなってい
る。これは、図１１〜図１３の実施例のようにゲート電
極２４をストライプ状パターンに形成しても変わらな
い。これに対してこの実施例では、ターンオン用ＭＯＳ
ＦＥＴのチャネル幅を十分大きくすることができ、分割
エミッタ構造を採用した時のターンオン特性の劣化を防
止することができる。

【００４３】図１７は本発明の他の実施例に係る絶縁ゲ
ート付きサイリスタのレイアウトであり、図１８及び図
１９は、図１７の XVI−XVI およびXVII−XVII断面図で
ある。この実施例では、図８〜図１０の実施例での分割
ｎ型エミッタ層３に対するターンオフ用ＭＯＳＦＥＴと
ドレイン電極８のｐ型ベース層２に対するコンタクト位
置の関係が逆になっている。すなわち分割されて配列さ
れたｎ型エミッタ層３と並行して走るようにｎ型ドレイ
ン層７がストライプ状に形成され、このｎ型ドレイン層
７とｎ型エミッタ層３の間にターンオフ用絶縁ゲート電
極１０が配設される。ｎ型ドレイン層７にコンタクトす
るドレイン電極８は、ｎ型ドレイン層７に沿ってストラ
イプ状に形成されると共に、分割されたｎ型エミッタ層
３の間の領域に枝別れした状態で挿入され、各ｎ型エミ
ッタ層３に挟まれた領域でｐ型ベース層２にコンタクト
している。

【００４４】この実施例によれば、ｎ型エミッタ層３の
二辺に隣接してドレイン電極８がｐ型ベース層２にコン
タクトするため、先の実施例に比べてさらに高いターン
オフ能力が得られる。

【００４５】図２０は、本発明の他の実施例に係る絶縁
ゲート付きサイリスタのレイアウトを示し、図２１及び
２２は、図２０の XIX−XIX およびXX−XX断面図であ
る。この実施例では、ｎ型エミッタ層３はストライプ状
パターンをもって連続的に形成されている。ｎ型ドレイ
ン層７は、ｎ型エミッタ層３側が凹凸パターンとして形
成されている。ターンオフ用の絶縁ゲート電極１０は、
ｎ型ドレイン層７の凸部のみをカバーする状態で形成さ
れており、この凸部にのみターンオフ用ＭＯＳＦＥＴが
構成される（図２１の断面）。すなわちターンオフ用Ｍ
ＯＳＦＥＴは実質的に飛び飛びに形成される。

【００４６】ｎ型ドレイン層７の凹部はゲート電極１０
によってカバーされることなく（図２２の断面）、スト
ライプ状にパターン形成されたドレイン電極８は、ゲー
ト電極１０によってカバーされていない領域に露出して
いるｐ型ベース層２にコンタクトしている。

【００４７】この実施例によれば、ターンオフ時ホール
電流は、ターンオフ用ＭＯＳＦＥＴが実質的に形成され
ていない領域では、ｎ型ドレイン層７の下を横方向に流
れることなくｐ型ベース層２から直接ドレイン電極８に
吸い出される。したがってこの実施例でも、ターンオフ
時、大きな電圧降下を発生させることなくホール電流の
吸い出しができ、高いターンオフ能力が得られる。

【００４８】図２３、２４は、本発明の他の実施例に係
る絶縁ゲート付きサイリスタの断面図及び平面図であ
る。この実施例は、第１の実施例等で示したターンオフ
用のＭＯＳＦＥＴ領域（領域Ａ）と、サイリスタ領域
（領域Ｂ）を分離したものである。この実施例に係るサ
イリスタは、平面図２４に示すように、領域Ａが領域Ｂ
を取囲むように周辺に形成することを特徴とする。この
ようにすれば、素子の集積化が容易になる。なお、領域
Ａ、Ｂを逆にする、または他の配置たとえば左右に分け
る等を行っても同様の効果がある。さらに、１つのペレ
ットの中を分割した上でその各領域の中をＡとＢに分け
てもよい。

【００４９】次に、ｎ型半導体層を薄くすることによ
り、タ−ンオフ速度を速くした態様について説明する。

【００５０】図２５は本発明の他の実施例に係る横型の
絶縁ゲート付きサイリスタの主要部を示す断面図であ
る。ｎ型半導体層１の表面にｐ型ベ−ス層２とｐ型エミ
ッタ層４が形成され、ｐ型ベ−ス層２内にｎ型エミッタ
層３が形成されている。ｎ型エミッタ層３上にはカソ−
ド電極５が、ｐ型エミッタ層上にはアノ−ド電極６が形
成されている。

【００５１】ｐ型ベ−ス層２内のｎ型エミッタ層３から
所定距離離れた位置には、ｎ型ドレイン層７が形成され
ている。このｎ型ドレイン層７とｐ型ベ−ス層２の両方
にコンタクトするように、ドレイン電極８が形成されて
おり、ｎ型ドレイン層７とｐ型ベ−ス層２はこのドレイ
ン電極８で短絡している。ｎ型ドレイン層７とｎ型エミ
ッタ層３の間のｐ型ベ−ス層２上には、ゲ−ト絶縁膜９
を介してゲ−ト電極１０が形成されている。このゲ−ト
電極１０はタ−ンオフ用であって、ｎ型エミッタ層３を
ソ−スとしてｎチャンネルＭＯＳＦＥＴが構成されてい
る。

【００５２】ｎ型半導体層１は絶縁膜２２によって支持
基板２１から分離され、その厚さは２５μｍ以下、好ま
しくは１０μｍ以下に薄く制限されている。

【００５３】この図２５に示す実施例においてタ−ンオ
ン用の機構は図示されていないが、例えば、選択的に拡
散形成されたｐ型ベ−ス層２の周辺部に部分的にＭＯＳ
ゲ−トを形成し、これに正の電圧を印加してｎ型エミッ
タ層３とｎ型半導体層１とをつなぐｎチャンネルを発生
させることによって、素子をタ−ンオンさせることが出
来る。このとき、ｎ型半導体層１からｐ型エミッタ層４
へ電子が流れ込むのに対応して、ｐ型エミッタ層４から
ｎ型ベ−ス層１へ正孔が注入され、逆にｐ型ベ−ス層２
からｎ型エミッタ層３へ正孔が流れ込むのに対応して、
ｎ型エミッタ層３からｐ型ベ−ス層２へ電子が注入され
て、サイリスタ動作をする。

【００５４】タ−ンオフさせるには、ゲ−ト電極１０に
カソ−ドに対して正の電圧を印加すると、ゲ−ト電極１
０の下にｎ型チャンネルが形成され、ｐ型ベ−ス層２か
ら直接ｎ型エミッタ層３に流れ込んでいた正孔電流の一
部が図４に破線で示すバイパスを流れるようになる。こ
の正孔電流のバイパスによって、やがてｎ型エミッタ層
３からｐ型ベ−ス層２への電子の注入が停止し、素子は
タ−ンオフする。

【００５５】この実施例に係る絶縁ゲート付きサイリス
タでは、ｎ型半導体層１の厚さが薄いため、導通時に蓄
積されているキャリアの量が少ない。このため、タ−ン
オフ速度が速く、タ−ンオフ損失が小さい。

【００５６】図２６は、図２５に示す実施例を基本とし
て、ｎ型半導体層１の表面にｐ型ベ−ス層２を選択的に
形成し、その終端部の一部にゲ−ト絶縁膜２３を介して
タ−ンオン用のゲ−ト電極２４を形成した絶縁ゲート付
きサイリスタの主要部の断面図である。タ−ンオン用ゲ
−ト部以外の部分の構造は、図２５に示す実施例と同様
である。

【００５７】この素子では、ゲ−ト電極１０を零又は負
のバイアスとして、ゲ−ト電極２４にカソ−ドに対して
正の電圧を印加することにより、ゲ−ト電極２４の下に
ｎ型エミッタ層３とｎ型半導体層１とをつなぐｎ型チャ
ンネルが発生し、タ−ンオンする。逆に、ゲ−ト電極２
４を零又は負のバイアスとして、ゲ−ト電極１０にカソ
−ドに対して正の電圧を印加することにより、図２５に
示す実施例と同様にタ−ンオフさせることも出来る。し
かし、図１に示す第１の実施例と同じ駆動方法でタ−ン
オフさせることができ、この方法によれば、大きなタ−
ンオフ能力が得られる。

【００５８】この実施例の絶縁ゲート付きサイリスタに
おいても、ｎ型半導体層１は絶縁膜２２によって支持基
板２１から分離されていて、その厚さが薄く、導通時に
蓄積されているキャリアの量が少ないため、タ−ンオフ
速度が速く、タ−ンオフ損失が少ない。

【００５９】図２７は、図４，５の素子に変形を加えた
絶縁ゲート付きサイリスタの断面図を示す。パンチスル
−を防いで耐圧を高めるために、ｐ型エミッタ層４の周
囲にｎ型バッファ層２５が形成されている。この素子の
駆動方法も図１に示す第１の実施例と同様であり、ｎ型
半導体層１を薄くすることにより、タ−ンオフ速度の優
れた絶縁ゲート付きサイリスタが得られている。

【００６０】図２８は、図２７の素子に更に変形を加え
た絶縁ゲート付きサイリスタを示す。ｎ型半導体層１の
底部に、ｎ型半導体層１よりも不純物濃度の高いｎ型層
２７が形成されている。一般に、ｎ型半導体層１の厚さ
が薄くなると、電圧印加時に、アノ−ドの下での縦方向
の電界が強くなり、耐圧が低くなる。図２８の素子で
は、ｎ型層２７が空乏化して生じる空間電荷により、絶
縁膜２２中の電界が大きくなる代わりに、半導体層中の
電界が緩和されるので、高耐圧が保たれる。この素子の
駆動方法も図１に示した第１の実施例と同様である。

【００６１】なお、ｐ型エミッタ層４の周囲にｎ型バッ
ファ−層２５を形成したり、ｎ型半導体層１の底部にｎ
型層２７を形成して高耐圧化を図ることは、図６ないし
図２２に示した実施例にも同様に適用可能である。

【００６２】図７に示す構造のサイリスタのｎ型半導体
層１の厚さとタ−ンオフ時のフォ−ルタイムの関係を図
２９に示す。図２９から、ｎ型半導体層１の厚さが薄い
ほど、タ−ンオフ速度が速いことがわかる。特に、ｎ型
半導体層１の厚さが２５μｍ以下であることが好まし
く、より好ましくは１０μｍ以下がよいことがわかる。
なお、図４〜２８に示すこれ以外の横方サイリスタにつ
いても、同様の原理で導通時に蓄積されているキャリア
の量がタ−ンオフ速度に関係しているので、ｎ型半導体
層１の厚さは好ましくは２５μｍ以下、より好ましくは
１０μｍ以下がよい。

【００６３】図３０は、絶縁ゲート付きサイリスタが複
数個、連続して形成されたサイリスタを示す平面図であ
り、図３１及び図３２は、それぞれそのＡ−Ａ´断面図
及びＢ−Ｂ´断面図である。このサイリスタでは、複数
の絶縁ゲート付きサイリスタは、円状に連なっていても
よい。

【００６４】図３３は、ｐ型ベ−ス層とカソ−ド電極と
を高抵抗Ｒにより接続した例を示す。このようにするこ
とにより、絶縁ゲート付きサイリスタが阻止状態にある
とき、もれ電流での誤動作を防止することが可能であ
る。さらには、注入するキャリアの量を制御できるの
で、ターンオフ電流を増大させることも可能である。

【００６５】以上、図１、図２３、図３０に示す実施例
を除いて横型のサイリスタに本発明を適用した実施例を
説明したが、これら横型サイリスタの実施例の構造をそ
のまま縦型サイリスタにも適用することができる。ま
た、横型サイリスタの実施例は誘電体分離基板を用いた
が、ｐｎ接合分離を用いてもよいし、また単体のサイリ
スタにも本発明を適用することができることはいうまで
もない。さらに、高抵抗ｎ型ベース層のｐ型ベース層側
にｎ型バッファ層を設ける、或いはトランジスタ構造を
用いてエミッタをベースに短絡することによりターンオ
フ速度を速くする等、種々変形して実施することが可能
である。

【００６６】図３４は、本発明の更に他の態様に係る絶
縁ゲ−ト付きサイリスタを示す断面図である。２つのｐ
型ベ−ス層３４，３５の間に、電子線を照射する等によ
って局所的に低ライフタイム層５３を設けることによ
り、タ−ンオン時により一層正孔がカソ−ド電極４７に
逃げることを防止し、タ−ンオン特性を改善することが
可能である。

【００６７】図３５に示す絶縁ゲ−ト付きサイリスタで
は、２つのｐ型ベ−ス層３４，３５の間に、低濃度のｐ
型ウェル層５４が設けられている。なお、タ−ンオン時
に正孔がカソ−ド電極４７へ逃げにくい構造であれば必
ずしも完全にｐ型ベ−ス層を分離する必要はない。横方
向の抵抗の高いｐ型ウェル層５４を設けることにより、
この条件を満たすことが可能である。

【００６８】図３６に示す絶縁ゲ−ト付きサイリスタで
は、２つのｐ型ベ−ス層３４，３５を、トレンチに埋め
込まれた絶縁層５６により分離されている。この構造に
よっても、図３４に示すサイリスタと同様の効果を得る
ことが出来る。

【００６９】図３７に示す絶縁ゲ−ト付きサイリスタで
は、単一のｐ型ベ−ス層３４の適切な位置にｎ型ウェル
層５７が設けられ、それによって部分的にｐ型ベ−ス層
の幅を狭め、又は分割している。この構造によっても、
図３４に示すサイリスタと同様の効果を得ることが出来
る。

【００７０】図３８に示す絶縁ゲ−ト付きサイリスタで
は、ｎ型エミッタ層３６とカソ−ド電極４７との間のｐ
型ベ−ス層３４に形成されたｎ型ウェル層５７内に、ｐ
型ソ−ス層３９が形成されている。このｐ型ソ−ス層３
９の表面に、カソ−ド電極と接続されたソ−ス電極５０
が形成され、ｐ型ベ−ス層３４とｐ型ソ−ス層３９との
間のｎ型ウェル層５７の表面に第４のゲ−ト電極５８が
ゲ−ト絶縁膜４２を介して形成されている。この第４の
ゲ−トをエンハンスメントタイプで形成すれば、このゲ
−ト電極５８を第１のゲ−ト電極４３と接続して、単一
のゲ−ト信号で制御することも可能である。

【００７１】タ−ンオフ時にこの第４の電極５８を開け
ば、内部に蓄積された正孔は、短絡されたカソ−ド電極
４７だけでなく、このソ−ス電極５０からも排出される
ことになり、タ−ンオフ特性が著しく改善される。

【００７２】図３９は、本発明の他の態様に係る絶縁ゲ
−ト付きサイリスタを示す断面図である。図３９におい
て、ｐ型ベ−ス層６２内に、ｎ型ドレイン層７１、ｎ型
ソ−ス層７２が形成され、これらｎ型ドレイン層７１及
びｎ型ソ−ス層７２に挟まれるｐ型ベ−ス層６２の表面
に、絶縁膜を介してゲ−ト電極７３が形成されている。
また、ｎ型ドレイン層７１とｐ型ベ−ス層６２の双方に
オ−ミックコンタクトするドレイン電極７５、ソ−ス層
７２にオ−ミックコンタクトするソ−ス電極７６がそれ
ぞれ設けられており、これらによりオフ用のＭＯＳＦＥ
Ｔ０１が構成されている。

【００７３】なお、この絶縁ゲ−ト付きサイリスタで
は、第２のｎ型エミッタ層のカソ−ド電極７４は、従来
とは異なりｐ型ベ−ス層６２にはコンタクトしていな
い。また、この実施例では、基板として、高抵抗ｎ型ベ
−ス層６１が半導体基板７７上に絶縁膜７８を介して設
けられた誘電体分離基板を用いている。

【００７４】この実施例に係る絶縁ゲ−ト付きサイリス
タのタ−ンオフは、次のようにして行われる。まず、第
１のゲ−ト電極６５及び第２のゲ−ト電極６６に、ｐ型
ベ−ス層６２に対して正の電圧を印加すると、第１のゲ
−ト電極６５及び第２のゲ−ト電極６６の下のｐ型ベ−
ス層６２の表面にｎ型チャンネル層が形成され、このｎ
型チャンネル層を通して第１のｎ型エミッタ層６３から
ｎ型ベ−ス層６１に電子が注入され、ｎ型バッファ層７
７を通りｐ型エミッタ層７８に抜ける。。この時、ｐ型
エミッタ層７８から正孔が、ｎ型バッファ層７７及びｎ
型ベ−ス層６１に注入され、ｐ型ベ−ス層６２に流れ
る。

【００７５】そして、この実施例では、カソ−ド電極７
４がｐ型ベ−ス層６２にはコンタクトしていないことか
ら、正孔は、第１のｎ型エミッタ層６３に直接流入し
て、第１のｎ型エミッタ層６３からの電子の注入を引き
起こし、素子をサイリスタ動作させる。従って、この実
施例の絶縁ゲ−ト付きサイリスタは、小さい正孔電流で
サイリスタ動作させることが出来、オン電圧の低いオン
状態が得られる。

【００７６】次に、タ−ンオフについて説明する。ま
ず、ｐ型ベ−ス層６２に形成したオフ用のＭＯＳＦＥＴ
０１のゲ−ト電極７３に、ｐ型ベ−ス層６２に対して正
の電圧を印加すると、ゲ−ト電極７３の直下のｐ型ベ−
ス層６２の表面にｎチャンネルが形成され、ｐ型ベ−ス
層６２とカソ−ド電極７４とが短絡状態となる。その結
果、正孔の一部がこのオフ用のＭＯＳＦＥＴ０１を通し
て排出されるようになる。

【００７７】次に、第１のゲ−ト電極６５及び第２のゲ
−ト電極６６に、ｐ型ベ−ス層６２に対して零又は負の
電圧を印加すると、第１のゲ−ト電極６５及び第２のゲ
−ト電極６６の下のｐ型ベ−ス層６２の表面のｎ型チャ
ンネルが消滅し、第１のｎ型エミッタ層６３はカソ−ド
電極７４から開放状態となり、第１のｎ型エミッタ層６
３からの電子の注入は停止する。これによって、絶縁ゲ
−ト付きサイリスタはサイリスタ動作から脱し、タ−ン
オフ動作に入る。

【００７８】そして、蓄積正孔はオフ用のＭＯＳＦＥＴ
０１を通して排出され、絶縁ゲ−ト付きサイリスタはタ
−ンオフする。このように、絶縁ゲ−ト付きサイリスタ
のタ−ンオフの際には、ｐ型ベ−ス層６２は、オフ用の
ＭＯＳＦＥＴ０１によってカソ−ド電極７４に接続さ
れ、ｐ型ベ−ス層６２とカソ−ド電極７４との間は低抵
抗で接続されることと等価となり、大電流のタ−ンオフ
が可能となる。

【００７９】図４０は、本発明の他の実施例に係る絶縁
ゲ−ト付きサイリスタを示す断面図である。図４０にお
いて、誘電体分離された半導体領域８０内に、ｎ型ドレ
イン層８１、ｎ型ソ−ス層８２が形成され、これらｎ型
ドレイン層８１及びｎ型ソ−ス層８２に挟まれる半導体
領域８０の表面に、絶縁膜を介してゲ−ト電極８３が形
成されている。また、ｎ型ドレイン層８１と半導体領域
８０の双方にオ−ミックコンタクトするソ−ス電極８
５、ｎ型ドレイン層８１にオ−ミックコンタクトするド
レイン電極８４がそれぞれ設けられており、これらによ
りオン用のＭＯＳＦＥＴ０２が構成されている。

【００８０】なお、この実施例では、図３９に示す第２
のｎ型エミッタ層は形成されておらず、ｎ型エミッタ層
の表面にはエミッタ電極７９が設けられ、ドレイン電極
８４に接続されている。また、ｐ型ベ−ス層６２に設け
てあるオフ用のＭＯＳＦＥＴ０１のソ−ス電極７６とオ
ン用のＭＯＳＦＥＴ０２のソ−ス電極８５は接続されて
おり、カソ−ド電極を構成する。

【００８１】この実施例に係る絶縁ゲ−ト付きサイリス
タのタ−ンオンは、次のようにして行われる。まず、ゲ
−ト電極６５及びゲ−ト電極８３に、カソ−ド電極に対
して正の電圧を印加すると、ゲ−ト電極６５の下のｐ型
ベ−ス層６２の表面、及びゲ−ト電極８３の下の半導体
領域８０の表面にｎ型チャンネルが形成され、オン用の
ＭＯＳＦＥＴ０２が導通状態となり、ｎ型エミッタ層６
３からｎ型ベ−ス層６１に電子が注入される。この注入
された電子は、ｎ型バッファ層６７を通り、ｐ型エミッ
タ層６８に抜ける。この時、ｐ型エミッタ層６８から正
孔が、ｎ型バッファ層６７及びｎ型ベ−ス層６１に注入
され、ｐ型ベ−ス層６２に流れる。

【００８２】そして、正孔は、ｎ型エミッタ層６３に直
接流入して、ｎ型エミッタ層６３からの電子の流入を引
き起こし、素子をサイリスタ動作させる。従って、この
実施例の絶縁ゲ−ト付きサイリスタも図３９に示すサイ
リスタと同様、小さい正孔電流でサイリスタ動作させる
ことが出来、オン電圧の低いオン状態が得られる。

【００８３】次に、タ−ンオフについて説明する。ま
ず、ｐ型ベ−ス層６２に形成したオフ用のＭＯＳＦＥＴ
０１のゲ−ト電極７３に、カソ−ド電極に対して正の電
圧を印加すると、ゲ−ト電極７３の直下のｐ型ベ−ス層
６２にｎチャンネルが形成され、ｐ型ベ−ス層６２とカ
ソ−ド電極とが短絡状態となる。その結果、正孔の一部
がこのオフ用のＭＯＳＦＥＴ０１を通して排出されるよ
うになる。

【００８４】次に、ゲ−ト電極６５及びゲ−ト電極８３
に、カソ−ド電極に対して零又は負の電圧を印加する
と、ゲ−ト電極６５の下のｐ型ベ−ス層６２の表面のｎ
型チャンネル、及びゲ−ト電極８３の下の半導体領域８
０の表面のｎ型チャンネルが消滅し、ｎ型エミッタ層６
３はカソ−ド電極から開放状態となり、ｎ型エミッタ層
６３からの電子の注入は停止する。これによって、絶縁
ゲ−ト付きサイリスタはサイリスタ動作から脱し、タ−
ンオフ動作に入る。

【００８５】そして、蓄積正孔がオフ用のＭＯＳＦＥＴ
０１を通して排出され、消失すると、この絶縁ゲ−ト付
きサイリスタはタ−ンオフする。

【００８６】なお、図３９に示すサイリスタでは、ｐ型
ベ−ス層６２に第２のｎ型エミッタ層６４が設けられて
おり、タ−ンオフ時にはこのｎ型エミッタ層６４がオフ
用のＭＯＳＦＥＴ０１の電圧降下により順バイアスされ
る。従って、図３９に示すサイリスタで大電流化を図る
と、この電圧降下が第２のｎ型エミッタ層６４のｐｎ接
合のビルトイン電圧を越え、再びサイリスタ動作が起こ
り、図３９に示すサイリスタはタ−ンオフが出来なくな
る。

【００８７】しかし、図４０に示すサイリスタでは、ｎ
型エミッタ層６３は、誘電体分離されたオン用のＭＯＳ
ＦＥＴ０２に接続されているため、オフ用のＭＯＳＦＥ
Ｔ０１の電圧降下がオン用のＭＯＳＦＥＴ０２の阻止電
圧以上にならない限り、ｎ型エミッタ層６３から電子の
再注入は生じない。従って、図４０に示す絶縁ゲ−ト付
きサイリスタは、大電流のタ−ンオフが可能となる。

【００８８】図４１は、本発明の更に他の実施例に係る
絶縁ゲ−ト付きサイリスタを示す断面図である。この実
施例に係るサイリスタでは、誘電体分離された半導体領
域８０に、オン用のＭＯＳＦＥＴ０２とオフ用のＭＯＳ
ＦＥＴ０１とが同時に形成されている。このように構成
することにより、オフ用のＭＯＳＦＥＴ０１により構成
される寄生のサイリスタが形成されないため、より大電
流化を図ることが可能である。

【００８９】図４２は、本発明の他の実施例に係る絶縁
ゲード付きサイリスタを示す断面図である。この実施例
では、オン用のＭＯＳＦＥＴ０２と、オフ用のＭＯＳＦ
ＥＴ０１とが別々の誘電体分離された半導体領域８０，
２００に形成されている。このようにしても、図４１に
示す実施例と同様の効果が得られる。

【００９０】図４３は、図４２に示す実施例を変形した
絶縁ゲード付きサイリスタを示す断面図である。この実
施例では、オフ用のＭＯＳＦＥＴ０１の導電型を逆にし
て、各ゲ−トを１つの電極に接続してある。このように
構成することにより、１つのゲ−ト信号でこの絶縁ゲー
ド付きサイリスタをオン・オフすることが出来る。

【００９１】図４４は、本発明の他の実施例に係る絶縁
ゲード付きサイリスタを示す断面図である。この実施例
では、ｐ型エミッタ層６８と所定距離をおいて設けられ
たｐ型ドレイン層１００と、このｐ型ドレイン層１００
とｐ型エミッタ層６８とに挟まれたｎ型ベ−ス層の表面
に絶縁膜を介して設けられたゲ−ト電極１０１とによっ
て構成されるＭＯＳＦＥＴ０３が形成されている。タ−
ンオフ時には、このＭＯＳＦＥＴ０３のゲ−ト電極１０
１に、ｐ型エミッタ層６８に対して負の電圧を印加する
と、このＭＯＳＦＥＴ０３がオン状態となり、ｎ型ベ−
ス層６１とｐ型エミッタ層６８がこのＭＯＳＦＥＴ０３
で短絡され、ｐ型エミッタ層６８からの正孔の注入が抑
制され、高速のタ−ンオフ特性が実現出来る。

【００９２】図４５は、図４４に示す実施例を変形した
絶縁ゲード付きサイリスタを示す断面図である。この実
施例では、ｎ型ベ−ス層６１とｐ型エミッタ層６８とを
短絡するＭＯＳＦＥＴ０３が、誘電体分離された半導体
領域４００に形成されている。このようにしても、図４
４に示す実施例と同様の効果が得られる。

【００９３】図３９〜４５に示す実施例では、横型の絶
縁ゲード付きサイリスタについて説明したが、縦型の絶
縁ゲード付きサイリスタに対しても同様に適用可能であ
る。図４６は、図４１に示す絶縁ゲード付きサイリスタ
を縦型に適用したものである。

【００９４】図４７は、本発明の更にまた他の態様に係
る絶縁ゲード付きサイリスタである。図４７において、
ｎ型ベース層２０１の表面の所定の位置にはｐ型ベース
層２０４、２０５が隣接して形成されている。一方のｐ
型ベース層２０４にはｎ型エミッタ層２０６が形成さ
れ、他方のｐ型ベース層２０５には所定の距離離れてｎ
型ソース層２０７とｎ型ドレイン層２０８が形成されて
いる。ｎ型ソース層２０７とｎ型ドレイン層２０８の間
のｐ型ベース層２０５の表面には絶縁膜２１２を介して
第１のゲート電極２１３が形成されている。

【００９５】ｎ型ドレイン層２０８の表面にはドレイン
電極２１８が、ｎ型エミッタ層２０６の表面にはカソー
ドエミッタ電極２１９が形成され、これらは素子上の適
切な場所で短絡されている。カソード電極２１７は、ｎ
型エミッタ層２０６に隣接する位置に、ｐ型ベース層２
０５とｎ型ソース層２０７を短絡するように設けられて
いる。ｐ型エミッタ層２０３上にはアノード電極８１が
設けられている。

【００９６】また、素子の別の箇所において、ｎ型エミ
ッタ層２０６とｎ型ベース層２０１の間のｐ型ベース層
２０４の表面には絶縁膜２１２を介して第３のゲート電
極２１５が設けられている。ここで、素子は単一のゲー
ト信号により制御可能であるので３つあるゲート電極は
任意に互いに接続されていても良い。また、ドレイン電
極２１８はｎ型ドレイン層２０８ばかりでなくｐ型ベー
ス層２０５にも接続されていても良い。更に、第３のゲ
ート電極２１５はターンオン専用であるので、ｐ型ベー
ス層２０４に接続されるベース電極に置き換える事がで
きる。

【００９７】この素子をターンオンするには、第１のゲ
ート電極２１３と第３のゲート電極２１５に正の電圧を
加える。すると電子はカソード電極２１７より、ｎ型ソ
ース層２０７、第１のゲート、ｎ型ドレイン層２０８、
ドレイン電極２１８、カソードエミッタ電極２１９、ｎ
型エミッタ層２０６、第３のゲートの順に通って、ｎ型
ベース層２０１に注入される。これに応じてｐ型エミッ
タ層２０３から正孔が注入され、主サイリスタがラッチ
アップする。この時、ｐ型ベース層が分離形成されてい
るために正孔はカソード電極へ逃げにくくなっており、
このため、オン電圧が従来構造に比べて低く抑えられ
る。

【００９８】ターンオフするには、第１のゲートと第３
のゲートを閉じればよい。電子の注入は止まり、素子内
部の正孔は第２のｐ型ベース層２０５を通ってカソード
電極２１７へ排出される。この時、大部分の正孔は寄生
サイリスタのエミッタ部分に相当するｎ型ソース層２０
７の直下を通ることなく排出されるために、従来の構造
に比べて寄生サイリスタのラッチアップは極めて起こり
にくくなっている。

【００９９】図４８は、図４７に示す絶縁ゲード付きサ
イリスタの変形例を示す。ｐ型ベース層２０４、２０５
の間のｎ型ベース層２０１の表面に絶縁膜２１２を介し
て第２のゲート電極２１４が形成されている。ターンオ
フ時にこのゲート電極に負の電圧をかければｐ型ベース
層２０４、２０５は短絡されるために素子内部の正孔を
より効果的に排出する事ができる。

【０１００】図４９は、図４７に示す絶縁ゲード付きサ
イリスタの他の変形例を示す。第２のゲート電極２１４
をｐ型ベース層２０４の表面まで拡げて形成したもので
ある。この構造によれば、第３のゲート電極２１５を設
けることなく素子をターンオンさせることができる。こ
れにより、いっそう素子の有効面積を拡げる事ができ
る。

【０１０１】図５０は、本発明の他の実施例であって第
３のゲート電極２１５の部分の変形例である。ｎ型エミ
ッタ層２０６上にｐ型ソース層２０９を形成する。この
ｐ型ソース層２０９上にソース電極２２０を形成し、素
子上の適切な場所でカソード電極２１７と接続する。第
３のゲート電極２１５をｎ型エミッタ層２０６上まで拡
げて形成する。この構造によればターンオフ時に第３の
ゲート電極２１５に負の電圧をかけることによりｐ型ベ
ース層２０４とカソード電極２１７がｐ型ソース層２０
９を介して短絡し、正孔をより速やかに排出する事がで
きる。

【０１０２】図５１は、本発明の他の実施例である。第
２のゲートを形成する際にｐ型高濃度層２１０を用いた
例である。この構造によれば第２のゲートを安定に形成
することができる。さらに、ｐ型高濃度層が形成される
ためターンオフ時に正孔が排出される経路の引き出し抵
抗が低減され、正孔が引きだし易くなる。

【０１０３】図５２及び図５３は、図５１に示す絶縁ゲ
ード付きサイリスタの簡単な製造プロセスを示す断面図
である。まず、図５２（ａ）に示すように、レジスト２
２２をマスクとして、ｐ型ベース層２０４、２０５を形
成する。次いで、表面の所定の位置に絶縁膜２１２を介
してゲート電極２１３、２１４を形成する（図５２
（ｂ））。次に、レジスト２２２及び、第２のゲート電
極２１４をマスクとしてｐ型高濃度層２１０をセルフア
ラインで形成する（図５２（ｃ））。

【０１０４】その後、レジスト２２２をマスクとしてｐ
型ベース層２０４の内部にｎ型エミッタ層２０６を形成
する（図５３（ａ））。そして、第１のゲート電極２１
３とレジスト２２２をマスクとしてｎ型ソース層２０７
とｎ型ドレイン層２０８をセルフアラインで形成する
（図５３（ｂ））。最後に、所定の位置に各電極を形成
する（図５３（ｃ））。

【０１０５】図５４は、本発明の他の態様に係る絶縁ゲ
ート付きサイリスタのターンオフゲート部の構造を示
す。この構造では、カソード電極３０５が第１のｎ型ド
レイン層３０７に隣接する位置でｐ型ベース層３０２ａ
にコンタクトして設けられている。そして、分離独立し
たｐベース層３０２ｂ中に形成されたｎ型エミッタ層３
０３はカソード電極３０５によりｐ型ベース層３０２ｂ
と短絡されている。このｎ型エミッタ層３０３から所定
距離離れて第２のｎ型ドレイン層３１１が形成され、こ
れらエミッタ層３０３とドレイン層３１１間に絶縁ゲー
ト電極３１０が形成されている。第２のドレイン電極３
１２は、第１のドレイン電極３０８と電気的に接続され
ている。第２のドレイン電極３１２また、この実施例と
異なりカソード電極３０５と同様に、ｐ型ベース層３０
２にも同時にコンタクトするように配設されてもよい。
但し第１のドレイン電極３０８は第１のドレイン層３０
７のみにコンタクトするように配設されている。

【０１０６】そして、図２４に示すように、横方向ＭＯ
ＳＦＥＴ領域（Ａ部）と第１ドレイン領域（Ｂ部）が平
面的に分離されている。Ａ部とＢ部の関係は、逆でもよ
いし左右に分離されていてもよい。

【０１０７】この実施例の絶縁ゲート付きサイリスタで
は、ターンオン時、絶縁ゲート電極３１０にカソードに
対して正の電圧が印加される。このときの電子電流の経
路を破線で示している。ホール電流の一部は図示のよう
に、ｎ型エミッタ層３０３の直ぐ近くでカソード電極３
０５に吸い出され、排出される。

【０１０８】この実施例では、ホール電流バイパス経路
にはｐ型ベース層３０２の横方向抵抗が入らない。した
がってこのバイパスされるホール電流による電圧降下が
従来構造に比べて小さく、高いターンオフ能力が得られ
る。

【０１０９】電力用ＩＣとしては、ロジック回路等を集
積する関係上、誘電体分離構造の半導体基板を用いて横
型のサイリスタとすることが好ましい。本発明は、その
様な横型の絶縁ゲート付きサイリスタに適用することが
できる。なお以下の実施例において、図５４と対応する
部分には図５４と同一符号を付して、詳細な説明は省略
する。

【０１１０】図５５は、横型の絶縁ゲート付きサイリス
タの実施例の断面図である。シリコン基板３２１に酸化
膜３２２により分離された状態でｎ型ベース層３０１が
形成されている。この構造は例えば、２枚のシリコン基
板を直接接着する技術により得られる。ｎ型ベース層３
０１の表面に所定距離おいてストライプ状をなして対向
するｐ型ベース層３０２ａとｐ型エミッタ層３０４が形
成されている。分離されたｐ型ベース層３０２ｂ内に
は、ストライプ状パターンをもってｎ型エミッタ層３０
３、ｎ型ドレイン層３０７および３１１が形成されてい
る。カソード電極３０５は、ｎ型エミッタ層３０３にコ
ンタクトすると同時にｐ型ベース層３０２にもコンタク
トするように形成されている。ｎ型エミッタ層３０３と
ｎ型ドレイン層３１１の間に、ストライプ状パターンを
もってターンオン及びターンオフ用絶縁ゲート電極３１
０が形成されている。このＭＯＳＦＥＴ部の断面構造
は、図５４の実施例と変わらない。

【０１１１】ｐ型ベース層２のｎ型ドレイン層３０７と
ｎ型ベース層３０１により挟まれた領域上には、ゲート
絶縁膜３２３を介してストライプ状パターンをもってゲ
ート電極３２４が形成されている。このゲート電極３２
４は、図５４の実施例では省略したターンオン用のゲー
ト電極である。

【０１１２】ドレイン電極３０８と３１２は、図５３に
示すように連結された状態で一体形成されている。

【０１１３】この実施例の横型絶縁ゲート付きサイリス
タは、ターンオン時、ゲート電極３１０及びゲート電極
３２４に正電圧が印加される。これにより、ｎ型エミッ
タ層３０３からゲート電極３１０の下のｎ型チャネル及
びゲート電極３２４下のｎ型チャネルを介してｎ型ベー
ス層３０１に電子が注入され、これに見合った正孔がｐ
型エミッタ層３０４からｎ型ベース層３０１に注入され
て、ターンオンする。ターンオフ時は、ゲート電極３１
０を零または負のバイアスの電圧が印加される。これに
より、先の実施例で説明したと同様にホール電流がバイ
パスされてターンオフする。

【０１１４】この実施例においても、先の実施例と同様
に大きな電流をターンオフすることができる。

【０１１５】次に、本発明の更に別の実施例を説明す
る。

【０１１６】図５６は、絶縁ゲート付きサイリスタの構
造を示す断面図である。なお、図１と対応する部分には
同一符号を付して、その詳細な説明は省略する。図１に
示す絶縁ゲート付きサイリスタと比較して明らかなよう
に、この実施例に係る絶縁ゲート付きサイリスタでは、
ｎ型エミッタ層３を内部に有するｐ型ベース層２の他
に、ｎ型エミッタ層を内部に有しないｐ型ベース層２′
があり、これら２つのｐ型ベース層２，２′をそれぞれ
ソース層，ドレイン層とし、ｎ型ベース層１をチャネル
とするｐ型ＭＯＳＦＥＴが形成されている。このｐ型Ｍ
ＯＳＦＥＴはゲート絶縁膜９，ゲート電極１０（Ｇoff
）により駆動される。また、ｎ型エミッタ層３，ｐ型
ベース層２，ｎ型ベース層１よりなるｎ型ＭＯＳＦＥＴ
が形成され、このｎ型ＭＯＳＦＥＴはゲート酸化膜２
３，ゲート電極２４（Ｇon）により駆動される。

【０１１７】図５６に示す絶縁ゲート付きサイリスタ
は、ターンオフ時には前記図２に実線で示すようなタイ
ムチャ−トに従ったゲート駆動法によりオフされる。す
なわち、ターンオン用の絶縁ゲート電極２４をオン状態
とするために、ゲート電極２４にカソードに対して正の
電圧を印加した後、時間（Δｔ₁ ）後にゲート電極１０
にカソードに対して負の電圧を印加する。あるいは、タ
−ンオン用の絶縁ゲ−ト電極２４は、図２に破線で示す
ように、タ−ンオンからタ−ンオフまでの間ずっと正の
電圧を印加したままにおいてもよい。

【０１１８】図５６において、ゲ−ト電極１０をオン状
態にした時の電子電流を実線で、またホール電流のバイ
パス経路を破線で示している。ホ−ル電流は図示のよう
に、ｎ型エミッタ層３の直ぐ近くでｐ型ＭＯＳＦＥＴを
通じてカソード電極５に排出される。

【０１１９】このような電流の経路は、いわゆるＩＧＢ
Ｔ（絶縁ゲート型バイポーラトランジスタ）と同じであ
る。それ故に、ゲート電極１０に正の電圧を印加した後
一定時間後（Δｔ₂ 後）に、ターンオン用のゲート電極
２４をオフにすると、電子の注入が止まり素子はオフす
る。この時、図５６に示す構造では、図６４に示す従来
の構造と比較して明らかなように、ホール電流バイパス
経路には、オフ用のＭＯＳＦＥＴによるｐ型ベース層２
の横方向抵抗が入らない。また、ターンオフ時に電子電
流が均一に流れており、従来の駆動方法によるターンオ
フのように、電子電流の導通領域の縮少によるターンオ
フ電流の低下がない。

【０１２０】図５７は、図５６の絶縁ゲート付きサイリ
スタをさらに改良した構造を示す断面図である。図１と
対応する部分には同一符号を付して、その詳細な説明は
省略する。

【０１２１】本構造においては、ｐ型ベース層の内部に
形成されるｎ型エミッタ層がカソード電極５のみに接続
されている場合（図５７の３）と、カソード電極５を通
じてｐ型ベース層２に接続されている場合（図５７の
３′）の２つの形状を有している。ターンオフ時のキャ
リアの流れは、図５７に示すように図５６の実施例と基
本的に同じである。この構造は、図の３′に示したｎ型
エミッタ層が、オン状態においてもラッチアップせずに
ＩＧＢＴ動作をすることが特徴であり、図５６の実施例
よりオン電圧を低減することができる。

【０１２２】なお、図５６，５７の実施例については、
ターンオフ用ｐチャネルＭＯＳＦＥＴのｐ型ドレイン層
とｐ型エミッタ層が分離されているが、一部で接続され
ていてもよく、本発明はターンオフ用のｐチャネルＭＯ
ＳＦＥＴを有した他の構造にも適用することができる。

【０１２３】次に、本発明の更に別の実施例を説明す
る。

【０１２４】図５８（ａ）の実施例は、ホール排出用の
ＭＯＳＦＥＴが、トレンチ５１５を用いてｎ型エミッタ
層５０４に隣接して形成されている。即ち、ｐ型ベース
層５０３，ｎ型ウェル層５１１，ｐ⁺ 型層５１２，トレ
ンチ５１５に作られた絶縁膜５０９，及びゲート電極５
１０（Ｇ２）により縦方向にＭＯＳＦＥＴが形成されて
いる。また、電子注入用のＭＯＳＦＥＴは、ゲート絶縁
膜５０７及びゲート電極５０８（Ｇ１）によるプレーナ
タイプにて形成されている。

【０１２５】この実施例の駆動方法について説明する
と、図６３（ａ）に示すように、ターンオンは、ゲート
電極Ｇ２に正、又はゼロの電圧を印加しチャネル５１４
がオフの状態で、ゲート電極Ｇ１に正の電圧を印加しチ
ャネル５１３をオンさせると、ｎ型エミッタ層５０４よ
り電子が注入され、ｐ型エミッタ層５０１からはｐ型ベ
ース層５０２にホールが注入され、素子が導通状態とな
る。

【０１２６】本実施例によるところのターンオフは、ゲ
ート電極Ｇ１に正の電圧を印加しチャネル５１３がオン
状態で電子注入が続いた状態で、ゲート電極Ｇ２に負の
電圧を印加しチャネル５１４をオンさせ、ｐ型べース層
５１３中のホールがｐ⁺ 層５１２を介してカソード電極
５０６に排出される経路を開く。これにより、ＩＧＢＴ
と等価の状態にした後に、ゲート電極Ｇ１に負の電圧を
印加しチャネル５１３をオフし、電子注入を止めること
により、素子が非導通状態となる。このように、ホール
排出用のＭＯＳＦＥＴをオンする時には電子注入用ＭＯ
ＳＦＥＴがオンし電子電流が流れており、通常の場合の
ように電子電流の導通領域の減少による電流集中現象が
なく、従来より、より大きな電流までターンオフするこ
とが可能となる。

【０１２７】図５８（ｂ）の実施例は、（ａ）の実施例
と比べ、トレンチ５２８の底部がｎ型ベース層まで達し
ているものである。この実施例の駆動方法は、（ａ）の
実施例と同じである。

【０１２８】図５９（ａ）の実施例は、電子注入用のＭ
ＯＳＦＥＴを、トレンチ５１６を用いて形成したもの
で、ホール排出用のＭＯＳＦＥＴは、ゲート電極５２３
（Ｇ２）によるプレーナタイプで形成されている。即
ち、トレンチ５１６内にゲート絶縁幕５１８を介してゲ
ート電極（Ｇ１）５１７が埋込み形成され、ｎ型ベース
層５０２とｎ型エミッタ層５０４間をチャネル５２６と
する縦型の電子注入用ＭＯＳＦＥＴが形成されている。
また、ｐ型ベース層５０３内にｎ⁺ 型層５２０，５２１
を設け、ｎ⁺ 型層５２０，５２１間の上にゲート絶縁膜
５２２を介してゲート電極（Ｇ２）５２３を設けること
にとより、プレーナタイプのホール排出用ＭＯＳＦＥＴ
が形成されている。

【０１２９】ホール排出時は、ｐ型ベース層５０３中の
ホールが、ｎ型エミッタ層５０４に隣接して設けられた
電極５１９を介してｎ⁺ 型層５２０と短絡し、ゲート電
極５２３（Ｇ２）に正の電圧を印加することにより、チ
ャネル５２７を電子電流として流れ、ｎ⁺ 型層５２１を
介してカソード電極５２４に排出される。

【０１３０】本実施例素子の駆動方法は、図６３（ｂ）
に示す通りで、図５８（ａ）の実施例（駆動方法は図６
３（ａ））とは、ホール排出用のＭＯＳＦＥＴがｎチャ
ネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴの違いがあ
るため、ゲート電極５２３（Ｇ２）の極性が異なるが、
その他の原理，方法は前述の通りである。

【０１３１】図５９（ｂ）の実施例を、（ａ）の実施例
との違いについて述べる。本実施例は、ホール排出用に
ｐチャネルＭＯＳＦＥＴを用いるものである。即ち、ｐ
⁺ 型層５２９，５３０、ｎウェル層５３１，絶縁膜５３
２，ゲート電極５３３（Ｇ２）にて形成されるＭＯＳＦ
ＥＴにより、ホールがｐ型ベース層５０３中よりｐ⁺層
５２９，チャネル５３５，ｐ⁺ 層５３０を経て、カソー
ド電極５３４に排出される。本実施例の駆動方法は、図
６３（ａ）に示す通りで、図５８（ａ）の実施例の駆動
方法と同じである。

【０１３２】図６０（ａ）の実施例は、電子注入用のＭ
ＯＳＦＥＴとホール排出用のＭＯＳＦＥＴの両者共に、
トレンチ側壁に形成されたものである。即ち、ホール排
出用のＭＯＳＦＥＴは図５８（ａ）の実施例と同様にト
レンチ５１５に形成されており、電子注入用のＭＯＳＦ
ＥＴは図５９（ａ）の実施例と同様にトレンチ５１６に
形成されている。駆動方法は、図５８（ａ）の実施例と
同様である。

【０１３３】図６０（ｂ）の実施例の（ａ）との違い
は、ホール排出用のＭＯＳＦＥＴを形成するためのトレ
ンチ５４５の底部がｎ型ベース層まで達していること
で、駆動方法は図５８（ａ）の実施例と同様である。

【０１３４】図６１の実施例においては、ホール排出用
ＭＯＳＦＥＴ（ゲート電極Ｇ２）は、紙面に垂直にスト
ライプ状に形成されており、その異なる位置での断面図
を並べて示してある。ストライプ状のトレンチ５５５の
底部に連続して電極５３６が形成され、ストライプ状の
トレンチ５５５の下に電極５３６を覆うように間欠的に
ｎ⁺ 層５３７が形成されている。

【０１３５】本実施例のホール排出時は、ｐ型ベース層
５０３中のホールが、ｎ型エミッタ層５０４に隣接して
設けられた電極５３６を介してｎ⁺ 層５３７と短絡し、
ゲート電極５３８（Ｇ２）に正の電圧を印加することに
より、チャネル５３９を電子電流として流れ、ｎ型エミ
ッタ層５０４を介してカソード電極５０６に排出され
る。

【０１３６】本実施例の駆動方法は、図６３（ｂ）に示
す通りであり、図５９（ａ）の実施例と同様である。

【０１３７】図６２の実施例は、電子注入用のＭＯＳＦ
ＥＴとホール排出用ＭＯＳＦＥＴの両者共にトレンチ側
壁に形成されたものであり、電子注入用のＭＯＳＦＥＴ
（ゲート電極Ｇ１）はトレンチ５４０に、ホール排出用
ＭＯＳＦＥＴ（ゲート電極Ｇ２）はトレンチ５４１に形
成されている。

【０１３８】電子注入用ＭＯＳＦＥＴ（Ｇ１）は図６０
（ａ）の実施例と同様に縦方向のチャネル電流をオンオ
フするが、ホール排出用ＭＯＳＦＥＴ（Ｇ２）は、横方
向のチャネル電流を利用するものである。即ち本実施例
では、常時ｐ型ベース層５０３がカソード電極５０６と
接触しているが、その接触率を小さくし導通状態でのホ
ールの逃げを小さくしてあり、ホール排出時は、ゲート
電極Ｇ２に負の電圧を印加することにより、チャネル表
面５４２にホールが蓄積し、チャネル抵抗が大幅に下が
り、ｐ型ベース層５０３を横方向に流れるホール電流５
４３となりホールを排出するものである。本実施例の駆
動方法は、図６３（ａ）に示す通りであり、図５８
（ａ）の実施例と同じである。

【０１３９】このように図５９〜６２の実施例では、従
来の構造と異なり、ホール排出用のＭＯＳＦＥＴがｎ型
エミッタ層に隣接して形成されているため、ホール電流
の排出経路にｐ型ベース層の横方向抵抗が入ることがな
い。また、本実施例の駆動方法では、ホール排出用のＭ
ＯＳＦＥＴをオンする時には電子注入用ＭＯＳＦＥＴが
オンし電子電流が流れており、通常の場合のように電子
電流の導通領域の減少による電流集中現象がない。従っ
て、従来より、より大きな電流までターンオフすること
が可能である。

【０１４０】

【発明の効果】以上説明したように、本発明に使用され
る絶縁ゲート付きサイリスタでは、ターンオフ用ＭＯＳ
ＦＥＴのｎ型ソース層とｎ型エミッタ層とが分離され、
かつドレイン層とドレイン電極がｎ型エミッタ層に隣接
して形成されている。また、ターンオフ時のホール電流
吸い出し電極であるドレイン電極は、ｎ型エミッタ層の
直ぐ近くにおいてｐ型ベース層にも直接コンタクトして
いる。そのため、ホール電流バイパス経路には、オフ用
のＭＯＳＦＥＴによるｐ型ベース層の横方向抵抗が入ら
ない。また、ターンオフ時に電子電流が均一に流れてお
り、従来の駆動方法によるターンオフのように、電子電
流の導通領域の縮少によるターンオフ電流の低下がな
い。従って、本発明の絶縁ゲート付きサイリスタの駆動
方法によると、より高いタ−ンオフ電流を得ることが可
能である。

【図面の簡単な説明】

【図１】本発明の一実施例に係る絶縁ゲート付きサイリ
スタの断面図。

【図２】本発明の絶縁ゲート付きサイリスタの駆動方法
を示すタイムチャ−ト図。

【図３】本発明の絶縁ゲート付きサイリスタの駆動方法
により得た最大タ−ンオフ電流を従来の絶縁ゲート付き
サイリスタの駆動方法のそれと比較して示す特性図。

【図４】図１の絶縁ゲート付きサイリスタを横型に適用
したサイリスタのカソ−ド側レイアウトを示す図。

【図５】図４の III−III 断面図。

【図６】エミッタ層を複数個に分割して配置し、その分
割されたスペース領域でドレイン電極を櫛型に挿入して
ｐ型ベース層にコンタクトさせた絶縁ゲート付きサイリ
スタのカソ−ド側レイアウトを示す図。

【図７】ゲ−ト電極をジグザグ型にしてチャンネル幅を
長くした絶縁ゲート付きサイリスタを示す斜視図。

【図８】複数個に分割されたエミッタ層に挟まれた領域
にドレイン層を形成した絶縁ゲート付きサイリスタのカ
ソ−ド側レイアウトを示す図。

【図９】図８の VII−VII 断面図

【図１０】図８のVIII−VIII断面図。

【図１１】ターンオン用の絶縁ゲート電極ストライプ状
に配設した絶縁ゲート付きサイリスタのカソ−ド側レイ
アウトを示す図。

【図１２】図１１のＸ−Ｘ断面図。

【図１３】図１１のXI−XI断面図。

【図１４】島状のｎ型エミッタ層を完全には分離せず、
ｐ型ベース層の端部で連続するように形成した絶縁ゲー
ト付きサイリスタのカソ−ド側レイアウトを示す図。

【図１５】図１４のXIII−XIII断面図。

【図１６】図１４の XIX−XIX 断面図。

【図１７】図８〜図１０の実施例での分割ｎ型エミッタ
層に対するターンオフ用ＭＯＳＦＥＴとドレイン電極の
ｐ型ベース層に対するコンタクト位置の関係が逆にされ
た絶縁ゲート付きサイリスタのカソ−ド側レイアウトを
示す図。

【図１８】図１７の XVI−XVI 断面図。

【図１９】図１７のXVII−XVII断面図。

【図２０】ｎ型エミッタ層がストライプ状パターンをも
って連続的に形成されている絶縁ゲート付きサイリスタ
のカソ−ド側レイアウトを示す図。

【図２１】図２０の XIX−XIX 断面図。

【図２２】図２０のXX−XX断面図。

【図２３】ターンオフ用のＭＯＳＦＥＴ領域と、サイリ
スタ領域を分離した絶縁ゲート付きサイリスタの断面
図。

【図２４】ターンオフ用のＭＯＳＦＥＴ領域と、サイリ
スタ領域を分離した絶縁ゲート付きサイリスタの断面
図。

【図２５】本発明の他の態様の絶縁ゲート付きサイリス
タの主要部を示す断面図。

【図２６】図２５を変形した絶縁ゲート付きサイリスタ
の主要部を示す断面図。

【図２７】図５の素子に変形を加えた絶縁ゲート付きサ
イリスタを示す断面図。

【図２８】図２７の素子に変形を加えた絶縁ゲート付き
サイリスタを示す断面図。

【図２９】図７に示す構造のサイリスタのｎ型半導体層
の厚さとタ−ンオフ時のフォ−ルタイムの関係を示すグ
ラフ図。

【図３０】絶縁ゲート付きサイリスタが複数個、連続し
て形成されたサイリスタを示す平面図。

【図３１】図３０のＡ−Ａ´断面図。

【図３２】図３０のＢ−Ｂ´断面図。

【図３３】ｐ型ベ−ス層とカソ−ド電極とを高抵抗によ
り接続した例を示す断面図。

【図３４】２つのｐ型ベ−ス層の間に局所的に低ライフ
タイム層を設けた絶縁ゲ−ト付きサイリスタを示す断面
図。

【図３５】２つのｐ型ベ−ス層の間に低濃度のｐ型ウェ
ル層を設けた絶縁ゲ−ト付きサイリスタを示す断面図。

【図３６】２つのｐ型ベ−ス層をトレンチに埋め込まれ
た絶縁層により分離した絶縁ゲ−ト付きサイリスタを示
す断面図。

【図３７】単一のｐ型ベ−ス層にｎ型ウェル層を設けた
絶縁ゲ−ト付きサイリスタを示す断面図。

【図３８】ｎ型エミッタ層とカソ−ド電極との間のｐ型
ベ−ス層に形成されたｎ型ウェル層内にｐ型ソ−ス層を
形成した絶縁ゲ−ト付きサイリスタを示す断面図。

【図３９】本発明の更に他の態様の絶縁ゲ−ト付きサイ
リスタを示す断面図。

【図４０】ｐ型ベ−ス層を２つの領域に誘電体分離した
絶縁ゲ−ト付きサイリスタを示す断面図。

【図４１】オン用のＭＯＳＦＥＴと、オフ用のＭＯＳＦ
ＥＴとが誘電体分離された同一の半導体領域に形成され
ている絶縁ゲ−ト付きサイリスタを示す断面図。

【図４２】オン用のＭＯＳＦＥＴと、オフ用のＭＯＳＦ
ＥＴとが別々の誘電体分離された半導体領域に形成され
ている絶縁ゲ−ト付きサイリスタを示す断面図。

【図４３】図４２に示す実施例を変形した絶縁ゲード付
きサイリスタを示す断面図。

【図４４】３つのＭＯＳＦＥＴを設けた絶縁ゲ−ト付き
サイリスタを示す断面図。

【図４５】図４４に示す実施例を変形した絶縁ゲード付
きサイリスタを示す断面図。

【図４６】図４１に示す絶縁ゲード付きサイリスタを縦
型に適用した例を示す断面図。

【図４７】本発明の更にまた他の態様の絶縁ゲード付き
サイリスタを示す断面図。

【図４８】図４７の変形例である絶縁ゲード付きサイリ
スタを示す断面図。

【図４９】図４７の変形例である絶縁ゲード付きサイリ
スタを示す断面図。

【図５０】図４７の変形例である絶縁ゲード付きサイリ
スタの第３のゲ−ト電極の部分を示す断面図。

【図５１】第２のゲートを形成にｐ型高濃度層を用いた
絶縁ゲード付きサイリスタを示す断面図。

【図５２】図５１に示す絶縁ゲード付きサイリスタの製
造プロセスを示す断面図。

【図５３】図５１に示す絶縁ゲード付きサイリスタの製
造プロセスを示す断面図。

【図５４】本発明の他の態様の絶縁ゲート付きサイリス
タのターンオフゲート部の構造を示す断面図。

【図５５】本発明の更に他の態様の横型の絶縁ゲート付
きサイリスタを示す断面図。

【図５６】ターンオフ用トランジスタをｐチャネルＭＯ
ＳＦＥＴで構成した絶縁ゲート付きサイリスタの断面
図。

【図５７】図５７の構成にｎ型エミッタを追加してオン
電流を増大させた絶縁ゲート付きサイリスタの断面図。

【図５８】ホール排出用ＭＯＳＦＥＴを縦型トランジス
タとした絶縁ゲート付きサイリスタの断面図。

【図５９】電子注入用ＭＯＳＦＥＴを縦型トランジスタ
とした絶縁ゲート付きサイリスタの断面図。

【図６０】ホール排出用ＭＯＳＦＥＴ及び電子注入用Ｍ
ＯＳＦＥＴ共に縦型トランジスタとした絶縁ゲート付き
サイリスタの断面図。

【図６１】ホール排出用ＭＯＳＦＥＴをトレンチ内に横
型トランジスタとして形成した絶縁ゲート付きサイリス
タの断面図。

【図６２】縦方向のチャネル電流をオンオフする電子注
入用ＭＯＳＦＥＴと横方向のチャネル電流を利用するホ
ール排出用ＭＯＳＦＥＴを用いた絶縁ゲート付きサイリ
スタの斜視図。

【図６３】絶縁ゲート付きサイリスタの駆動方法を示す
タイムチャ−ト図。

【図６４】従来の絶縁ゲート付きサイリスタを示す断面
図。

【符号の説明】

１…高抵抗ｎ型ベ−ス層 ２…ｐ型ベ−ス層 ３…ｎ型エミッタ層 ４…ｐ型エミッタ層 ５…カソ−ド電極 ６…アノ−ド電極 ７ａ…第１のｎ型ドレイン層 ７ｂ…第２のｎ型ドレイン層 ８…ドレイン電極 ９…ゲ−ト絶縁膜 １０…ゲ−ト電極（タ−ンオフ電極） １１…ｎ型ソ−ス層 １２…ソ−ス電極 ２１…シリコン基板 ２２…酸化膜 ２３…ゲ−ト絶縁膜 ２４…ゲ−ト電極（タ−ンオン用）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 滋 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 中山 和也 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平６−125078（ＪＰ，Ａ) 特開 平６−151827（ＪＰ，Ａ) 特開 平５−335556（ＪＰ，Ａ) 特開 平５−335555（ＪＰ，Ａ) 特開 平５−335554（ＪＰ，Ａ) 特開 平５−235332（ＪＰ，Ａ) 特開 昭62−76557（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/749

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】第１導電型ベース層と、 この第１導電型ベース層の一方の面に形成された第２導
   電型ベース層と、 前記第１導電型ベース層を介して前記第２導電型ベース
   層と接続された第２導電型エミッタ層と、 前記第２導電型ベース層の表面領域に形成された第１導
   電型エミッタ層と、前記第２導電型ベース層内に形成された第１導電型ウェ
   ル層と、 前記第２導電型ベース層の表面領域に前記第１導電型ウ
   ェル層に隣接して形成された第２導電型層と、 前記第２導電型エミッタ層に接続されたアノード電極
   と、 前記第１導電型エミッタ層上及び第２導電型層上に形成
   されたカソード電極と、 前記第１導電型ベース層と第１導電型エミッタ層との間
   の前記第２導電型ベース層上に形成された第１のＭＯＳ
   ゲートと、 前記第２導電型層の表面から前記第１導電型ウェル層を
   貫通し少なくとも前記第２導電型ベース層の途中までエ
   ッチングして設けられたトレンチ内に埋め込み形成され
   た第２のＭＯＳゲートと、 を具備してなることを特徴とする絶縁ゲート付きサイリ
   スタ。
2. 【請求項２】第１導電型ベース層と、 この第１導電型ベース層の一方の面に形成された第２導
   電型ベース層と、 前記第１導電型ベース層を介して前記第２導電型ベース
   層と接続された第２導電型エミッタ層と、 前記第２導電型ベース層の表面領域に形成された第１導
   電型エミッタ層と、前記第２導電型ベース層内に形成された第１導電型ウェ
   ル層と、 前記第２導電型ベース層の表面領域に前記第１導電型ウ
   ェル層に隣接して形成された第２導電型層と、 前記第２導電型エミッタ層に接続されたアノード電極
   と、 前記第１導電型エミッタ層上及び第２導電型層上に形成
   されたカソード電極と、 前記第１導電型エミッタ層の表面から前記第２導電型ベ
   ース層を貫通し前記第１導電型ベース層の途中までエッ
   チングして設けられたトレンチ内に埋め込み形成された
   第１のＭＯＳゲートと、 前記第２導電型層の表面から前記第１導電型ウェル層を
   貫通し少なくとも前記第２導電型ベース層の途中までエ
   ッチングして設けられたトレンチ内に埋め込み形成され
   た第２のＭＯＳゲートと、 を具備してなることを特徴とする絶縁ゲート付きサイリ
   スタ。
3. 【請求項３】第１導電型ベース層と、 この第１導電型ベース層の一方の面に形成された第２導
   電型ベース層と、 前記第１導電型ベース層を介して前記第２導電型ベース
   層と接続された第２導電型エミッタ層と、 前記第２導電型ベース層の表面領域に形成された複数の
   第１導電型エミッタ層と、前記第２導電型エミッタ層に接続されたアノード電極
   と、 前記第１導電型エミッタ層上及び第２導電型層上に形成
   されたカソード電極と、 前記第１導電型エミッタ層の表面から前記第２導電型ベ
   ース層を貫通し前記第１導電型ベース層の途中までエッ
   チングして設けられたトレンチ内に埋め込み形成された
   第１のＭＯＳゲートと、 前記第２導電型ベース層の表面部で前記第１導電型エミ
   ッタ層を分離する該第２導電型ベース層を一部エッチン
   グして設けられたトレンチ内に埋め込み形成された第２
   のＭＯＳゲートと、 を具備してなることを特徴とする絶縁ゲート付きサイリ
   スタ。