JP3385167B2 - 位相調整回路を含むシステムおよび位相調整方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロックの位相を
調整する位相調整回路を含むシステムであって、そのク
ロックに同期して動作するシステム、および位相調整方
法に関するものである。

【０００２】

【従来の技術】回路の動作のタイミングをクロックに同
期して制御することが主流になっている。クロックは、
配線を介してそのクロックに同期して動作する回路に伝
送される。このため、配線遅延によってそのクロックの
位相のずれが生じる。このような配線遅延によるクロッ
クの位相のずれを補償することを目的として、種々の技
術が開発されてきた。

【０００３】Richard B. Watson,Jr.らの論文"Clock Bu
ffer Chip with Absolute Delay Regulation Over Proc
ess and Environmental Variations", IEEE 1992 CUSTO
M INTEGRATED CIRCUITS CONFERENCE, pages 25.2.1-25.
2.5, 1992には、配線遅延によるクロックの位相のずれ
を補償する従来技術が開示されている。この従来技術
は、クロックを伝送する距離に依存して生じる配線遅延
（不可避配線遅延）によりシフトされたクロックの位相
を、追加遅延によりさらにシフトすることにより、基準
エッジから２クロック周期後の立ち上がりエッジで、基
準エッジを含むクロックの位相とシフトされたクロック
の位相とを一致させるようにしたものである。

【０００４】図１９（ａ）〜（ｃ）は、この従来技術に
よるクロックの位相の調整とデータレイテンシーとの関
係を示す。図１９（ａ）に示されるように、クロックの
基準エッジは矢印Ａで示されている。図１９（ａ）の基
準エッジＡは、不可避配線遅延によって図１９（ｂ）の
矢印Ａ’に示す位置にシフトされ、さらに追加遅延によ
って図１９（ｃ）の矢印Ａ”に示す位置にシフトされ
る。これにより、図１９（ｃ）に示すクロックのエッジ
Ａ”は、図１９（ａ）に示すクロックの基準エッジＡか
ら２クロック周期分だけ遅延することになるが、図１９
（ａ）に示すクロックの位相と図１９（ｃ）に示すクロ
ックの位相とは一致することになる。

【０００５】従って、図１９（ａ）に示すクロックの基
準エッジＡに対応するデータを、その基準エッジＡが立
ち上がった時刻から２クロック周期後の時刻に取り込
む、というルールを予め定めておきさえすれば、クロッ
クの位相のずれによって誤ったデータが取り込まれると
いう誤動作を防止することができる。

【０００６】クロックの基準エッジからその基準エッジ
に対応するデータの入出力が実際に行われるエッジまで
の期間を「レイテンシー」という。図１９（ｃ）の例で
は、レイテンシーは期間Ｔであり、２クロック周期に相
当する。

【０００７】

【発明が解決しようとする課題】しかし、Richardらの
従来技術は、以下に示す課題を有している。

【０００８】第１に、Richardらの従来技術は、配線遅
延量が既知である２つのポイント間でクロックの位相を
調整するために使用されるものである。従って、ＬＳＩ
を設計する段階でそのＬＳＩを実装した後の配線遅延量
（例えば、配線遅延の原因となる配線長）がわかってい
る場合には、Richardらの従来技術を適用してクロック
の位相を調整することができる。このようなクロックの
位相の調整は、例えば、配線遅延量に相当するダミーの
遅延素子またはダミーの配線をレイアウトすることによ
って達成される。しかし、ＬＳＩを設計する段階でその
ＬＳＩを実装した後の配線遅延量が予測できない場合に
は、Richardらの従来技術を適用することはできない。R
ichardらの従来技術では、ＬＳＩの実装後にクロックの
位相を調整することは考慮されていない。

【０００９】Richardらの従来技術によれば、ＬＳＩの
外部配線を駆動するドライバートランジスタのサイズが
大きいことが必要とされる。ＬＳＩの外部配線の駆動遅
延をできるだけ小さくするためである。ドライバートラ
ンジスタのサイズが大きいと、そのドライバートランジ
スタを動作させるトランジスタ部の消費電力が大きくな
る。このような消費電力の増大は、ＬＳＩを２個以上含
むシステム（例えば、マスター側のＬＳＩとスレーブ側
のＬＳＩとを含むシステム）において特に顕著となる。
そのシステム内に上述したトランジスタ部が複数個存在
することとなり、かつ、それらが頻繁に電力を消費する
ことになるからである。このように、Richardらの従来
技術によれば、システム全体の消費電力が大きいという
問題点がある。

【００１０】第２に、Richardらの従来技術によれば、
クロックの基準エッジから２クロック周期分の時間が経
過した後にしかデータを入出力できない。このため、そ
の従来技術を高速なデータの入出力が要求される同期回
路に適用することは困難である。例えば、高速なランダ
ムアクセスが頻繁に必要とされるマイクロプロセッサー
とメモリとの間でデータをやりとりする場合において、
メモリのリード動作またはライト動作における先頭アド
レスへのアクセスが２クロック周期分データを待たなけ
ればならないとすると、メモリのアクセス時間より、レ
イテンシーの時間の方が無視できなくなるという深刻な
問題を生じる。

【００１１】さらに、Richardらの従来技術によれば、
シフトされたクロックの位相を基準エッジからちょうど
２クロック周期だけシフトさせるのに必要な追加遅延の
量は、クロックの周波数に依存する。その結果、クロッ
クの周波数を変更する場合には、不可避配線遅延の量に
変動がない場合であっても、追加遅延の量の変更せざる
を得なくなる。このことは、クロックの位相調整の汎用
性を低下させる。

【００１２】また、Richardらの従来技術によれば、そ
の追加遅延の量は、１又は０のビット列の長さで表現さ
れている。クロックの周波数が高くなると、より少ない
数のビット列で追加遅延の量を表すことが必要とされる
ため、追加遅延の量の精度が悪くなる。クロックの周波
数が低くなると、より多い数のビット列で追加遅延の量
を表すことが必要とされるため、オーバーフローが生じ
る可能性がある。

【００１３】本発明は、ＬＳＩの実装後に発生する配線
遅延量に応じてクロックの位相を調整することが可能な
位相調整回路を含むシステムおよび位相調整方法を提供
することを目的とする。また、本発明は、レイテンシー
が実質的にゼロとなるようにクロックの位相を調整する
ことが可能な位相調整回路を含むシステムを提供するこ
とを目的とする。また、本発明は、低消費電力化を実現
するシステムを提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明のシステムは、リ
ファレンスクロックと遅延制御情報とを生成する第１回
路と該リファレンスクロックに同期して動作する複数の
第２回路とを備えたシステムであって、該複数の第２回
路はそれぞれ、該リファレンスクロックと同期した内部
クロックを提供する回路と、該内部クロックを所定の遅
延時間だけ遅延させる遅延回路と、該リファレンスクロ
ックの位相と該所定の遅延時間だけ遅延させた該内部ク
ロックの位相との間の位相差を調整する調整部と、該遅
延制御情報に応じて、該所定の遅延時間をプログラマブ
ルに変更可能な遅延制御回路とを含んでおり、前記調整
部は、前記内部クロックの位相が前記所定の遅延時間だ
け前記リファレンスクロックの位相より進むように前記
位相差を調整し、前記所定の遅延時間は、前記第１回路
から前記第２回路に至るまでの配線によって生じる第１
遅延時間と、前記第２回路から前記第１回路に至るまで
の配線によって生じる第２遅延時間と、前記第２回路内
の配線によって生じる第３遅延時間のうち少なくとも一
つに基づいて決定され、これにより上記目的が達成され
る。

【００１５】本発明のシステムは、リファレンスクロッ
クと遅延制御情報とを生成する第１回路と該リファレン
スクロックに同期して動作する複数の第２回路とを備え
たシステムであって、該複数の第２回路はそれぞれ、該
リファレンスクロックと同期した内部クロックを提供す
る回路と、該内部クロックを所定の遅延時間だけ遅延さ
せる遅延回路と、該リファレンスクロックの位相と該所
定の遅延時間だけ遅延させた該内部クロックの位相との
間の位相差を調整する調整部と、該遅延制御情報に応じ
て、該所定の遅延時間をプログラマブルに書き込み可能
な不揮発性メモリとを含んでおり、前記調整部は、前記
内部クロックの位相が前記所定の遅延時間だけ前記リフ
ァレンスクロックの位相より進むように前記位相差を調
整し、前記所定の遅延時間は、前記第１回路から前記第
２回路に至るまでの配線によって生じる第１遅延時間
と、前記第２回路から前記第１回路に至るまでの配線に
よって生じる第２遅延時間と、前記第２回路内の配線に
よって生じる第３遅延時間のうち少なくとも一つに基づ
いて決定され、これにより上記目的が達成される。

【００１６】前記第１回路はプロセッサであり、前記第
２回路はメモリまたはプロセッサであってもよい。

【００１７】前記遅延制御情報は、前記所定の遅延時間
の精度を規定する精度情報を含んでいてもよい。

【００１８】

【００１９】

【００２０】前記遅延制御情報は、前記システムの外部
から前記第１回路に供給されてもよい。

【００２１】前記遅延制御回路は、前記遅延制御情報を
保持する保持回路を含んでおり、前記遅延回路は、複数
の遅延素子と、該複数の遅延素子のうち直列に接続され
る遅延素子の数を制御する複数のスイッチ素子とを含ん
でおり、該複数のスイッチ素子のそれぞれは、該保持回
路の出力に応じてオンオフされてもよい。複数の遅延素
子の各遅延量は重み付けされていてもよい。

【００２２】前記遅延制御情報は所定のビット数のデジ
タル信号であり、該デジタル信号は遅延制御線を介して
前記第１回路から前記第２回路に時系列に供給されても
よい。

【００２３】

【００２４】前記第２回路は、前記内部クロック信号に
同期して動作する複数のブロックを含んでおり、該内部
クロック信号は、該複数のブロックのそれぞれに遅延素
子を介して分配され、前記第３遅延時間は、該複数のブ
ロックのそれぞれに分配された該内部クロック信号のう
ち最も遅延の大きい内部クロック信号に対応する遅延時
間であってもよい。

【００２５】前記第２回路は、前記第１回路からデータ
を受け取り、該第２回路が該第１回路からデータを受け
取るタイミングを規定する入力同期信号の位相は、前記
リファレンスクロックの位相より進んでいてもよい。

【００２６】前記第２回路は、前記第１回路から第１デ
ータを受け取り、該第２回路は、該第１回路に第２デー
タを出力し、該第２回路が該第１回路から該第１データ
を受け取るタイミングを規定する入力同期信号の位相
と、該第２回路が該第１回路に該第２データを出力する
タイミングを規定する出力同期信号の位相とは、互いに
独立に制御されてもよい。

【００２７】前記システムは、前記リファレンスクロッ
クに同期して動作する複数の第２回路を含んでおり、前
記遅延制御情報は所定のビット数のデジタル信号であ
り、該デジタル信号は、該複数の第２回路に共通の遅延
制御線を介して前記第１回路から該複数の第２回路のそ
れぞれに時系列に供給されてもよい。

【００２８】前記システムは、前記リファレンスクロッ
クに同期して動作する複数の第２回路を含んでおり、前
記第１回路は、該複数の第２回路のそれぞれに制御信号
を送出し、該制御信号は、該第１回路と該複数の第２回
路のそれぞれとの間の配線によって生じる遅延に相当す
る遅延時間だけ、該リファレンスクロックの位相より進
んでいる位相を有していてもよい。

【００２９】本発明の位相調整方法は、ａ）リファレン
スクロックを生成する第１回路と該リファレンスクロッ
クに同期して動作する複数の第２回路とを実装した後に
発生する各遅延量を決定するステップと、 ｂ）該各遅
延量に基づいて、該リファレンスクロックの位相と該複
数の第２回路の内部においてそれぞれ使用される各内部
クロックの位相との間の各位相差をそれぞれ調整し、前
記ステップｂ）は、前記内部クロックの位相が前記遅延
量に対応する遅延時間だけ前記リファレンスクロックの
位相より進むように前記位相差を調整するステップを包
含し、遅延制御情報に応じて、前記遅延量を変更するス
テップをさらに包含し、前記遅延量は、前記第１回路か
ら前記第２回路に至るまでの配線によって生じる第１遅
延量と、該第２回路から該第１回路に至るまでの配線に
よって生じる第２遅延量と、該第２回路内の配線によっ
て生じる第３遅延量のうち少なくとも一つに基づいて決
定されており、これにより上記目的が達成される。

【００３０】

【００３１】

【００３２】前記遅延制御情報は、前記遅延量の精度を
規定する精度情報を含んでいてもよい。

【００３３】

【００３４】前記第２回路は、前記第１回路からデータ
を受け取り、前記位相調整方法は、該第２回路が該第１
回路から該データを受け取るタイミングを規定する入力
同期信号の位相が前記リファレンスクロックの位相より
進むように、該入力同期信号の位相を調整するステップ
をさらに包含してもよい。

【００３５】前記第２回路は、前記第１回路から第１デ
ータを受け取り、該第２回路は、該第１回路に第２デー
タを出力し、前記位相調整方法は、該第２回路が該第１
回路から該データを受け取るタイミングを規定する入力
同期信号の位相と、該第２回路が該第１回路に該データ
を出力するタイミングを規定する出力同期信号の位相と
を互いに独立に制御するステップをさらに包含してもよ
い。

【００３６】前記リファレンスクロックに同期して動作
する複数の第２回路が実装されており、前記第１回路
は、該複数の第２回路のそれぞれに制御信号を送出し、
前記位相調整方法は、該制御信号の位相が該第１回路と
該複数の第２回路のそれぞれとの間の配線によって生じ
る遅延に相当する遅延時間だけ該リファレンスクロック
の位相より進むように、該制御信号の位相を調整するス
テップをさらに包含してもよい。

【００３７】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００３８】図１（ａ）〜（ｃ）は、本発明によるクロ
ックの位相の調整とデータレイテンシーとの関係を示
す。図１（ａ）に示されるように、クロックの基準エッ
ジは矢印Ａで示されている。図１（ａ）の基準エッジＡ
は、不可避配線遅延によって図１（ｂ）の矢印Ａ’に示
す位置にシフトされると仮定する。本発明は、不可避配
線遅延よってクロックの位相がシフトする方向とは逆の
方向に、その不可避配線遅延によるクロックの位相のシ
フト量に等しい量だけ、クロックの位相をシフトするこ
とを特徴とする。このようにして位相調整されたクロッ
クが図１（ｃ）に示されている。

【００３９】図１（ｃ）に示されるように、図１（ａ）
に示すクロックの基準エッジＡに対応するエッジＡ”
は、その基準エッジＡが立ち上がる時刻より、不可避配
線遅延に相当する期間だけ早い時刻に立ち上がる。従っ
て、図１（ａ）に示すクロックの基準エッジＡに対応す
るデータを、その基準エッジＡが立ち上がった時刻にデ
ータを入出力する、というルールを予め定めておきさえ
すれば、実質的にレイテンシーなしでデータを入出力す
ることが可能になる。

【００４０】（実施の形態１）図２は、本発明による実
施の形態１のシステム２０の構成を示す。本明細書で
は、「システム」は、独立してパッケージングされたＬ
ＳＩ群であってもよいし、ベアチップ実装されたＬＳＩ
群（multi-chip module）であってもよいし、同一半導
体基板上のモジュールブロック群であってもよい。

【００４１】システム２０は、リファレンスクロックを
生成する制御回路２１とそのリファレンスクロックに同
期して動作する半導体集積回路２２とを含んでいる。例
えば、制御回路２１はプロセッサであり、半導体集積回
路２２はメモリであり得る。あるいは、制御回路２１は
マスター側のプロセッサであり、半導体集積回路２２は
スレーブ側のプロセッサであってもよい。システム２０
は、１チップ上に実装されていてもよい。

【００４２】制御回路２１と半導体集積回路２２とは配
線２３によって互いに接続されている。制御回路２１に
よって生成されたリファレンスクロックは、配線２３を
介して半導体集積回路２２に供給される。半導体集積回
路２２は、制御回路２１から配線２３を介して供給され
るリファレンスクロックに同期して動作する。制御回路
２１と半導体集積回路２２とは、リファレンスクロック
に同期してデータを入出力する。半導体集積回路２２に
は、位相調整回路（ＰＬＬ回路）２４が設けられてい
る。

【００４３】図３は、位相調整回路２４の構成を示す。
位相調整回路２４には端子３１が設けられている。リフ
ァレンスクロックは端子３１を介して位相調整回路２４
に入力される。位相調整回路２４は、リファリンスクロ
ックの基準エッジが立ち上がる時刻又は立ち下がる時刻
より所定の遅延時間だけ早い時刻に、そのリファレンス
クロックの基準エッジに対応するエッジが立ち上がる又
は立ち下がる内部クロックを出力するものである。本明
細書では、このことを「位相調整回路２４は、リファリ
ンスクロックの位相より所定の遅延時間だけ進んだ位相
を有する内部クロックを出力する。」という。その所定
の遅延時間は、位相調整回路２４に設けられている遅延
回路３２によって設定される。遅延回路３２は、内部ク
ロックに接続される点Ａと、入力レシーバー（位相比較
器）３３の一方の入力に接続されるＢ点との間に挿入さ
れる。遅延回路３２は、点Ａからの信号を所定の遅延時
間だけ遅延させて点Ｂに伝達する。

【００４４】位相調整回路２４は、位相比較器３３とチ
ャージポンプ３４と位相シフター３５とを含んでいる。
位相比較器３３は、端子３１から入力されるリファレン
スクロックの位相と遅延回路３２によって所定の遅延時
間だけ遅延された内部クロックの位相との間の差を検出
し、その位相差を示す信号をチャージポンプ３４に供給
する。チャージポンプ３４は、その位相差を示す信号に
応じて電圧を上昇又は下降させる。リファレンスクロッ
クの位相より遅延回路３２によって所定の遅延時間だけ
遅延された内部クロックの位相が遅れている場合には、
チャージポンプ３４は電圧を上昇させる。リファレンス
クロックの位相より遅延回路３２によって所定の遅延時
間だけ遅延された内部クロックの位相が進んでいる場合
には、チャージポンプ３４は電圧を下降させる。位相シ
フター３５は、チャージポンプ２４からの電圧値に応じ
て、リファレンスクロックの位相と遅延回路３２によっ
て所定の遅延時間だけ遅延された内部クロックの位相と
の間の差が実質的にゼロになるように、アンプ３６を介
して入力されるリファレンスクロックの位相をシフトす
る。位相シフター３５の出力は、バッファ３７を介して
内部クロックとして出力される。

【００４５】このようにして、位相調整回路２４によっ
て、リファレンスクロックの位相と遅延回路３２によっ
て所定の遅延時間だけ遅延された内部クロックの位相と
の間の差は実質的にゼロに保たれる。このことは、位相
調整回路２４から出力される内部クロックの位相が、位
相調整回路２４に入力されるリファリンスクロックの位
相より所定の遅延時間だけ進んでいる状態に保たれるこ
とを意味する。

【００４６】遅延回路３２は、図３における点Ａからの
信号を所定の時間だけ遅延させて点Ｂに伝達する機能を
有するものであれば何でもよい。例えば、遅延回路３２
として、所定の長さを有する現実の配線を使用すること
ができる。

【００４７】（実施の形態２）図４は、本発明による実
施の形態２のシステム４０の構成を示す。システム４０
は、制御回路４１と半導体集積回路４２とを含んでい
る。例えば、制御回路４１はプロセッサであり、半導体
集積回路４２はメモリであり得る。あるいは、制御回路
４１はマスター側のプロセッサであり、半導体集積回路
４２はスレーブ側のプロセッサであってもよい。システ
ム４０は、１チップ上に実装されていてもよい。

【００４８】制御回路４１と半導体集積回路４２とは配
線４３と遅延制御線４４とによって互いに接続されてい
る。制御回路４１はリファレンスクロックと遅延制御入
力とを生成する。制御回路４１によって生成されたリフ
ァレンスクロックは、配線４３を介して半導体集積回路
４２に供給される。制御回路４１によって生成された遅
延制御入力は、遅延制御線４４を介して半導体集積回路
４２に供給される。半導体集積回路４２は、制御回路４
１から配線４３を介して供給されるリファレンスクロッ
クに同期して動作する。制御回路４１と半導体集積回路
４２とは、リファレンスクロックに同期してデータを入
出力する。遅延制御入力は、所定の遅延時間をプログラ
マブルに可変とするために使用される。半導体集積回路
４２には、位相調整回路（ＰＬＬ回路）４５が設けられ
ている。

【００４９】図５は、位相調整回路４５の構成を示す。

【００５０】位相調整回路４５の構成は、図３に示す位
相調整回路２４の構成に遅延制御回路５１を追加し、図
３に示す遅延回路３２をプログラマブルに可変な遅延回
路５２に置換したものである。位相調整回路４５には端
子５３が設けられている。遅延制御入力は端子５３を介
して位相調整回路４５に入力される。遅延制御回路５１
は、端子５３から入力される遅延制御入力を受け取り、
その遅延制御入力に応じて遅延回路５２に設定すべき所
定の遅延時間（遅延量）を決定する。なお、位相調整回
路４５において、図３に示す位相調整回路２４の構成要
素と同一の構成要素には同一の参照番号が付されてい
る。

【００５１】図６（ａ）は、遅延制御回路５１と遅延回
路５２の構成を示す。遅延制御回路５１は、複数のラッ
チ回路６１−１〜６１−ｎを含んでいる。ラッチ回路６
１−１〜６１−ｎはシフトレジスタを構成する。遅延制
御回路５１には、制御回路４１から遅延制御線４４を介
して時系列に伝送されるデジタルデータが遅延制御入力
として入力される。遅延制御回路５１に含まれるラッチ
回路６１−１〜６１−ｎのそれぞれには、そのデジタル
データの各ビットの値（０又は１）がそれぞれ格納され
る。例えば、図６（ｂ）に示すように、そのデジタルデ
ータが８ビットである場合には、遅延制御回路５１に含
まれるラッチ回路の数は８で足りる。すなわち、ｎ＝８
である。一般に、そのデジタルデータがｎビットである
場合には、遅延制御回路５１に含まれるラッチ回路の数
はｎ個必要である。ここで、ｎは正の整数である。

【００５２】遅延回路５２は、複数のスイッチ素子６２
−１〜６２−ｎと、複数の遅延素子６３−１〜６３−ｎ
とを含む。スイッチ素子６２−１〜６２−ｎのそれぞれ
は、ラッチ回路６１−１〜６１−ｎのうち対応するラッ
チ回路に接続され、その対応するラッチ回路に格納され
るビットの値に応じてオンオフが制御される。このよう
に、各ラッチ回路からの出力信号（Ｑ１〜Ｑｎ）によっ
て、スイッチ素子６２−１〜６２−ｎのオンオフが制御
される。スイッチ素子６２−１〜６２−ｎのオンオフを
制御することによって、遅延素子６３−１〜６３−ｎの
うち直列に接続される遅延素子の数が制御される。遅延
素子６３−１〜６３−ｎのうち直列に接続される遅延素
子の数を制御することによって、信号の遅延量が制御さ
れる。

【００５３】例えば、図６（ｂ）に示されるように、遅
延制御入力として遅延制御回路５１に入力されるデジタ
ルデータが「１０００００００」である場合には、点Ａ
から入力された信号が遅延素子６３−１のみを通過し、
他の遅延素子６３−２〜６３−ｎは通過することなく点
Ｂに到達するように、スイッチ素子６２−１〜スイッチ
素子６２−ｎが制御される（この場合の信号経路が図６
（ａ）において点線で示されている）。また、遅延制御
入力として遅延制御回路５１に入力されるデジタルデー
タが「１１００００００」である場合には、点Ａから入
力された信号が遅延素子６３−１と６３−２のみを通過
し、他の遅延素子６３−３〜６３−ｎは通過することな
く点Ｂに到達するように、スイッチ素子６２−１〜スイ
ッチ素子６２−ｎが制御される。

【００５４】遅延素子６３−１〜６３−ｎの遅延量は均
等であってもよいし、均等でなくてもよい。少ない数の
遅延素子で多くの種類の遅延量を得るためには、遅延素
子６３−１〜６３−ｎの遅延量が重みづけされているこ
とが好ましい。例えば、２進法に基づく重みづけがなさ
れている場合には、ｎ個の遅延素子により２ⁿ−１とお
りの遅延量を得ることができる。

【００５５】図７は、ラッチ回路６１−２とスイッチ素
子６２−２の詳細構成を示したものである。スイッチ素
子６２−２はスイッチ７１〜７４を含んでいる。スイッ
チ７１〜７３のそれぞれはラッチ回路６１−２の出力Ｑ
２によって制御される。出力Ｑ２が「０」の場合には、
スイッチ７１とスイッチ７２はオンにされ、スイッチ７
３はオフにされる。出力Ｑ２が「１」の場合には、スイ
ッチ７１とスイッチ７２はオフにされ、スイッチ７３は
オンにされる。このようにして、出力Ｑ２が「０」の場
合には、信号が遅延素子６３−２をバイパスし、出力Ｑ
２が「１」の場合には、信号が遅延素子６３−２を通過
する。

【００５６】スイッチ７４はラッチ回路６１−１の出力
Ｑ１によって制御される。出力Ｑ１が「０」の場合に
は、スイッチ７４はオフにされる。出力Ｑ２が「１」の
場合には、スイッチ７４はオンにされる。

【００５７】なお、ラッチ回路６１−１、６１−３〜６
１−ｎの詳細構成も図７に示されるラッチ回路６１−２
の詳細構成と同様である。スイッチ素子６２−１、６２
−３〜６２−ｎの詳細構成も図７に示されるスイッチ素
子６２−２と同様である。

【００５８】上述したように、遅延制御入力としてデジ
タルデータ（例えば、「１０００００００」）が遅延制
御回路５１に入力される。デジタルデータは、遅延回路
５２における遅延量の絶対量を規定する。このように、
遅延回路５２における遅延量を決定する情報（以下、
「遅延制御情報」という）は、遅延回路５２における遅
延量の絶対量を規定する情報を含む。

【００５９】さらに、遅延制御情報は、遅延回路５２に
おける遅延量の精度を規定する情報を含んでいてもよ
い。

【００６０】図２０は、位相調整回路２００の構成を示
す。位相調整回路２００は、図５に示す位相調整回路４
５の代替バージョンの１つである。

【００６１】位相調整回路２００の構成は、図５に示す
位相調整回路４５の構成に精度切り換え回路２０１を追
加し、図５に示す遅延回路５２を遅延量の精度に応じて
プログラマブルに可変な遅延回路２０２に置換したもの
である。位相調整回路２００には、端子２０３が設けら
れている。遅延回路２０２における遅延量の精度を規定
する情報（以下、「精度情報」という）は端子２０３を
介して位相調整回路２００に入力される。精度切り換え
回路２０１は、端子２０３から入力される精度情報を受
け取り、その精度情報に応じて遅延回路２０２に設定す
べき遅延量の精度を決定する。なお、位相調整回路２０
０において、図５に示す位相調整回路４５の構成要素と
同一の構成要素には同一の参照番号が付されている。

【００６２】なお、端子２０３を端子５３で兼用するこ
とにより、精度情報を端子５３から位相調整回路２００
に入力するようにしてもよい。

【００６３】図２１は、遅延制御回路５１と精度切り換
え回路２０１と遅延回路２０２の構成を示す。

【００６４】遅延回路２０２は、遅延回路部２０４と遅
延回路部２０５とを含んでいる。ここでは、説明の簡単
のため、遅延回路２０２は２個の遅延回路部を含むとす
る。しかし、遅延回路２０２は任意の個数の遅延回路部
を含み得る。

【００６５】遅延回路部２０４と遅延回路部２０５の構
成は、遅延回路部２０４に含まれる遅延素子２１２−１
〜２１２−ｎの精度と遅延回路部２０５に含まれる遅延
素子２１４−１〜２１４−ｎの精度とが互いに異なる点
を除いて、図６（ａ）に示す遅延回路５２の構成と同様
である。例えば、遅延素子２１２−１〜２１２−ｎの精
度は、遅延素子２１４−１〜２１４−ｎの精度の１／８
であり得る。もちろん、遅延素子２１２−１〜２１２−
ｎの精度と遅延素子２１４−１〜２１４−ｎの精度との
関係は任意の関係に設定され得る。

【００６６】精度切り換え回路２０１は、端子２０３か
ら入力される精度情報に応じて、ラッチ回路６１−１〜
６１−ｎからの出力信号（Ｑ１〜Ｑｎ）を遅延回路部２
０４か遅延回路部２０５のいずれか一方に供給する。

【００６７】このようにして、遅延回路２０２における
遅延量を、その遅延量の絶対量と精度とによって制御す
ることが可能になる。

【００６８】次に、図８および図９を参照して、位相調
整回路４５における遅延回路５２に設定すべき所定の遅
延時間（遅延量）をどのように決定するかを説明する。
位相調整回路２４における遅延回路３２に設定すべき所
定の遅延時間（遅延量）を決定する場合も同様である。
位相調整回路２００における遅延回路２０２に設定すべ
き所定の遅延時間（遅延量）を決定する場合も同様であ
る。

【００６９】図８は、遅延回路５２に設定すべき所定の
遅延時間（遅延量）を決定する際に考慮すべき遅延（す
なわち、リファレンスクロックと内部クロックとの間の
位相ずれを引き起こす遅延）を示す。考慮すべき遅延は
３つある。

【００７０】１つめは、制御回路４１の出力端Ｓから半
導体集積回路４２の入力端Ｃ（端子３１）にリファレン
スクロックを伝送する場合に、出力端Ｓから入力端Ｃに
至るまでの配線によって生じる遅延（以下、「遅延−
１」という）である。

【００７１】２つめは、半導体集積回路４２の出力端Ｄ
２から制御回路４１の入力端Ｅに出力信号を伝送する場
合に、出力端Ｄ２から入力端Ｅに至るまでの配線によっ
て生じる遅延（以下、「遅延−２」という）である。

【００７２】３つめは、半導体集積回路４２内の配線に
よって生じる遅延（以下、遅延−３という）である。こ
こで、遅延−３を図９を参照して説明する。

【００７３】図９は、半導体集積回路４２内における位
相調整回路４５の配置と、位相調整回路４５から出力さ
れる内部クロックに同期して動作する複数のブロック９
１〜９３の配置の例を示す。ブロック９１には、内部ク
ロックの分岐クロックＯが供給されている。ブロック９
２には、内部クロックの分岐クロックＰが供給されてい
る。ブロック９３には、内部クロックの分岐クロックＱ
が供給されている。以下の説明では、分岐クロックＯ〜
Ｑの位相のうち分岐クロックＯの位相が最も遅延してい
ると仮定する。この場合には、バッファＢＦ−Ｂのサイ
ズを小さくしてバッファＢＦ−Ｂを遅延回路として機能
させることにより、分岐クロックＰの位相を遅らせる。
すなわち、分岐クロックＰの位相が分岐クロックＯの位
相に一致するように、バッファＢＦ−Ｂのサイズを小さ
くする。同様にして、バッファＢＦ−Ｄのサイズを小さ
くしてバッファＢＦ−Ｄを遅延回路として機能させるこ
とにより、分岐クロックＱの位相を遅らせる。すなわ
ち、分岐クロックＱの位相が分岐クロックＯの位相に一
致するように、バッファＢＦ−Ｄのサイズを小さくす
る。このようにして、各分岐クロック（Ｏ、Ｐ、Ｑ）の
位相の内部クロックの位相に対する遅延時間が均一にな
るように、位相調整回路４５と各ブロック９１〜９３と
の間に存在するバッファの値が予め調整される。このよ
うにして半導体集積回路４２内の各ブロックに対して均
一に調整された遅延時間が遅延−３である。

【００７４】このように遅延−３を定義することによ
り、半導体集積回路４２内の遅延時間は大きくなるもの
の、位相調整回路４５と各ブロック９１〜９３との間に
存在するバッファによる消費電力量は低減される。なぜ
なら、バッファサイズを小さくすることにより、各分岐
クロックの位相を調整しているからである。本発明によ
れば、後述するように、遅延−３をも考慮してリファレ
ンスクロックの位相より位相の進んだ内部クロックを生
成することが可能となる。従って、最も遅延した分岐ク
ロックの位相に他の分岐クロックの位相を一致させるこ
とにより遅延時間が増大することによる不都合はない。
むしろ、最も遅延した分岐クロックの位相に他の分岐ク
ロックの位相を一致させることにより結果的に低消費電
力化が図れる点は、本発明の大きな利点といえる。

【００７５】図８を再び参照して、点Ｄ１から点Ｄ２間
の位相のずれは無視してもよいと仮定している。点Ｄ１
から点Ｄ２間には、完全同期回路５４が半導体集積回路
４２内に設けられているからである。完全同期回路５４
とは、内部クロックに同期して動作する同期型演算回路
などのデジタル回路をいう。

【００７６】理想的には、点Ｓにおける信号と点Ｅにお
ける信号との間で位相が一致し、レイテンシーができる
だけ少ないことが好ましい。しかし、点Ｄ１から点Ｄ２
までの区間は、特定の演算処理や、メモリのアクセスに
必要な有限な時間が必要である。従って、点Ｄ１から点
Ｄ２までの区間以外では遅延時間ができるだけレイテン
シーに影響を与えないようにする必要がある。本発明
は、理想状態に近づくことを目的として、以下の原理に
基づいて上記遅延−１〜遅延−３による影響を低減する
ものである。

【００７７】図１０（ａ）〜（ｅ）は、遅延回路５２に
設定すべき所定の遅延時間（遅延量）と点Ａにおける内
部クロックの波形との関係を示す。

【００７８】図１０（ａ）は、位相調整回路４５の入力
端Ｃにおけるリファレンスクロックの波形を示し、図１
０（ｂ）は、遅延回路５２がなかったと仮定した場合の
点Ａにおける内部クロックの波形を示す。遅延回路５２
がない場合には、位相調整回路４５の機能により、リフ
ァレンスクロックの位相と内部クロックの位相とは完全
に一致する。

【００７９】図１０（ｃ）は、遅延−３に相当する所定
の遅延時間（遅延量）を遅延回路５２にプログラムした
場合の点Ａにおける内部クロックの波形を示す。

【００８０】図１０（ｄ）は、（遅延−３＋遅延−１）
に相当する所定の遅延時間（遅延量）を遅延回路５２に
プログラムした場合の点Ａにおける内部クロックの波形
を示す。

【００８１】図１０（ｅ）は、（遅延−３＋遅延−１＋
遅延−２）に相当する所定の遅延時間（遅延量）を遅延
回路５２にプログラムした場合の点Ａにおける内部クロ
ックの波形を示す。

【００８２】このように、位相を調整するのに必要な遅
延量を遅延回路５２にプログラムすることにより、点Ｃ
におけるリファレンスクロックの基準エッジ（図１０
（ａ）では矢印Ｃで示される）が立ち上がる時刻よりも
必要な遅延量だけ早い時刻に、その基準エッジに対応す
る点Ａにおける内部クロックのエッジ（図１０（ｃ）〜
（ｅ）では矢印Ａで示される）が立ち上がる。全遅延量
又は一部の遅延量を前もって予測して考慮することによ
り、図１０（ｃ）〜（ｅ）に示すタイミングで点Ａの内
部クロックのエッジを早めに立ち上げることを可能にし
ている。

【００８３】図１１は、位相調整回路４５の遅延回路５
２に遅延量を設定するために必要とされる機器構成の一
例を示す。システム４０には、ＣＰＵ１１０と、遅延量
に対応するデジタル値を格納するメモリ１１１とが設け
られている。メモリ１１１は、ケーブル１１２を介して
外部のコンピュータ１１３に接続される。以下の説明で
は、システム４０は１つのＬＳＩボード上に実装されて
いると仮定する。なお、図１１には図示されていない
が、位相調整回路４５は、図５に示す構成と同一の構成
を有している。

【００８４】図１２は、位相調整回路４５における遅延
回路５２に設定すべき遅延量を決定する手順と、そのよ
うに決定された遅延量を遅延回路５２にプログラムする
手順とを示すフローチャートである。

【００８５】まず、ステップＳ１では、ＬＳＩベンダー
は、半導体集積回路４２内の遅延−３の値を実測値、あ
るいは、シミュレーション値に基づいて決定する。ＬＳ
Ｉベンダーは、半導体集積回路４２内の遅延−３の値を
スペック値として公表する。前記遅延−１および遅延−
２の値は、ＬＳＩボードの実装後に決定される。ステッ
プＳ２では、ボード設計者は、前記遅延−１および遅延
−２の値を実測値、あるいは、シミュレーション値に基
づいて決定する。

【００８６】ステップＳ３では、ボード設計者は、ＬＳ
Ｉベンダーから提供された前記遅延−３の値と、ボード
実装後に決定される前記遅延−１および遅延−２に基づ
いて、位相調整回路４５の遅延制御回路５１に書き込む
べき遅延量を決定する。

【００８７】ステップＳ４では、位相調整回路４５の遅
延制御回路５１に書き込むべき遅延量に対応するデジタ
ル値を決定する。このデジタル値は、位相調整回路４５
の遅延回路５２の構成がＬＳＩベンダーによって公表さ
れていれば容易に決定することができる。アナログ遅延
量をデジタル値に変換することは、例えば、外部のコン
ピュータ１１３を用いて容易に計算することができる。

【００８８】ステップＳ５では、ステップＳ４で決定さ
れたデジタル値を外部のコンピュータ１１３によって生
成し、そのデジタル値をＬＳＩボード上のＣＰＵ１１０
がアクセス可能なメモリ１１１に時系列に書き込む。こ
こで、メモリ１１１がフラッシュメモリなどの不揮発性
メモリであれば、ＬＳＩボードの電源を切断した後であ
ってもメモリ１１１にそのデジタル値を再度書き込む必
要はない。このことから、メモリ１１１は、フラッシュ
メモリなどの不揮発性メモリであることが好ましい。

【００８９】ステップＳ６では、ＣＰＵ１１０は、メモ
リ１１１に格納されたデジタル値を読み出し、その読み
出されたデジタル値を制御回路４１を介してＬＳＩボー
ド上の位相調整回路４５の遅延制御回路５２に時系列に
書き込む。あるいは、ＣＰＵ１１０は、その読み出され
たデジタル値を制御回路４１を介することなく直接的に
遅延制御回路５１に時系列に書き込んでもよい。半導体
集積回路４２が不揮発性メモリを内蔵する場合には、Ｃ
ＰＵ１１０は、その読み出されたデジタル値を半導体集
積回路４２に内蔵される不揮発性メモリに書き込んでお
くことが好ましい。いったん半導体集積回路４２に内蔵
される不揮発性メモリにデジタル値を書き込んでおけ
ば、電源を立ち上げる度に毎回そのデジタル値を遅延制
御回路５１に書き込む必要がなくなるからである。この
ように、半導体集積回路４２がデジタル値を格納するた
めの不揮発性メモリを内蔵することにより、遅延制御回
路５１へのデジタル値の書き込みの制御を簡略化するこ
とができる。

【００９０】このようにして、遅延制御回路５１に書き
込まれたデジタル値に応じて、遅延回路５２に設定され
る遅延量を変動させることができる。これにより、半導
体集積回路４２内の配線遅延およびＬＳＩボード上での
半導体集積回路４２の配置場所に応じて、遅延回路５２
に設定すべき遅延量をＬＳＩボードの実装後に調整する
ことが可能となる。その結果、半導体集積回路４２をＬ
ＳＩボード上のどの位置に配置した場合であっても、位
相調整された最適の内部クロックに基づいて半導体集積
回路４２を動作させることが可能となる。このように、
遅延回路５２に設定すべき遅延量の調整をＬＳＩボード
の実装後に行うことができるので、いろいろな環境下で
その遅延量を調整することができる。特に、ＬＳＩボー
ド上に複数の半導体集積回路を配置する場合には、その
複数の半導体集積回路のそれぞれについて遅延量をＬＳ
Ｉボードの実装後に調整することができるので、各半導
体集積回路の汎用性が向上する。このことは、半導体集
積回路のコストを低減させる。各半導体集積回路にはも
ともと位相調整回路（ＰＬＬ回路）が内蔵されているの
が通常であるし、遅延制御回路５１および遅延回路５２
のレイアウト面積は位相調整回路（ＰＬＬ回路）全体の
レイアウト面積の１０％以下にすぎない。従って、チッ
プ全体に及ぼすレイアウト面積のペナルティは１％以下
であり、実用上、コストの点で問題にはならない。

【００９１】また、遅延回路５２に設定すべき遅延量を
ＬＳＩボードの実装後に調整することが可能であるた
め、従来のように、ＬＳＩボードの外部配線を駆動する
ドライバートランジスタのサイズを大きくする必要がな
い。このことは、システム全体の消費電力を低減する。

【００９２】なお、上述した実施の形態２では、遅延制
御入力は制御回路４１によって生成されるとした。ある
いは、遅延制御入力は、制御回路４１の外部から制御回
路４１に供給されるようにしてもよい。例えば、特定の
アプリケーションプログラムがＣＰＵ１１０によって実
行される場合において、ＣＰＵ１１０が制御回路４１に
遅延制御入力を供給するようにしてもよい。そのような
遅延制御入力の供給は、例えば、遅延制御入力の値を含
む命令をＣＰＵ１１０によって実行されるプログラム中
に挿入することによって達成され得る。その遅延制御入
力の値は、その特定のアプリケーションプログラムの実
行に応じて時間とともに変化するようにプログラムされ
得る。

【００９３】遅延制御入力と同様にして、精度情報もＣ
ＰＵ１１０から制御回路４１に供給され得る。例えば、
ＣＰＵ１１０は、より高い転送レートでデータを送受信
することを必要とする命令を実行する場合には、その命
令を実行する前に、遅延回路に含まれる複数の遅延回路
部のうちより高い精度を有する遅延回路部を選択するた
めの精度情報を制御回路４１に供給する。これにより、
リファレンスクロックと内部クロックとの間の位相ずれ
がより高い精度で抑制される。

【００９４】また、ＣＰＵ１１０は、半導体集積回路４
２の配置情報に基づいて、遅延制御入力を生成するよう
にしてもよい。その配置情報は、システム４０のどの位
置に半導体集積回路４２が配置されているかを示す。そ
の配置情報は、例えば、Ｘ座標とＹ座標の組で表現され
得る。その配置情報は、例えば、半導体集積回路４２の
所定の位置に予め保持される。ＣＰＵ１１０は、半導体
集積回路４２から配置情報を読み出し、その配置情報を
遅延制御入力に変換する。このようにして、遅延制御入
力の値を直接的にプログラムに書き込むことなく、遅延
制御入力をＣＰＵ１１０から制御回路４１に供給するこ
とが可能となる。

【００９５】（実施の形態３）図１３は、本発明による
実施の形態３のシステム１３０の構成を示す。システム
１３０は、リファレンスクロックを生成する制御回路１
３１とそのリファレンスクロックに同期して動作する複
数の半導体集積回路１３２−１〜１３２−ｎとを含んで
いる。システム１３０のこのような構成は、単一の命令
に対して複数の異なるデータを出力する並列処理（sing
le instruction multi data）の形態に適したものであ
る。例えば、制御回路１３１はプロセッサであり、半導
体集積回路１３２−１〜１３２−ｎはメモリであり得
る。あるいは、制御回路１３１はマスター側のプロセッ
サであり、半導体集積回路１３２−１〜１３２−ｎはス
レーブ側のプロセッサであってもよい。システム１３０
は、１チップ上に実装されていてもよい。

【００９６】制御回路１３１と半導体集積回路１３２−
１〜１３２−ｎのそれぞれとは配線１３３と遅延制御線
１３４とによって互いに接続されている。制御回路１３
１は、リファレンスクロックと遅延制御入力とを生成す
る。制御回路１３１によって生成されたリファレンスク
ロックは、配線１３３を介して半導体集積回路１３２−
１〜１３２−ｎのそれぞれに供給される。制御回路１３
１によって生成された遅延制御入力は、半導体集積回路
１３２−１〜１３２−ｎに共通の遅延制御線１３４を介
して半導体集積回路１３２−１〜１３２−ｎのそれぞれ
に供給される。半導体集積回路１３２−１〜１３２−ｎ
のそれぞれは、制御回路１３１から配線１３３を介して
供給されるリファレンスクロックに同期して動作する。
制御回路１３１と半導体集積回路１３２−１〜１３２−
ｎのそれぞれとは、リファレンスクロックに同期してデ
ータを入出力する。半導体集積回路１３２−１〜１３２
−ｎには、位相調整回路（ＰＬＬ回路）１３５−１〜１
３５−ｎがそれぞれ設けられている。位相調整回路１３
５−１〜１３５−ｎの構成は、図５に示す位相調整回路
４５の構成と同一である。遅延制御入力は、位相調整回
路１３５−１〜１３５−ｎのそれぞれにおける遅延時間
をプログラマブルに可変とするために使用される。

【００９７】例えば、図１４に示されるデジタルデータ
列が遅延制御入力として共通の遅延制御線１３４を介し
て位相調整回路１３５−１〜１３５−ｎのそれぞれに時
系列に供給される。デジタルデータ列は、位相調整回路
１３５−１における遅延量に対応するデジタル値と、位
相調整回路１３５−２における遅延量に対応するデジタ
ル値と、・・・位相調整回路１３５−ｎにおける遅延量
に対応するデジタル値とから構成される。この例では、
各デジタル値は８ビットで表されているが、もちろん任
意のビット数であってもよい。各デジタル値は、位相調
整回路が含まれる半導体集積回路の回路規模やその半導
体集積回路の配置場所に依存して、上述した遅延−１、
遅延−２および遅延−３を考慮して決定される（図１２
を参照して既に説明した手順を想起されたい）。例え
ば、位相調整回路１３５−１に対するデジタル値は「１
０００００００」であり、位相調整回路１３５−２に対
するデジタル値は「１１００００００」であり、位相調
整回路１３５−ｎに対するデジタル値は「１１１１１１
１０」である。

【００９８】このように、位相調整回路１３５−１〜１
３５−ｎに対して共通の遅延制御線を設け、位相調整回
路１３５−１〜１３５−ｎに対してデジタルデータ列を
時系列に供給することにより、デジタルデータ列のビッ
ト幅を有する遅延制御線を設ける必要がない。その結
果、チップのレイアウト面積を低減できる。

【００９９】なお、半導体集積回路１３２−１〜１３２
−ｎのそれぞれがフラッシュメモリなどの不揮発性メモ
リを内蔵する場合には、実装後に、半導体集積回路１３
２−１〜１３２−ｎのそれぞれにおいて、遅延量に対応
するデジタル値をその不揮発性メモリに一回書き込めば
よい。半導体集積回路１３２−１〜１３２−ｎのそれぞ
れがフラッシュメモリなどの不揮発性メモリを内蔵して
いない場合には、電源投入後システムが安定して動作を
開始する前に、制御回路１３１から各半導体集積回路内
の遅延制御回路に遅延量に対応するデジタル値を供給す
る必要がある。本発明によれば、位相調整回路４５がリ
ファレンスクロックの位相より所定の遅延時間だけ内部
クロックの位相を進ませることの副作用として、入力デ
ータに対するセットアップ時間が減少するという問題が
生ずるおそれがある。この問題の発生を未然に防止する
ための改良点について、以下に説明する。

【０１００】位相調整回路４５による位相調整にかかわ
らず、入力データのセットアップ時間を確保する方法と
しては、（１）半導体集積回路内における入力同期信号
のタイミングと出力同期信号のタイミングとをずらす方
法、（２）制御回路が半導体集積回路に制御信号を送出
するタイミングをずらす方法がある。

【０１０１】以下、図１５（ａ）〜（ｆ）を参照して、
半導体集積回路内における入力同期信号のタイミングと
出力同期信号のタイミングとをずらすことにより、入力
データのセットアップ時間を確保する方法を説明する。

【０１０２】図１５（ａ）は、位相調整回路４５の入力
端Ｃにおけるリファレンスクロックの波形を示し、図１
５（ｂ）は、（遅延−１＋遅延−２＋遅延−３）に相当
する遅延量を遅延回路５２にプログラムした場合の点Ａ
における内部クロックの波形を示す。

【０１０３】図１５（ｃ）は、出力同期信号の波形を示
す。出力同期信号とは、半導体集積回路４２が制御回路
４１にデータを出力するタイミングを規定する信号であ
る。出力同期信号としては、図１５（ｂ）に示す内部ク
ロックがそのまま使用され得る。図１５（ｃ）におい
て、リファレンスクロックの基準エッジＡに対応する出
力同期信号のエッジは矢印Ａ’で示される。

【０１０４】図１５（ｄ）〜（ｆ）は、入力同期信号の
波形を示す。入力同期信号とは、半導体集積回路４２が
制御回路４１からのデータを受け取るタイミングを規定
する信号である。図１５（ｄ）〜（ｆ）において、リフ
ァレンスクロックの基準エッジＡに対応する入力同期信
号のエッジは矢印Ｇで示される。このように、入力同期
信号は、図１５（ｂ）に示す内部クロックの位相より遅
れた位相を有している。

【０１０５】図１５（ｄ）に示す入力同期信号を得るた
めには、例えば、遅延回路５２のタップ点Ｇ１（図６
（ａ）に示す）から取り出した内部クロックを入力同期
信号とすればよい。図１５（ｅ）に示す入力同期信号を
得るためには、例えば、遅延回路５２のタップ点Ｇ２
（図６（ａ）に示す）から取り出した内部クロックを入
力同期信号とすればよい。図１５（ｆ）に示す入力同期
信号を得るためには、例えば、点Ｂ（図６（ａ）に示
す）から取り出した内部クロックを入力同期信号とすれ
ばよい。

【０１０６】このように、出力同期信号と入力同期信号
との間に位相差を制御することにより、入力データに対
するセットアップ時間の減少を防止することができる。

【０１０７】なお、グラフィックコントローラ等のよう
に、書き込みサイクルよりも読み出しサイクルの方が高
速であることが要求されるシステムでは、リファレンス
クロックの位相より所定の遅延時間だけ内部クロックの
位相を進ませることにより、入力の信号電位の遷移サイ
クルは小さくなる。従って、入力データに対するセット
アップ時間にも余裕ができるので、出力同期信号のタイ
ミングと入力同期信号のタイミングとが同一であって
も、上述した問題は生じない。むしろ、出力データに対
するセットアップ時間が大きく取れるようになる分、高
性能化を図ることができる。

【０１０８】さらに、入力同期信号の位相と出力同期信
号の位相とを互いに独立に制御するためには、図２２に
示すように、図４に示されるシステム４０の構成に位相
調整回路４５’を追加すればよい。システム４０’に
は、入力同期信号に応答して制御回路４１からデータを
受け取る入力回路２２１と、出力同期信号に応答して制
御回路４１にデータを出力する出力回路２２２とが設け
られている。入力回路２２１は、位相調整回路４５によ
って生成される内部クロック（入力同期信号）に同期し
て制御され、出力回路２２２は、位相調整回路４５’に
よって生成される内部クロック（出力同期信号）に同期
して制御される。

【０１０９】位相調整回路４５’の構成は、位相調整回
路４５の構成と同様である。位相調整回路４５’は、配
線４３’を介して制御回路４１からリファレンスクロッ
クを受け取る。位相調整回路４５’は、遅延制御線４
４’を介して制御回路４１から遅延制御入力を受け取
る。その遅延制御入力は、遅延量の絶対量に関する情報
を含む。あるいは、その遅延制御入力は、遅延量の絶対
量に関する情報に加えて、遅延量の精度に関する情報を
含んでいてもよい。配線４３と配線４３’とは単一の配
線であってもよく、遅延制御線４４と遅延制御線４４’
とは単一の制御線であってもよい。

【０１１０】図２２に示されるシステム４０’の構成に
よれば、位相調整回路４５における遅延量と位相調整回
路４５’における遅延量とを独立に設定することができ
る。これにより、入力同期信号の位相と出力同期信号の
位相とを独立に調整することが可能となる。

【０１１１】さらに、特定のアプリケーションプログラ
ムの実行に応じて、遅延制御入力をＣＰＵ１１０（図２
２には示していない）から制御回路４１に供給するよう
にしてもよい。例えば、多くのデータ処理時間を必要と
する命令が半導体集積回路４２に入力される場合には、
その命令が半導体集積回路４２に入力される前に、入力
同期信号の位相を所定の時間だけ進ませる命令がＣＰＵ
１１０から制御回路４１に送信される。制御回路４１
は、その命令に対応する遅延量を位相調整回路４５に設
定する。そのような遅延量は、特定のアプリケーション
プログラムが実行されるにつれて変更され得る。このよ
うにして、特定のアプリケーションプログラムの実行に
応じて、制御回路４１と半導体集積回路４２との間のデ
ータ入出力のタイミングを制御することが可能となる。

【０１１２】また、位相調整回路４５に含まれる複数の
遅延素子の少なくとも１つを位相調整回路４５’の遅延
素子として使用できるようにしてもよい。逆に、位相調
整回路４５’に含まれる複数の遅延素子の少なくとも１
つを位相調整回路４５の遅延素子として使用できるよう
にしてもよい。例えば、リファレンスクロックの位相に
対して出力同期信号の位相を進ませる必要がない場合に
は、位相調整回路４５’の遅延素子は出力同期信号の位
相を調整するために使用されない。このように「余っ
た」遅延素子を他の位相調整回路４５の遅延素子として
使用するようにすれば、より少ない数の遅延素子を用い
て同様の効果を挙げることができる。制御回路４１は、
遅延制御入力を位相調整回路４５’に供給する。その遅
延制御入力は、遅延素子の切り換えに関する情報を含
む。例えば、半導体集積回路４２は、その情報に応じて
位相調整回路４５’の複数の遅延素子のうち少なくとも
１つを位相調整回路４５の遅延素子に接続する。このよ
うにして、ある位相調整回路で「余った」遅延素子を他
の位相調整回路で「借用」することが可能となる。

【０１１３】さらに、ある位相調整回路で「余った」遅
延素子のうち最も小さい遅延量を有する遅延素子を選択
的に他の位相調整回路で「借用」するようにしてもよ
い。これにより、より少ない数の遅延素子を用いて、よ
り高い精度の遅延量を設定可能な位相調整回路を実現す
ることができる。

【０１１４】以下、図１６〜図１８を参照して、制御回
路が半導体集積回路に制御信号を送出するタイミングを
ずらすことにより、入力データのセットアップ時間を確
保する方法を説明する。

【０１１５】図１６は、システム１６０の構成を示す。
システム１６０は、リファレンスクロックを生成する制
御回路１６１とそのリファレンスクロックに同期して動
作する複数の半導体集積回路１６２−１〜１６２−ｎと
を含んでいる。システム１６０は、１チップ上に実装さ
れていてもよい。

【０１１６】制御回路１６１は、半導体集積回路１６２
−１〜１６２−ｎのそれぞれに制御信号ＰＧ−１〜ＰＧ
−ｎを送出する。

【０１１７】図１７は、制御回路１６１の点ＰＩ１、Ｐ
Ｉ２およびＰＩｎから送出される制御信号ＰＧ−１、Ｐ
Ｇ−２およびＰＧ−ｎの波形を、従来の制御信号の波形
と比較して示したものである。制御信号ＰＧ−１は、制
御回路１６１の点ＰＩ１から半導体集積回路１６２−１
の点ＰＲ１に対して送出される。制御信号ＰＧ−１は、
制御回路１６１の点ＰＩ１と半導体集積回路１６２−１
の点ＰＲ１との間の配線による遅延に相当する遅延時間
（ｔｄ１）だけ、リファレンスクロックの位相より進ん
だ位相を有する内部クロックＰＱ−１に同期して駆動さ
れる。制御信号ＰＧ−２は、制御回路１６１の点ＰＩ２
から半導体集積回路１６２−２の点ＰＲ２に対して送出
される。制御信号ＰＧ−２は、制御回路１６１の点ＰＩ
２と半導体集積回路１６２−２の点ＰＲ２との間の配線
による遅延に相当する遅延時間（ｔｄ２）だけ、リファ
レンスクロックの位相より進んだ位相を有する内部クロ
ックＰＱ−２に同期して駆動される。制御信号ＰＧ−ｎ
は、制御回路１６１の点ＰＩｎから半導体集積回路１６
２−ｎの点ＰＲｎに対して送出される。制御信号ＰＧ−
ｎは、制御回路１６１の点ＰＩｎと半導体集積回路１６
２−ｎの点ＰＲｎとの間の配線による遅延に相当する遅
延時間（ｔｄｎ）だけ、リファレンスクロックの位相よ
り進んだ位相を有する内部クロックＰＱ−ｎに同期して
駆動される。図１８は、制御回路１６１の構成を示す。
制御回路１６１は、複数の位相調整回路１８１−１〜１
８１−ｎを含んでいる。位相調整回路１８１−１〜１８
１−ｎは内部クロックＰＱ−１〜ＰＱ−ｎをそれぞれ出
力する。内部クロックＰＱ−１〜ＰＱ−ｎは、制御信号
ＰＧ−１〜ＰＧ−ｎを送出するタイミングを規定するた
めに使用される。

【０１１８】位相調整回路１８１−１〜１８１−ｎのそ
れぞれの構成は、位相調整回路４５の構成と同一であ
る。位相調整回路１８１−１〜１８１−ｎは、遅延回路
１９２−１〜１９２−ｎをそれぞれ有している。遅延回
路１９２−１〜１９２−ｎには、制御回路１６１と半導
体集積回路１６１−１〜１６１−ｎとの間の配線による
遅延時間（ｔｄ１〜ｔｄｎ）を考慮して、予め調整され
た遅延量がそれぞれ設定される。

【０１１９】図１８に示す制御回路１６１では、制御信
号ごとに位相調整回路が設けられている。あるいは、遅
延量に基づいて複数の制御信号をグループ化して、その
グループごとに位相調整回路を設けるようにしてもよ
い。

【０１２０】このように、内部信号ＰＱ−１〜ＰＱ−ｎ
に応答して制御信号ＰＧ−１〜ＰＧ−ｎを駆動すること
により、制御信号ＰＧ−１〜ＰＧ−ｎを配線による遅延
に相当する遅延時間だけ早めに駆動することが可能とな
る。これにより、半導体集積回路１６２−１〜１６２−
ｎに制御信号ＰＧ−１〜ＰＧ−ｎが到達する時刻をほぼ
均一にすることができる。もちろん、到達時刻を均一に
せずに、制御回路１６１から離れた位置に配置された半
導体集積回路ほど早い時刻に制御信号ＰＧ−１〜ＰＧ−
ｎが到達するように制御回路内の対応する位相調整回路
から出力される内部クロックを調整してもよい。

【０１２１】

【発明の効果】動作周波数の増加や、共通クロック線お
よびバス線の容量・抵抗増加につれてマージンが低下す
ると予想されている。本発明は、マージンが低下するこ
とにより今後ますます問題になると考えられるクロック
タイミングと伝送信号遅延の問題を解決するものであ
る。

【０１２２】本発明の回路によれば、実装後でも、プロ
グラムによって半導体集積回路ごとに遅延量を調整する
ことにより、リファレンスクロックの位相より進んだ位
相を有する内部クロックを生成することができる。ま
た、半導体集積回路をモジュールとしてＬＳＩに組み込
んだ後でも、プログラムによって半導体集積回路ごとに
遅延量を調整することにより、リファレンスクロックの
位相より進んだ位相を有する内部クロックを生成するこ
とができる。このことは、各半導体集積回路および各モ
ジュールＬＳＩの汎用性を高める効果がある。

【０１２３】また、本発明の回路によれば、バッファサ
イズを小さく絞って最も遅いブロックに内部クロックの
位相を合わせたとしても、位相調整回路によってその遅
延量に相当する時間だけ内部クロックの位相を進ませる
ことができる。この位相調整により、内部クロックの位
相の遅れをキャンセルすることが可能となる。その結
果、バッファで消費される電力を低減することができる
ので、低消費電力化という実用上大きな効果を得ること
ができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｃ）は、本発明によるクロックの位
相の調整とデータレイテンシーとの関係を示す図であ
る。

【図２】本発明による実施の形態１のシステム２０の構
成を示す図である。

【図３】位相調整回路２４の構成を示す図である。

【図４】本発明による実施の形態２のシステム４０の構
成を示す図である。

【図５】位相調整回路４５の構成を示す図である。

【図６】（ａ）は、遅延制御回路５１と遅延回路５２の
構成を示す図、（ｂ）は、遅延制御回路５１に供給され
るデジタルデータの例を示す図である。

【図７】ラッチ回路６１−２とスイッチ素子６２−２の
詳細構成を示す図である。

【図８】遅延回路５２に設定すべき所定の遅延時間（遅
延量）を決定する際に考慮すべき遅延を示す図である。

【図９】半導体集積回路４２内における位相調整回路４
５の配置と、複数のブロック９１〜９３の配置の例を示
す図である。

【図１０】（ａ）〜（ｅ）は、遅延回路５２に設定すべ
き所定の遅延時間（遅延量）と点Ａにおける内部クロッ
クの波形との関係を示す図である。

【図１１】位相調整回路４５の遅延回路５２に遅延量を
設定するために必要とされる機器構成の一例を示す図で
ある。

【図１２】位相調整回路４５の遅延回路５２に設定すべ
き遅延量を決定する手順と、そのように決定された遅延
量を遅延回路５２にプログラムする手順とを示すフロー
チャートである。

【図１３】本発明による実施の形態３のシステム１３０
の構成を示す図である。

【図１４】位相調整回路１３５−１〜１３５−ｎに供給
されるデジタルデータ列の例を示す図である。

【図１５】（ａ）〜（ｆ）は、半導体集積回路内におけ
る入力同期信号のタイミングと出力同期信号のタイミン
グとを示す図である。

【図１６】システム１６０の構成を示す図である。

【図１７】制御回路１６１から送出される制御信号ＰＧ
−１、ＰＧ−２およびＰＧ−ｎの波形を、従来の制御信
号の波形と比較して示した図である。

【図１８】制御回路１６１の構成を示す図である。

【図１９】（ａ）〜（ｃ）は、従来技術によるクロック
の位相の調整とデータレイテンシーとの関係を示す図で
ある。

【図２０】位相調整回路２００の構成を示す図である。

【図２１】遅延制御回路５１と精度切り換え回路２０１
と遅延回路２０２の構成を示す図である。

【図２２】システム４０’の構成を示す図である。

【符号の説明】

２０、４０ システム ２１、４１ 制御回路 ２２、４２ 半導体集積回路 ２３、４３ 配線 ２４、４５ 位相調整回路 ３２、５２ 遅延回路 ４４ 遅延制御線 ５１ 遅延制御回路 １３１ 制御回路 １３２−１〜１３２−ｎ 半導体集積回路 １３３ 配線 １３４ 遅延制御線 １３５−１〜１３５−ｎ 位相調整回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０４Ｌ 7/00 (56)参考文献 特開 平６−188701（ＪＰ，Ａ) 特開 平１−161912（ＪＰ，Ａ) 特開 平５−191234（ＪＰ，Ａ) 特開 平３−263279（ＪＰ，Ａ) 特開 平６−112782（ＪＰ，Ａ) 特開 平６−67751（ＪＰ，Ａ) 特開 平７−281783（ＪＰ，Ａ) 特開 平９−34585（ＪＰ，Ａ) 特開 平９−148919（ＪＰ，Ａ) 特開 平８−167890（ＪＰ，Ａ) 特開 平３−117210（ＪＰ，Ａ) 実開 平４−19836（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 1/10 H01L 21/822 H01L 27/04 H03K 5/00 H03K 5/13 H03K 19/0175 H04L 7/00

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】 リファレンスクロックと遅延制御情報と
   を生成する第１回路と該リファレンスクロックに同期し
   て動作する複数の第２回路とを備えたシステムであっ
   て、 該複数の第２回路はそれぞれ、 該リファレンスクロックと同期した内部クロックを提供
   する回路と、 該内部クロックを所定の遅延時間だけ遅延させる遅延回
   路と、 該リファレンスクロックの位相と該所定の遅延時間だけ
   遅延させた該内部クロックの位相との間の位相差を調整
   する調整部と、 該遅延制御情報に応じて、該所定の遅延時間をプログラ
   マブルに変更可能な遅延制御回路とを含んでおり、 前記調整部は、前記内部クロックの位相が前記所定の遅
   延時間だけ前記リファレンスクロックの位相より進むよ
   うに前記位相差を調整し、 前記所定の遅延時間は、前記第１回路から前記第２回路
   に至るまでの配線によって生じる第１遅延時間と、前記
   第２回路から前記第１回路に至るまでの配線によって生
   じる第２遅延時間と、前記第２回路内の配線によって生
   じる第３遅延時間のうち少なくとも一つに基づいて決定
   される システム。
2. 【請求項２】 リファレンスクロックと遅延制御情報と
   を生成する第１回路と該リファレンスクロックに同期し
   て動作する複数の第２回路とを備えたシステムであっ
   て、 該複数の第２回路はそれぞれ、 該リファレンスクロックと同期した内部クロックを提供
   する回路と、 該内部クロックを所定の遅延時間だけ遅延させる遅延回
   路と、 該リファレンスクロックの位相と該所定の遅延時間だけ
   遅延させた該内部クロックの位相との間の位相差を調整
   する調整部と、 該遅延制御情報に応じて、該所定の遅延時間をプログラ
   マブルに書き込み可能な不揮発性メモリとを含んでお
   り、 前記調整部は、前記内部クロックの位相が前記所定の遅
   延時間だけ前記リファレンスクロックの位相より進むよ
   うに前記位相差を調整し、 前記所定の遅延時間は、前記第１回路から前記第２回路
   に至るまでの配線によって生じる第１遅延時間と、前記
   第２回路から前記第１回路に至るまでの配線によって生
   じる第２遅延時間と、前記第２回路内の配線によって生
   じる第３遅延時間のうち少なくとも一つに基づいて決定
   される システム。
3. 【請求項３】 前記第１回路はプロセッサであり、前記
   第２回路はメモリまたはプロセッサである、請求項１ま
   たは２に記載のシステム。
4. 【請求項４】 前記遅延制御情報は、前記所定の遅延時
   間の精度を規定する精度情報を含んでいる、請求項１ま
   たは２に記載のシステム。
5. 【請求項５】 前記遅延制御情報は、前記システムの外
   部から前記第１回路に供給される、請求項１または２に
   記載のシステム。
6. 【請求項６】 前記遅延制御回路は、前記遅延制御情報
   を保持する保持回路を含んでおり、前記遅延回路は、複
   数の遅延素子と、該複数の遅延素子のうち直列に接続さ
   れる遅延素子の数を制御する複数のスイッチ素子とを含
   んでおり、該複数のスイッチ素子のそれぞれは、該保持
   回路の出力に応じてオンオフされる、請求項１または
   ２，４に記載のシステム。
7. 【請求項７】 前記複数の遅延素子の各遅延量は重み付
   けされている、請求項６に記載のシステム。
8. 【請求項８】 前記遅延制御情報は所定のビット数のデ
   ジタル信号であり、該デジタル信号は遅延制御線を介し
   て前記第１回路から前記第２回路に時系列に供給され
   る、請求項１または２に記載のシステム。
9. 【請求項９】 前記第２回路は、前記内部クロック信号
   に同期して動作する複数のブロックを含んでおり、該内
   部クロック信号は、該複数のブロックのそれぞれに遅延
   素子を介して分配され、前記第３遅延時間は、該複数の
   ブロックのそれぞれに分配された該内部クロック信号の
   うち最も遅延の大きい内部クロック信号に対応する遅延
   時間である、請求項９に記載のシステム。
10. 【請求項１０】 前記第２回路は、前記第１回路からデ
    ータを受け取り、該第２回路が該第１回路からデータを
    受け取るタイミングを規定する入力同期信号の位相は、
    前記リファレンスクロックの位相より進んでいる、請求
    項１または２に記載のシステム。
11. 【請求項１１】 前記第２回路は、前記第１回路から第
    １データを受け取り、該第２回路は、該第１回路に第２
    データを出力し、 該第２回路が該第１回路から該第１データを受け取るタ
    イミングを規定する入力同期信号の位相と、該第２回路
    が該第１回路に該第２データを出力するタイミングを規
    定する出力同期信号の位相とは、互いに独立に制御され
    る、請求項１または２に記載のシステム。
12. 【請求項１２】 前記システムは、前記リファレンスク
    ロックに同期して動作する複数の第２回路を含んでお
    り、前記遅延制御情報は所定のビット数のデジタル信号
    であり、該デジタル信号は、該複数の第２回路に共通の
    遅延制御線を介して前記第１回路から該複数の第２回路
    のそれぞれに時系列に供給される、請求項１または２に
    記載のシステム。
13. 【請求項１３】 前記システムは、前記リファレンスク
    ロックに同期して動作する複数の第２回路を含んでお
    り、 前記第１回路は、該複数の第２回路のそれぞれに制御信
    号を送出し、 該制御信号は、該第１回路と該複数の第２回路のそれぞ
    れとの間の配線によって生じる遅延に相当する遅延時間
    だけ、該リファレンスクロックの位相より進んでいる位
    相を有する、請求項１または２に記載のシステム。
14. 【請求項１４】 ａ）リファレンスクロックを生成する
    第１回路と該リファレンスクロックに同期して動作する
    複数の第２回路とを実装した後に発生する各遅延量を決
    定するステップと、 ｂ）該各遅延量に基づいて、該リファレンスクロックの
    位相と該複数の第２回路の内部においてそれぞれ使用さ
    れる各内部クロックの位相との間の各位相差をそれぞれ
    調整し、 前記ステップｂ）は、前記内部クロックの位相が前記遅
    延量に対応する遅延時間だけ前記リファレンスクロック
    の位相より進むように前記位相差を調整するステップを
    包含し、遅延制御情報に応じて、前記遅延量を変更する
    ステップをさらに包含し、 前記遅延量は、前記第１回路から前記第２回路に至るま
    での配線によって生じる第１遅延量と、該第２回路から
    該第１回路に至るまでの配線によって生じる第２遅延量
    と、該第２回路内の配線によって生じる第３遅延量のう
    ち少なくとも一つに基づいて決定される 位相調整方法。
15. 【請求項１５】 前記遅延制御情報は、前記遅延量の精
    度を規定する精度情報を含んでいる、請求項１４に記載
    の位相調整方法。
16. 【請求項１６】 前記第２回路は、前記第１回路からデ
    ータを受け取り、 前記位相調整方法は、 該第２回路が該第１回路から該データを受け取るタイミ
    ングを規定する入力同期信号の位相が前記リファレンス
    クロックの位相より進むように、該入力同期信号の位相
    を調整するステップをさらに包含する、請求項１４に記
    載の位相調整方法。
17. 【請求項１７】 前記第２回路は、前記第１回路から第
    １データを受け取り、該第２回路は、該第１回路に第２
    データを出力し、 前記位相調整方法は、 該第２回路が該第１回路から該データを受け取るタイミ
    ングを規定する入力同期信号の位相と、該第２回路が該
    第１回路に該データを出力するタイミングを規定する出
    力同期信号の位相とを互いに独立に制御するステップを
    さらに包含する、請求項１４に記載の位相調整方法。
18. 【請求項１８】 前記リファレンスクロックに同期して
    動作する複数の第２回路が実装されており、 前記第１回路は、該複数の第２回路のそれぞれに制御信
    号を送出し、 前記位相調整方法は、 該制御信号の位相が該第１回路と該複数の第２回路のそ
    れぞれとの間の配線によって生じる遅延に相当する遅延
    時間だけ該リファレンスクロックの位相より進むよう
    に、該制御信号の位相を調整するステップをさらに包含
    する、請求項１４に記載の位相調整方法。