JP3381694B2

JP3381694B2 - 半導体装置及びその製造方法

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Publication number: JP3381694B2
Application number: JP36749199A
Authority: JP
Inventors: 良昌若林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-12-24
Filing date: 1999-12-24
Publication date: 2003-03-04
Anticipated expiration: 2019-12-24
Also published as: JP2001185558A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、リセス構造のＦＥＴに用いて
好適な半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】ガリウム砒素（ＧａＡｓ）等の化合物半
導体を用いたＭＥＳＦＥＴ（Metal-Semiconductor Fiel
d Effect Transistor）は低雑音、高周波用ＦＥＴとし
て用いられている。この種のデバイスは、ソース／ゲー
ト間の寄生抵抗を低減する目的で形成されるｎ⁺ＧａＡ
ｓ層とゲート電極とが離間して設けられ、いわゆるリセ
ス構造を形成している。

【０００３】従来のリセス構造のＦＥＴについて、図６
及び図７を参照して説明する。図６は、２段リセス構造
のＦＥＴで、クエン酸を利用した異方性エッチングで２
段リセスを形成し、その後ゲート電極を埋め込んでいる
ものであり、図７は、特開平９−２３２３３６号公報に
記載された発明で、表面空乏層の影響を避けるために、
ゲート電極を埋め込む構造にしているものである。

【０００４】

【発明が解決しようとする課題】このような従来のリセ
ス構造のＦＥＴには以下に示す問題がある。まず、図６
に示す従来例では、クエン酸を用いたエッチングでオー
バーエッチングすることによってリセス構造を形成して
いるため、リセス構造が逆テーパ形状となり、ゲート電
極９の横のゲート形成面(ＧａＡｓ基板表面)が露出して
しまう。この部分では、表面空乏層がチャネルに広がる
ので、ゲート−ソース間、ゲート−ドレイン間の電流経
路の実効的な断面積が表面空乏層により狭窄され、オン
抵抗が増大してしまうという問題がある。

【０００５】また、図７に示す従来例では、埋め込んだ
ゲート電極９の両側にＧａＡｓ層があり、ゲート電極９
を深く埋め込んでいるためにオン抵抗の低減を実現する
ことは出来るが、比誘電率の大きなＧａＡｓ層がゲート
電極９の横にあるためにゲート容量が大きくなってしま
うという問題がある。

【０００６】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、表面空乏層によりオン
抵抗が増大することなく、また、ゲート容量の増大を招
くことのない半導体装置及びその製造方法を提供するこ
とにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１の視点において、ＧａＡｓ基板上に
所定の開口部を有するゲートリセス埋込層が少なくとも
形成され、該ゲートリセス埋込層の前記開口部に、ゲー
ト電極が形成されるリセス構造の半導体装置において、
前記ゲートリセス埋込層の前記開口部側壁の断面が、該
ゲートリセス埋込層の底部及び表層部において前記開口
部の中心に向かってせり出す凹面形状をなし、前記ゲー
トリセス埋込層の前記開口部から露出するゲートリセス
部の底面全面を覆うようにするとともに、前記ゲート電
極側面の一部において前記ゲートリセス埋込層との間に
隙間を形成するように、前記ゲート電極が配設されてい
るものである。

【０００８】本発明は、第２の視点において、ＧａＡｓ
基板上に、少なくとも第１のＡｌＧａＡｓストッパ層と
該第１のＡｌＧａＡｓストッパ層よりもＡｌ組成比の小
さい第２のＡｌＧａＡｓストッパ層とゲートリセス埋込
層とがこの順に積層され、前記ゲートリセス埋込層と前
記第２のＡｌＧａＡｓストッパ層とに設けた所定の開口
部に、ゲート電極が形成されるリセス構造の半導体装置
であって、前記ゲートリセス埋込層の前記開口部側壁の
断面が、該ゲートリセス埋込層の底部及び表層部におい
て前記開口部の中心に向かってせり出す凹面形状をな
し、前記ゲートリセス埋込層と前記第２のＡｌＧａＡｓ
ストッパ層の前記開口部から露出するゲートリセス部の
底面全面を覆うようにするとともに、前記ゲート電極側
面の一部において前記ゲートリセス埋込層との間に隙間
を形成するように、前記ゲート電極が配設されているも
のである。

【０００９】本発明は、第３の視点において、半導体装
置の製造方法を提供する。該方法は、（ａ）ＧａＡｓ基
板上に、少なくともチャネル層と埋込層エッチング用Ａ
ｌＧａＡｓストッパ層とゲートリセス埋込層とキャップ
層エッチング用ＡｌＧａＡｓストッパ層とｎ⁺ＧａＡｓ
キャップ層とをこの順に積層する工程と、（ｂ）前記キ
ャップ層エッチング用ＡｌＧａＡｓストッパ層をエッチ
ングストッパとして、前記ｎ⁺ＧａＡｓキャップ層に所
定の開口部を形成し、一段目のリセス部を形成する工程
と、（ｃ）前記ｎ⁺ＧａＡｓキャップ層の前記開口部の
内側に、前記埋込層エッチング用ＡｌＧａＡｓストッパ
層をエッチングストッパとして、前記ゲートリセス埋込
層に所定の開口部を形成し、２段目のリセス部を形成す
る工程と、（ｄ）前記ゲートリセス埋込層の前記開口部
に、ゲート電極を形成する工程と、（ｅ）前記ｎ⁺Ｇａ
Ａｓキャップ層の上層にソース／ドレイン電極を形成す
る工程と、を少なくとも有するリセス構造の半導体装置
の製造方法であって、前記（ｃ）工程の前記ゲートリセ
ス埋込層に開口部を形成するに際し、クエン酸を含むエ
ッチング液を用いて、前記開口部側面の断面形状が凹面
となる所定の条件でエッチングを行い、前記（ｄ）工程
の前記ゲート電極形成に際し、前記ゲートリセス埋込層
の前記開口部から露出するゲートリセス部の底面全面を
覆うようにするとともに、前記ゲート電極側面の一部に
おいて前記ゲートリセス埋込層との間に隙間を形成する
ように、前記ゲート電極を配設するものである。

【００１０】

【発明の実施の形態】本発明に係るリセス構造のＦＥＴ
は、その好ましい一実施の形態において、ＧａＡｓ基板
上に形成されたゲートリセス埋込層（図１の１４）に開
口を形成するに際し、開口側面の断面形状が、ゲートリ
セス埋込層の底部及び表層部において開口部の中心に向
かってせり出す”く”の字型の形状をなし、ゲートリセ
ス埋込層の開口部から露出するゲートリセス部の底面全
面を覆うようにするとともに、ゲート電極（図１の９）
の側面においてゲートリセス埋込層との間に隙間（図１
の１０）を形成するように、ゲート電極を配設すること
により、オン抵抗を低減し、かつ、ゲート容量の増大を
防ぐ。

【００１１】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。

【００１２】［実施例１］本発明の第１の実施例に係る
リセス構造のＦＥＴについて、図１乃至図３を参照して
説明する。図１は、第１の実施例に係るリセス構造のＦ
ＥＴの構造を模式的に示す断面図であり、図２及び図３
は、その製造工程を示す工程断面図である。なお、図２
及び図３は、一連の製造工程を示すものであり、作図の
都合上、分図したものである。

【００１３】まず、ＦＥＴのオン抵抗と高周波特性につ
いて説明する。ＦＥＴのオン抵抗を構成する成分のう
ち、ゲート直下及びオーミック電極直下以外の部分を考
えた場合、オン抵抗が増大する要因として表面空乏層の
影響があげられる。ゲート−ソース間及びゲート−ドレ
イン間では半導体表面が露出するが、この場合、半導体
表面のポテンシャルが真空準位にまで持ち上がるため、
表面から深さが１００〜３００ｎｍ程度の範囲でキャリ
アの空乏化がおきる。この空乏化がおきると、その領域
に電流を流れなくなるため、ソース−ドレイン間の電流
経路の断面積が小さくなる。

【００１４】従って、オン抵抗の低減を考えた場合、こ
の表面空乏層の影響を受けないようなＦＥＴ構造にする
ことがオン抵抗低減の一手段であり、つまり、ゲートを
深く埋め込み、ＦＥＴのチャネルを表面空乏層の影響が
及ばない深さにすることが重要である。

【００１５】一方、ＦＥＴの高周波特性（例えば、ＦＥ
Ｔを増幅器として使用したときの遮断周波数や、ＦＥＴ
をスイッチとして使用したときの通過損失の周波数特性
など）にはゲート容量が影響するので、ゲート容量は小
さくすることが重要である。ここで、ＦＥＴのゲート容
量のうち、電極などに起因する寄生容量成分以外のＦＥ
Ｔ真性部に起因する容量をゲート電極と空乏化していな
いチャネル層とで形成するコンデンサの容量と考えた場
合、オン抵抗低減のためにゲートを埋め込むことはＦＥ
Ｔ真性部でのゲート電極の表面積を増やすことになり、
その結果、ゲート容量が増加してしまう。

【００１６】また、ゲート容量をゲート電極とチャネル
層とで形成するコンデンサの容量と考えた場合、その容
量を低減するには、ゲート電極面積を小さくするか、ゲ
ート電極とチャネルの距離を大きくするか、ゲート電極
とチャネル層の間の比誘電率を下げればよい。しかしな
がらゲート電極の面積を小さくするために、ゲート長が
短くなり、また、ゲート電極とチャネル層との距離を大
きくすることは、ＦＥＴのピンチオフ性やしきい値電圧
などのＤＣ特性に大きな影響を与えるため、ゲート容量
低減目的のためだけに容易に変更することはできない。
従って、ゲート容量低減には、ゲート電極とチャネル層
の間の比誘電率を下げる手法が最も有効である。

【００１７】ここで、ＧａＡｓの比誘電率は１３程度で
あり、これを比誘電率が１の真空（空気）にする事で、
ゲート容量の大きな低減が見込める。ゲート電極底部
は、ＧａＡｓ基板上に形成されているので、ここのＧａ
Ａｓを真空に置き換えることは出来ないが、ゲート電極
側面を真空にすることは可能である。つまり、ゲート電
極側面のＧａＡｓを除去することによって、ＦＥＴの他
の特性を大きく変えることなくゲート容量の低減を図る
ことが可能となる。

【００１８】その具体的な手法としては、埋込ゲート構
造のＦＥＴのゲートリセス形成に際して、クエン酸を利
用した選択エッチングを採用し、リセス形成後にスパッ
タや蒸着などでゲート電極を形成する。このように、低
温のクエン酸を使用し、エッチング時間を制御すること
で、ゲートリセス側面のエッチング形状は”く”の字型
となり、ここに空隙を形成することができ、“く”の字
型とすることで、ゲートリセス部底面にはサイドエッチ
ングは進行しないため、ゲート電極の横にゲート形成面
のＧａＡｓ基板が露出することなく、ゲート電極をゲー
ト形成面全面に形成する事ができる。

【００１９】上記したクエン酸を利用した選択エッチン
グで形成したＦＥＴの構造について、図１を参照して説
明する。まず、図１に示すように、半絶縁性ＧａＡｓ基
板１上には、バッファ層２、チャネル層３、ＡｌＧａＡ
ｓストッパ層４、ゲートリセス埋込層１４、ＡｌＧａＡ
ｓストッパ層５及びｎ⁺ＧａＡｓキャップ層６が順次成
膜され、ＡｌＧａＡｓストッパ層５及びｎ⁺ＧａＡｓキ
ャップ層６が所定の形状に加工されて一段目リセス部１
３が形成されている。

【００２０】また、ゲートリセス埋込層１４はクエン酸
を用いて選択的にエッチングされ、ゲートリセス部が形
成されている。このクエン酸を利用した選択エッチング
は、クエン酸と過酸化水素水と水の混合液を５℃程度に
冷却したものをエッチャントとして行われ、このエッチ
ャントを用いて（１００）ＧａＡｓ基板をエッチングす
ると、そのエッチング部の側面形状は（１１１）面で形
成される“く”の字型となる。

【００２１】また、このエッチャントのＧａＡｓとＡｌ
_0.7Ｇａ_0.3Ａｓに対するエッチング速度比は１：２０以
上もあるので、ＡｌＧａＡｓ層４を所望の深さに配置し
たＧａＡｓ基板１ではＡｌＧａＡｓ層４がエッチングス
トッパ層として作用する。この場合、オーバーエッチン
グをしないときはエッチング部の側面は“く”の字型の
ままであるが、長時間オーバーエッチングを行うと、側
面の形状は（１１１）面で作られる逆テーパ型となる。

【００２２】つまり、図１に示すように、ゲートを埋め
込みたい深さにＡｌＧａＡｓ層４を設けておき、オーバ
ーエッチングとならないような所定のエッチング時間
で、前述のエッチャントを用いてＧａＡｓ基板１のエッ
チングを行うことで、ゲートリセス部側面の形状は、図
１に示すように（１１１）面で囲まれた“く”の字型と
なる。この際、オーバーエッチングすると、ゲートリセ
ス部側面が逆テーパ型になり、エッチング部底面が広が
ってしまうため、エッチング時間を制御する必要があ
る。

【００２３】なお、ゲートリセス部１２の形成はクエン
酸によるエッチングに限る必要はなく、ゲートリセス部
底面が広がることなく、側面にのみサイドエッチングが
進行するようなエッチングであればよい。また、ゲート
リセス部１２の深さは、表面空乏層の影響がチャネル層
３に及ばない程度以上の深さが適当であり、不純物濃度
などによりその最適値は異なるが、本実施例では、１０
０〜３００ｎｍ程度としている。

【００２４】そして、ゲートリセス部には、ＴｉＡｌや
ＷＳｉなどのゲート電極が蒸着法やスパッタ法などで形
成されている。なお、ゲート電極９はゲートリセス部１
２の底面全面を覆うようにする。

【００２５】ここで、ゲートリセス１２形成時にエッチ
ング部底面が広がらないように注意するのは、底面が広
がってしまうとゲート電極を形成するときにゲートリセ
ス部１２底面全面をゲート電極で覆うことが難しくなる
からであり、ゲートリセス部１２底面にメタルで覆われ
ていない部分があると、表面空乏層の影響を避けるため
にゲート９を埋め込んでも、ゲート横のＧａＡｓ表面が
むきだしになっている部分では表面空乏層がチャネルへ
広がってしまい、ゲートを埋め込む効果が無くなってし
まうからである。

【００２６】次に、図２及び図３を参照して、本実施例
のＦＥＴの製造方法について説明する。なお、第１の実
施例はＧａＡｓ基板上にＭＥＳＦＥＴを形成する技術に
関するものである。

【００２７】まず、図２（ａ）に示すように、半絶縁性
ＧａＡｓ基板１上に、バッファ層２、チャネル層３、Ａ
ｌＧａＡｓストッパ層４、ゲートリセス埋込層１４、Ａ
ｌＧａＡｓストッパ層５及びｎ⁺ＧａＡｓキャップ層６
を公知の技術を用いて順次成膜する。その後、フォトレ
ジストなどを利用したパターンニング技術及びエッチン
グ技術で、ＡｌＧａＡｓストッパ層５及びｎ⁺ＧａＡｓ
キャップ層６を所定の形状に加工し、一段目リセス部１
３を形成する。

【００２８】ここで、一段目リセス部１３を掘り込みた
い所望の深さに、ＡｌＧａＡｓ層５を配置しておくこと
によって、ＳＦ₆＋ＢＣｌ₃ガスなどを使った選択ドライ
エッチング技術を利用することができ、このときエッチ
ングはＡｌＧａＡｓ層５で停止する。このＡｌＧａＡｓ
層５のＡｌの組成比としては０．２程度が好ましいが、
選択エッチングのストッパ層となりうる組成比であれば
よい。また、エッチングガスとしてはＳＦ₆＋ＢＣｌ₃ガ
スに限定されるものではなく、同様にエッチングできる
ものであればよい。更に、選択エッチングに限らず、一
段目リセス部１３を形成することができる手法であれば
よい。

【００２９】次に、図２（ｂ）に示すように、ゲートリ
セス部１２の開口幅にあわせてフォトレジスト１１のパ
ターンニングを行い、その後、クエン酸を利用した選択
異方性エッチングを行う。ここで、エッチング液として
は、クエン酸と過酸化水素水と水の混合液を用い、５℃
程度に冷却しておく。この液をエッチャントとしてエッ
チングを行うと、エッチングは結晶方位を反映した異方
性エッチングとなり、エッチング部の側面形状は（１１
１）面で形成される“く”の字型となる。

【００３０】また、ゲートリセス部１２を掘り込みたい
所望の深さにＡｌＧａＡｓ層４を配置しておくことによ
って、エッチングをＡｌＧａＡｓ層４で停止させること
ができる。このＡｌＧａＡｓ層４のＡｌの組成比は０．
７程度が好ましいが、このエッチャントによる選択エッ
チングのストッパとなりうる組成比であれば０．７に限
定されるものではなく、また、長時間のオーバーエッチ
ングを行うとゲートリセス側面の形状が（１１１）面で
作られる逆テーパ型となってしまうので、オーバーエッ
チングは行わないようにする必要がある。

【００３１】なお、ゲートリセス１２の形成に際して必
要な点は、フォトレジスト１１の開口寸法に対して、ゲ
ートリセス部１２の底部がこの開口寸法よりも広がるこ
となく、かつ、サイドエッチングがされることであり、
この条件を満たす手法であればクエン酸を用いたエッチ
ャントに限る必要はなく、また側面形状も“く”の字型
になる必要もない。

【００３２】その後、図３（ｃ）に示すように、ゲート
リセス部１２形成後、ＴｉなどのＧａＡｓとショットキ
接合を形成することのできる金属を蒸着やスパッタ法等
により形成し、ゲート電極部以外の金属をフォトレジス
トと共にリフトオフ法により除去する。その後、図３
（ｄ）に示すように、ソース電極７及びドレイン電極８
を形成してＦＥＴが完成する。

【００３３】このように、本実施例のＦＥＴでは、ゲー
トリセス部１２の形成に際して、クエン酸を含有するエ
ッチング液を用いて所定の条件でエッチングすることに
よって、ゲート電極９の側面にのみ空隙１０ができるた
め、表面空乏層によりオン抵抗が増大することなくゲー
ト容量を低減することができる。

【００３４】なお、本実施例では、ＧａＡｓ基板上のＭ
ＥＳＦＥＴについて記述したが、本発明は上記実施例に
限定されるものではなく、基板材料として他の半導体材
料を用いることもでき、また、素子構造としてＭＥＳＦ
ＥＴのみならずＨＥＭＴなど他の構造のＦＥＴにも適用
することができる。

【００３５】［実施例２］次に、本発明の第２の実施例
に係るＦＥＴについて、図４及び図５を参照して説明す
る。図４及び図５は、本発明の第２の実施例に係るＦＥ
Ｔの製造方法を模式的に示した工程断面図であり、作図
の都合上、分図したものである。なお、本実施例と前記
した第１の実施例との相違点は、本実施例では、クエン
酸エッチングの後、更にエッチングを施し、ゲート容量
の一層の低減を図ったものであり、他の部分の構造、製
造方法等については、前記した第１の実施例と同様であ
る。

【００３６】まず、図４（ａ）に示すように、半絶縁性
ＧａＡｓ基板１上に、バッファ層２、チャネル層３、Ａ
ｌＧａＡｓストッパ層４、ゲートリセス埋込層１４、Ａ
ｌＧａＡｓストッパ層４、ＡｌＧａＡｓストッパ層１５
及びｎ⁺ＧａＡｓキャップ層６を公知の技術を用いて順
次成膜する。その後、フォトレジストなどを利用したパ
ターンニング技術及びエッチング技術で、ＡｌＧａＡｓ
ストッパ層５及びｎ⁺ＧａＡｓキャップ層６を所定の形
状に加工し、一段目リセス部１３を形成する。

【００３７】ここで、一段目リセス部１３を掘り込みた
い所望の深さに、ＡｌＧａＡｓ層５を配置しておくこと
によって、ＳＦ₆＋ＢＣｌ₃ガスなどを使った選択ドライ
エッチング技術を利用することができ、このときエッチ
ングはＡｌＧａＡｓ層５で停止する。なお、ＡｌＧａＡ
ｓ層５のＡｌの組成比やエッチングガスとして他の条件
でもよいのは前記した第１の実施例と同様である。

【００３８】次に、図４（ｂ）に示すように、ゲートリ
セス１２の開口幅にあわせてフォトレジスト１１のパタ
ーンニングを行い、クエン酸を利用した選択異方性エッ
チングを行う。エッチング液として前記した第１の実施
例と同様に、クエン酸と過酸化水素水と水の混合液を５
℃程度に冷却したものを用いると、エッチングは結晶方
位を反映した異方性エッチングとなり、エッチング部の
側面形状は（１１１）面で形成される“く”の字型とな
る。

【００３９】また、ゲートリセス１２を掘り込みたい所
望の深さにＡｌＧａＡｓ層４を配置しておくことで、エ
ッチングをＡｌＧａＡｓ層４で停止させることができ
る。この際、ＡｌＧａＡｓ層１５のＡｌの組成比を０．
２としておくと、ＡｌＧａＡｓ層１５はクエン酸エッチ
ングのストッパ層となり得ないので、クエン酸にてエッ
チングされる。

【００４０】なお、ＡｌＧａＡｓ層４のＡｌの組成比は
０．７程度が好ましいが、このエッチャントでの選択エ
ッチングのストッパとなりうる組成比であれば０．７に
限定されるものではなく、また、長時間のオーバーエッ
チングを行うとゲートリセス側面の形状が（１１１）面
で作られる逆テーパ型となってしまうのは前記した第１
の実施例と同様である。

【００４１】ここで本実施例では、図４（ｃ）に示すよ
うに、ＳＦ₆＋ＢＣｌ₃ガスなどを使った選択ドライエッ
チングを利用してサイドエッチングを施すことを特徴と
している。すなわち、ＳＦ₆＋ＢＣｌ₃ガスなどを使った
選択ドライエッチングではＡｌＧａＡｓのＡｌの組成比
が０．２以上でストッパ層となり得るので、ＡｌＧａＡ
ｓ層４、ＡｌＧａＡｓ層１５共にエッチングされず、サ
イドエッチングはゲート埋込ＧａＡｓ層１６のみに対し
て行われる。

【００４２】次に、図５（ｄ）に示すように、ゲートリ
セス１２形成後、ＴｉなどのＧａＡｓとショットキ接合
を形成することのできる金属を蒸着やスパッタ法等によ
って形成し、ゲート電極部以外の金属をフォトレジスト
と共にリフトオフ法により除去し、その後ソース電極
７、ドレイン電極８を形成して図５（ｅ）に示すＦＥＴ
が完成する。

【００４３】なお、本実施例でもＧａＡｓ基板上のＭＥ
ＳＦＥＴについて記述したが、本発明は上記実施例に限
定されるものではなく、基板材料として他の半導体材料
を用い、また、ＨＥＭＴなど他の構造のＦＥＴにも適用
することができる。

【００４４】このように、ゲートを埋込構造にすること
で、ゲート−ソース間およびゲート−ドレイン間で表面
空乏層の影響がチャネルに及ばず、電流経路が表面空乏
層により狭窄されないため、ＦＥＴのオン抵抗を低減す
ることができ、かつ、ゲート埋込部横の空隙１０の比誘
電率が１となるために、ゲート埋込部横に空隙のない構
造と比較してゲート容量を小さくすることができる。

【００４５】更に、前記した第１の実施例と比較して、
工程は多少複雑になるものの、ゲート電極横の空隙を広
くすることができるため、ゲート容量の低減をより一層
図ることができる。

【００４６】

【発明の効果】以上説明したように、本発明の構成によ
れば、ＦＥＴのオン抵抗を低減することができ、かつ、
ゲート容量を小さくすることができるという効果を奏す
る。

【００４７】その理由は、ゲートを埋込構造にすること
で、ゲート−ソース間およびゲート−ドレイン間で表面
空乏層の影響がチャネルに及ばず、電流経路が表面空乏
層により狭窄されないからであり、また、ゲート埋込部
横の空隙の比誘電率が１となる為に、ゲート埋込部横に
空隙のない構造と比較してゲート容量を小さくすること
ができるからである。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るリセス構造のＦＥ
Ｔの構造を模式的に示す断面図である。

【図２】本発明の第１の実施例に係るリセス構造のＦＥ
Ｔの製造方法を工程順に示す工程断面図である。

【図３】本発明の第１の実施例に係るリセス構造のＦＥ
Ｔの製造方法を工程順に示す工程断面図である。

【図４】本発明の第２の実施例に係るリセス構造のＦＥ
Ｔの製造方法を工程順に示す工程断面図である。

【図５】本発明の第２の実施例に係るリセス構造のＦＥ
Ｔの製造方法を工程順に示す工程断面図である。

【図６】従来のリセス構造のＦＥＴの構造を模式的に示
す断面図である。

【図７】従来のリセス構造のＦＥＴの構造を模式的に示
す断面図である。

【符号の説明】

１半絶縁性ＧａＡｓ基板２バッファ層３チャネル層４ＡｌＧａＡｓストッパ層５ＡｌＧａＡｓストッパ層６ｎ⁺ＧａＡｓキャップ層７ソース電極８ドレイン電極９ゲート電極１０ゲート埋込部横の空隙１１フォトレジスト１２ゲートリセス部１３一段目リセス部１４ゲートリセス埋込層１５ＡｌＧａＡｓストッパ層１６ゲートリセス埋込ＧａＡｓ層１７緩和層１８ゲートコンタクト層１９スペーサ層２０低濃度領域

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/338 H01L 21/3065 H01L 21/308 H01L 29/812

Claims

(57)【特許請求の範囲】

【請求項１】ＧａＡｓ基板上に所定の開口部を有するゲ
ートリセス埋込層が少なくとも形成され、該ゲートリセ
ス埋込層の前記開口部に、ゲート電極が形成されるリセ
ス構造の半導体装置において、前記ゲートリセス埋込層の前記開口部側壁の断面が、該
ゲートリセス埋込層の底部及び表層部において前記開口
部の中心に向かってせり出す凹面形状をなし、前記ゲートリセス埋込層の前記開口部から露出するゲー
トリセス部の底面全面を覆うようにするとともに、前記
ゲート電極側面の一部において前記ゲートリセス埋込層
との間に隙間を形成するように、前記ゲート電極が配設
されている、ことを特徴とする半導体装置。
【請求項２】ＧａＡｓ基板上に、少なくとも第１のＡｌ
ＧａＡｓストッパ層と該第１のＡｌＧａＡｓストッパ層
よりもＡｌ組成比の小さい第２のＡｌＧａＡｓストッパ
層とゲートリセス埋込層とがこの順に積層され、前記ゲ
ートリセス埋込層と前記第２のＡｌＧａＡｓストッパ層
とに設けた所定の開口部に、ゲート電極が形成されるリ
セス構造の半導体装置であって、前記ゲートリセス埋込層の前記開口部側壁の断面が、該
ゲートリセス埋込層の底部及び表層部において前記開口
部の中心に向かってせり出す凹面形状をなし、前記ゲートリセス埋込層と前記第２のＡｌＧａＡｓスト
ッパ層の前記開口部から露出するゲートリセス部の底面
全面を覆うようにするとともに、前記ゲート電極側面の
一部において前記ゲートリセス埋込層との間に隙間を形
成するように、前記ゲート電極が配設されている、こと
を特徴とする半導体装置。
【請求項３】前記第１のＡｌＧａＡｓストッパ層のＡｌ
組成比が０．７に設定され、前記第２のＡｌＧａＡｓス
トッパ層のＡｌ組成比が０．２に設定されている、こと
を特徴とする請求項２記載の半導体装置。
【請求項４】前記ゲートリセス埋込層の前記開口部側面
が、くの字型の凹面形状をなすことを特徴とする請求項
１乃至３のいずれか一に記載の半導体装置。
【請求項５】前記ゲートリセス埋込層の前記開口部が、
クエン酸を含むエッチング液によって形成された開口部
であることを特徴とする請求項１乃至４のいずれか一に
記載の半導体装置。
【請求項６】前記半導体装置が、ＭＥＳＦＥＴ又はＨＥ
ＭＴであることを特徴とする請求項１乃至５のいずれか
一に記載の半導体装置。
【請求項７】（ａ）ＧａＡｓ基板上に、少なくともチャ
ネル層と埋込層エッチング用ＡｌＧａＡｓストッパ層と
ゲートリセス埋込層とキャップ層エッチング用ＡｌＧａ
Ａｓストッパ層とｎ⁺ＧａＡｓキャップ層とをこの順に
積層する工程と、（ｂ）前記キャップ層エッチング用ＡｌＧａＡｓストッ
パ層をエッチングストッパとして、前記ｎ⁺ＧａＡｓキ
ャップ層に所定の開口部を形成し、一段目のリセス部を
形成する工程と、（ｃ）前記ｎ⁺ＧａＡｓキャップ層の前記開口部の内側
に、前記埋込層エッチング用ＡｌＧａＡｓストッパ層を
エッチングストッパとして、前記ゲートリセス埋込層に
所定の開口部を形成し、２段目のリセス部を形成する工
程と、（ｄ）前記ゲートリセス埋込層の前記開口部に、ゲート
電極を形成する工程と、（ｅ）前記ｎ⁺ＧａＡｓキャップ層の上層にソース／ド
レイン電極を形成する工程と、を少なくとも有するリセ
ス構造の半導体装置の製造方法であって、前記（ｃ）工程の前記ゲートリセス埋込層に開口部を形
成するに際し、クエン酸を含むエッチング液を用いて、
前記開口部側面の断面形状が凹面となる所定の条件でエ
ッチングを行い、前記（ｄ）工程の前記ゲート電極形成に際し、前記ゲー
トリセス埋込層の前記開口部から露出するゲートリセス
部の底面全面を覆うようにするとともに、前記ゲート電
極側面の一部において前記ゲートリセス埋込層との間に
隙間を形成するように、前記ゲート電極を配設する、こ
とを特徴とする半導体装置の製造方法。
【請求項８】（ａ）ＧａＡｓ基板上に、少なくともチャ
ネル層と埋込層エッチング用の第１のＡｌＧａＡｓスト
ッパ層と該第１のＡｌＧａＡｓストッパ層よりもＡｌ組
成比の小さい第２のＡｌＧａＡｓストッパ層とゲートリ
セス埋込層とキャップ層エッチング用ＡｌＧａＡｓスト
ッパ層とｎ⁺ＧａＡｓキャップ層とをこの順に積層する
工程と、（ｂ）前記キャップ層エッチング用ＡｌＧａＡｓストッ
パ層をエッチングストッパとして、前記ｎ⁺ＧａＡｓキ
ャップ層に所定の開口部を形成し、一段目のリセス部を
形成する工程と、（ｃ）前記ｎ⁺ＧａＡｓキャップ層の前記開口部の内側
に、前記第１のＡｌＧａＡｓストッパ層をエッチングス
トッパとして、前記ゲートリセス埋込層及び前記第２の
ＡｌＧａＡｓストッパ層に所定の開口部を形成し、２段
目のリセス部を形成する工程と、（ｄ）前記ゲートリセス埋込層及び前記第２のＡｌＧａ
Ａｓストッパ層の前記開口部に、ゲート電極を形成する
工程と、（ｅ）前記ｎ⁺ＧａＡｓキャップ層の上層にソース／ド
レイン電極を形成する工程と、を少なくとも有するリセ
ス構造の半導体装置の製造方法であって、前記（ｃ）工程の前記ゲートリセス埋込層及び前記第２
のＡｌＧａＡｓストッパ層に開口部を形成するに際し、
クエン酸を含むエッチング液を用いて、前記ゲートリセ
ス埋込層の前記開口部側面の断面形状が凹面となる所定
の条件でエッチングを行った後、ＳＦ₆＋ＢＣｌ₃ガスを
用いたドライエッチングにより、前記ゲートリセス埋込
層のみを選択的にエッチングし、前記（ｄ）工程の前記ゲート電極形成に際し、前記ゲー
トリセス埋込層と前記第２のＡｌＧａＡｓストッパ層の
前記開口部から露出するゲートリセス部の底面全面を覆
うようにするとともに、前記ゲート電極の側面の一部に
おいて前記ゲートリセス埋込層との間に隙間を形成す
る、ことを特徴とする半導体装置の製造方法。
【請求項９】前記第１のＡｌＧａＡｓストッパ層のＡｌ
組成比が０．７に設定され、前記第２のＡｌＧａＡｓス
トッパ層のＡｌ組成比が０．２に設定されている、こと
を特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】前記ゲートリセス埋込層の前記開口部側
面が、くの字型の凹面形状をなすことを特徴とする請求
項７乃至９のいずれか一に記載の半導体装置の製造方
法。
【請求項１１】前記半導体装置が、ＭＥＳＦＥＴ又はＨ
ＥＭＴであることを特徴とする請求項７乃至１０のいず
れか一に記載の半導体装置の製造方法。