JPH05283439A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05283439A JPH05283439A JP4083650A JP8365092A JPH05283439A JP H05283439 A JPH05283439 A JP H05283439A JP 4083650 A JP4083650 A JP 4083650A JP 8365092 A JP8365092 A JP 8365092A JP H05283439 A JPH05283439 A JP H05283439A
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- Japan
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- undoped
- doped
- gaas
- type gaas
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Abstract
(57)【要約】
【目的】 ＦＥＴのドレイン電流の低周波振動の発振耐
圧を向上させ、素子分離溝の深さを減少させる。 【構成】 半絶縁性ＧａＡｓ基板１に、ノンドープＧａ
Ａｓ層２、厚さの総計が１５０ｎｍ以上であるノンドー
プＡｌxＧａ1-xＡｓ層３、ｐ型ＧａＡｓ層４、ｎ型Ｇａ
Ａｓ能動層５を順次積層させた構造を持つ結晶表面に電
界効果トランジスタを形成する。 【効果】 信頼性の高い集積回路の作成が可能になる。
さらに、生産コストを低減できる。
圧を向上させ、素子分離溝の深さを減少させる。 【構成】 半絶縁性ＧａＡｓ基板１に、ノンドープＧａ
Ａｓ層２、厚さの総計が１５０ｎｍ以上であるノンドー
プＡｌxＧａ1-xＡｓ層３、ｐ型ＧａＡｓ層４、ｎ型Ｇａ
Ａｓ能動層５を順次積層させた構造を持つ結晶表面に電
界効果トランジスタを形成する。 【効果】 信頼性の高い集積回路の作成が可能になる。
さらに、生産コストを低減できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関する。
【０００２】
【従来の技術】近年の半導体集積回路の高集積化に対し
て、集積回路を形成している素子間の距離が縮小されて
きた。それに伴い、サイドゲート効果と呼ばれる問題が
生じていた。サイドゲート効果とは、素子間の電気的な
相互作用によって、電界効果トランジスタ（ＦＥＴ）に
流れる電流値が減少したり、閾い値電圧が変化したりす
る現象である。したがって、素子間の電気的分離を確実
に行なうことが必要であった。
て、集積回路を形成している素子間の距離が縮小されて
きた。それに伴い、サイドゲート効果と呼ばれる問題が
生じていた。サイドゲート効果とは、素子間の電気的な
相互作用によって、電界効果トランジスタ（ＦＥＴ）に
流れる電流値が減少したり、閾い値電圧が変化したりす
る現象である。したがって、素子間の電気的分離を確実
に行なうことが必要であった。
【０００３】上記問題に対する従来技術としては、例え
ば特開平３−８７０４４号公報に論じられており、図１
０に示すように、バッファ層内にヘテロ界面を形成する
半導体層を設け、該半導体層に達する溝を形成すること
によって素子分離を行なっていた。図１０において、６
１は半導体結晶基板、６２はＡｌxＧａ1-xＡｓ層、６３
はＧａＡｓ層、６４はヘテロ界面である。図１０におけ
るＡｌxＧａ1-xＡｓ層６２の厚さは１００ｎｍである。
ば特開平３−８７０４４号公報に論じられており、図１
０に示すように、バッファ層内にヘテロ界面を形成する
半導体層を設け、該半導体層に達する溝を形成すること
によって素子分離を行なっていた。図１０において、６
１は半導体結晶基板、６２はＡｌxＧａ1-xＡｓ層、６３
はＧａＡｓ層、６４はヘテロ界面である。図１０におけ
るＡｌxＧａ1-xＡｓ層６２の厚さは１００ｎｍである。
【０００４】
【発明が解決しようとする課題】ＧａＡｓＦＥＴを用い
た集積回路、特にアナログ集積回路においては、低周波
振動と呼ばれる現象が発生し問題となっていた。低周波
振動とは、ＦＥＴの隣接素子もしくは隣接電極に負電圧
を印加したときに、ＦＥＴのドレイン電流が数ヘルツと
いう低い周波数で振動する現象である。半導体装置の動
作周波数である数ギガヘルツに比べ、著しく低い周波数
で振動することから一般に”低周波振動”と呼ばれてい
る。
た集積回路、特にアナログ集積回路においては、低周波
振動と呼ばれる現象が発生し問題となっていた。低周波
振動とは、ＦＥＴの隣接素子もしくは隣接電極に負電圧
を印加したときに、ＦＥＴのドレイン電流が数ヘルツと
いう低い周波数で振動する現象である。半導体装置の動
作周波数である数ギガヘルツに比べ、著しく低い周波数
で振動することから一般に”低周波振動”と呼ばれてい
る。
【０００５】ところが我々が従来構造である１００ｎｍ
のＡｌxＧａ1-xＡｓ層を用いてＧａＡｓＦＥＴを作成
し、低周波振動の検討を行なった結果、従来構造では低
周波振動を防止できない領域があることが初めて明らか
となった。低周波振動の発振耐圧について、図９を用い
て説明する。特性線１０１は、ノンドープＡｌxＧａ1-x
Ａｓ層３（図１）の厚みが１００ｎｍの場合である。そ
の場合、半導体装置表面からノンドープＡｌxＧａ1-xＡ
ｓ層３までの深さｄ（図１）＜２００ｎｍでは発振耐圧
は−５Ｖ〜−９Ｖであったが、深さｄ＝３００ｎｍのと
きには発振耐圧は−２０Ｖを越えた。すなわち、ノンド
ープＡｌxＧａ1-xＡｓ層３の厚みが１００ｎｍである場
合、低周波振動の発振耐圧を向上させるためには深さｄ
を３００ｎｍ以上にする必要がある。
のＡｌxＧａ1-xＡｓ層を用いてＧａＡｓＦＥＴを作成
し、低周波振動の検討を行なった結果、従来構造では低
周波振動を防止できない領域があることが初めて明らか
となった。低周波振動の発振耐圧について、図９を用い
て説明する。特性線１０１は、ノンドープＡｌxＧａ1-x
Ａｓ層３（図１）の厚みが１００ｎｍの場合である。そ
の場合、半導体装置表面からノンドープＡｌxＧａ1-xＡ
ｓ層３までの深さｄ（図１）＜２００ｎｍでは発振耐圧
は−５Ｖ〜−９Ｖであったが、深さｄ＝３００ｎｍのと
きには発振耐圧は−２０Ｖを越えた。すなわち、ノンド
ープＡｌxＧａ1-xＡｓ層３の厚みが１００ｎｍである場
合、低周波振動の発振耐圧を向上させるためには深さｄ
を３００ｎｍ以上にする必要がある。
【０００６】ところが、深さｄを３００ｎｍ以上に大き
くすると、ノンドープＡｌxＧａ1-xＡｓ層３（図１）に
達する素子分離溝を形成するときに問題が生じる。それ
は次の２点である。（１）ウエットエッチングで溝を形
成した場合、横方向のエッチングにより能動層までエッ
チングされ、不良が発生する。（２）ドライエッチング
で溝形成をする場合、溝が深く、垂直であるために平坦
化が困難になる。この２つの問題を解決するには、深さ
ｄが３００ｎｍ未満の溝が必要である。
くすると、ノンドープＡｌxＧａ1-xＡｓ層３（図１）に
達する素子分離溝を形成するときに問題が生じる。それ
は次の２点である。（１）ウエットエッチングで溝を形
成した場合、横方向のエッチングにより能動層までエッ
チングされ、不良が発生する。（２）ドライエッチング
で溝形成をする場合、溝が深く、垂直であるために平坦
化が困難になる。この２つの問題を解決するには、深さ
ｄが３００ｎｍ未満の溝が必要である。
【０００７】本発明は、ＦＥＴのドレイン電流の低周波
振動の発振耐圧を向上させ、かつ、素子分離溝の深さを
縮小することのできる半導体装置を提案するものであ
る。
振動の発振耐圧を向上させ、かつ、素子分離溝の深さを
縮小することのできる半導体装置を提案するものであ
る。
【０００８】
【課題を解決するための手段】図１に示すように、半絶
縁性ＧａＡｓ基板１に、ノンドープＧａＡｓ層２、厚さ
の総計が１５０ｎｍ以上であるノンドープＡｌxＧａ1-x
Ａｓ層３、ｐ型ＧａＡｓ層４、ｎ型ＧａＡｓ能動層５を
順次積層させた構造を持つ結晶表面に複数の電界効果ト
ランジスタを形成し、該電界効果トランジスタの間に深
さが３００ｎｍ未満の溝３１を設けた。
縁性ＧａＡｓ基板１に、ノンドープＧａＡｓ層２、厚さ
の総計が１５０ｎｍ以上であるノンドープＡｌxＧａ1-x
Ａｓ層３、ｐ型ＧａＡｓ層４、ｎ型ＧａＡｓ能動層５を
順次積層させた構造を持つ結晶表面に複数の電界効果ト
ランジスタを形成し、該電界効果トランジスタの間に深
さが３００ｎｍ未満の溝３１を設けた。
【０００９】図１において、１１はゲート電極、１２は
ソース電極、１３はドレイン電極である。
ソース電極、１３はドレイン電極である。
【００１０】
【作用】ＡｌxＧａ1-xＡｓ層３（図１）を少なくとも総
計１５０ｎｍ形成することにより、低周波振動の発振耐
圧が向上する。
計１５０ｎｍ形成することにより、低周波振動の発振耐
圧が向上する。
【００１１】また、電界効果トランジスタの間にＡｌx
Ｇａ1-xＡｓ層３（図６）まで達する溝を形成すること
により、サイドゲート耐圧が改善する。さらに、半導体
装置表面からＡｌxＧａ1-xＡｓ層３までの深さを縮小で
きるので、ＡｌxＧａ1-xＡｓ層３まで達する素子間分離
溝３４の深さを浅くできる。
Ｇａ1-xＡｓ層３（図６）まで達する溝を形成すること
により、サイドゲート耐圧が改善する。さらに、半導体
装置表面からＡｌxＧａ1-xＡｓ層３までの深さを縮小で
きるので、ＡｌxＧａ1-xＡｓ層３まで達する素子間分離
溝３４の深さを浅くできる。
【００１２】
【実施例】実施例１ 本発明の半導体装置の実施例１の作成の手順を図２ない
し図５を用いて説明する。
し図５を用いて説明する。
【００１３】図２は、本発明の実施例１における半導体
装置を製造するための工程図（１）である。ＬＥＣ（Ｌ
ｉｑｕｉｄ Ｅｎｃａｐｓｕｌａｔｅｄ Ｃｚｏｃｋｒ
ａｌｓｋｉ）法によって結晶成長した半絶縁性ＧａＡｓ
基板１に、ＭＢＥ法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ法）により、ノンドープＧａＡｓ層２
（３００ｎｍ）、ノンドープＡｌxＧａ1-xＡｓ層（５０
ｎｍ）、ノンドープＧａＡｓ層（５０ｎｍ）、ノンドー
プＡｌxＧａ1-xＡｓ層（５０ｎｍ）、ノンドープＧａＡ
ｓ層（５０ｎｍ）、ノンドープＡｌxＧａ1-xＡｓ層（５
０ｎｍ）を順次積層させた層３（ノンドープＡｌxＧａ
1-xＡｓの厚さの総計は１５０ｎｍ）、ｐ型ＧａＡｓ層
４（１５０ｎｍ；不純物としてＢｅを６．０×１０16ｃ
ｍ-3含む）、ｎ型ＧａＡｓ能動層５（１５ｎｍ；不純物
としてＳｉを５．３×１０18ｃｍ-3含む）、ノンドープ
ＡｌＧａＡｓ層６（１０ｎｍ）、ノンドープＧａＡｓ層
７（５ｎｍ）を成長させた。ここで、ノンドープＡｌx
Ｇａ1-xＡｓ層３および６のＡｌ組成比ｘは０．３であ
るものを用いた。
装置を製造するための工程図（１）である。ＬＥＣ（Ｌ
ｉｑｕｉｄ Ｅｎｃａｐｓｕｌａｔｅｄ Ｃｚｏｃｋｒ
ａｌｓｋｉ）法によって結晶成長した半絶縁性ＧａＡｓ
基板１に、ＭＢＥ法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ法）により、ノンドープＧａＡｓ層２
（３００ｎｍ）、ノンドープＡｌxＧａ1-xＡｓ層（５０
ｎｍ）、ノンドープＧａＡｓ層（５０ｎｍ）、ノンドー
プＡｌxＧａ1-xＡｓ層（５０ｎｍ）、ノンドープＧａＡ
ｓ層（５０ｎｍ）、ノンドープＡｌxＧａ1-xＡｓ層（５
０ｎｍ）を順次積層させた層３（ノンドープＡｌxＧａ
1-xＡｓの厚さの総計は１５０ｎｍ）、ｐ型ＧａＡｓ層
４（１５０ｎｍ；不純物としてＢｅを６．０×１０16ｃ
ｍ-3含む）、ｎ型ＧａＡｓ能動層５（１５ｎｍ；不純物
としてＳｉを５．３×１０18ｃｍ-3含む）、ノンドープ
ＡｌＧａＡｓ層６（１０ｎｍ）、ノンドープＧａＡｓ層
７（５ｎｍ）を成長させた。ここで、ノンドープＡｌx
Ｇａ1-xＡｓ層３および６のＡｌ組成比ｘは０．３であ
るものを用いた。
【００１４】図３は、本発明の実施例１における半導体
装置を製造するための工程図（２）である。ウェットエ
ッチング法によって、深さ１００ｎｍの溝３１を形成
し、ホトリソグラフィ技術を用いてゲート電極１１を形
成した。ゲート電極金属にはＷＳｉｘ（タングステンシ
リサイド）を用い、その厚みは６００ｎｍとした。
装置を製造するための工程図（２）である。ウェットエ
ッチング法によって、深さ１００ｎｍの溝３１を形成
し、ホトリソグラフィ技術を用いてゲート電極１１を形
成した。ゲート電極金属にはＷＳｉｘ（タングステンシ
リサイド）を用い、その厚みは６００ｎｍとした。
【００１５】図４は、本発明の実施例１における半導体
装置を製造するための工程図（３）である。ソース、ド
レイン領域にイオン打ち込み（イオン種：Ｓｉ，ドーズ
量：５×１０13ｃｍ-2）を行なった後、深さ５０ｎｍの
オ−ミック電極層形成用溝３２、３３を順次ドライエッ
チング法により形成した。ここで、エッチングガスはＳ
ｉＣｌ４を用いた。
装置を製造するための工程図（３）である。ソース、ド
レイン領域にイオン打ち込み（イオン種：Ｓｉ，ドーズ
量：５×１０13ｃｍ-2）を行なった後、深さ５０ｎｍの
オ−ミック電極層形成用溝３２、３３を順次ドライエッ
チング法により形成した。ここで、エッチングガスはＳ
ｉＣｌ４を用いた。
【００１６】図５は、本発明の実施例１における半導体
装置を製造するための工程図（４）である。次いで、Ｍ
ＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃ
ａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ型
ＧａＡｓ層４１，４２（３２０ｎｍ；不純物としてＳｉ
を４．０×１０18ｃｍ-3含む）を選択成長した。次い
で、リフト・オフ法によりソース電極１２およびドレイ
ン電極１３を形成し、４００℃で合金化してオーミック
電極として、ＦＥＴを形成した。ソース電極１２および
ドレイン電極１３に用いた金属及びその厚みは、ＡｕＧ
ｅ：６０ｎｍ，Ｗ：１０ｎｍ，Ｎｉ：１０ｎｍ，Ａｕ：
１２０ｎｍである。最後に、基板裏面にオーミック電極
１４を形成して、該電極１４の電位を固定した。
装置を製造するための工程図（４）である。次いで、Ｍ
ＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃ
ａｌＶａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりｎ型
ＧａＡｓ層４１，４２（３２０ｎｍ；不純物としてＳｉ
を４．０×１０18ｃｍ-3含む）を選択成長した。次い
で、リフト・オフ法によりソース電極１２およびドレイ
ン電極１３を形成し、４００℃で合金化してオーミック
電極として、ＦＥＴを形成した。ソース電極１２および
ドレイン電極１３に用いた金属及びその厚みは、ＡｕＧ
ｅ：６０ｎｍ，Ｗ：１０ｎｍ，Ｎｉ：１０ｎｍ，Ａｕ：
１２０ｎｍである。最後に、基板裏面にオーミック電極
１４を形成して、該電極１４の電位を固定した。
【００１７】本実施例１の半導体装置を用いることで、
図９の特性線１０２に示すように、図１の深さｄにかか
わらず低周波振動の発振耐圧を少なくとも−２０Ｖ以下
にすることができる。
図９の特性線１０２に示すように、図１の深さｄにかか
わらず低周波振動の発振耐圧を少なくとも−２０Ｖ以下
にすることができる。
【００１８】実施例２ 図６は、実施例２における半導体装置の断面図である。
実施例２は、実施例１の工程手順と同様にして作成でき
る。実施例２の実施例１と異なる点は、（１）層３を厚
さ３００ｎｍのノンドープＡｌxＧａ1-xＡｓ単層とした
点、および（２）ソース、ドレイン領域にイオン打ち込
み（イオン種：Ｓｉ，ドーズ量：５×１０13ｃｍ-2）を
行なった後、深さ１００ｎｍの溝３４を電界効果トラン
ジスタの間にドライエッチング法により形成した点であ
る。溝３４形成時のエッチングガスはＳｉＣｌ４を用い
た。溝３４の幅は１μｍである。該溝３４は、少なくと
もノンドープＡｌxＧａ1-xＡｓ層３に達していれば良
い。また、溝３４は、ソース電極１２及びドレイン電極
１３を形成したあとに、形成してもかまわない。
実施例２は、実施例１の工程手順と同様にして作成でき
る。実施例２の実施例１と異なる点は、（１）層３を厚
さ３００ｎｍのノンドープＡｌxＧａ1-xＡｓ単層とした
点、および（２）ソース、ドレイン領域にイオン打ち込
み（イオン種：Ｓｉ，ドーズ量：５×１０13ｃｍ-2）を
行なった後、深さ１００ｎｍの溝３４を電界効果トラン
ジスタの間にドライエッチング法により形成した点であ
る。溝３４形成時のエッチングガスはＳｉＣｌ４を用い
た。溝３４の幅は１μｍである。該溝３４は、少なくと
もノンドープＡｌxＧａ1-xＡｓ層３に達していれば良
い。また、溝３４は、ソース電極１２及びドレイン電極
１３を形成したあとに、形成してもかまわない。
【００１９】実施例１と比べて実施例２では、溝３４が
ノンドープＡｌxＧａ1-xＡｓ層３まで達しているので、
サイドゲート耐圧を改善できる効果がある。
ノンドープＡｌxＧａ1-xＡｓ層３まで達しているので、
サイドゲート耐圧を改善できる効果がある。
【００２０】実施例３ 図７は、実施例３における半導体装置の断面図である。
実施例３は、実施例２の工程手順と同様にして作成でき
る。実施例３の実施例２と異なる点は、深さ１００ｎｍ
の溝３４を電界効果トランジスタを囲むようにしてドラ
イエッチング法により形成した点である。
実施例３は、実施例２の工程手順と同様にして作成でき
る。実施例３の実施例２と異なる点は、深さ１００ｎｍ
の溝３４を電界効果トランジスタを囲むようにしてドラ
イエッチング法により形成した点である。
【００２１】実施例２と比べて実施例３では、溝３４が
電界効果トランジスタを囲むようにして形成されている
ので、サイドゲート耐圧を改善できる効果がある。
電界効果トランジスタを囲むようにして形成されている
ので、サイドゲート耐圧を改善できる効果がある。
【００２２】実施例４ 図８は、実施例４における半導体装置の断面図である。
実施例４は、実施例３の工程手順と同様にして作成でき
る。実施例４の実施例３と異なる点は、（１）ｐ型Ｇａ
Ａｓ層４の厚さを５０ｎｍとし、不純物としてのＢｅ濃
度を１．８×１０17ｃｍ-3とした点、および（２）ドラ
イエッチング法による溝３４の形成工程を省いた点であ
る。実施例２では、ｐ型ＧａＡｓ層４の厚さを実施例１
の１／３とし、且つ不純物としてのＢｅ濃度を実施例１
の３倍としている。したがって、実施例２におけるＦＥ
Ｔの閾い値電圧と実施例１におけるＦＥＴの閾い値電圧
とは一致している。
実施例４は、実施例３の工程手順と同様にして作成でき
る。実施例４の実施例３と異なる点は、（１）ｐ型Ｇａ
Ａｓ層４の厚さを５０ｎｍとし、不純物としてのＢｅ濃
度を１．８×１０17ｃｍ-3とした点、および（２）ドラ
イエッチング法による溝３４の形成工程を省いた点であ
る。実施例２では、ｐ型ＧａＡｓ層４の厚さを実施例１
の１／３とし、且つ不純物としてのＢｅ濃度を実施例１
の３倍としている。したがって、実施例２におけるＦＥ
Ｔの閾い値電圧と実施例１におけるＦＥＴの閾い値電圧
とは一致している。
【００２３】実施例３と比べて実施例４では、ｐ型Ｇａ
Ａｓ層４の厚さが５０ｎｍ減少している。このことによ
り、結晶成長の時間およびＧａＡｓの原料を節約できる
のでコストを低減するのに効果がある。
Ａｓ層４の厚さが５０ｎｍ減少している。このことによ
り、結晶成長の時間およびＧａＡｓの原料を節約できる
のでコストを低減するのに効果がある。
【００２４】ウェットエッチング法による溝３１の深さ
は実施例１と同じく１００ｎｍとした。該溝３１はノン
ドープＡｌxＧａ1-xＡｓ層３まで達しているので、ドラ
イエッチング法による溝３４の形成工程を省くことがで
きる。溝３４の形成工程を省いたことで、工程手順を簡
略化でき、生産コストを低減することができる。
は実施例１と同じく１００ｎｍとした。該溝３１はノン
ドープＡｌxＧａ1-xＡｓ層３まで達しているので、ドラ
イエッチング法による溝３４の形成工程を省くことがで
きる。溝３４の形成工程を省いたことで、工程手順を簡
略化でき、生産コストを低減することができる。
【００２５】本実施例１ないし４において、層３はノン
ドープＡｌxＧａ1-xＡｓからなるものにしたが、酸素を
１〜３×１０18ｃｍ-3ドープしたＡｌxＧａ1-xＡｓ層と
してもよい。この場合、サイドゲート耐圧を改善できる
効果がある。
ドープＡｌxＧａ1-xＡｓからなるものにしたが、酸素を
１〜３×１０18ｃｍ-3ドープしたＡｌxＧａ1-xＡｓ層と
してもよい。この場合、サイドゲート耐圧を改善できる
効果がある。
【００２６】また、実施例１ないし４では、上記構造の
半導体結晶を用いたが、ノンドープＡｌxＧａ1-xＡｓ層
３の厚みの総計が１５０ｎｍ以上であれば、他の半導体
層の厚み、不純物の有無やその種類および濃度を変えて
もよい。例えば、ｐ型ＧａＡｓ層４をノンドープＧａＡ
ｓ層にしても本発明の効果は変わらない。
半導体結晶を用いたが、ノンドープＡｌxＧａ1-xＡｓ層
３の厚みの総計が１５０ｎｍ以上であれば、他の半導体
層の厚み、不純物の有無やその種類および濃度を変えて
もよい。例えば、ｐ型ＧａＡｓ層４をノンドープＧａＡ
ｓ層にしても本発明の効果は変わらない。
【００２７】
【発明の効果】ＦＥＴのドレイン電流を流れる電流の低
周波振動の発振耐圧を向上させ、信頼性の高い集積回路
の作成が可能になる。さらに、素子分離溝を浅くでき、
該溝形成の時間が短縮されるので、生産コストを低減で
きる。
周波振動の発振耐圧を向上させ、信頼性の高い集積回路
の作成が可能になる。さらに、素子分離溝を浅くでき、
該溝形成の時間が短縮されるので、生産コストを低減で
きる。
【図１】本発明の原理を示す断面構造図である。
【図２】本発明の実施例１における半導体装置を製造す
るための工程図（１）である。
るための工程図（１）である。
【図３】本発明の実施例１における半導体装置を製造す
るための工程図（２）である。
るための工程図（２）である。
【図４】本発明の実施例１における半導体装置を製造す
るための工程図（３）である。
るための工程図（３）である。
【図５】本発明の実施例１における半導体装置を製造す
るための工程図（４）である。
るための工程図（４）である。
【図６】本発明の実施例２における半導体装置の断面図
である。
である。
【図７】本発明の実施例３における半導体装置の平面図
である。
である。
【図８】本発明の実施例４における半導体装置の断面図
である。
である。
【図９】本発明の低周波振動防止効果を説明するための
図である。
図である。
【図１０】従来例を説明するための断面図である。
１……半絶縁性ＧａＡｓ基板、２……ノンドープＧａＡ
ｓ層、３……厚さの総計が１５０ｎｍ以上であるノンド
ープＡｌxＧａ1-xＡｓ単層または複層、４……ｐ型Ｇａ
Ａｓ層、５……ｎ型ＧａＡｓ能動層、６……ノンドープ
ＡｌxＧａ1-xＡｓ層、７……ノンドープＧａＡｓ層、１
１……ゲート電極、１２……ソース電極、１３……ドレ
イン電極、１４……オーミック電極、３１……ウエット
エッチング法で作成した溝、３２，３３，３４……ドラ
イエッチング法で作成した溝、４１，４２……ｎ型Ｇａ
Ａｓ層、６１……半導体結晶基板、６２……ＡｌxＧａ
1-xＡｓ層、６３……ＧａＡｓ層、６４……ヘテロ界
面、６５……表面からヘテロ界面６４に達する溝、１０
１……ノンドープＡｌxＧａ1-xＡｓを１００ｎｍ形成し
たときの低周波振動の発振耐圧を示す特性線、１０２…
…ノンドープＡｌxＧａ1-xＡｓを総計１５０ｎｍ形成し
たときの低周波振動発振耐圧を示す特性線。
ｓ層、３……厚さの総計が１５０ｎｍ以上であるノンド
ープＡｌxＧａ1-xＡｓ単層または複層、４……ｐ型Ｇａ
Ａｓ層、５……ｎ型ＧａＡｓ能動層、６……ノンドープ
ＡｌxＧａ1-xＡｓ層、７……ノンドープＧａＡｓ層、１
１……ゲート電極、１２……ソース電極、１３……ドレ
イン電極、１４……オーミック電極、３１……ウエット
エッチング法で作成した溝、３２，３３，３４……ドラ
イエッチング法で作成した溝、４１，４２……ｎ型Ｇａ
Ａｓ層、６１……半導体結晶基板、６２……ＡｌxＧａ
1-xＡｓ層、６３……ＧａＡｓ層、６４……ヘテロ界
面、６５……表面からヘテロ界面６４に達する溝、１０
１……ノンドープＡｌxＧａ1-xＡｓを１００ｎｍ形成し
たときの低周波振動の発振耐圧を示す特性線、１０２…
…ノンドープＡｌxＧａ1-xＡｓを総計１５０ｎｍ形成し
たときの低周波振動発振耐圧を示す特性線。
Claims (4)
- 【請求項１】半絶縁性ＧａＡｓ基板に、ノンドープＧａ
Ａｓ層、厚さの総計が１５０ｎｍ以上であるノンドープ
ＡｌxＧａ1-xＡｓ単層または複層、ｐ型ＧａＡｓ層、ｎ
型ＧａＡｓ能動層を順次積層させた構造を持つ結晶表面
に電界効果トランジスタが形成されていることを特徴と
する半導体装置。 - 【請求項２】上記電界効果トランジスタの間に少なくと
も上記ノンドープＡｌxＧａ1-xＡｓ層まで達する溝が設
けられている請求項１記載の半導体装置。 - 【請求項３】上記溝は上記電界効果トランジスタを囲む
ように設けられている請求項２記載の半導体装置。 - 【請求項４】半導体装置表面から上記ノンドープＡｌx
Ｇａ1-xＡｓ層までの深さは２００ｎｍ未満である請求
項１、２もしくは３記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083650A JPH05283439A (ja) | 1992-04-06 | 1992-04-06 | 半導体装置 |
| US08/036,787 US5523593A (en) | 1992-03-30 | 1993-03-25 | Compound semiconductor integrated circuit and optical regenerative repeater using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4083650A JPH05283439A (ja) | 1992-04-06 | 1992-04-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283439A true JPH05283439A (ja) | 1993-10-29 |
Family
ID=13808330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4083650A Pending JPH05283439A (ja) | 1992-03-30 | 1992-04-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283439A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07297386A (ja) * | 1994-04-27 | 1995-11-10 | Nec Corp | 化合物半導体装置 |
| US5739559A (en) * | 1994-03-17 | 1998-04-14 | Hitachi, Ltd. | Compound semiconductor integrated circuit with a particular high resistance layer |
| JP2019145748A (ja) * | 2018-02-23 | 2019-08-29 | ローム株式会社 | 半導体装置 |
-
1992
- 1992-04-06 JP JP4083650A patent/JPH05283439A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739559A (en) * | 1994-03-17 | 1998-04-14 | Hitachi, Ltd. | Compound semiconductor integrated circuit with a particular high resistance layer |
| JPH07297386A (ja) * | 1994-04-27 | 1995-11-10 | Nec Corp | 化合物半導体装置 |
| JP2019145748A (ja) * | 2018-02-23 | 2019-08-29 | ローム株式会社 | 半導体装置 |
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