JP3358526B2 - 高耐圧薄膜トランジスタの駆動方法 - Google Patents
高耐圧薄膜トランジスタの駆動方法Info
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Description
スタ及びその製造方法に関し、特に絶縁性基板上及び絶
縁性薄膜上に形成された薄膜回路を構成する高耐圧薄膜
トランジスタに関する。
としては、例えば、「1990年6月、エレクトロン・
デバイス・レターズ、Vol.11、No.6、p.2
44、Fig.1(IEEE ELECTRONDEV
ICES LETTERS,VOL.11,NO.6,
JUNE 1990)」に記載されているように、高い
ドレイン電圧を印加しても動作可能な薄膜トランジスタ
を構成するために用いられている。
には、図5に示すように、基板300上にソース領域3
01と、ドレイン領域302と、チャネルを形成する活
性層303とが形成されている。
一部を覆って膜厚100nmのメインゲート絶縁膜30
4を挟んで形成されている。活性層303とドレイン領
域302との間には不純物をドープしていないオフセッ
ト領域306が形成されており、オフセット領域306
上に膜厚700nmの層間絶縁膜307を挟んでサブゲ
ート電極308が形成されている。
いて図5を参照して説明する。オフセット領域306の
導電率はサブゲート電圧によって制御可能である。サブ
ゲート電圧を適当な値とすることによって、ドレイン端
の電界を緩和することが可能である。
きい電圧を印加した際に、電界のピークを活性層303
とオフセット領域306との境界付近及びオフセット領
域306とドレイン端との境界付近に形成することがで
き、耐圧特性を最適化することができるとしている。
を用いて、振幅5Vの信号を入力し、100V程度の出
力を得ることは困難である。100V程度のドレイン電
圧を印加する場合、サブゲート電圧を60V程度に高く
する必要が生じるが、サブゲート絶縁膜の膜厚を700
nm程度にまで厚くする必要が生じる。
高くなり、オン電流が低下する。このため、電源電圧を
2段階または複数段階に分けて、一つのトランジスタに
印加される電圧を低下させることで、高耐圧化を行う方
法が考えられる。
スタと、40V入力、100V出力のトランジスタを組
み合わせるというものである。この場合、サブゲート電
極とメインゲート電極との間、及びサブゲート電極とド
レイン電極との間に生じる電位差が小さくなるために、
サブゲート絶縁膜を薄くすることができ、高いオン電流
が得られる。
薄膜トランジスタでは、駆動電圧を2種類またはそれ以
上に分けるために、絶縁膜厚が異なる2種類またはそれ
以上のトランジスタを作製する必要が有るので、作製工
程数が増加するという問題が生じる。
を解消し、最小限の工程数で、上記2種類の異なる駆動
電圧で動作する薄膜トランジスタを作製することができ
る高耐圧薄膜トランジスタを提供することにある。
トランジスタは、絶縁性基板上に形成された第1の活性
層と、前記第1の活性層に隣接して形成された第1のソ
ース領域及び第1のオフセット領域と、前記第1のオフ
セット領域に隣接して形成された第1のドレイン領域
と、前記第1の活性層上に形成された第1の絶縁膜と、
前記第1の絶縁膜を挟んで前記第1の活性層に重なるよ
うに形成された第1の電極と、少なくとも前記第1のオ
フセット領域を覆うように形成された第2の絶縁膜と、
前記第2の絶縁膜上に形成されかつ少なくとも前記第1
のオフセット領域に重なるように形成された第2の電極
とを有し、前記第1の電極をメインゲート電極としかつ
前記第2の電極をサブゲート電極とする第1の薄膜トラ
ンジスタと、前記第1の活性層と同一層に形成された第
2の活性層と、前記第2の活性層に隣接して形成された
第2のソース領域及び第2のオフセット領域と、前記第
2のオフセット領域に隣接して形成された第2のドレイ
ン領域と、前記第2の活性層上に形成された第3の絶縁
膜と、前記第3の絶縁膜を挟んで前記第2の活性層と重
なるように形成された第3の電極と、少なくとも前記第
2のオフセット領域を覆うように形成された第4の絶縁
膜と、前記第4の絶縁膜上に形成されかつ少なくとも前
記第2のオフセット領域に重なるように形成された第4
の電極とから構成され、前記第3の電極をメインゲート
電極としかつ前記第4の電極をサブゲート電極とする第
2の薄膜トランジスタとを備え、前記第2の絶縁膜及び
前記第3の絶縁膜の膜厚が同一であり、前記第1の薄膜
トランジスタと前記第2の薄膜トランジスタとが共に回
路を構成している。
造方法は、各々異なる駆動電圧で動作する第1の薄膜ト
ランジスタ及び第2の薄膜トランジスタからなる回路を
構成する高耐圧薄膜トランジスタの製造方法であって、
絶縁性基板上に前記第1の薄膜トランジスタを構成する
第1の半導体層と前記第2の薄膜トランジスタを構成す
る第2の半導体層とを形成する工程と、前記第1の半導
体層の一部に不純物を導入することにより前記第1の薄
膜トランジスタの第1のソース領域及び前記第1のドレ
イン領域を形成するとともに、前記不純物を導入しない
領域に第1の活性層及び第1のオフセット領域を形成す
る工程と、前記第2の半導体層の一部に不純物を導入す
ることにより前記第2の薄膜トランジスタの第2のソー
ス領域及び前記第2のドレイン領域を形成するととも
に、前記不純物を導入しない領域に第2の活性層及び第
2のオフセット領域を形成する工程と、前記第1の活性
層を覆うように第1の絶縁膜を形成する工程と、前記第
1の絶縁膜を挟んで前記第1の活性層に重なるように第
1の電極を形成する工程と、前記第1のオフセット領域
を覆うように第2の絶縁膜を形成すると同時に前記第2
の活性層を覆うように第3の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第2の電極を形成すると同時に前
記第3の絶縁膜を挟んで前記第2の活性層と重なるよう
に第3の電極を形成する工程と、少なくとも前記第2の
オフセット領域を覆うように第4の絶縁膜を形成する工
程と、前記第4の絶縁膜上に第4の電極を形成する工程
とを備えている。
タは、第1の活性層と、第1の活性層上に形成された第
1のソース領域及び第1のドレイン領域と、第1の活性
層を覆うようにして形成された第1の絶縁膜と、第1の
絶縁膜を挟んで第1の活性層と重なるようにして形成さ
れた第1の電極と、第1の電極及び第1の活性層を覆う
ようにして形成された第2の絶縁膜と、第2の絶縁膜上
に形成された第2の電極とから構成され、第1の電極が
メインゲート電極でかつ第2電極がサブゲート電極であ
る第1の薄膜トランジスタが形成されている。
形成された第2のソース領域及び第2のドレイン領域
と、第2の活性層を覆うようにして形成された第3の絶
縁膜と、第3の絶縁膜を挟んで第2の活性層と重なるよ
うにして形成された第3の電極と、第3の電極及び第2
の活性層を覆うようにして形成された第4の絶縁膜と、
第4の絶縁膜上に形成された第4電極とから構成され、
第3の電極がメインゲート電極でかつ第4の電極がサブ
ゲート電極である第2の薄膜トランジスタが形成されて
いる。
薄膜トランジスタは同一の絶縁性基板または同一の絶縁
膜上に形成されており、第2の絶縁膜及び第3の絶縁膜
とが同一層内に形成されている。
薄膜トランジスタにおいては第1の絶縁膜、第2の絶縁
膜、第3の絶縁膜及び第4の絶縁膜の膜厚が夫々d1
m、d1s、d2m及びd2sである時、d1s>d1
mかつd2s>d2mとなるように形成されている。さ
らに、第1の薄膜トランジスタ及び第2の薄膜トランジ
スタにおいては、第2の電極及び第3の電極が同一層内
に形成されている。
1の絶縁膜及び第2の絶縁膜が夫々第1の薄膜トランジ
スタのメインゲート絶縁膜(膜厚d1m)及びサブゲー
ト絶縁膜(膜厚d1s)として働き、第3の絶縁膜(膜
厚d2m)及び第4の絶縁膜(膜厚d2s)が夫々第2
の薄膜トランジスタのメインゲート絶縁膜及びサブゲー
ト絶縁膜として働く。
一の膜厚を有する時、d2s>d2m≒d1s>d1m
となる。従来のように単一構造のサブゲート型薄膜トラ
ンジスタでは2種類の絶縁膜厚しか設定することができ
ないが、本発明では中間の膜厚の絶縁膜上に形成された
電極を設置することによって、各電極間の電位差を小さ
くすることが可能となる。
て図面を参照して詳細に説明する。図1は本発明の一実
施形態の構成を示す断面図である。図1に示すように、
絶縁膜厚が異なる第1の薄膜トランジスタ(TFT:T
hin Film Transistor)101及び
第2の薄膜トランジスタ(TFT)102からなる。こ
こでは、第1の薄膜トランジスタ101及び第2の薄膜
トランジスタ102がともにNMOS(N−Metal
−Oxide Semiconductor)型の場合
について説明する。
いて説明する。下地酸化膜2で覆われたガラス基板1上
に形成された半導体層の一部に、不純物を高濃度に含有
しかつ抵抗が低い第1のソース領域51及び第1のドレ
イン領域61と、不純物をほとんど含まない第1の活性
層71及び第1のオフセット領域81とが形成されてい
る。
縁膜として機能する第1の絶縁膜3を挟んで、メインゲ
ート電極として機能する第1の電極4が形成されてい
る。また、第1のオフセット領域81上には、サブゲー
ト絶縁膜として機能する第2の絶縁膜9を挟んで、サブ
ゲート電極として機能する第2の電極11が形成されて
いる。
いて説明する。下地酸化膜2で覆われたガラス基板1上
に形成された半導体層の一部に、不純物を高濃度に含有
しかつ抵抗が低い第2のソース領域52及び第2のドレ
イン領域62と、不純物をほとんど含まない第2の活性
層72及び第2のオフセット領域82が形成されてい
る。
縁膜として機能する第3の絶縁膜10を挟んで、メイン
ゲート電極として機能する第3の電極12が形成されて
いる。また、第2のオフセット領域82上には、サブゲ
ート絶縁膜として機能する第5の絶縁膜14及び第3の
絶縁膜10を挟んで、サブゲート電極として機能する第
4の電極15が形成されている。
薄膜トランジスタ102が回路を構成する場合には、両
者が混在した構成となる。但し、第1の薄膜トランジス
タ101の第1のソース領域51は接地し、第2の薄膜
トランジスタ102の第2のドレイン領域62に電源電
圧を印加する。回路の中で最も振幅の小さい信号を第1
の薄膜トランジスタ101のメインゲートに印加する。
すなわち、第1の薄膜トランジスタ101のメインゲー
ト電圧で電源電圧を制御していることになる。
ングはメインゲート電極である第1の電極4によって行
われる。第1の活性層71と第1のドレイン領域61と
の間に形成された第1のオフセット領域81はソース・
ドレイン間電圧のバッファとして機能する。第1のオフ
セット領域81の抵抗を第1の活性層71より高くする
と、ソース・ドレイン間の電圧の大部分は第1のオフセ
ット領域81に印加され、第1の活性層71に大きな電
圧が印加されるのを防ぐことができる。
ートである第2の電極11によって制御される。第2の
電極11に印加する電圧を適当な値に設定することによ
って、ドレインの横方向電界強度を弱めることができ、
高耐圧な薄膜トランジスタを得ることができる。
イッチングはメインゲート電極である第3の電極12に
よって行われる。第2の活性層72と第2のドレイン領
域62との間に形成された第2のオフセット領域82は
ソース・ドレイン間電圧のバッファとして機能する。第
2のオフセット領域82の抵抗を第2の活性層72より
高くすると、ソース・ドレイン間の電圧の大部分は第2
のオフセット領域82に印加され、第2の活性層72に
大きな電圧が印加されるのを防ぐことができる。
ートである第4の電極15によって制御される。第4の
電極15に印加する電圧を適当な値に設定することによ
って、ドレインの横方向電界強度を弱めることができ、
高耐圧な薄膜トランジスタを得ることができる。
作について説明する。第1の薄膜トランジスタ101及
び第2の薄膜トランジスタ102からなる回路が、振幅
V0[V]の入力信号によって振幅V2[V]の出力電
圧を発生させる回路である場合について考える。
2)の信号を発生させる場合について述べる。すなわ
ち、第1の薄膜トランジスタ101は振幅V0の入力信
号によって振幅V1の出力電圧を発生させ、一方、第2
の薄膜トランジスタ102は振幅V1の入力信号によっ
て振幅V2の出力電圧を発生させる。
圧薄膜トランジスタの製造工程を示す断面図である。こ
れら図2〜図4を参照して本発明の一実施例による高耐
圧薄膜トランジスタの製造工程について説明する。
の二酸化シリコン膜からなる下地酸化膜2がLPCVD
(Low Pressure Chemical Va
por Deposition)法によって形成される
[図2(a)参照]。
多結晶シリコンからなる半導体膜が、LPCVD法によ
って形成された後にエキシマレーザアニールによって再
結晶化されて形成される。第1の薄膜トランジスタ10
1及び第2の薄膜トランジスタ102各々を構成する半
導体層の一部にはイオンドーピング法によってドープさ
れたリンを1021cm-3程度含有し、シート抵抗1kΩ
/□程度の第1のソース領域51及び第1のドレイン領
域61と第2のソース領域52及び第2のドレイン領域
62とが形成される[図2(b)参照]。
域61との間には不純物をほとんど含まない第1の活性
層71及び第1のオフセット領域81が形成され、第2
のソース領域52と第2のドレイン領域62との間には
不純物をほとんど含まない第2の活性層72及び第2の
オフセット領域82が形成される[図2(c)参照]。
って形成された膜厚100nmの二酸化シリコン膜から
なる第1の絶縁膜3が形成され、第1の絶縁膜3はメイ
ンゲート酸化膜として働く。第1の絶縁膜3上にはリン
を1021cm-3程度含有する膜厚50nmのn型多結晶
シリコンと、スパッタ法によって形成された膜厚200
nmのタングステンシリサイドの積層構造からなる第1
の電極4が形成され、第1の電極4はメインゲート電極
として働く[図2(d)参照]。
層72及び第2のオフセット領域82上には、膜厚20
0nmの二酸化シリコン膜からなる第2の絶縁膜9及び
第3の絶縁膜10がLPCVD法によって形成され、第
2の絶縁膜9は第1の薄膜トランジスタ101において
サブゲート絶縁膜として働き、第3の絶縁膜10は第2
の薄膜トランジスタ102においてメインゲート絶縁膜
として働く。さらに、コンタクトホールが形成される
[図3(a)参照]。
スタ101の第1のオフセット領域81と重なるよう
に、膜厚500nmのアルミ膜からなる第2の電極11
がスパッタ法によって形成され、第2の電極11はサブ
ゲート電極として働く。また、第2の薄膜トランジスタ
102の第2の活性層72上には膜厚500nmのアル
ミ膜からなる第3の電極12がスパッタ法によって形成
され、第3の電極12はメインゲート電極として働く。
ドレイン領域61と、第2のソース領域52及び第2の
ドレイン領域62とに夫々電気的に接続されるように、
第2の絶縁膜9上には膜厚500nmのアルミからなる
第5の電極16がスパッタ法によって形成され、第5の
電極16は第1のソース領域51及び第1のドレイン領
域61と、第2のソース領域52及び第2のドレイン領
域62とに夫々信号を供給するために用いられる[図3
(b)参照]。
膜からなる第4の絶縁膜13及び第5の絶縁膜14が基
板全面を覆うようにして、プラズマCVD(Chemi
cal Vapor Deposition)法によっ
て形成され、第4の絶縁膜13は第1の薄膜トランジス
タ101において保護膜として働き、第5の絶縁膜14
は第2の薄膜トランジスタ102においてサブゲート絶
縁膜の一部として働く。さらに、コンタクトホールが形
成される[図4(a)参照]。
ジスタ102の第2のオフセット領域82と重なるよう
に、膜厚500nmのアルミ膜からなる第4の電極15
がスパッタ法によって形成され、第4の電極15はサブ
ゲート電極として働く。第4の絶縁膜13及び第5の絶
縁膜14上には第1の電極4及び第3の電極12に電気
的に接続されるように、膜厚500nmのアルミからな
る第6の電極17がスパッタ法によって形成され、第6
の電極17はメインゲート電極として機能する第1の電
極4及び第3の電極12に夫々信号を供給するために用
いられる[図4(b)参照]。
第1のメインゲート絶縁膜111及び第2の薄膜トラン
ジスタ102の第2のメインゲート絶縁膜121各々の
膜厚を夫々d1m,d2mとし、同様に第1の薄膜トラ
ンジスタ101の第1のサブゲート絶縁膜112及び第
2の薄膜トランジスタ102の第2のサブゲート絶縁膜
122各々の膜厚を夫々d1s,d2sとすると、d1
m=100nm、d2m=200nm、d1s=200
nm、d2s=500nmであり、d1s>d1mかつ
d2s>d2mとなっている。
ース領域51の電圧を0V、第1のドレイン領域61の
電圧を50Vとする。サブゲートである第2の電極11
の電圧を30V一定とし、メインゲートである第1の電
極4に5Vの振幅の信号を入力することによって、第1
の薄膜トランジスタ101では50Vの信号を制御する
ことができる。
2のソース領域52の電圧を0V、第2のドレイン領域
62の電圧を100Vとする。サブゲートである第4の
電極15の電圧を70V一定とし、メインゲートである
第3の電極12に50Vの振幅の信号を入力することに
よって、第2の薄膜トランジスタ102では100Vの
信号を制御することができる。
101のメインゲートである第1の電極4に振幅5Vの
信号を入力することによって、第2の薄膜トランジスタ
102では振幅100Vの信号を出力することが可能と
なる。
においてメインゲートとサブゲートとの間の電位差は2
5Vであり、一方、第2の薄膜トランジスタ102にお
いてメインゲートとサブゲートとの間の電位差は20V
である。このように、メインゲート・サブゲート間電圧
を下げることができるため、メインゲートとサブゲート
との間に形成する絶縁膜の膜厚を200〜300nmに
まで薄膜化することができる。
れる絶縁膜を薄膜化することによって、サブゲート絶縁
膜を薄膜化することが可能となり、サブゲート領域の抵
抗を下げることが可能となるので、従来に比べて約2倍
のオン電流を得ることができる。
101のサブゲート絶縁膜として機能するとともに、第
2の絶縁膜9と同時に形成される第3の絶縁膜10が第
2の薄膜トランジスタ102のメインゲート絶縁膜とし
て機能するので、絶縁膜形成工程を簡略化することがで
きる。
ト電極である第2の電極11と、第2の薄膜トランジス
タ102のメインゲート電極である第3の電極12とを
同一工程で形成することが可能となるため、電極形成工
程を簡略化することができる。
1の活性層と、第1の活性層と同一層に形成された第1
のソース領域及び第1のドレイン領域と、第1活性層を
覆うように形成された第1の絶縁膜と、第1の絶縁膜を
挟んで第1の活性層に重なるように形成された第1の電
極と、第1の電極及び第1の活性層を覆うように形成さ
れた第2の絶縁膜と、第2の絶縁膜上に形成された第2
の電極とから構成され、第1の電極をメインゲート電極
としかつ第2の電極をサブゲート電極とする第1の薄膜
トランジスタと、第2の活性層と、第2の活性層と同一
層に形成された第2のソース領域及び第2のドレイン領
域と、第2の活性層を覆うように形成された第3の絶縁
膜と、第3の絶縁膜を挟んで第2の活性層と重なるよう
に形成された第3の電極と、第3の電極及び第2の活性
層を覆うように形成された第4の絶縁膜と、第4の絶縁
膜上に形成された第4の電極とから構成され、第3の電
極をメインゲート電極としかつ第4の電極をサブゲート
電極とする第2の薄膜トランジスタとを同一の絶縁性基
板及び同一の絶縁膜のうちの一方に形成し、第2の絶縁
膜及び第3の絶縁膜を同一層内に形成することによっ
て、最小限の工程数で、2種類の異なる駆動電圧で動作
する薄膜トランジスタを作製することができるという効
果がある。
る。
圧薄膜トランジスタの製造工程を示す断面図である。
圧薄膜トランジスタの製造工程を示す断面図である。
圧薄膜トランジスタの製造工程を示す断面図である。
Claims (5)
- 【請求項1】 絶縁性基板上に形成された第1の活性層
と、 前記第1の活性層に隣接して形成された第1のソース領
域及び第1のオフセット領域と、 前記第1のオフセット領域に隣接して形成された第1の
ドレイン領域と、 前記第1の活性層上に形成された第1の絶縁膜と、 前記第1の絶縁膜を挟んで前記第1の活性層に重なるよ
うに形成された第1の電極と、 少なくとも前記第1のオフセット領域を覆うように形成
された第2の絶縁膜と、 前記第2の絶縁膜上に形成され、かつ少なくとも前記第
1のオフセット領域と重なるように形成された第2の電
極とを有し、 前記第1の電極をメインゲート電極とし、かつ前記第2
の電極をサブゲート電極とする第1の薄膜トランジスタ
と、 前記第1の活性層と同一層に形成された第2の活性層
と、 前記第2の活性層に隣接して形成された第2のソース領
域及び第2のオフセット領域と、 前記第2のオフセット領域に隣接して形成された第2の
ドレイン領域と、 前記第2の活性層上に形成された第3の絶縁膜と、 前記第3の絶縁膜を挟んで前記第2の活性層と重なるよ
うに形成された第3の電極と、 少なくとも前記第2のオフセット領域を覆うように形成
された第4の絶縁膜と、 前記第4の絶縁膜上に形成され、かつ少なくとも前記第
2のオフセット領域と重なるように形成された第4の電
極とから構成され、 前記第3の電極をメインゲート電極とし、かつ前記第4
の電極をサブゲート電極とする第2の薄膜トランジスタ
とを有し、 前記第2の絶縁膜及び前記第3の絶縁膜の膜厚が同一で
あり、 前記第1の薄膜トランジスタと前記第2の薄膜トランジ
スタが共に回路を構成し、前記第1の薄膜トランジスタ
により構成される回路の入力電圧をV0、出力電圧をV
1、前記第2の薄膜トランジスタにより構成される回路
の入力電圧をV2、出力電圧をV3としたときに、V1
>V0、V3>V2であることを特徴とする高耐圧薄膜
トランジスタの駆動方法。 - 【請求項2】 絶縁性基板上に形成された第1の活性層
と、 前記第1の活性層に隣接して形成された第1のソース領
域及び第1のオフセット領域と、 前記第1のオフセット領域に隣接して形成された第1の
ドレイン領域と、 前記第1の活性層上に形成された第1の絶縁膜と、 前記第1の絶縁膜を挟んで前記第1の活性層に重なるよ
うに形成された第1の電極と、 少なくとも前記第1のオフセット領域を覆うように形成
された第2の絶縁膜と、 前記第2の絶縁膜上に形成され、かつ少なくとも前記第
1のオフセット領域と重なるように形成された第2の電
極とを有し、 前記第1の電極をメインゲート電極とし、かつ前記第2
の電極をサブゲート電極とする第1の薄膜トランジスタ
と、 前記第1の活性層と同一層に形成された第2の活性層
と、 前記第2の活性層に隣接して形成された第2のソース領
域及び第2のオフセット領域と、 前記第2のオフセット領域に隣接して形成された第2の
ドレイン領域と、 前記第2の活性層上に形成された第3の絶縁膜と、 前記第3の絶縁膜を挟んで前記第2の活性層と重なるよ
うに形成された第3の電極と、 少なくとも前記第2のオフセット領域を覆うように形成
された第4の絶縁膜と、 前記第4の絶縁膜上に形成され、かつ少なくとも前記第
2のオフセット領域と重なるように形成された第4の電
極とから構成され、 前記第3の電極をメインゲート電極とし、かつ前記第4
の電極をサブゲート電極とする第2の薄膜トランジスタ
とを有し、 前記第2の絶縁膜及び前記第3の絶縁膜の膜厚が同一で
あり、 前記第1の薄膜トランジスタと前記第2の薄膜トランジ
スタが共に回路を構成し、前記第1の薄膜トランジスタ
の前記第1のソース領域は接地され、前記第2の薄膜ト
ランジスタの前記第2のドレイン領域に電源電圧を供給
し、前記回路の中で最も振幅の小さい信号を前記第1の
電極に印加し、 前記第1の薄膜トランジスタにより構成される回路の入
力電圧をV0、出力電圧をV1、前記第2の薄膜トラン
ジスタにより構成される回路の入力電圧をV2、出力電
圧をV3としたときに、V1>V0、V3>V2である
ことを特徴とする高耐圧薄膜トランジスタの駆動方法。 - 【請求項3】 前記第1の薄膜トランジスタの前記第1
の電極に印加する電圧をVg1、前記第1のオフセット
領域に印加する電圧をVs1、前記第1のドレイン領域
に印加する電圧をVd1とし、 前記第2の薄膜トランジスタの前記第2の電極に印加す
る電圧をVg2、前記第2のオフセット領域に印加する
電圧をVs2、前記第2のドレイン領域に印加する電圧
をVd2としたときに、 Vg1<Vs1<Vd1かつVg2<Vs2<Vd2で
あることを特徴とする請求項1または2記載の高耐圧薄
膜トランジスタの駆動方法。 - 【請求項4】 Vd1=Vg2であることを特徴とする
請求項3記載の高耐圧薄膜トランジスタの駆動方法。 - 【請求項5】 Vg1=5V、Vs1=30V、Vd1
=50V、Vg2=50V、Vs2=70V、Vd2=
100Vであることを特徴とする請求項3または請求項
4記載の高耐圧薄膜トランジスタの駆動方法。
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