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JP3344485B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3344485B2
JP3344485B2 JP30469790A JP30469790A JP3344485B2 JP 3344485 B2 JP3344485 B2 JP 3344485B2 JP 30469790 A JP30469790 A JP 30469790A JP 30469790 A JP30469790 A JP 30469790A JP 3344485 B2 JP3344485 B2 JP 3344485B2
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forming
photoresist
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exposure
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    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
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    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
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    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 〔概 要〕 高集積DRAMセルを含む半導体装置の製造方法に関し、 コンタクトホール等のような独立した要素を精度良く
形成して装置の歩留りを向上することを目的とし、 半導体装置形成領域の所定の領域を複数の露光領域に
区画し、その上に塗布されたフォトレジストを各露光領
域毎にコンタクトホール形成用露光マスクを用いて露光
した後に、該フォトレジストを現像してコンタクトホー
ル形成用の窓を開口する工程と、前記窓から露出する前
記絶縁膜をエッチングしてコンタクトホールを形成する
工程と、前記コンタクトホール形成用露光マスク以外の
露光用マスクを用いて、半導体装置形成領域単位で別の
フォトレジストを露光する工程とを含み構成する。
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、より詳しく
は、高集積DRAMセルを含む半導体装置の製造方法に関す
る。
〔従来の技術〕
スタックト型キャパシタを備えたDRAMセルは、例えば
第７図に示すようなものがあり、その構造は次のように
なっている。なお、第７図（ｂ）は同図（ａ）のＸ−Ｘ
線断面図を示している。
即ち、DRAMセルＣは、転送トランジスタTrと、その上
に絶縁膜70を介して形成される断面樹枝状のキャパシタ
Ｑを有している。また転送トランジスタTrは、半導体基
板71の表面で選択酸化膜72に囲まれた矩形状の活性領域
73に形成されており、そのうち一方の拡散層74にはコン
タクトホール75を通してキャパシタＱの蓄積電極76が接
続され、また、他方の拡散層77には別のコンタクトホー
ル78を通してビット線BLが接続されている。
このような装置においては、微細化が進むにともな
い、キャパシタＱを高く形成して蓄積容量を大きくする
ことが行われる。
しかし、蓄積電極76とビット線コンタクトホール78の
段差が露光焦点深度以上になると、キャパシタＱの上方
にビット線BLを形成する際に使用されるフォトレジスト
の露光が充分に行われないことになり、ビット線BLのパ
ターンに不良が発生する原因となる。しかも、ビット線
BLとそのコンタクトホール78によってキャパシタＱの配
置が制約されることになり、容量を大きくできないこと
になる。
このため、第８図に示すように、ビット線BLを形成し
た後に、キャパシタＱを形成するようにした装置を本出
願人が提案している。この装置は、転送トランジスタTr
を覆う層間絶縁膜70の上にビット線BLを形成するととも
に、キャパシタＱのコンタクトホール75を迂回する領域
にそのビット線BLを配置するような構造となっている。
しかし、このような位置にビット線BLを設けると、ビ
ット線BLに張出し部分79を形成してコンタクトホール78
との接続を図る必要が生じるため、その張出し部分79に
よりビット線BL相互の間隔が狭くなってパターンルール
が厳しくなり、短絡が発生し易くなるといった問題があ
る。
これを解決するため、第９図に示すように、互いに直
交するワード線WLとビット線BLに対して活性領域73を所
定の角度だけ面方向に傾け、しかも、ビット線コンタク
トホール78間を結ぶ線上に蓄積電極コンタクトホール75
を形成して、ビット線BLの張出し部分をなくすようにし
た装置を、本出願人が特開平２−192162号公報において
提案している。この装置によれば、ワード線WLの線間距
離の狭い部分をなくすことができることが示されてい
る。
即ち、この装置によれば、ワード線WL及びビット線BL
双方のパターン幅を大きくして少々の位置ズレを吸収す
ることができ、これによりパターンルールの厳しさが軽
減する。
ところで、ワード線WL、ビット線BL等のパターンを形
成する際に使用するマスクは、フォトレジストを露光、
現像したものが使用されている。この場合の露光工程に
かかる時間を短縮するために、露光は一般にチップ単位
で行われており、上記したような活性領域73を傾ける装
置においては、ワード線WLやビット線BLのパターンルー
ルが緩くなっているために、チップ単位の露光であって
も歩留りが悪くならないという利点がある。
〔発明が解決しようとする課題〕
しかし、蓄積電極用のコンタクトホール75、ビット線
用のコンタクトホール78は、形成面積が極めて小さく、
しかも、形成領域の範囲が限られている。
この結果、コンタクトホール75、78の開口工程におけ
る露光は依然として厳しい状態にあり、これが歩留り低
下の原因となる。
本発明はこのような問題に鑑みてなされたものであっ
て、コンタクホール等の独立した要素を精度良く形成し
て歩留りの良い半導体装置の製造方法を提供することを
目的とする。
〔課題を解決するための手段〕
上記した課題は、第１〜４図に例示するように、基板
１上にチップ単位となる半導体装置形成領域２を縦横に
複数形成する工程と、前記半導体装置形成領域２に積層
された絶縁膜18の上にフォトレジスト19,28を塗布する
工程と、前記半導体装置形成領域２の所定の領域を、繰
り返して形成される複数の露光領域Ａに区画し、各該露
光領域Ａ毎に繰り返し、コンタクトホール形成用露光マ
スク10を用いて前記フォトレジスト19,28を露光する工
程と、前記フォトレジスト19,28を現像してコンタクト
ホール形成用の窓20,29を開口する工程と、前記窓20,29
から露出する前記絶縁膜２をエッチングしてコンタクト
ホール21,30を形成する工程と、前記コンタクトホール
形成用露光マスク10以外の露光用マスクを用いて、前記
半導体装置形成領域２毎に繰り返し、別のフォトレジス
ト32を露光する工程とを有することを特徴とする半導体
装置の製造方法、 または、メモリセル、センスアンプ、デコーダ及び周
辺回路から構成され、チップ単位となる半導体装置形成
領域２を基板１上に縦横に複数形成する工程と、前記基
板上１上にフォトレジスト19,28を塗布する工程と、前
記半導体装置形成領域において、前記メモリセル、前記
センスアンプ、前記デコーダの少なくとも一部の要素が
独立した基本単位として規則的に複数個配置される領域
を露光する第一の露光マスク10を用いて、前記半導体装
置形成領域２に塗布されたフォトレジスト19,28を該基
本単位の一定範囲毎に繰り返し露光し、ついで現像する
ことにより、前記フォトレジスト19,28に窓20,29を形成
する工程と、前記半導体装置形成領域２を一単位として
前記基本単位以外の要素を露光する第二の露光マスクを
用いて、繰り返し別のフォトレジスト32を露光する工程
とを有することを特徴とする半導体装置の製造方法、 または、図６に例示するように、複数のメモリセル４
を備えた複数のメモリセルブロックと該複数のメモリセ
ルブロックの間にセンスアンプ５及びデコーダ回路６を
それぞれ挟むように配置した１つの回路ブロックＡがチ
ップ単位内の縦横に複数並進規則的に配置され、該チッ
プ単位が半導体基板上に縦横に複数配置されるる半導体
装置のうち、前記チップ単位の上に第１レジストを塗布
する工程と、前記回路ブロックＡ毎に繰り返して前記第
１レジストを露光した後に前記第１レジストを現像して
第１パターンを形成する工程と、前記チップ単位の上に
第２レジストを塗布し、該第２レジストを前記チップ単
位で露光した後に、現像して第２パターンを形成する工
程とを有することを特徴とする半導体装置の製造方法に
より解決される。
〔作 用〕
本発明によれば、フォトレジストを露光する場合に、
同一のパターンを規則的に繰返す基本単位の領域では、
半導体装置形成領域２よりも小さな露光領域Ａを露光す
る露光マスク10を使用して基本単位の一定範囲毎にフォ
トレジスト19、28を露光するようにし、この他のパター
ンを形成する場合には半導体装置形成領域２単位で露光
するようにしている。
したがって、独立した基本単位の要素の露光を行う場
合には、露光マスクの位置検出を一度行い、それ以降の
露光はステージを一定量だけ移動して露光を繰返して行
い、最終的に全領域を露光すればよい。
これにより、パターンルールが厳しい要素、例えばコ
ンタクトホールについては、半導体装置形成領域２より
も小さい範囲でフォトレジスト19、28を露光することに
なり、露光の際の解像度を高めて精度良くパターンを形
成することになる。
〔実施例〕
そこで、以下に本発明の詳細を図面に基づいて説明す
る。
（ａ）本発明の第１実施例の説明 第１図は、本発明の第１実施例に用いられる半導体基
板の平面図である。
図中符号１はシリコン等のｐ型半導体基板であって、
一点鎖線で囲んだ区画は半導体装置形成領域２を示して
いる。また、半導体装置形成領域２にはDRAMセルを備え
た半導体記憶装置３が形成され、装置の完成後に、半導
体基板１はスクライブラインSLに沿って半導体記憶装置
３毎に分割されて所定のパッケージに組み込まれること
になる。
また、上記した半導体装置形成領域２は、第２図に示
すように半導体記憶装置３の平面構成にしたがって、複
数のDRAMセルを形成するセル領域４と、センス・アンプ
（S/A）とコラムデコーダ等の領域５と、ワードデコー
ダ（WD）領域６と、それらの領域の周辺に形成される入
出力回路や論理回路等の周辺回路領域７に区画される。
つぎに、DRAMセルの形成工程を第２〜４図に基づいて
説明する。
まず、第３図（ａ）に示すように、シリコンよりなる
半導体基板１の表面に選択酸化膜11を形成し、これによ
り転送トランジスタの活性領域８の周りを囲むようにす
る。この場合の活性領域８は、第９図に示す活性領域73
のように、ワード線WLとビット線BLに対して基板面上で
斜めに傾けて形成される。
この後に、半導体基板１の活性領域８の表面を熱酸化
して数100Åの薄いSiO2膜12を形成してから、厚さ数100
0Åの多結晶シリコン膜13をCVD法によって形成し、さら
に、この上にフォトレジスト14を塗布する（第３図
（ｂ））。
そして、フォトレジスト14を露光、現像してワード線
形成領域９以外の領域を露出させる（第３図（ｃ））。
この工程における露光はチップ（半導体装置形成領域
２）単位で行う。
また現像後に、フォトレジスト14をマスクにして多結
晶シリコン膜13をエッチングし、多結晶シリコン膜13を
帯状にパターニングして活性領域８を横切るゲート電極
15を形成し、ついでフォトレジスト14を除去する（第３
図（ｄ））。このゲート電極15は、複数の活性領域８上
を横切るような長さに形成され、第９図に示すような転
送トランジスタTrのワード電極WLとなる。
これにつづいて、ゲート電極15をマスクにして燐イオ
ンを半導体基板１の活性領域８に注入、拡散し、ゲート
電極15の両側にn+型拡散層16、17を形成する。この場
合、ゲート電極15に注入されたｎ型不純物は活性化され
てゲート電極15を導電体にする。
このように形成されたゲート電極15とn+型拡散層16、
17により転送トランジスタTrが構成される。
次に、CVD法によりSiO2膜18を積層した後に（第３図
（ｅ））、再びフォトレジスト19を塗布してこれを露
光、現像し、一方のn+型拡散層16の上に窓20を形成する
（第３図（ｆ））。そして、窓20から露出したSiO2膜18
を開口してビット線コンタクトホール21を形成する（第
３図（ｇ））。
この場合の露光は第４図に示すような装置を用い、チ
ップ単位でなく、第２図の破線で示すように、セル領域
４の一部を一定範囲の露光領域Ａで同時露光する露光マ
スク10を用いてもよい。
そして、１回目の露光の際には、位置合せマークＭを
基準にして位置合わせを行い、セル領域４に規則的に繰
返して形成される複数のDRAMセルのうちの一部を露光す
るための第１回目の処理を行う。次に、半導体基板１を
載置した第４図に示す載置台Ｓを一定範囲だけ移動し
て、１回目の露光領域Ａに隣接した別の露光領域Ａに同
一露光マスク10を使用してパターンを露光する。そし
て、このような操作を繰り返し行い、各セル領域４の全
てを露光する。
これによれば、チップ（半導体装置形成領域２）より
も小さい単位で露光を行い、しかも、基板１表面からほ
ぼ同一の高さ、同一厚さのフォトレジスト19を露光する
ことになるために、レンズの開口数を大きくしても焦点
深度上の支障がなく、さらに、露光領域が狭くても良い
ためレンズの収差等の影響も小さくなり、これにより解
像度を向上してビット線コンタクトホール用の窓20を精
度良く形成することが可能になる。
次に第３図（ｈ）に示すように、ビット線を構成する
高融点金属シリサイド膜22を積層した後に、図示しない
フォトレジストを塗布してこれを露光・現像し、これを
マスクにして高融点金属シリサイド膜22をパターニング
し、ビット線コンタクトホール21を通して一方の拡散層
16に接続するビット線23（BL）を形成する。この場合の
ビット線23（BL）はパターンルールが緩いため、フォト
レジストの露光をチップ単位で行っても支障がない。
この後に、第３図（ｉ）に示すように、窒化膜24、Si
O2膜25、不純物を含む多結晶シリコン膜26、SiO2膜27を
順に積層してから、その上にフォトレジスト28を形成し
てこれを露光、現像し、同図（ｊ）に示すような蓄積電
極コンタクトホール形成用の窓29を設ける。
ところで、フォトレジスト28に窓29を形成する場合に
は、上記したビット線コンタクトホール21を形成する場
合と同様にセル領域４の一部を一定の範囲で露光し、こ
れを繰返して行い、ステプアンドレピートでセル領域４
の全てを露光する。これにより、蓄積電極コンタクトホ
ール形成用の微細な窓29を解像度良く形成できる。
そしてこの状態で、窓29から露出したSiO2膜27を反応
性イオンエッチング法によりエッチングし、これに続け
て多結晶シリコン膜26から半導体基板１上のSiO2膜18ま
でエッチングして蓄積電極コンタクトホール30を形成す
る。その後にフォトレジスト28を除去すると第３図
（ｋ）に示すような断面形状が得られる。
次に、蓄積電極コンタクトホール30内面に沿った多結
晶シリコン膜31をCVD法により積層し、これに燐イオン
を注入・活性化した後で、第３図（ｌ）に示すようなキ
ャパシタ形成用のレジストマスク32によって蓄積電極コ
ンタクトホール32とその周辺を覆う。この場合、レジス
トマスク32を形成する際の露光はチップ単位で行っても
良いが、セル容量を大きくするため、パターンルールを
厳しくすることが望ましく、コンタクトホール形成と同
じ方法で行うと良い。この場合、ネガレジストを用いる
が、ポジレジストを用い、セルの露光を行った後に、露
光マスクを交換して、セル以外の領域全体を露光し、現
像しても良い。
そして、レジストマスク32をマスクにして、上から４
層の多結晶シリコン膜26、31及びSiO2膜25、27をRIE法
によりエッチングし、ついでレジストマスク32を除去す
る（第３図（ｍ））。
この後に、２つの多結晶シリコン膜26、31と窒化膜24
の間に挟まれたSiO2膜25、27をフッ酸によってエッチン
グすると、多結晶シリコン膜26、31は断面樹枝状になっ
て露光する（第３図（ｎ））。この多結晶シリコン膜2
6、31はキャパシタＱの蓄積電極CQとなる。
そして、第３図（ｏ）に示すように、多結晶シリコン
膜26、31の表面を熱酸化してキャパシタＱの誘電体膜と
なるSi3N4膜32を形成する。さらに、CVD法により不純物
を含む多結晶シリコン膜33を全体に形成するとともに、
蓄積電極CQの凹部をその多結晶シリコン膜33によって埋
込む。ついで、多結晶シリコン膜33をフォトリソグラフ
ィー法によりパターニングしてキャパシタの対抗電極CP
を形成する。
このフォトリソグラフィー法においてフォトレジスト
を用いる場合にも、対向電極CPのパターンルールは緩い
のでチップ単位、即ち半導体装置形成領域２単位で露光
することになる。
これによりDRAMセルが完成するが、上記したような方
法によれば、コンタクトホール21、30用のレジストマス
クを形成する場合に、セル領域４を複数に区分して各区
画を順に繰返して露光し、これを現像して窓20、29を形
成するようにしている。
しかも、コンタクトホール21、30と、場合によっては
蓄積電極CQ以外のパターンのルールは緩いために、レジ
ストマスクを形成する際の露光をチップ単位で行ってい
る。
この結果、フォトレジストの露光不良によるパターン
欠陥は少なくなり、半導体装置の歩留りが向上すること
になる。
（ｂ）本発明の第２の実施例の説明 上記した実施例では、フォトレジストを露光してコン
タクトホール用の窓20、29を形成する場合に、セル領域
４を複数に区分し、１枚の露光マスク10を用いて各区画
を露光領域Ａとしてステップアンドレピートで露光する
ようにしたが、露光の範囲は上記したものに限られな
い。
即ち、第２図に示すように複数のセル領域４にそれぞ
れ同一のセンス・アンプ領域５が隣接しているので、こ
の領域５のコンタクトホールとセル領域４のコンタクト
ホールとを同時に形成できる工程があれば、第５図
（ａ）に示すように、センス・アンプ領域５とセル領域
４とを例えば２分割して、各区画を露光領域Ａとして繰
り返しによって順に露光するようにすることもできる。
また、複数のセル領域４にはそれぞれセンス・アンプ
領域５とデコーダ領域６が隣接され、これらにより複数
のブロックを画定できるので、第５図（ｂ）に示すよう
に、１つのチップにおいて同一パターンを有する複数の
ブロックに区分けされる領域があれば、各ブロックの単
位を露光領域Ａとしてその単位毎にフォトレジストを露
光するようにもできる。
このように、パターンルールが厳しいコンタクトホー
ル用のレジストマスクを形成する場合にだけ、その露光
をチップ単位ではなくブロック単位で行うようにすれ
ば、コンタクトホール用の窓は精度良く形成されること
になる。
（ｃ）本発明の第３の実施例の説明 上記した実施例では、第２図に示すように複数のセル
領域４の一側部にデコーダ領域６を配置するようにした
が、セル領域４を大きくした場合にデコーダ領域６を含
めてフォトレジストを露光すると、解像力が低下するこ
とがある。
しかし、デバイス側の要請としてデコーダ領域６のコ
ンタクトホールにも高解像力を適用したい場合がある。
そこで、第６図に示すように、セル領域４、センス・
アンプ領域５及びデコーダ領域６をさらに小さくし、セ
ル領域４の間にデコーダ領域６とセンス・アンプ領域５
を挟むように配置すれば、それらのブロックを露光領域
Ａとしてまとめて一括露光でき、解像度を向上させるこ
とができる。
この時、デコーダの数は通常の２倍必要となるが、以
下の事情を考えるとその効果は大きい。
即ち、デコーダ領域６の大きさはセル領域４内のワー
ド線間のピッチで決定されており、セル領域４内のパタ
ーンルールをより微細とし、ワード線間のピッチを狭く
すればセルよりも緩いパターンルールのデコーダ領域６
が配置できなくなる。これを回避するために、ワード線
のピッチをデコーダ領域６が配置できる程度に拡大する
方法、即ちセル領域４を大きくする方法が採られていた
が、デコーダ領域６を複数に分割することによって、コ
ンタクトホールを精度良く形成し、セル・デコーダ共に
小さくできれば、面積増加はほとんどなくなる。
〔発明の効果〕
以上述べたように本発明によれば、フォトレジストを
露光する場合に、同一のパターンを規則的に繰返す独立
した基本単位の領域では、半導体装置形成領域よりも小
さな領域を露光する露光マスクを使用して一定範囲毎に
フォトレジストを露光するようにし、この他のパターン
を形成する場合には半導体装置形成領域単位で露光する
ようにしたので、パターンルールが厳しい要素について
は、半導体装置形成領域よりも小さい範囲でフォトレジ
ストを露光することにより解像度を高めてパターンを精
度良く形成することができ、半導体装置の歩留りを向上
することが可能になる。
【図面の簡単な説明】
第１図は、本発明の一実施例に用いられる半導体基板の
平面図、 第２図は、本発明によって形成される装置の回路構成の
一例を示す平面図、 第３図は、本発明の実施例の製造工程を示す断面図、 第４図は、本発明の露光状態の一例を示す斜視図、 第５図は、本発明の第２の実施例の露光領域を示す平面
図、 第６図は、本発明の第３の実施例の露光領域を示す平面
図、 第７図は、従来方法で形成される装置の第１例を示す平
面図及び断面図、 第８図は、従来方法で形成される装置の第２例を示す平
面図及び断面図、 第９図は、従来方法で形成される装置の第３例を示す平
面図である。 （符号の説明） １……半導体基板、 ２……半導体装置形成領域、 ３……半導体記憶装置、 ４……セル領域、 ５……センス・アンプ領域、 ６……デコーダ領域 ７……周辺回路領域、 10……露光マスク、 12……SiO2膜、 13……多結晶シリコン膜、 14、19、28……フォトレジスト、 15……ゲート電極、 16、17……拡散層、 18……SiO2膜、 20、29……窓、 21……ビット線コンタクトホール、 23……ビット線、 24……窒化膜、 25、27……SiO2膜、 26、31……多結晶シリコン膜、 30……蓄積電極コンタクトホール、 32……レジストマスク、 Ｑ……キャパシタ、 Tr……転送トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 21/90 Ｃ (72)発明者 小林 勝義 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 田口 眞男 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭63−248128（ＪＰ，Ａ) 特開 平２−121368（ＪＰ，Ａ) 特開 昭62−47129（ＪＰ，Ａ) 特開 昭63−73520（ＪＰ，Ａ) 特開 平２−263388（ＪＰ，Ａ) 特開 平２−192162（ＪＰ，Ａ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】基板上にチップ単位となる半導体装置形成
    領域を縦横に複数形成する工程と、 前記半導体装置形成領域に積層された絶縁膜の上にフォ
    トレジストを塗布する工程と、 前記半導体装置形成領域の所定の領域を、繰り返して形
    成される複数の露光領域に区画し、各該露光領域毎に繰
    り返し、コンタクトホール形成用露光マスクを用いて前
    記フォトレジストを露光する工程と、 前記フォトレジストを現像してコンタクトホール形成用
    の窓を開口する工程と、 前記窓から露出する前記絶縁膜をエッチングしてコンタ
    クトホールを形成する工程と、 前記コンタクトホール形成用露光マスク以外の露光用マ
    スクを用いて、前記半導体装置形成領域毎に繰り返し、
    別のフォトレジストを露光する工程と を有することを特徴とする半導体装置の製造方法。
  2. 【請求項２】基板上に、メモリセル、センスアンプ、デ
    コーダ及び周辺回路から構成され、チップ単位となる半
    導体装置形成領域を縦横に複数形成する工程と、 前記基板上にフォトレジストを塗布する工程と、 前記半導体装置形成領域において、前記メモリセル、前
    記センスアンプ、前記デコーダの少なくとも一部の要素
    が独立した基本単位として規則的に複数個配置される領
    域を露光する第一の露光マスクを用いて、前記半導体装
    置形成領域に塗布されたフォトレジストを該基本単位の
    一定範囲毎に繰り返し露光し、ついで現像することによ
    り、前記フォトレジストに窓を形成する工程と、 前記半導体装置形成領域を一単位として前記基本単位以
    外の要素を露光する第二の露光マスクを用いて、繰り返
    し別のフォトレジストを露光する工程と を有することを特徴とする半導体装置の製造方法。
  3. 【請求項３】前記第一の露光用マスクはコンタクトホー
    ル形成用のマスクであり、前記第二の露光用マスクは配
    線層形成用のマスクであることを特徴とする請求項２に
    記載の半導体装置の製造方法。
  4. 【請求項４】複数のメモリセルを備えた複数のメモリセ
    ルブロックと該複数のメモリセルブロックの間にセンス
    アンプ及びデコーダ回路をそれぞれ挟むように配置した
    １つの回路ブロックがチップ単位内の縦横に複数並進規
    則的に配置され、該チップ単位が半導体基板上に縦横に
    複数配置される半導体装置のうち、 前記チップ単位の上に第１レジストを塗布する工程と、 前記回路ブロック毎に繰り返して前記第１レジストを露
    光した後に前記第１レジストを現像して第１パターンを
    形成する工程と、 前記チップ単位の上に第２レジストを塗布し、該第２レ
    ジストを前記チップ単位で露光した後に、現像して第２
    パターンを形成する工程と を有することを特徴とする半導体装置の製造方法。
  5. 【請求項５】前記メモリセルは、順に形成される転送ト
    ランジスタ、データ線、キャパシタから構成され、か
    つ、前記転送トランジスタのゲート電極が、前記転送ト
    ランジスタの不純物拡散層と前記データ線との接続領域
    の近傍で湾曲する構造を有していることを特徴とする請
    求項２又は請求項４に記載の半導体装置の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3027990B2 (ja) * 1991-03-18 2000-04-04 富士通株式会社 半導体装置の製造方法
US6030879A (en) * 1997-04-07 2000-02-29 Taiwan Semiconductor Manufacturing Co. Ltd. Method of reducing particles during the manufacturing of fin or cylinder capacitors on a wafer
JP3137185B2 (ja) 1998-04-09 2001-02-19 日本電気株式会社 半導体記憶装置
JP4398551B2 (ja) * 1998-12-25 2010-01-13 株式会社東芝 半導体装置
KR100348869B1 (ko) * 2000-08-04 2002-08-17 시온합섬주식회사 스타킹 편물기
JP2002246281A (ja) * 2001-02-13 2002-08-30 Mitsubishi Electric Corp 半導体装置の製造方法およびそれに用いられるレチクル並びにウェハ
US7018753B2 (en) * 2003-05-05 2006-03-28 Lsi Logic Corporation Variable mask field exposure
US7692975B2 (en) * 2008-05-09 2010-04-06 Micron Technology, Inc. System and method for mitigating reverse bias leakage
CN102365584B (zh) 2009-01-29 2014-07-30 迪吉福来克斯有限公司 用于在光聚合物表面上产生光掩模的工艺

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5484483A (en) * 1977-12-19 1979-07-05 Mitsubishi Electric Corp Formation of circuit pattern
JPS568836A (en) * 1979-07-03 1981-01-29 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacturing system for semiconductor device
DE3173277D1 (en) * 1980-12-29 1986-01-30 Fujitsu Ltd Method of projecting circuit patterns
DE3175280D1 (en) * 1981-12-21 1986-10-09 Burroughs Corp Improvement in and relating to the manufacture of wafer scale integrated circuits
EP0750347B1 (en) * 1987-06-17 2002-05-08 Fujitsu Limited Dynamic random access memory device and method of producing the same
JPH0666437B2 (ja) * 1987-11-17 1994-08-24 富士通株式会社 半導体記憶装置及びその製造方法
JPH06105774B2 (ja) * 1987-11-17 1994-12-21 富士通株式会社 半導体記憶装置及びその製造方法
JPH01154551A (ja) * 1987-12-11 1989-06-16 Oki Electric Ind Co Ltd 半導体メモリ集積回路装置及びその製造方法
GB8803171D0 (en) * 1988-02-11 1988-03-09 English Electric Valve Co Ltd Imaging apparatus
JP2706099B2 (ja) * 1988-09-06 1998-01-28 富士通株式会社 半導体装置の製造方法
US5059548A (en) * 1989-04-03 1991-10-22 Hyundai Electronics Industries Co., Ltd. Method of making a semiconductor memory device having a double stacked capacitor
KR930002292B1 (ko) * 1990-06-02 1993-03-29 삼성전자 주식회사 반도체 장치 및 그 제조방법
US5053351A (en) * 1991-03-19 1991-10-01 Micron Technology, Inc. Method of making stacked E-cell capacitor DRAM cell

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