JP3281194B2 - 電力用半導体素子 - Google Patents
電力用半導体素子Info
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Description
【０００１】
【産業上の利用分野】本発明は、サイリスタ、ＧＴＯ、
ＩＧＢＴ等の電力用半導体素子に関する。
ＩＧＢＴ等の電力用半導体素子に関する。
【０００２】
【従来の技術】サイリスタ、ＧＴＯ、ＩＧＢＴ等の電力
用半導体素子はその用途上大きな耐圧を必要としてい
る。これら電力用半導体素子は耐圧の観点からパンチス
ールー型とノンパンチスールー型に分けることができ
る。
用半導体素子はその用途上大きな耐圧を必要としてい
る。これら電力用半導体素子は耐圧の観点からパンチス
ールー型とノンパンチスールー型に分けることができ
る。
【０００３】図６は、従来のノンパンチスールー型電力
用半導体素子の概略構成を示す素子断面図である。図
中、１０３は低不純物濃度のＮ- 型ベース層を示してお
り、その表面にはＰ型ベース層１０４が形成されてい
る。このＰ型ベース層１０４の表面には選択的にＮ型エ
ミッタ層１０５が形成されており、その表面にはカソー
ド電極１０６が設けられている。一方、Ｎ- 型ベース層
１０３の裏面にはＰ型エミッタ層１０２が形成されてお
り、その表面にはアノード電極１０１が設けられてい
る。
用半導体素子の概略構成を示す素子断面図である。図
中、１０３は低不純物濃度のＮ- 型ベース層を示してお
り、その表面にはＰ型ベース層１０４が形成されてい
る。このＰ型ベース層１０４の表面には選択的にＮ型エ
ミッタ層１０５が形成されており、その表面にはカソー
ド電極１０６が設けられている。一方、Ｎ- 型ベース層
１０３の裏面にはＰ型エミッタ層１０２が形成されてお
り、その表面にはアノード電極１０１が設けられてい
る。
【０００４】ノンパンチスールー型電力用半導体素子と
は、最大順方向電圧を印加しても、主接合から発生する
空乏層がＰ型エミッタ層１０２に達しないように設計さ
れているものである。具体的には、Ｎ- 型ベース層１０
３を厚くして空乏層がＰ型エミッタ層１０２に到達しな
いようにする。なお、図６の素子の場合、主接合とは、
Ｎ- 型ベース層１０３とＰ型ベース層１０４との接合面
である。
は、最大順方向電圧を印加しても、主接合から発生する
空乏層がＰ型エミッタ層１０２に達しないように設計さ
れているものである。具体的には、Ｎ- 型ベース層１０
３を厚くして空乏層がＰ型エミッタ層１０２に到達しな
いようにする。なお、図６の素子の場合、主接合とは、
Ｎ- 型ベース層１０３とＰ型ベース層１０４との接合面
である。
【０００５】ノンパンチスールー型電力用半導体素子で
は、逆方向電圧を印加しても、順方向電圧を印加した場
合と同じ逆方向耐圧が得られ、最大順方向電圧と最大逆
方向電圧は等しくなる。この場合、主接合はＰ型エミッ
タ層１０２とＮ- 型ベース層１０３との接合面になり、
この接合面から発生する空乏層はＰ型ベース層１０４に
達しない。
は、逆方向電圧を印加しても、順方向電圧を印加した場
合と同じ逆方向耐圧が得られ、最大順方向電圧と最大逆
方向電圧は等しくなる。この場合、主接合はＰ型エミッ
タ層１０２とＮ- 型ベース層１０３との接合面になり、
この接合面から発生する空乏層はＰ型ベース層１０４に
達しない。
【０００６】しかしながら、ノンパンチスールー型電力
用半導体素子には以下のような問題がある。すなわち、
高抵抗半導体層であるＮ- 型ベース層１０３を厚くする
必要があるので、素子のオン抵抗が高くなったり、スイ
ッチング特性が良くないという問題がある。
用半導体素子には以下のような問題がある。すなわち、
高抵抗半導体層であるＮ- 型ベース層１０３を厚くする
必要があるので、素子のオン抵抗が高くなったり、スイ
ッチング特性が良くないという問題がある。
【０００７】図７は、従来のパンチスールー型電力用半
導体素子の概略構成を示す素子断面図である。このパン
チスールー型電力用半導体素子が図６のノンパンチスー
ルー型電力用半導体素子と異なる点は、Ｐ型エミッタ層
１０２とＮ- 型ベース層１０３との間に高不純物濃度の
Ｎ型バッファ層１０７が設けられていることにある。
導体素子の概略構成を示す素子断面図である。このパン
チスールー型電力用半導体素子が図６のノンパンチスー
ルー型電力用半導体素子と異なる点は、Ｐ型エミッタ層
１０２とＮ- 型ベース層１０３との間に高不純物濃度の
Ｎ型バッファ層１０７が設けられていることにある。
【０００８】パンチスールー型電力用半導体素子とは、
最大順方向電圧を印加すると、主接合から発生する空乏
層が高不純物濃度のＮ型バッファ層１０７に到達して停
止し、空乏層がＰ型エミッタ層１０２に達しないように
設計されているものである。
最大順方向電圧を印加すると、主接合から発生する空乏
層が高不純物濃度のＮ型バッファ層１０７に到達して停
止し、空乏層がＰ型エミッタ層１０２に達しないように
設計されているものである。
【０００９】パンチスールー型電力用半導体素子の場
合、Ｎ- 型ベース層１０３の不純物濃度を下げることに
よって、Ｎ- 型ベース層１０３の厚さをノンパンチスー
ルー型電力用半導体素子のそれの約半分で、ノンパンチ
スールー型電力用半導体素子と同じ順方向耐圧が得られ
る。したがって、ノンパンチスールー型電力用半導体素
子よりも、低いオン抵抗、良好なスイッチング特性が得
られる。
合、Ｎ- 型ベース層１０３の不純物濃度を下げることに
よって、Ｎ- 型ベース層１０３の厚さをノンパンチスー
ルー型電力用半導体素子のそれの約半分で、ノンパンチ
スールー型電力用半導体素子と同じ順方向耐圧が得られ
る。したがって、ノンパンチスールー型電力用半導体素
子よりも、低いオン抵抗、良好なスイッチング特性が得
られる。
【００１０】しかしながら、パンチスールー型電力用半
導体素子の場合、逆方向電圧を印加すると、高不純物濃
度のＮ型バッファ層１０７が存在するため、逆方向耐圧
は非常に低いものとなる（具体的には、数〜数十Ｖ）。
導体素子の場合、逆方向電圧を印加すると、高不純物濃
度のＮ型バッファ層１０７が存在するため、逆方向耐圧
は非常に低いものとなる（具体的には、数〜数十Ｖ）。
【００１１】
【発明が解決しようとする課題】上述の如く、従来のノ
ンパンチスールー型電力用半導体素子では、高い順方向
耐圧および逆方向耐圧が得られるが、Ｎ- 型ベース層が
厚いため、オン抵抗が高くなったり、スイッチング特性
が劣化するという問題がある。
ンパンチスールー型電力用半導体素子では、高い順方向
耐圧および逆方向耐圧が得られるが、Ｎ- 型ベース層が
厚いため、オン抵抗が高くなったり、スイッチング特性
が劣化するという問題がある。
【００１２】一方、従来のパンチスールー型電力用半導
体素子では、低いオン抵抗、良好なスイッチング特性が
得られるが、高不純物濃度のＮ型バッファ層が存在する
ため、逆方向耐圧が非常に低いという問題がある。
体素子では、低いオン抵抗、良好なスイッチング特性が
得られるが、高不純物濃度のＮ型バッファ層が存在する
ため、逆方向耐圧が非常に低いという問題がある。
【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、オン抵抗が低く、スイ
ッチング特性が良好で、高い順方向耐圧および逆方向耐
圧を有する電力用半導体素子を提供することにある。
ので、その目的とするところは、オン抵抗が低く、スイ
ッチング特性が良好で、高い順方向耐圧および逆方向耐
圧を有する電力用半導体素子を提供することにある。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の電力用半導体素子（請求項１）は、低不
純物濃度の第１導電型ベース層と、この第１導電型ベー
ス層の表面側および裏面側にそれぞれ形成された第２導
電型ベース層と、前記第２導電型ベース層の表面から前
記第１導電型ベース層に達し、かつゲート絶縁膜を介し
てゲート電極が埋込み形成された溝とを備えた電力用半
導体素子であって、前記各層がシリコンにより形成さ
れ、前記第１導電型ベース層の厚さＷ［ｃｍ］と、前記
第１導電型ベース層の比抵抗［Ωｃｍ］との間に、Ｒ／
Ｗ≧１０ 4 の関係が成立していることを特徴とする。
めに、本発明の電力用半導体素子（請求項１）は、低不
純物濃度の第１導電型ベース層と、この第１導電型ベー
ス層の表面側および裏面側にそれぞれ形成された第２導
電型ベース層と、前記第２導電型ベース層の表面から前
記第１導電型ベース層に達し、かつゲート絶縁膜を介し
てゲート電極が埋込み形成された溝とを備えた電力用半
導体素子であって、前記各層がシリコンにより形成さ
れ、前記第１導電型ベース層の厚さＷ［ｃｍ］と、前記
第１導電型ベース層の比抵抗［Ωｃｍ］との間に、Ｒ／
Ｗ≧１０ 4 の関係が成立していることを特徴とする。
【００１５】また、本発明の他の電力用半導体素子（請
求項２）は、上記本発明の電力用半導体装置（請求項
１）において、前記第１導電型ベース層の表面側および
裏面側の少なくとも一方には、前記第２導電型ベース層
が高不純物濃度の第１導電型ストッパ層を介して形成さ
れていることを特徴とする。
求項２）は、上記本発明の電力用半導体装置（請求項
１）において、前記第１導電型ベース層の表面側および
裏面側の少なくとも一方には、前記第２導電型ベース層
が高不純物濃度の第１導電型ストッパ層を介して形成さ
れていることを特徴とする。
【００１６】
【作用】本発明（請求項１）によれば、最大順方向電圧
（定格電圧）を印加しても、溝によって、第１導電型ベ
ース層内に生じる空乏層は、第２導電型ベース層に達し
なくなる。
（定格電圧）を印加しても、溝によって、第１導電型ベ
ース層内に生じる空乏層は、第２導電型ベース層に達し
なくなる。
【００１７】すなわち、第１導電型ベース層を薄くして
も、空乏層が第２導電型ベース層に達するのを防止で
き、また、高い順方向耐圧も得られる。第１導電型ベー
ス層を薄くできることによって、オン抵抗の低減化、ス
イッチング特性の改善を図れるようになる。
も、空乏層が第２導電型ベース層に達するのを防止で
き、また、高い順方向耐圧も得られる。第１導電型ベー
ス層を薄くできることによって、オン抵抗の低減化、ス
イッチング特性の改善を図れるようになる。
【００１８】また、一つの第１導電型ベース層と二つの
第２導電型ベース層との間に形成された素子構造は対称
性を有するので、最大順方向電圧を印加した場合の耐圧
と、最大逆方向電圧を印加した場合の耐圧とは同じ大き
さになる。
第２導電型ベース層との間に形成された素子構造は対称
性を有するので、最大順方向電圧を印加した場合の耐圧
と、最大逆方向電圧を印加した場合の耐圧とは同じ大き
さになる。
【００１９】したがって、オン抵抗の上昇、スイッチン
グ特性の劣化を招かず、高い順方向耐圧および逆方向耐
圧を有する電力用半導体素子を実現できるようになる。
また、本発明（請求項２）によれば、第１導電型ベース
層から第２導電型ベース層に向かって生じる空乏層は、
第１導電型ストッパ層によって、パンチスールー型の場
合と同様に抑制される。
グ特性の劣化を招かず、高い順方向耐圧および逆方向耐
圧を有する電力用半導体素子を実現できるようになる。
また、本発明（請求項２）によれば、第１導電型ベース
層から第２導電型ベース層に向かって生じる空乏層は、
第１導電型ストッパ層によって、パンチスールー型の場
合と同様に抑制される。
【００２０】更に、本発明者の研究によれば、Ｒ／Ｗ≧
１０4 と設定することにより、第１導電型ベース層から
第２導電型ベース層に向かって生じる空乏層を効果的に
抑制できることが分かった。
１０4 と設定することにより、第１導電型ベース層から
第２導電型ベース層に向かって生じる空乏層を効果的に
抑制できることが分かった。
【００２１】更にまた、第１導電型ベース層から第２導
電型ベース層に向かって生じる空乏層は、溝によっても
抑制される。一方、一つの第１導電型ベース層と二つの
第２導電型ベース層と二つの第１導電型ストッパ層との
間に形成される素子構造は対称性を有するので、最大順
方向電圧を印加した場合の耐圧と、最大逆方向電圧を印
加した場合の耐圧とは同じ大きさになる。したがって、
オン抵抗の上昇、スイッチング特性の劣化を招かず、高
い順方向耐圧および逆方向耐圧を有する電力用半導体素
子を実現できるようになる。
電型ベース層に向かって生じる空乏層は、溝によっても
抑制される。一方、一つの第１導電型ベース層と二つの
第２導電型ベース層と二つの第１導電型ストッパ層との
間に形成される素子構造は対称性を有するので、最大順
方向電圧を印加した場合の耐圧と、最大逆方向電圧を印
加した場合の耐圧とは同じ大きさになる。したがって、
オン抵抗の上昇、スイッチング特性の劣化を招かず、高
い順方向耐圧および逆方向耐圧を有する電力用半導体素
子を実現できるようになる。
【００２２】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係る電力用半導体
素子（ＩＥＧＴ）の素子断面図である。
る。図１は、本発明の第１の実施例に係る電力用半導体
素子（ＩＥＧＴ）の素子断面図である。
【００２３】この電力用半導体素子は、アノード側とカ
ソード側とで対称な構造になっていおり、カソード側の
定不純物濃度のＮ- 型ベース層１上には高不純物濃度の
Ｎ+型ストッパ層２を介してＰ型ベース層３が形成され
ている。このＰ型ベース層３の表面にはＮ型ソース層４
が選択的に形成されている。このＮ型ソース層４および
Ｐ型ベース層３の表面にはカソード電極７が設けられて
いる。
ソード側とで対称な構造になっていおり、カソード側の
定不純物濃度のＮ- 型ベース層１上には高不純物濃度の
Ｎ+型ストッパ層２を介してＰ型ベース層３が形成され
ている。このＰ型ベース層３の表面にはＮ型ソース層４
が選択的に形成されている。このＮ型ソース層４および
Ｐ型ベース層３の表面にはカソード電極７が設けられて
いる。
【００２４】また、カソード側の素子表面からＮ- 型ベ
ース層１に達するトレンチ溝９が形成されており、この
トレンチ溝９内には、ゲート絶縁膜５を介してゲート電
極６が埋込み形成されている。すなわち、ゲート電極
６、ゲート絶縁膜５、Ｎ型ソース層４、Ｐ型ベース層３
およびＮ+ 型ストッパ層２によりＮ型ＭＯＳＦＥＴが構
成されている。
ース層１に達するトレンチ溝９が形成されており、この
トレンチ溝９内には、ゲート絶縁膜５を介してゲート電
極６が埋込み形成されている。すなわち、ゲート電極
６、ゲート絶縁膜５、Ｎ型ソース層４、Ｐ型ベース層３
およびＮ+ 型ストッパ層２によりＮ型ＭＯＳＦＥＴが構
成されている。
【００２５】同様な構造がアノード側のＮ- 型ベース層
１が形成されており、異なる点はカソード電極７の代わ
りにアノード電極８が設けられていることである。この
ように構成された電力用半導体素子をターンオンするに
は、アノード・カソード間に順方向電圧を印加するとも
に、ゲート端子Ｇ１にカソード端子Ｋに対して正の電圧
を印加してカソード側のＮ型ＭＯＳＦＥＴをオン状態に
し、一方、ゲート端子Ｇ２にアノード端子Ａに対して負
の電圧を印加してアノード側のＭＯＳＦＥＴをオフ状態
にする。
１が形成されており、異なる点はカソード電極７の代わ
りにアノード電極８が設けられていることである。この
ように構成された電力用半導体素子をターンオンするに
は、アノード・カソード間に順方向電圧を印加するとも
に、ゲート端子Ｇ１にカソード端子Ｋに対して正の電圧
を印加してカソード側のＮ型ＭＯＳＦＥＴをオン状態に
し、一方、ゲート端子Ｇ２にアノード端子Ａに対して負
の電圧を印加してアノード側のＭＯＳＦＥＴをオフ状態
にする。
【００２６】順方向電圧が高くなるに従って空乏層がカ
ソード側からアノードに向かって延びていくが、空乏層
は素子内に形成されたトレンチ溝９およびＮ+ 型ストッ
パ層２によってアノード側のＰ型ベース層３には達しな
い。
ソード側からアノードに向かって延びていくが、空乏層
は素子内に形成されたトレンチ溝９およびＮ+ 型ストッ
パ層２によってアノード側のＰ型ベース層３には達しな
い。
【００２７】ここで、素子材料がシリコンであれば、Ｒ
／Ｗ≧１０4 とすれば、空乏層がアンノード側のＰ型ベ
ース層３に達するのを防止できる。ここで、ＷはＮ- 型
ベース層１の厚さ（ｃｍ）、Ｒは比抵抗（Ωｃｍ）であ
る。
／Ｗ≧１０4 とすれば、空乏層がアンノード側のＰ型ベ
ース層３に達するのを防止できる。ここで、ＷはＮ- 型
ベース層１の厚さ（ｃｍ）、Ｒは比抵抗（Ωｃｍ）であ
る。
【００２８】また、図１に示すように、トレンチ溝９や
他の領域の寸法を決定する。これにより、トレンチ溝９
の幾何学的形状により生じる空乏層抑制効果、例えば、
トレンチ溝９により形成されるピンチオフによって空乏
層の延びを停止できる。
他の領域の寸法を決定する。これにより、トレンチ溝９
の幾何学的形状により生じる空乏層抑制効果、例えば、
トレンチ溝９により形成されるピンチオフによって空乏
層の延びを停止できる。
【００２９】換言すれば、トレンチ溝９、Ｎ+ 型ストッ
パ層２がない場合、素子に定格電圧を印加して生じる素
子内の空乏層の長さがＮ- 型ベース層１の厚さより大き
くなるが、トレンチ溝９を設けることにより、上記空乏
層の延びがＮ- 型ベース層１の厚さより小さくなるよう
に、トレンチ溝９の幾何学的形状が決定されている。
パ層２がない場合、素子に定格電圧を印加して生じる素
子内の空乏層の長さがＮ- 型ベース層１の厚さより大き
くなるが、トレンチ溝９を設けることにより、上記空乏
層の延びがＮ- 型ベース層１の厚さより小さくなるよう
に、トレンチ溝９の幾何学的形状が決定されている。
【００３０】このように本実施例によれば、トレンチ溝
９およびＮ+ 型ストッパ層２によって空乏層の延びを効
果的に抑制でき、高い順方向耐圧が得られる。換言すれ
ば、Ｎ+ 型ストッパ層２によってパンチスールーの場合
と同様に空乏層の延びを抑制でき、更に、トレンチ溝９
によって空乏層の延びが効果的に抑制される。
９およびＮ+ 型ストッパ層２によって空乏層の延びを効
果的に抑制でき、高い順方向耐圧が得られる。換言すれ
ば、Ｎ+ 型ストッパ層２によってパンチスールーの場合
と同様に空乏層の延びを抑制でき、更に、トレンチ溝９
によって空乏層の延びが効果的に抑制される。
【００３１】よって、Ｎ- 型ベース層１の厚さを十分に
薄くでき、オン抵抗の低減およびスイッチング特性の改
善を図れるようになる。一方、逆方向電圧を印加して
も、本実施例の電力用半導体素子は、アノード側とカソ
ード側とで対称な構造になっているので、最大順方向電
圧を印加した場合と同じ耐圧が得られる。
薄くでき、オン抵抗の低減およびスイッチング特性の改
善を図れるようになる。一方、逆方向電圧を印加して
も、本実施例の電力用半導体素子は、アノード側とカソ
ード側とで対称な構造になっているので、最大順方向電
圧を印加した場合と同じ耐圧が得られる。
【００３２】したがって、本実施例の電力用半導体素子
は、オン抵抗の上昇、スイッチング特性の劣化を招かず
に、高い順方向耐圧および逆方向耐圧を達成できる。図
２は、本発明の第２の実施例に係る電力用半導体素子
（ＩＥＧＴ）の素子断面図である。なお、図１の電力用
半導体装置と対応する部分には図１と同一符号を付して
あり、詳細な説明は省略する（以下、同様）。
は、オン抵抗の上昇、スイッチング特性の劣化を招かず
に、高い順方向耐圧および逆方向耐圧を達成できる。図
２は、本発明の第２の実施例に係る電力用半導体素子
（ＩＥＧＴ）の素子断面図である。なお、図１の電力用
半導体装置と対応する部分には図１と同一符号を付して
あり、詳細な説明は省略する（以下、同様）。
【００３３】本実施例の電力用半導体素子が第１の実施
例のそれと異なる点は、Ｎ+ 型ストッパ層２を省いて素
子構造を簡略化したことにある。Ｎ+ 型ストッパ層２が
ないので、その分だけ耐圧向上の効果は先の実施例より
も劣るが、トレンチ溝９による耐圧向上は維持されるの
で、実用上問題がない程度の耐圧は確保できる。
例のそれと異なる点は、Ｎ+ 型ストッパ層２を省いて素
子構造を簡略化したことにある。Ｎ+ 型ストッパ層２が
ないので、その分だけ耐圧向上の効果は先の実施例より
も劣るが、トレンチ溝９による耐圧向上は維持されるの
で、実用上問題がない程度の耐圧は確保できる。
【００３４】図３は、本発明の第３の実施例に係る電力
用半導体素子（ＩＥＧＴ）の素子断面図である。本実施
例の電力用半導体素子が第２の実施例のそれと異なる点
は、アノード側のｐ型ベース層内３にＮ型ウェル１０を
形成し、このＮ型ウェル１０のアノード電極８側の表面
にゲート絶縁膜８に接するＰ型ドレイン層１１を形成し
たことにある。
用半導体素子（ＩＥＧＴ）の素子断面図である。本実施
例の電力用半導体素子が第２の実施例のそれと異なる点
は、アノード側のｐ型ベース層内３にＮ型ウェル１０を
形成し、このＮ型ウェル１０のアノード電極８側の表面
にゲート絶縁膜８に接するＰ型ドレイン層１１を形成し
たことにある。
【００３５】すなわち、本実施例では、アノード側に正
孔排出用のＰ型ＭＯＳＦＥＴを形成し、ターンオフ能力
の改善を図っている。なお、本実施例の場合、アノード
側の素子構造とカソード側の素子構造とが非対称になっ
ているため、順方向耐圧と逆方向耐圧とが若干異なって
しまうが、その差異は実用上問題がない程度のものであ
る。
孔排出用のＰ型ＭＯＳＦＥＴを形成し、ターンオフ能力
の改善を図っている。なお、本実施例の場合、アノード
側の素子構造とカソード側の素子構造とが非対称になっ
ているため、順方向耐圧と逆方向耐圧とが若干異なって
しまうが、その差異は実用上問題がない程度のものであ
る。
【００３６】図４は、本発明の第４の実施例に係る電力
用半導体素子（ＩＥＧＴ）の素子断面図である。本実施
例の電力用半導体素子が第３の実施例のそれと異なる点
は、カソード側のＮ- 型ベース層１とＰ型ベース層３と
の間にＮ+ 型ストッパ層２を設けたことにある。これに
より、第１の実施例の場合と同様に、逆方向電圧を印加
したときにアノード側からカソード側に延びてくる空乏
層を効果的に止めることができ、十分に大きな逆耐圧を
実現できるようになる。
用半導体素子（ＩＥＧＴ）の素子断面図である。本実施
例の電力用半導体素子が第３の実施例のそれと異なる点
は、カソード側のＮ- 型ベース層１とＰ型ベース層３と
の間にＮ+ 型ストッパ層２を設けたことにある。これに
より、第１の実施例の場合と同様に、逆方向電圧を印加
したときにアノード側からカソード側に延びてくる空乏
層を効果的に止めることができ、十分に大きな逆耐圧を
実現できるようになる。
【００３７】図５は、本発明の第５の実施例に係る電力
用半導体素子（ＩＥＧＴ）の素子断面図である。本実施
例の電力用半導体素子が第１の実施例のそれと異なる点
は、カソード側のＰ型ベース層３の表面に、高不純物濃
度のＮ+ 型ウェル１２を形成し、このＮ+ 型ウェル１２
の表面にゲート絶縁膜５に接する高不純物濃度のＰ+ 型
ウェル１３を形成したことにある。
用半導体素子（ＩＥＧＴ）の素子断面図である。本実施
例の電力用半導体素子が第１の実施例のそれと異なる点
は、カソード側のＰ型ベース層３の表面に、高不純物濃
度のＮ+ 型ウェル１２を形成し、このＮ+ 型ウェル１２
の表面にゲート絶縁膜５に接する高不純物濃度のＰ+ 型
ウェル１３を形成したことにある。
【００３８】すなわち、電子注入用のＮ型ＭＯＳＦＥＴ
と正孔排出用のＰ型ＭＯＳＦＥＴとをカソード側に設け
てある。電子注入用のＮ型ＭＯＳＦＥＴは、ゲート絶縁
膜５とゲート電極６とからなるゲート部、Ｎ+ 型ウェル
１２、Ｐ型ベース層３およびトッパ層２により構成され
ている。一方、正孔排出用のＰ型ＭＯＳＦＥＴは、ゲー
ト部、Ｐ+ 型ウェル１３、Ｎ+ 型ウェル１２およびＰ型
ベース層３により構成されている。
と正孔排出用のＰ型ＭＯＳＦＥＴとをカソード側に設け
てある。電子注入用のＮ型ＭＯＳＦＥＴは、ゲート絶縁
膜５とゲート電極６とからなるゲート部、Ｎ+ 型ウェル
１２、Ｐ型ベース層３およびトッパ層２により構成され
ている。一方、正孔排出用のＰ型ＭＯＳＦＥＴは、ゲー
ト部、Ｐ+ 型ウェル１３、Ｎ+ 型ウェル１２およびＰ型
ベース層３により構成されている。
【００３９】本実施例によれば、電子注入用のＮ型ＭＯ
ＳＦＥＴにより電子の注入効率が高くなるので、ターン
オン特性が改善される。また、正孔排出用のＰ型ＭＯＳ
ＦＥＴにより正孔の排出が速やかに行なわれるので、タ
ーンオフ特性が改善される。
ＳＦＥＴにより電子の注入効率が高くなるので、ターン
オン特性が改善される。また、正孔排出用のＰ型ＭＯＳ
ＦＥＴにより正孔の排出が速やかに行なわれるので、タ
ーンオフ特性が改善される。
【００４０】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、電力用半導
体素子としてＩＥＧＴの場合について説明したが、他の
電力用半導体素子、例えば、ＧＴＯ、ＩＧＢＴ，ＩＥＴ
Ｔ等でも良い。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
るものではない。例えば、上記実施例では、電力用半導
体素子としてＩＥＧＴの場合について説明したが、他の
電力用半導体素子、例えば、ＧＴＯ、ＩＧＢＴ，ＩＥＴ
Ｔ等でも良い。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施できる。
【００４１】
【発明の効果】以上詳述したように本発明によれば、素
子構造が対称構造で、しかも、低不純物濃度の第１導電
型ベース層を薄くしても十分な耐圧が得られるので、オ
ン抵抗が低く、スイッチング特性が良く、そして、順方
向耐圧および逆方向耐圧が高い電力用半導体素子を提供
できるようになる。
子構造が対称構造で、しかも、低不純物濃度の第１導電
型ベース層を薄くしても十分な耐圧が得られるので、オ
ン抵抗が低く、スイッチング特性が良く、そして、順方
向耐圧および逆方向耐圧が高い電力用半導体素子を提供
できるようになる。
【図１】本発明の第１の実施例に係る電力用半導体素子
の素子断面図
の素子断面図
【図２】本発明の第２の実施例に係る電力用半導体素子
の素子断面図
の素子断面図
【図３】本発明の第３の実施例に係る電力用半導体素子
の素子断面図
の素子断面図
【図４】本発明の第４の実施例に係る電力用半導体素子
の素子断面図
の素子断面図
【図５】本発明の第５の実施例に係る電力用半導体素子
の素子断面図
の素子断面図
【図６】従来のノンパンチスールー型電力用半導体素子
の概略構成を示す素子断面図
の概略構成を示す素子断面図
【図７】従来のパンチスールー型電力用半導体素子の概
略構成を示す素子断面図
略構成を示す素子断面図
１…Ｎ- 型ベース層（第１導電型ベース層） ２…Ｎ+ 型ストッパ層（第１導電型ストッパ層） ３…Ｐ型ベース層（第２導電型ベース層） ４…Ｎ型ソース層 ５…ゲート絶縁膜 ６…ゲート電極 ７…カソード電極 ８…アノード電極 ９…トレンチ溝
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/74 H01L 29/749 H01L 29/78 655
Claims (2)
- 【請求項１】低不純物濃度の第１導電型ベース層と、 この第１導電型ベース層の表面側および裏面側にそれぞ
れ形成された第２導電型ベース層と、 前記第２導電型ベース層の表面から前記第１導電型ベー
ス層に達し、かつゲート絶縁膜を介してゲート電極が埋
込み形成された溝とを具備してなる電力用半導体素子で
あって、前記各層はシリコンにより形成され、前記第１導電型ベ
ース層の厚さＷ［ｃｍ］と、前記第１導電型ベース層の
比抵抗［Ωｃｍ］との間に、Ｒ／Ｗ≧１０ 4 の関係が成
立している ことを特徴とする電力用半導体素子。 - 【請求項２】前記第１導電型ベース層の表面側および裏
面側の少なくとも一方には、前記第２導電型ベース層が
高不純物濃度の第１導電型ストッパ層を介して形成され
ていることを特徴とする請求項１に記載の電力用半導体
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22187694A JP3281194B2 (ja) | 1994-09-16 | 1994-09-16 | 電力用半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22187694A JP3281194B2 (ja) | 1994-09-16 | 1994-09-16 | 電力用半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888349A JPH0888349A (ja) | 1996-04-02 |
| JP3281194B2 true JP3281194B2 (ja) | 2002-05-13 |
Family
ID=16773572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22187694A Expired - Lifetime JP3281194B2 (ja) | 1994-09-16 | 1994-09-16 | 電力用半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3281194B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8581298B2 (en) | 2009-03-23 | 2013-11-12 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9741836B2 (en) | 2015-09-10 | 2017-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method for driving same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4479052B2 (ja) * | 2000-05-09 | 2010-06-09 | 富士電機システムズ株式会社 | 半導体装置 |
| JP4635304B2 (ja) * | 2000-07-12 | 2011-02-23 | 富士電機システムズ株式会社 | 双方向超接合半導体素子およびその製造方法 |
| JP5417811B2 (ja) * | 2008-11-18 | 2014-02-19 | 株式会社デンソー | 半導体装置 |
| JP5333342B2 (ja) | 2009-06-29 | 2013-11-06 | 株式会社デンソー | 半導体装置 |
| JP2015181195A (ja) * | 2015-06-16 | 2015-10-15 | 株式会社東芝 | 半導体装置 |
| CN114203810A (zh) * | 2021-12-10 | 2022-03-18 | 电子科技大学 | 一种增加背面栅降低关断损耗的超高压igbt结构 |
-
1994
- 1994-09-16 JP JP22187694A patent/JP3281194B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8581298B2 (en) | 2009-03-23 | 2013-11-12 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9502402B2 (en) | 2009-03-23 | 2016-11-22 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9741836B2 (en) | 2015-09-10 | 2017-08-22 | Kabushiki Kaisha Toshiba | Semiconductor device and method for driving same |
| US10050135B2 (en) | 2015-09-10 | 2018-08-14 | Kabushiki Kaisha Toshiba | Semiconductor device and method for driving same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0888349A (ja) | 1996-04-02 |
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