JP3201423B2 - メモリ試験装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はメモリ試験装置に関
し、特に被試験メモリ（以下ＭＵＴと言う）の連続した
フラッシュライト動作の試験に関する。

【０００２】

【従来の技術】画像用メモリでは内蔵されたデータレジ
スタ（カラーレジスタ）にストアした例えば４ビットの
データを所定のロウアドレスの１行分のメモリセルに同
時に書き込むフラッシュ（ライト）モードと呼ばれる動
作モードがある。ＭＵＴのセルアレイが、例えば図４に
示すようにロウアドレス信号Ａ₀ 〜Ａ₇ 及びカラムアド
レス信号Ａ₈ 〜Ａ₁₅（各８ビット）が入力され、０〜２
５５番地のロウアドレスと０〜２５５番地のカラムアド
レスを持つ、２５６×２５６ビット構成のメモリチップ
を４層（枚）重ねて、２５６×２５６×４ビット構成で
あるとすると、ある同じロウアドレスの行の２５６×４
個のメモリセルに同時に４ビット構成のデータが書き込
まれる。

【０００３】更に画像メモリには例えば４ビットのマス
クレジスタが内蔵され、マスクデータがストアされる。
フラッシュライトモードで各チップの同じロウアドレス
の一行分のメモリセルのデータを書き換える場合、この
マスクレジスタのデータと入力マスクデータのどちらか
のマスクデータ（４ビット）によって、４ビットデータ
内の特定のビットにマスクを掛け、そのビットの書き換
えを阻止できるようになっている。

【０００４】このようなフラッシュ（ライト）モードを
持つＭＵＴを対象とした従来のメモリ試験装置を図５、
図６を参照して説明する。パターン発生器１からアドレ
ス信号ＳＡ、マスクデータ信号ＳＭＤ、データ信号ＳＤ
及びＭＵＴ制御信号ＳＣ１がＭＵＴ２に、また前記アド
レス信号ＳＡ、マスクデータ信号ＳＭＤ、データ信号Ｓ
Ｄ及び制御信号ＳＣ２が期待値発生器３にそれぞれ供給
される。ＭＵＴ２から読み出したリードＲＤと期待値発
生器３より出力された期待値ＫＤとが論理比較器４にそ
れぞれ入力され、論理比較されて、ＭＵＴの試験が行わ
れる。

【０００５】パターン発生器１は、アドレス信号ＳＡ及
びマスクデータ信号ＳＭＤを発生するアドレス発生部１
ａと、データ信号ＳＤを発生するデータ発生部１ｂと、
ＭＵＴ制御信号（クロックを含む）ＳＣ１を発生するＭ
ＵＴ制御信号発生部１ｃ、期待値発生器３に対する制御
信号ＳＣ２を発生する制御信号発生部１ｄと、これら各
部のシーケンスを制御するシーケンス制御部１ｅとで構
成される。

【０００６】期待値発生器３の構成を図６を参照して説
明する。バッファメモリ５はＭＵＴ２と同等又はそれ以
上の容量を持つ。従ってＭＵＴ２のデータビット幅と同
じか、それ以上の数だけ重ねられたメモリチップ（図の
例では４枚）を有している。アドレス信号ＳＡ（例えば
ロウアドレス、カラムアドレス各８ビット）はバッファ
メモリ５のアドレス入力端子Ａに与えられる。例えば４
ビット構成のデータ信号ＳＤはデータレジスタ６及びマ
ルチプレクサ７に入力され、データレジスタ６の出力は
マルチプレクサ７及び８にそれぞれ入力される。マルチ
プレクサ７では、ある時点の入力データ信号ＳＤとデー
タレジスタ６の出力とのいずれか一方が選択されて、バ
ッファメモリ５のデータ入力端子Ｄに与えられる。

【０００７】例えば４ビットのマスクデータ信号ＳＭＤ
はマスクレジスタ（例えば４ビット構成）９及びマルチ
プレクサ１０に入力され、マスクレジスタ９の出力はマ
ルチプレクサ１０に入力される。マルチプレクサ１０で
は、ある時点での入力マスクデータ信号ＳＭＤとマスク
レジスタ９の出力とのいずれか一方が選択され、アンド
ゲート群１１，１２の各一方の入力端子に与えられる。
データレジスタ６、マスクレジスタ９、マルチプレクサ
７，１０及びアンドゲート群１１，１２の一方の入力端
子に制御信号ＳＣ２が与えられる。アンドゲート群１
１，１２はデータビット幅（例えば４ビット）と同じ数
のアンドゲートより成り、各々の出力はバッファメモリ
５のライトイネーブル信号入力端子ＷＥ及びマルチプレ
クサ８のセレクト信号入力端子Ｓにそれぞれ入力され
る。

【０００８】マルチプレクサ１０出力のマスクデータの
Ｌ論理のビットに対応するアンドゲート群１１の出力は
Ｌ論理となるので、バッファメモリ５の対応するチップ
にはＨ論理のライトイネーブル信号が与えられないの
で、そのビットの書き換えは禁止される。なお、データ
レジスタ６及びマスクレジスタ９と同等のものがＭＵＴ
２に内蔵されている。

【０００９】バッファメモリ５はＭＵＴ２と異なり通常
のメモリで構成されているので、フラッシュ（ライト）
モードでの書込機能を持っていない。ＭＵＴ２がフラッ
シュライトモードによってデータを書き込むのと同時
に、同じデータをデータレジスタ６にストアし、その直
後からＭＵＴ２の読出しを行わせる。このときマルチプ
レクサ８ではアンドゲート１２の出力によって、マスク
が掛けられないビットはデータレジスタ６にストアされ
たデータが選択され、マスクが掛けられるビットはバッ
ファメモリ５のリードデータが選択される。

【００１０】ＭＵＴ２のフラッシュライトの良否を試験
する状態において、各テストサイクル毎にＭＵＴ２より
データ（４ビット）の読み出しを行わせるが、バッファ
メモリ５に対しては、１テストサイクルの前半で読み出
しを行わせ、後半で書き込みを行わせる。これによりＭ
ＵＴ２のフラッシュライトの成否を試験している過程
で、バッファメモリ５にデータレジスタ６の内容をマス
クを掛けながら書き込むことができるので、ＭＵＴ２の
内容とバッファメモリ５の内容とを合致させることがで
きる。

【００１１】マスクデータ信号ＳＭＤは図５ではアドレ
ス発生部１ａで発生され、アドレスバスを通じてＭＵＴ
２及び期待値発生器３に供給されているが、データ発生
部１ｂで発生して、データバスを通じて供給される場合
もある。

【００１２】

【発明が解決しようとする課題】ＭＵＴ２の動作をエミ
ュレートするバッファメモリ方式でデータレジスタ６や
マスクレジスタ９を内蔵した従来の試験装置では、ＭＵ
Ｔ２が１度フラッシュライトを実行したらその１ロウア
ドレス分の領域に対して、バッファメモリ５、データレ
ジスタ６及びマスクレジスタ９の各データで合成した期
待値ＫＤと、ＭＵＴ２のリードデータＲＤとを論理比較
器４で比較してからでないと次のフラッシュライトを実
行する事が出来なかった。

【００１３】しかしＭＵＴ２の実使用状態ではフラッシ
ュライトは１ロウアドレス分のメモリセルに限られず、
一般に複数のロウアドレス分のメモリセルに対し１ロウ
アドレス毎に連続的に書き込みが行われる。従って、試
験装置としてはＭＵＴ２の連続的なフラッシュライト動
作の良否を試験できる事が望ましい。しかしながら従来
の装置では前述したように連続したフラッシュライト動
作の試験が出来ない問題があった。この発明の目的はこ
の問題を解決して、連続的なフラッシュライト動作の試
験を可能にしようとするものである。

【００１４】

【課題を解決しようとする手段】この発明では、前記期
待値発生器が、複数のメモリを用いて、Ｍ×Ｎ（Ｍ＝ワ
ード数、Ｎ＝データビット数）の配列で構成され、少く
ともＭＵＴと同等のメモリ容量を持つバッファメモリ
と、ＭＵＴ内のデータレジスタが前記データ信号をライ
トする動作に同期して、そのデータ信号をライト可能な
データレジスタと、そのデータアドレスの出力と前記パ
ターン発生器より入力されるデータ信号とを切り換えて
前記バッファメモリのデータ入力端子に供給する第１マ
ルチプレクサと、ＭＵＴ内のマスクレジスタが前記マス
クデータ信号をライトする動作に同期して、そのマスク
データ信号をライト可能なマスクレジスタと、そのマス
クレジスタの出力と前記パターン発生器より入力される
マスクデータ信号とを切り換え可能な第２マルチプレク
サと、ＭＵＴのデータビット幅と同じ数のアンドゲート
で構成され、それら各アンドゲートの一方の入力には前
記第２マルチプレクサ出力の前記マスクデータの各ビッ
トが１対１に対応して入力され、他方の入力には共通に
前記パターン発生器からのバッファメモリ・ライト命令
が入力され、ビット単位で前記バッファメモリのライト
を禁止できるアンドゲート群と、前記アドレス信号（ロ
ウ、カラムアドレス）の中より任意にロウ、カラムアド
レス・ビットを並び換え、そのロウアドレスビットを前
記バッファメモリのアドレス入力端子に供給するアドレ
ス・セレクタと、そのアドレス・セレクタ出力のカラム
アドレス内のデコードアドレス・ビットを除いた残りの
アドレス・ビット（カウンタアドレス・ビット）と同じ
ビット数を持ち、ＭＵＴの一フラッシュライト・サイク
ル内で、インクリメント動作するカウンタと、そのカウ
ンタアドレス・ビットと前記カウンタ出力のビットとを
切り換えて前記バッファメモリのアドレス入力端子に供
給する第３マルチプレクサと、前記アドレス・セレクタ
出力のカラムアドレス内のデコードアドレスをデコード
して、前記バッファメモリを構成する複数のメモリ内の
所定のメモリを選択するデコーダと、ＭＵＴのフラッシ
ュライト動作に同期して、前記バッファメモリ、カウン
タ、第３マルチプレクサの動作を制御し、ＭＵＴの１フ
ラッシュライト動作でアクセスされる１ロウアドレス分
の領域のデータ量と同じデータ量を、前記バッファメモ
リを構成している複数のメモリを一度に全てライトする
動作を複数回行わせて書き込ませるコントローラとを具
備する。

【００１５】

【実施例】この発明のメモリ試験装置に使用する期待値
発生器３を図１に図６と対応する部分に同じ符号を付し
て示す。この例ではＭＵＴ２は、ロウアドレス、カラム
アドレス各８ビット（２５６ワード）、データ幅４ビッ
トとされ、バッファメモリ５は１ビットデータ幅のメモ
リ１６列×４層で、合計６４個で構成される。

【００１６】動作説明の前に各機能ブロックについて簡
単に説明する。マルチプレクサ７，１０、データレジス
タ６、マスクレジスタ９、アンドゲート群１２の機能・
動作は図６の従来のものと同じである。マルチプレクサ
７はパターン発生器（ＰＧ）１からのフラッシュライト
命令でデータレジスタ６側のデータを選択する様に切り
換えられる。また、マルチプレクサ１０はＰＧ１からの
マスクデータ切り換え命令でマスクレジスタ９側のデー
タを選択する様に切り換えられる。データレジスタ６は
ＰＧ１からのデータロード命令でデータをロードする。
マスクレジスタ９はＰＧ１からのマスクデータロード命
令でマスクデータ信号ＳＭＤをロードする。

【００１７】アンドゲート群１２はバッファメモリ５の
データビット幅と同じ数（本例では４個）のアンドゲー
トで構成され、入力の一方はマスクデータ（マルチプレ
クサ１０の出力）ビットと１対１に接続され、もう一方
は共通にオアゲート２１の出力が接続される。オアゲー
ト２１ではコントローラ２２からのバッファメモリ・ラ
イト命令Ｓ₁ とＰＧ１からのバッファメモリ・ライト命
令Ｓ₂ のオアが取られる。

【００１８】アドレス・セレクタ２３はＰＧ１からのア
ドレス信号ＳＡ（ロウ、カラムアドレス）の中より図２
に示す様にＬＳＢ（下位ビット）側よりカラムアドレ
ス、ロウアドレスの順にフォーマットして出力する。こ
の例では、８ビットのカラムアドレスはデコード・アド
レス４ビットとカウンタ・アドレス４ビットに分かれ
る。

【００１９】バッファメモリ５は、前述のように１ビッ
トデータ幅のメモリ１６×４＝６４個で構成され、ＭＵ
Ｔ２と同等のメモリ容量２５６×２５６×４ビットを持
ち、１６列×４層の配列とされ、４ビットのデコード・
アドレスをデコーダ２４でデコードして１６列の中の１
列が選択される。６４個のメモリのアドレス入力端子Ａ
にはロウアドレス（８ビット）とカウンタ・アドレス
（４ビット）が共通に印加される。

【００２０】コントローラ２２はＭＵＴ２に対するフラ
ッシュライト命令と同じ命令をパターン発生器１より与
えられて、図３に示す様にＭＵＴ２の１フラッシュライ
ト・サイクルでバッファメモリ５に１６回（本例ではカ
ウンタ・アドレスビットが４ビットなので１６回）ライ
ト動作を行う制御をする。カウンタ２５は４ビットで構
成され、コントローラ２２からの制御により１フラッシ
ュライト・サイクルで０〜１５（１６進で＃０〜＃Ｆ）
までのインクリメント（＋１）動作が行われる。マルチ
プレクサ２６では、図２に示すカラムアドレスの内のデ
コード・アドレス・ビットを除いたカウンタ・アドレス
・ビットとカウンタ２５の出力との切り換えが行われ
る。

【００２１】１６個のオアゲートで構成されるオアゲー
ト群２７は、入力の一方はデコーダ２４の出力と１対１
に接続され、もう一方は共通にコントローラ２２の出力
に接続される。これにより、バッファメモリ５はフラッ
シュライト・サイクルの１度のライト命令で６４個のメ
モリ全てにライトが可能となる。本装置においても従来
と同様に、ＭＵＴ２の試験を開始してＭＵＴ２にデータ
をライトする時、バッファメモリに同じデータをライト
し、ＭＵＴ２からデータをリードする時、バッファメモ
リ５からデータをリードし、このデータを期待値ＫＤと
してＭＵＴ２からのリードデータＲＤと比較する事によ
り試験が行われる。

【００２２】ＭＵＴ２がフラッシュライトのデータＳＤ
を内部データレジスタにライトする時、同じデータを本
装置のデータレジスタ６にライトし、同様にマスクデー
タＳＭＤを内部マスクレジスタにライトする時、同じデ
ータを本装置のマスクレジスタ９にライトする。図３に
示すようにＭＵＴ２がフラッシュライトを実行する時、
バッファメモリ５はコントローラ２２の制御により６４
個のメモリに１度にライトする動作を１６回実行し、６
４×１６＝１０２４ビット分、即ちＭＵＴ２の１ロウア
ドレス分の２５６×４＝１０２４ビットに相当するデー
タをライトする。これにより、ＭＵＴ２がフラッシュラ
イトを実行した直後でもＭＵＴ２とバッファメモリ５の
データは常に一致するので、ＭＵＴ２に対する連続的な
フラッシュライト動作の実行が可能となる。この連続的
なフラッシュライトの終了後に、ＭＵＴ２及びバッファ
メモリ５よりそれぞれ書き込んだ複数ロウアドレス分の
データを連続的に読み出して比較することができる。

【００２３】

【発明の効果】以上述べたようにこの発明によれば、Ｍ
ＵＴ２の１フラッシュライト動作でアクセスされる１ロ
ウアドレス分の領域のデータ量と同じデータ量を、期待
値発生器３内のバッファメモリ５を構成している複数の
メモリを一度に全てライトする動作を複数回行わせて書
き込ませることができる。これによりＭＵＴ２がフラッ
シュライトを実行した直後でもＭＵＴ２とバッファメモ
リ５のデータは常に一致するので、ＭＵＴ２に対する連
続的なフラッシュライトを行うことができる。

【００２４】この連続的なフラッシュライトが終了後
に、両者に書き込んだ複数ロウアドレス分のデータを連
続的に読み出して比較することにより連続したフラッシ
ュライト動作の試験、つまりＭＵＴの実使用状態と同じ
条件での試験を行える。

【図面の簡単な説明】

【図１】この発明のメモリ試験装置に用いる期待値発生
器の実施例を示すブロック図。

【図２】図１のアドレスセレクタ２３の入出力データを
示す図。

【図３】図１の要部の動作波形図。

【図４】被試験メモリ（ＭＵＴ）内のセルアレイの構成
例を示す図。

【図５】従来及びこの発明のメモリ試験装置の構成の概
要を示すブロック図。

【図６】メモリ試験装置に使用される従来の期待値発生
器のブロック図。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 期待値発生器と、その期待値発生器より
   出力される期待値と被試験メモリ（以下ＭＵＴと言う）
   より読み出したデータとを論理比較する論理比較器と、
   アドレス信号、データ信号及びマスクデータ信号を前記
   ＭＵＴ及び期待値発生器に並列に供給すると共に各々に
   制御信号を供給するパターン発生器とを具備するメモリ
   試験装置において、 前記期待値発生器は、複数のメモリを用いて、Ｍ×Ｎ
   （Ｍ＝ワード数、Ｎ＝データビット数）の配列で構成さ
   れ、少くともＭＵＴと同等のメモリ容量を持つバッファ
   メモリと、 ＭＵＴ内のデータレジスタが前記データ信号をライトす
   る動作に同期して、そのデータ信号をライト可能なデー
   タレジスタと、 そのデータレジスタの出力と前記パターン発生器より入
   力されるデータ信号とを切り換えて前記バッファメモリ
   のデータ入力端子に供給する第１マルチプレクサと、 ＭＵＴ内のマスクレジスタが前記マスクデータ信号をラ
   イトする動作に同期して、そのマスクデータ信号をライ
   ト可能なマスクレジスタと、 そのマスクレジスタの出力と前記パターン発生器より入
   力されるマスクデータ信号とを切り換え可能な第２マル
   チプレクサと、 ＭＵＴのデータビット幅と同じ数のアンドゲートで構成
   され、それら各アンドゲートの一方の入力には前記第２
   マルチプレクサ出力の前記マスクデータの各ビットが１
   対１に対応して入力され、他方の入力には共通に前記パ
   ターン発生器からのバッファメモリ・ライト命令が入力
   され、ビット単位で前記バッファメモリのライトを禁止
   できるアンドゲート群と、 前記アドレス信号（ロウ、カラムアドレス）の中より任
   意にロウ、カラムアドレス・ビットを並び換え、そのロ
   ウアドレスビットを前記バッファメモリのアドレス入力
   端子に供給するアドレス・セレクタと、 そのアドレス・セレクタ出力のカラムアドレス内のデコ
   ードアドレス・ビットを除いた残りのアドレス・ビット
   （カウンタアドレス・ビット）と同じビット数を持ち、
   ＭＵＴの１フラッシュライト・サイクル内で、インクリ
   メント動作するカウンタと、 そのカウンタアドレス・ビットと前記カウンタ出力のビ
   ットとを切り換えて前記バッファメモリのアドレス入力
   端子に供給する第３マルチプレクサと、 前記アドレス・セレクタ出力のカラムアドレス内のデコ
   ードアドレスをデコードして、前記バッファメモリを構
   成する複数のメモリ内の所定のメモリを選択するデコー
   ダと、 ＭＵＴのフラッシュライト動作に同期して、前記バッフ
   ァメモリ、カウンタ、第３マルチプレクサの動作を制御
   し、ＭＵＴの１フラッシュライト動作でアクセスされる
   １ロウアドレス分の領域のデータ量と同じデータ量を、
   前記バッファメモリを構成している複数のメモリを一度
   に全てライトする動作を複数回行わせて書き込ませるコ
   ントローラとを具備することを特徴とする、 メモリ試験装置。