JP2523586B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2523586B2 JP2523586B2 JP62042512A JP4251287A JP2523586B2 JP 2523586 B2 JP2523586 B2 JP 2523586B2 JP 62042512 A JP62042512 A JP 62042512A JP 4251287 A JP4251287 A JP 4251287A JP 2523586 B2 JP2523586 B2 JP 2523586B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- test
- test logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するものであり、複
数のメモリアレイを有するダイナミック型RAMに利用し
て特に有効な技術に関するものである。
数のメモリアレイを有するダイナミック型RAMに利用し
て特に有効な技術に関するものである。
複数のメモリアレイを有し、これらのメモリアレイの
出力信号を一つの出力端子を介して選択的に出力するい
わゆる１ビット出力型のダイナミック型RAMがある。こ
のようなダイナミック型RAMには、それぞれのメモリア
レイに対応して相補共通データ線が設けられ、さらにそ
れぞれの相補共通データ線に対応してメインアンプが設
けられる。
出力信号を一つの出力端子を介して選択的に出力するい
わゆる１ビット出力型のダイナミック型RAMがある。こ
のようなダイナミック型RAMには、それぞれのメモリア
レイに対応して相補共通データ線が設けられ、さらにそ
れぞれの相補共通データ線に対応してメインアンプが設
けられる。
上記のような１ビット出力型のダイナミック型RAMに
ついては、例えば、1983年９月、（株）日立製作所発行
の『日立ICメモリデータブック』の314頁〜320頁に記載
されている。
ついては、例えば、1983年９月、（株）日立製作所発行
の『日立ICメモリデータブック』の314頁〜320頁に記載
されている。
上記のダイナミック型RAMにおいては、その大容量化
が進みデータ線に出力されるメモリセルからの読み出し
信号量を確保する必要からデータ線の延長方向にメモリ
アレイを分割する方法が採られる。第３図には、この発
明に先立って本願発明者等が開発した大容量のダイナミ
ック型RAMのブロック図が示されている。このダイナミ
ック型RAMには、８個のメモリアレイM0〜M7が設けら
れ、それぞれのメモリアレイに近接して対応する８個の
メインアンプMA0〜MA7が配置される。また、各メインア
ンプとデータ入出力回路I/Oを結合するために相補共通
入出力線CIO・▲▼が設けられ、この相補共通入
出力線CIO・▲▼と指定されたアドレスに対応す
る一つのメインアンプを選択的に結合するための接続回
路S0〜S7が設けられる。
が進みデータ線に出力されるメモリセルからの読み出し
信号量を確保する必要からデータ線の延長方向にメモリ
アレイを分割する方法が採られる。第３図には、この発
明に先立って本願発明者等が開発した大容量のダイナミ
ック型RAMのブロック図が示されている。このダイナミ
ック型RAMには、８個のメモリアレイM0〜M7が設けら
れ、それぞれのメモリアレイに近接して対応する８個の
メインアンプMA0〜MA7が配置される。また、各メインア
ンプとデータ入出力回路I/Oを結合するために相補共通
入出力線CIO・▲▼が設けられ、この相補共通入
出力線CIO・▲▼と指定されたアドレスに対応す
る一つのメインアンプを選択的に結合するための接続回
路S0〜S7が設けられる。
一方、このようなダイナミック型RAMの大容量化にと
もないメモリセルの試験に要する時間が増大してきたた
め、複数のメモリアレイの同一アドレスに配置される複
数のメモリセルに同一の試験データを書き込みこれらの
試験データを同時に読み出して照合する多ビット試験モ
ードが提案されている。このような試験機能を持つダイ
ナミック型RAMには、第３図に示されるように、試験論
理回路TLが設けられる。この試験論理回路TLには、８個
のメインアンプMA0〜MA7から同時に読み出しデータが入
力されるため、上記相補共通入力線CIO・▲▼と
は別途に、試験論理回路TLと各メインアンプとの間を結
合する相補信号線がそれぞれ設けられる。このため、こ
れらの相補信号線を配置するための所要空間が増大する
とともに試験論理回路周辺のレイアウトを複雑化し、チ
ップサイズの大型化を招く原因となっている。
もないメモリセルの試験に要する時間が増大してきたた
め、複数のメモリアレイの同一アドレスに配置される複
数のメモリセルに同一の試験データを書き込みこれらの
試験データを同時に読み出して照合する多ビット試験モ
ードが提案されている。このような試験機能を持つダイ
ナミック型RAMには、第３図に示されるように、試験論
理回路TLが設けられる。この試験論理回路TLには、８個
のメインアンプMA0〜MA7から同時に読み出しデータが入
力されるため、上記相補共通入力線CIO・▲▼と
は別途に、試験論理回路TLと各メインアンプとの間を結
合する相補信号線がそれぞれ設けられる。このため、こ
れらの相補信号線を配置するための所要空間が増大する
とともに試験論理回路周辺のレイアウトを複雑化し、チ
ップサイズの大型化を招く原因となっている。
この発明の目的は、基板レイアウトを効率化しチップ
サイズの小型化を図った半導体記憶装置を提供すること
にある。
サイズの小型化を図った半導体記憶装置を提供すること
にある。
この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。
は、この明細書の記述及び添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
分散して配置される複数のメインアンプのうち隣接する
複数のメインアンプに対応する試験論理回路の一部を、
分散試験論理回路としてそれぞれ隣接する複数のメイン
アンプに近接して分散配置するものである。
要を簡単に説明すれば、下記の通りである。すなわち、
分散して配置される複数のメインアンプのうち隣接する
複数のメインアンプに対応する試験論理回路の一部を、
分散試験論理回路としてそれぞれ隣接する複数のメイン
アンプに近接して分散配置するものである。
上記した手段によれば、各メインアンプの出力信号
は、分散試験論理回路によって部分的に論理演算された
後試験論理回路に伝達されるため、試験論理回路とメイ
ンアンプとの間の信号線数が削減され、試験論理回路周
辺の基板レイアウトを効率化しそのチップサイズを小型
化できる。
は、分散試験論理回路によって部分的に論理演算された
後試験論理回路に伝達されるため、試験論理回路とメイ
ンアンプとの間の信号線数が削減され、試験論理回路周
辺の基板レイアウトを効率化しそのチップサイズを小型
化できる。
第２図には、この発明が適用されたダイナミック型RA
Mの一実施例の回路図が示されている。同図の各回路素
子は、公知の半導体集積回路製造技術によって、特に制
限されないが、単結晶シリコンからなる１個の半導体基
板上において形成される。
Mの一実施例の回路図が示されている。同図の各回路素
子は、公知の半導体集積回路製造技術によって、特に制
限されないが、単結晶シリコンからなる１個の半導体基
板上において形成される。
この実施例のダイナミック型RAMには、特に制限され
ないが、４個のセンスアンプSA0〜SA3が設けられ、これ
らのセンスアンプをはさんでそれぞれ２個ずつ、合計８
個のメモリアレイM0〜M7が設けられる。各センスアンプ
は、ロウアドレスバッファRADBから供給される相補内部
アドレス信号ａxi−２（ここで、例えば非反転内部アド
レス信号axi−２と反転内部アドレス信号▲
▼をあわせて相補内部アドレス信号ａxi−２のように表
す。以下同じ）に従って、その左側又は右側に配置され
るメモリアレイと選択的に接続される。また、これらの
接続されたメモリアレイからそれぞれ２組の相補データ
線が選択され、図示されないカラムスイッチCSU0〜CSW3
を介して、それぞれ対応する２組の相補共通データ線Ｃ
D0・ＣD1〜ＣD6・ＣD7（ここで、例えば相補共通データ
線の非反転信号線ＣD0及び反転信号線▲▼をあわ
せて相補共通データ線CD0のように表す。以下同じ）に
接続される。これらの相補共通データ線ＣD0〜ＣD7は、
さらに対応するメインアンプMA0〜MA7に接続される。
ないが、４個のセンスアンプSA0〜SA3が設けられ、これ
らのセンスアンプをはさんでそれぞれ２個ずつ、合計８
個のメモリアレイM0〜M7が設けられる。各センスアンプ
は、ロウアドレスバッファRADBから供給される相補内部
アドレス信号ａxi−２（ここで、例えば非反転内部アド
レス信号axi−２と反転内部アドレス信号▲
▼をあわせて相補内部アドレス信号ａxi−２のように表
す。以下同じ）に従って、その左側又は右側に配置され
るメモリアレイと選択的に接続される。また、これらの
接続されたメモリアレイからそれぞれ２組の相補データ
線が選択され、図示されないカラムスイッチCSU0〜CSW3
を介して、それぞれ対応する２組の相補共通データ線Ｃ
D0・ＣD1〜ＣD6・ＣD7（ここで、例えば相補共通データ
線の非反転信号線ＣD0及び反転信号線▲▼をあわ
せて相補共通データ線CD0のように表す。以下同じ）に
接続される。これらの相補共通データ線ＣD0〜ＣD7は、
さらに対応するメインアンプMA0〜MA7に接続される。
この実施例のダイナミック型RAMは、特に制限されな
いが、メモリアレイM0〜M7からそれぞれ１ビットずつの
記憶データを同時に読み出し、８ビット単位で論理比較
する多ビット試験モード機能を持つ。このため、このダ
イナミック型RAMには、多ビット試験モードにおいて各
メモリアレイの読み出しデータを処理する試験論理回路
TLCが設けられる。また、この試験論理回路TLCと各メイ
ンアンプとの間に設けられる信号線数を削減するため、
４個の分散試験論理回路T0〜T3が設けられる。
いが、メモリアレイM0〜M7からそれぞれ１ビットずつの
記憶データを同時に読み出し、８ビット単位で論理比較
する多ビット試験モード機能を持つ。このため、このダ
イナミック型RAMには、多ビット試験モードにおいて各
メモリアレイの読み出しデータを処理する試験論理回路
TLCが設けられる。また、この試験論理回路TLCと各メイ
ンアンプとの間に設けられる信号線数を削減するため、
４個の分散試験論理回路T0〜T3が設けられる。
メインアンプMA0〜MA7は、それぞれ対応する接続回路
S0〜S7を介して、相補共通入出力線CIO・▲▼に
選択的に接続され、この相補共通入出力線CIO・▲
▼はさらにデータ入力回路I/Oに結合される。また、
メインアンプMA0〜MA7のうち隣接して配置されるメイン
アンプMA0・MA1,MA2・MA3,MA4・MA5及びMA6・MA7は、そ
れぞれ対応して設けられる分散試験論理回路T0〜T3に結
合され、これらの分散試験論理回路T0〜T3は、さらに対
応する相補信号線を介して試験論理回路TLCに結合され
る。
S0〜S7を介して、相補共通入出力線CIO・▲▼に
選択的に接続され、この相補共通入出力線CIO・▲
▼はさらにデータ入力回路I/Oに結合される。また、
メインアンプMA0〜MA7のうち隣接して配置されるメイン
アンプMA0・MA1,MA2・MA3,MA4・MA5及びMA6・MA7は、そ
れぞれ対応して設けられる分散試験論理回路T0〜T3に結
合され、これらの分散試験論理回路T0〜T3は、さらに対
応する相補信号線を介して試験論理回路TLCに結合され
る。
各接続回路S0〜S7は、入出力選択回路IOSから供給さ
れる選択信号s0〜s7によって制御される。この入出力選
択回路IOSには、ロウアドレスバッファRADB及びカラム
アドレスバッファCADBから相補内部アドレス信号ａxi−
1,ａxi及びａyiが供給される。入出力選択回路IOSは、
これらの相補内部アドレス信号をデコードし、上記選択
信号s0〜s7を形成する。すなわち、ダイナミック型RAM
の通常の読み出し動作において、選択信号s0〜s7のうち
の一つが選択的にハイレベルとされ、指定されるメモリ
セルが含まれるメモリアレイに対応する一つのメインア
ンプが選択され、相補共通入出力線CIO・▲▼に
接続される。一方、ダイナミック型RAMが多ビット試験
モードとされる場合、これらの選択信号s0〜s7は形成さ
れず、代わってタイミング信号φｔがタイミング制御回
路TCから入出力選択回路IOS,試験論理回路TLC及びデー
タ入出力回路I/Oに供給される。これにより、各メイン
アンプから出力される読み出しデータは対応する分散試
験論理回路を介して試験論理回路TLCに送られ、さらに
試験論理回路TLCによる試験結果が、上記相補共通入出
力線CIO・▲▼，データ入出力回路I/O及びデータ
入出力端子DIOを介して、外部の試験装置に出力され
る。
れる選択信号s0〜s7によって制御される。この入出力選
択回路IOSには、ロウアドレスバッファRADB及びカラム
アドレスバッファCADBから相補内部アドレス信号ａxi−
1,ａxi及びａyiが供給される。入出力選択回路IOSは、
これらの相補内部アドレス信号をデコードし、上記選択
信号s0〜s7を形成する。すなわち、ダイナミック型RAM
の通常の読み出し動作において、選択信号s0〜s7のうち
の一つが選択的にハイレベルとされ、指定されるメモリ
セルが含まれるメモリアレイに対応する一つのメインア
ンプが選択され、相補共通入出力線CIO・▲▼に
接続される。一方、ダイナミック型RAMが多ビット試験
モードとされる場合、これらの選択信号s0〜s7は形成さ
れず、代わってタイミング信号φｔがタイミング制御回
路TCから入出力選択回路IOS,試験論理回路TLC及びデー
タ入出力回路I/Oに供給される。これにより、各メイン
アンプから出力される読み出しデータは対応する分散試
験論理回路を介して試験論理回路TLCに送られ、さらに
試験論理回路TLCによる試験結果が、上記相補共通入出
力線CIO・▲▼，データ入出力回路I/O及びデータ
入出力端子DIOを介して、外部の試験装置に出力され
る。
試験論理回路TLCは、８個のメモリアレイから読み出
される８ビットの読み出しデータが、すべて論理“1"で
あるときに、データ入出力回路I/Oから論理“1"の出力
信号を送出させる。また、これらの８ビットの読み出し
データがすべて論理“0"の場合、同様にデータ入出力回
路I/Oから論理“0"の出力信号を送出させる。これらの
８ビットの読み出しデータのうち１ビットでも異なる論
理出力がある場合、すなわち論理“1"及び論理“0"の読
み出しデータが混在する場合、入出力端子DIOはハイイ
ンピーダンス状態とされる。
される８ビットの読み出しデータが、すべて論理“1"で
あるときに、データ入出力回路I/Oから論理“1"の出力
信号を送出させる。また、これらの８ビットの読み出し
データがすべて論理“0"の場合、同様にデータ入出力回
路I/Oから論理“0"の出力信号を送出させる。これらの
８ビットの読み出しデータのうち１ビットでも異なる論
理出力がある場合、すなわち論理“1"及び論理“0"の読
み出しデータが混在する場合、入出力端子DIOはハイイ
ンピーダンス状態とされる。
第１図において、メモリアレイM0〜M7のそれぞれは、
特に制限されないが、同図の垂直方向に配置されるｍ本
のワード線と同図の水平方向に配置されるｎ組の相補デ
ータ線及びこれらのワード線と相補データ線の交点に配
置されるｍ×ｎ個のメモリセルによって構成される。各
メモリセルは、図示されない直列形態の情報記憶用キャ
パシタとアドレス選択用MOSFETによって構成され、各相
補データ線の両信号線には、対応する列に配置されるｍ
個のメモリセルの入出力ノードが所定の規則性をもって
結合される。また、各ワード線には、対応する行に配置
されるｎ個のメモリセルのアドレス選択用MOSFETのゲー
トがそれぞれ結合される。
特に制限されないが、同図の垂直方向に配置されるｍ本
のワード線と同図の水平方向に配置されるｎ組の相補デ
ータ線及びこれらのワード線と相補データ線の交点に配
置されるｍ×ｎ個のメモリセルによって構成される。各
メモリセルは、図示されない直列形態の情報記憶用キャ
パシタとアドレス選択用MOSFETによって構成され、各相
補データ線の両信号線には、対応する列に配置されるｍ
個のメモリセルの入出力ノードが所定の規則性をもって
結合される。また、各ワード線には、対応する行に配置
されるｎ個のメモリセルのアドレス選択用MOSFETのゲー
トがそれぞれ結合される。
メモリアレイM0〜M7を構成する各相補データ線は、図
示されないスイッチMOSFETを介して、センスアンプ回路
SA0〜SA3の対応する単位回路に結合される。これらのス
イッチMOSFETのゲートには、ロウアドレスバッファRADB
から非反転内部アドレス信号axi−２又は反転内部アド
レス信号▲▼が供給される。これにより、内
部アドレス信号axi−２が論理“0"すなわち反転内部ア
ドレス信号▲▼がハイレベルであると、各セ
ンスアンプの左側に配置されるメモリアレイM0,M2,M4及
びM6の各相補データ線がそれぞれ対応するセンスアンプ
SA0,SA1,SA2及びSA3の対応する単位回路に接続される。
また、内部アドレス信号axi−２が論理“1"すなわち非
反転回路アドレス信号axi−２がハイレベルであると、
各センスアンプの左側に配置されるメモリアレイM1,M3,
M5及びM7の各相補データ線がそれぞれ対応するセンスア
ンプSA0,SA1,SA2及びSA3の単位回路に接続される。
示されないスイッチMOSFETを介して、センスアンプ回路
SA0〜SA3の対応する単位回路に結合される。これらのス
イッチMOSFETのゲートには、ロウアドレスバッファRADB
から非反転内部アドレス信号axi−２又は反転内部アド
レス信号▲▼が供給される。これにより、内
部アドレス信号axi−２が論理“0"すなわち反転内部ア
ドレス信号▲▼がハイレベルであると、各セ
ンスアンプの左側に配置されるメモリアレイM0,M2,M4及
びM6の各相補データ線がそれぞれ対応するセンスアンプ
SA0,SA1,SA2及びSA3の対応する単位回路に接続される。
また、内部アドレス信号axi−２が論理“1"すなわち非
反転回路アドレス信号axi−２がハイレベルであると、
各センスアンプの左側に配置されるメモリアレイM1,M3,
M5及びM7の各相補データ線がそれぞれ対応するセンスア
ンプSA0,SA1,SA2及びSA3の単位回路に接続される。
センスアンプSA0〜SA3の各単位回路は、センスアンプ
SA0〜SA3に対応して設けられる図示されないカラムスイ
ッチCSW0〜CSW3の対応するスイッチMOSFETを介して、対
応する相補共通データ線ＣD0〜ＣD7に選択的に接続され
る。すなわち、例えばセンスアンプSA0の偶数番目の単
位回路は、カラムスイッチCSW0の偶数番目のスイッチMO
SFETを介して、相補共通データ線ＣD0に接続され、セン
スアンプSA0の奇数番目の単位回路は、カラムスイッチC
SW0の奇数番目のスイッチMOSFETを介して、相補共通デ
ータＣD1に接続される。つまり、相補共通データ線ＣD0
及びＣD1には、選択されたメモリアレイM0又はM1の隣接
する列に配置される２組の相補データ線が交互に接続さ
れる。
SA0〜SA3に対応して設けられる図示されないカラムスイ
ッチCSW0〜CSW3の対応するスイッチMOSFETを介して、対
応する相補共通データ線ＣD0〜ＣD7に選択的に接続され
る。すなわち、例えばセンスアンプSA0の偶数番目の単
位回路は、カラムスイッチCSW0の偶数番目のスイッチMO
SFETを介して、相補共通データ線ＣD0に接続され、セン
スアンプSA0の奇数番目の単位回路は、カラムスイッチC
SW0の奇数番目のスイッチMOSFETを介して、相補共通デ
ータＣD1に接続される。つまり、相補共通データ線ＣD0
及びＣD1には、選択されたメモリアレイM0又はM1の隣接
する列に配置される２組の相補データ線が交互に接続さ
れる。
カラムスイッチCSW0〜CSW3の隣接する列に配置される
相補データ線に対応する二つのスイッチMOSFETのゲート
はそれぞれ共通接続され、カラムアドレスデコーダCDCR
から対応するデータ線選択信号が供給される。これらの
データ線選択信号は、データ線と同一の材料，例えばア
ルミニウム層によってデータ線と並行に形成されるn/2
本の信号線を介して、カラムスイッチCSW0〜CSW3の同じ
列のスイッチMOSFETに共通に供給される。
相補データ線に対応する二つのスイッチMOSFETのゲート
はそれぞれ共通接続され、カラムアドレスデコーダCDCR
から対応するデータ線選択信号が供給される。これらの
データ線選択信号は、データ線と同一の材料，例えばア
ルミニウム層によってデータ線と並行に形成されるn/2
本の信号線を介して、カラムスイッチCSW0〜CSW3の同じ
列のスイッチMOSFETに共通に供給される。
センスアンプ回路SA0〜SA3の各単位回路は、タイミン
グ制御回路TCから供給される図示されないタイミング信
号φpaによって動作状態とされ、選択されたワード線に
結合されるメモリセルから対応する相補データ線に出力
される微小読み出し信号を増幅し、ハイレベル／ロウレ
ベルの２値信号とする。
グ制御回路TCから供給される図示されないタイミング信
号φpaによって動作状態とされ、選択されたワード線に
結合されるメモリセルから対応する相補データ線に出力
される微小読み出し信号を増幅し、ハイレベル／ロウレ
ベルの２値信号とする。
各メモリアレイにおいて選択された２組ずつの相補デ
ータ線は、センスアンプSA0〜SA3による増幅動作が終了
した時点において、対応する相補共通データ線ＣD0〜Ｃ
D7に接続される。これにより、各センスアンプによって
増幅された２値読み出し信号が対応するメインアンプMA
0〜MA7に伝達される。
ータ線は、センスアンプSA0〜SA3による増幅動作が終了
した時点において、対応する相補共通データ線ＣD0〜Ｃ
D7に接続される。これにより、各センスアンプによって
増幅された２値読み出し信号が対応するメインアンプMA
0〜MA7に伝達される。
メインアンプMA0〜MA7は、ダイナミック型RAMの読み
出し動作モード又は多ビット試験モードにおいて、タイ
ミング制御回路TCから供給されるタイミング信号φmaに
よって動作状態とされ、対応するセンスアンプから出力
される２値読み出し信号をさらに増幅する。一方、メイ
ンアンプMA0〜MA7は、ダイナミック型RAMの書き込み動
作モードにおいて、データ入出力回路I/Oから相補共通
入出力線CIO・▲▼を介して供給される書き込み
信号を、対応する相補共通データ線ＣD0〜ＣD7に伝達す
る。
出し動作モード又は多ビット試験モードにおいて、タイ
ミング制御回路TCから供給されるタイミング信号φmaに
よって動作状態とされ、対応するセンスアンプから出力
される２値読み出し信号をさらに増幅する。一方、メイ
ンアンプMA0〜MA7は、ダイナミック型RAMの書き込み動
作モードにおいて、データ入出力回路I/Oから相補共通
入出力線CIO・▲▼を介して供給される書き込み
信号を、対応する相補共通データ線ＣD0〜ＣD7に伝達す
る。
前述のように、この実施例のダイナミック型RAMに
は、隣接するメインアンプMA0・MA1,MA2・MA3,MA4・MA5
及びMA6・MA7に近接して４個の分散試験論理回路T0〜T3
が設けられる。各メインアンプの出力端子は、対応する
分散試験論理回路T0〜T3にそれぞれ結合される。分散試
験論理回路T0〜T3は、さらに相補信号線を介して、試験
論理回路TLCに結合される。一方、メインアンプMA0〜MA
3は、対応して設けられる接続回路S0〜S7を介して、相
補共通入出力線CIO・▲▼に選択的に接続され
る。
は、隣接するメインアンプMA0・MA1,MA2・MA3,MA4・MA5
及びMA6・MA7に近接して４個の分散試験論理回路T0〜T3
が設けられる。各メインアンプの出力端子は、対応する
分散試験論理回路T0〜T3にそれぞれ結合される。分散試
験論理回路T0〜T3は、さらに相補信号線を介して、試験
論理回路TLCに結合される。一方、メインアンプMA0〜MA
3は、対応して設けられる接続回路S0〜S7を介して、相
補共通入出力線CIO・▲▼に選択的に接続され
る。
接続回路S0〜S7は、例えばそのデータ入力信号として
対応するメインアンプMA0〜MA7の非反転出力信号及び反
転出力信号を受けそのクロック信号として入出力選択回
路IOSから供給される選択信号s0〜s7を受けるような二
組のクロックドインバータ回路によって構成される。接
続回路S0〜S7は、対応する選択信号s0〜s7がハイレベル
とされるとき、対応するメインアンプMA0〜MA7の出力信
号を相補共通入出力線CIO・▲▼に伝達する。
対応するメインアンプMA0〜MA7の非反転出力信号及び反
転出力信号を受けそのクロック信号として入出力選択回
路IOSから供給される選択信号s0〜s7を受けるような二
組のクロックドインバータ回路によって構成される。接
続回路S0〜S7は、対応する選択信号s0〜s7がハイレベル
とされるとき、対応するメインアンプMA0〜MA7の出力信
号を相補共通入出力線CIO・▲▼に伝達する。
入出力選択回路IOSには、ロウアドレスバッファRADB
及びカラムアドレスバッファCADBから相補内部アドレス
信号ａxi−1,ａxi及びａyiが供給され、タイミング制御
回路TCからタイミング信号φｔが供給される。入出力選
択回路IOSは、これらの相補内部アドレス信号をデコー
ドし、これに対応する選択信号s0〜s7の一つを選択的に
ハイレベルとする。タイミング信号φｔがハイレベルと
されるダイナミック型RAMの多ビット試験モードにおい
て、選択信号s0〜s7は形成されない。
及びカラムアドレスバッファCADBから相補内部アドレス
信号ａxi−1,ａxi及びａyiが供給され、タイミング制御
回路TCからタイミング信号φｔが供給される。入出力選
択回路IOSは、これらの相補内部アドレス信号をデコー
ドし、これに対応する選択信号s0〜s7の一つを選択的に
ハイレベルとする。タイミング信号φｔがハイレベルと
されるダイナミック型RAMの多ビット試験モードにおい
て、選択信号s0〜s7は形成されない。
分散試験論理回路T0〜T3は、後述するように、二組の
アンド回路を含む。これらのアンド回路の一方には対応
する二組のメインアンプの非反転出力信号が入力され、
その出力信号はその分散試験論理回路の非反転出力信号
とされる。一方、他方のアンド回路には対応する二組の
メインアンプの反転出力信号が入力され、その出力信号
はその分散試験論理回路の反転出力信号とされる。つま
り、各分散試験論理回路の非反転出力信号は、対応する
二組のメインアンプの出力信号がともに論理“1"である
ときにハイレベルとなり、各分散試験論理回路の反転出
力信号は、対応する二組のメインアンプの出力信号がと
もに論理“0"であるときにハイレベルとなる。対応する
二組のメインアンプの出力信号が異なるとき、各分散試
験論理回路の非反転出力信号及び反転出力信号はともに
ロウレベルとされる。
アンド回路を含む。これらのアンド回路の一方には対応
する二組のメインアンプの非反転出力信号が入力され、
その出力信号はその分散試験論理回路の非反転出力信号
とされる。一方、他方のアンド回路には対応する二組の
メインアンプの反転出力信号が入力され、その出力信号
はその分散試験論理回路の反転出力信号とされる。つま
り、各分散試験論理回路の非反転出力信号は、対応する
二組のメインアンプの出力信号がともに論理“1"である
ときにハイレベルとなり、各分散試験論理回路の反転出
力信号は、対応する二組のメインアンプの出力信号がと
もに論理“0"であるときにハイレベルとなる。対応する
二組のメインアンプの出力信号が異なるとき、各分散試
験論理回路の非反転出力信号及び反転出力信号はともに
ロウレベルとされる。
試験論理回路TLCは、後述するように、二組の４入力
アンド回路を含む。これらのアンド回路の一方には上記
分散試験論理回路T0〜T3の非反転出力信号が供給され、
その出力信号は試験論理回路TLCの非反転出力信号とさ
れる。この非反転出力信号は、対応する出力バッファBH
を介して、相補共通入出力線の非反転信号線CIOに出力
される。一方、他方のアンド回路には上記分散試験論理
回路T0〜T3の反転出力信号が供給され、その出力信号は
試験論理回路TLCの反転出力信号とされる。この反転出
力信号は、対応する出力バッファBLを介して、相補共通
入出力線の反転信号線CIOに出力される。これらの二組
のアンド回路の出力信号がともにロウレベルであると
き、すなわちメインアンプMA0〜MA7を介して出力される
読み出しデータに論理“0"及び論理“1"が混在すると
き、出力バッファBH及びBLの出力はともにハイインピー
ダンス状態とされる。
アンド回路を含む。これらのアンド回路の一方には上記
分散試験論理回路T0〜T3の非反転出力信号が供給され、
その出力信号は試験論理回路TLCの非反転出力信号とさ
れる。この非反転出力信号は、対応する出力バッファBH
を介して、相補共通入出力線の非反転信号線CIOに出力
される。一方、他方のアンド回路には上記分散試験論理
回路T0〜T3の反転出力信号が供給され、その出力信号は
試験論理回路TLCの反転出力信号とされる。この反転出
力信号は、対応する出力バッファBLを介して、相補共通
入出力線の反転信号線CIOに出力される。これらの二組
のアンド回路の出力信号がともにロウレベルであると
き、すなわちメインアンプMA0〜MA7を介して出力される
読み出しデータに論理“0"及び論理“1"が混在すると
き、出力バッファBH及びBLの出力はともにハイインピー
ダンス状態とされる。
分散試験論理回路T0〜T3及び試験論理回路TLCの具体
的な回路構成と動作については、後で詳細に説明する。
的な回路構成と動作については、後で詳細に説明する。
データ入出力回路I/Oは、図示されないデータ入力バ
ッファDIB及びデータ出力バッファDOBを含む。
ッファDIB及びデータ出力バッファDOBを含む。
データ入出力回路I/Oのデータ入力バッファDIBは、ダ
イナミック型RAMの書き込み動作モードにおいて、タイ
ミング制御回路TCから供給されるタイミング信号φｗに
従って選択的に動作状態とされる。このとき、データ入
力バッファDIBは、入出力端子DIOを介して供給される書
き込みデータを相補書き込み信号とし、相補共通入出力
線CIO・▲▼に伝達する。これらの相補書き込み
信号は、対応する接続回路S0〜S7,メインアンプMA0〜MA
7及び相補共通データ線ＣD0〜ＣD7を介して、選択され
るメモリセルに伝達される。タイミング信号φｗがロウ
レベルとされるとき、データ入出力回路I/Oのデータ入
力バッファDIBの出力はハイインピーダンス状態とされ
る。
イナミック型RAMの書き込み動作モードにおいて、タイ
ミング制御回路TCから供給されるタイミング信号φｗに
従って選択的に動作状態とされる。このとき、データ入
力バッファDIBは、入出力端子DIOを介して供給される書
き込みデータを相補書き込み信号とし、相補共通入出力
線CIO・▲▼に伝達する。これらの相補書き込み
信号は、対応する接続回路S0〜S7,メインアンプMA0〜MA
7及び相補共通データ線ＣD0〜ＣD7を介して、選択され
るメモリセルに伝達される。タイミング信号φｗがロウ
レベルとされるとき、データ入出力回路I/Oのデータ入
力バッファDIBの出力はハイインピーダンス状態とされ
る。
一方、データ入出力回路I/Oのデータ出力バッファDOB
は、ダイナミック型RAMの読み出し動作モード及び多ビ
ット試験モードにおいて、タイミング信号φｒ及びφｔ
に従って選択的に動作状態とされる。このとき、データ
出力バッファDOBは、相補共通入出力線CIO・CIOを介し
て選択されたメモリセルから出力される読み出しデータ
を、入出力端子DIOを介して、外部の装置に出力する。
タイミング信号φｒ及びφｔがともにロウレベルとされ
るとき、データ出力バッファDOBの出力はハイインピー
ダンス状態とされる。また、タイミング信号φｔがハイ
レベルとされる場合でも、試験論理回路TLCの非反転出
力信号及び反転出力信号がともにハイインピーダンス状
態とされるとき、データ出力バッファDOBの出力はハイ
インピーダンス状態とされる。これにより、ダイナミッ
ク型RAMの外部に接続される試験装置は、８個のメモリ
アレイM0〜M7から出力された読み出しデータがすべて一
致しなかったことを判定できる。
は、ダイナミック型RAMの読み出し動作モード及び多ビ
ット試験モードにおいて、タイミング信号φｒ及びφｔ
に従って選択的に動作状態とされる。このとき、データ
出力バッファDOBは、相補共通入出力線CIO・CIOを介し
て選択されたメモリセルから出力される読み出しデータ
を、入出力端子DIOを介して、外部の装置に出力する。
タイミング信号φｒ及びφｔがともにロウレベルとされ
るとき、データ出力バッファDOBの出力はハイインピー
ダンス状態とされる。また、タイミング信号φｔがハイ
レベルとされる場合でも、試験論理回路TLCの非反転出
力信号及び反転出力信号がともにハイインピーダンス状
態とされるとき、データ出力バッファDOBの出力はハイ
インピーダンス状態とされる。これにより、ダイナミッ
ク型RAMの外部に接続される試験装置は、８個のメモリ
アレイM0〜M7から出力された読み出しデータがすべて一
致しなかったことを判定できる。
カラムアドレスデコーダCDCRは、カラムアドレスバッ
ファCADBから供給される相補内部アドレス信号ａy0〜ａ
yi−１をデコードし、タイミング制御回路TCから供給さ
れるデータ線選択タイミング信号φｙに従って、上述の
データ線選択信号を形成し、カラムスイッチCSW0〜CSW3
に供給する。
ファCADBから供給される相補内部アドレス信号ａy0〜ａ
yi−１をデコードし、タイミング制御回路TCから供給さ
れるデータ線選択タイミング信号φｙに従って、上述の
データ線選択信号を形成し、カラムスイッチCSW0〜CSW3
に供給する。
カラムアドレスバッファCADBは、外部端子A0〜Aiを介
して供給されるＹアドレス信号AY0〜AYiを受け、相補内
部アドレス信号ａy0〜ａyiを形成してカラムアドレスデ
コーダCDCRに供給する。この実施例のダイナミック型RA
Mでは、カラムアドレスを指定するためのＹアドレス信
号AY0〜AYiとロウアドレスを指定するためのＸアドレス
信号AX0〜AXiは、同一の外部端子A0〜Aiによって時分割
されて供給されるいわゆるアドレスマルチプレクス方式
を採る。したがって、外部から制御信号として供給され
るロウアドレスストローブ信号▲▼の立ち下がり
に同期してＸアドレス信号AX0〜AXiが、またカラムアド
レスストローブ信号▲▼の立ち下がりに同期して
Ｙアドレス信号AY0〜AYiがそれぞれ供給される。このた
め、カラムアドレスバッファCADBは、タイミング制御回
路TCによってカラムアドレスストローブ信号▲▼
の立ち下がりを検出して形成されるタイミング信号φac
（図示されない）に従って、外部端子A0〜Aiに供給され
るＹアドレス信号AY0〜AYiを取り込みそれを保持すると
ともに、相補内部アドレス信号ａy0ayiを形成する。
これらの相補内部アドレス信号のうち、相補内部アドレ
ス信号ａy0〜ａyi−１は上記カラムアドレスデコーダCD
CRに供給され３相補内部アドレス信号ａyiは上記入出力
選択回路IOSに供給される。
して供給されるＹアドレス信号AY0〜AYiを受け、相補内
部アドレス信号ａy0〜ａyiを形成してカラムアドレスデ
コーダCDCRに供給する。この実施例のダイナミック型RA
Mでは、カラムアドレスを指定するためのＹアドレス信
号AY0〜AYiとロウアドレスを指定するためのＸアドレス
信号AX0〜AXiは、同一の外部端子A0〜Aiによって時分割
されて供給されるいわゆるアドレスマルチプレクス方式
を採る。したがって、外部から制御信号として供給され
るロウアドレスストローブ信号▲▼の立ち下がり
に同期してＸアドレス信号AX0〜AXiが、またカラムアド
レスストローブ信号▲▼の立ち下がりに同期して
Ｙアドレス信号AY0〜AYiがそれぞれ供給される。このた
め、カラムアドレスバッファCADBは、タイミング制御回
路TCによってカラムアドレスストローブ信号▲▼
の立ち下がりを検出して形成されるタイミング信号φac
（図示されない）に従って、外部端子A0〜Aiに供給され
るＹアドレス信号AY0〜AYiを取り込みそれを保持すると
ともに、相補内部アドレス信号ａy0ayiを形成する。
これらの相補内部アドレス信号のうち、相補内部アドレ
ス信号ａy0〜ａyi−１は上記カラムアドレスデコーダCD
CRに供給され３相補内部アドレス信号ａyiは上記入出力
選択回路IOSに供給される。
一方、メモリアレイM0〜M7のワード線は、各メモリア
レイに対応して設けられるロウアドレスデコーダRDCR0
〜RDCR7に結合され、それぞれ一本ずつのワード線が選
択される。
レイに対応して設けられるロウアドレスデコーダRDCR0
〜RDCR7に結合され、それぞれ一本ずつのワード線が選
択される。
ロウアドレスデコーダRDCR0〜RDCR7は、ロウアドレス
バッファRADBから供給される相補内部アドレス信号ａx0
〜ａxi−３をデコードし、タイミング制御回路TCから供
給されるタイミング信号φｘに従って、対応するメモリ
アレイの指定された一本のワード線を選択状態とする。
前述のように、選択されたワード線に結合されるｎ個の
メモリセルうち、隣接する列アドレスが割り当てられる
二つのメモリセルが対応する相補共通データ線ＣD0〜Ｃ
D7に接続される。
バッファRADBから供給される相補内部アドレス信号ａx0
〜ａxi−３をデコードし、タイミング制御回路TCから供
給されるタイミング信号φｘに従って、対応するメモリ
アレイの指定された一本のワード線を選択状態とする。
前述のように、選択されたワード線に結合されるｎ個の
メモリセルうち、隣接する列アドレスが割り当てられる
二つのメモリセルが対応する相補共通データ線ＣD0〜Ｃ
D7に接続される。
ロウアドレスバッファRADBは、アドレスマルチプレク
サAMXから供給されるロウアドレス信号を受け、それを
保持するとともに、相補内部アドレス信号ａx0〜ａxiを
形成する。これらの相補内部アドレス信号のうち、相補
内部アドレス信号ａx0〜ａxi−３はロウアドレスデコー
ダRDCR0〜RDCR7に共通に供給され、相補内部アドレス信
号ａxi−２はセンスアンプSA0〜SA3に共通に供給され
る。また、相補内部アドレス信号ａxi−１及びａxiは、
入出力選択回路IOSに供給される。
サAMXから供給されるロウアドレス信号を受け、それを
保持するとともに、相補内部アドレス信号ａx0〜ａxiを
形成する。これらの相補内部アドレス信号のうち、相補
内部アドレス信号ａx0〜ａxi−３はロウアドレスデコー
ダRDCR0〜RDCR7に共通に供給され、相補内部アドレス信
号ａxi−２はセンスアンプSA0〜SA3に共通に供給され
る。また、相補内部アドレス信号ａxi−１及びａxiは、
入出力選択回路IOSに供給される。
ところで、この実施例のダイナミック型RAMには、メ
モリセルの記憶エータを所定の周期内に読み出し、再書
き込みするための自動リフレッシュモードが設けられ、
この自動リフレッシュモードにおいてリフレッシュすべ
きワード線を指定するためのリフレッシュアドレスカウ
ンタREFCが設けられる。アドレスマルチプレクサAMXは
タイミング制御回路TCから供給されるタイミング信号φ
refに従って、外部端子A0〜Aiを介して供給されるＸア
ドレス信号AX0〜AXi及びリフレッシュアドレスカウンタ
REFCから供給されるリフレッシュアドレス信号cx0〜cxi
を選択し、ロウアドレス信号としてロウアドレスバッフ
ァRADBに伝達する。すなわち、タイミング信号φrefが
ロウレベルとされる通常のメモリアクセスモードにおい
て、外部端子A0〜Aiを介して外部の装置から供給される
Ｘアドレス信号AX0〜AXiを選択し、タイミング信号φre
fがハイレベルとされる自動リフレッシュモードにおい
て、リフレッシュアドレスカウンタREFCから出力される
リフレッシュアドレス信号cx0〜cxiを選択する。
モリセルの記憶エータを所定の周期内に読み出し、再書
き込みするための自動リフレッシュモードが設けられ、
この自動リフレッシュモードにおいてリフレッシュすべ
きワード線を指定するためのリフレッシュアドレスカウ
ンタREFCが設けられる。アドレスマルチプレクサAMXは
タイミング制御回路TCから供給されるタイミング信号φ
refに従って、外部端子A0〜Aiを介して供給されるＸア
ドレス信号AX0〜AXi及びリフレッシュアドレスカウンタ
REFCから供給されるリフレッシュアドレス信号cx0〜cxi
を選択し、ロウアドレス信号としてロウアドレスバッフ
ァRADBに伝達する。すなわち、タイミング信号φrefが
ロウレベルとされる通常のメモリアクセスモードにおい
て、外部端子A0〜Aiを介して外部の装置から供給される
Ｘアドレス信号AX0〜AXiを選択し、タイミング信号φre
fがハイレベルとされる自動リフレッシュモードにおい
て、リフレッシュアドレスカウンタREFCから出力される
リフレッシュアドレス信号cx0〜cxiを選択する。
Ｘアドレス信号AX0〜AXiは、外部から制御信号として
供給されるロウアドレスストローブ信号▲▼の立
ち下がりに同期して供給される。このため、ロウアドレ
スバッファRADBによるロウアドレス信号の取り込みは、
タイミング制御回路TCによりロウアドレスストローブ信
号▲▼の立ち下がりを検出して形成されるタイミ
ング信号φar（図示されない）に従って行われる。
供給されるロウアドレスストローブ信号▲▼の立
ち下がりに同期して供給される。このため、ロウアドレ
スバッファRADBによるロウアドレス信号の取り込みは、
タイミング制御回路TCによりロウアドレスストローブ信
号▲▼の立ち下がりを検出して形成されるタイミ
ング信号φar（図示されない）に従って行われる。
リフレッシュアドレスカウンタREFCは、ダイナミック
型RAMの自動リフレッシュモードにおいて、タイミング
制御回路TCから供給されるタイミング信号φｃを計数
し、リフレッシュすべきワード線のアドレスを指定す
る。
型RAMの自動リフレッシュモードにおいて、タイミング
制御回路TCから供給されるタイミング信号φｃを計数
し、リフレッシュすべきワード線のアドレスを指定す
る。
タイミング制御回路TCは、外部から制御信号として供
給されるロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼，ライトイネーブ
ル信号▲▼及び読み出し試験モード信号▲▼に
より、上記各種のタイミング信号を形成し、各回路に供
給する。
給されるロウアドレスストローブ信号▲▼，カラ
ムアドレスストローブ信号▲▼，ライトイネーブ
ル信号▲▼及び読み出し試験モード信号▲▼に
より、上記各種のタイミング信号を形成し、各回路に供
給する。
第１図には、第２図のダイナミック型RAMの試験論理
回路TC及び分散試験論理回路T0〜T3の一実施例の回路図
が示されている。
回路TC及び分散試験論理回路T0〜T3の一実施例の回路図
が示されている。
前述のように、この実施例のダイナミック型RAMに
は、多ビット試験モードが設けられる。この多ビット試
験モードにおいて、各メモリセルに書き込まれた試験デ
ータは、８ビットずつ同時に読み出される。８個のメモ
リアレイM0〜M7から読み出される８ビットの試験データ
は、分散試験論理回路T0〜T3によってまず２ビットずつ
照合され、さらに試験論理回路TLCによって全ビットが
同じ論理出力であるかどうか判定される。この結果、読
み出された８ビットの試験データがすべて論理“0"であ
るとき、試験論理回路TLCは、データ入出力回路I/O及び
入出力端子DIOを介して、論理“0"の出力信号を試験装
置に送出する。読み出された８ビットの試験データがす
べて論理“1"であるとき、試験論理回路TLCは、同様に
論理“1"の出力信号を試験装置に送出する。また、読み
出された８ビットの試験データに論理“0"及び論理“1"
のデータが混在するとき、試験論理回路TLCは、入出力
端子DIOをハイインピーダンス状態とする。
は、多ビット試験モードが設けられる。この多ビット試
験モードにおいて、各メモリセルに書き込まれた試験デ
ータは、８ビットずつ同時に読み出される。８個のメモ
リアレイM0〜M7から読み出される８ビットの試験データ
は、分散試験論理回路T0〜T3によってまず２ビットずつ
照合され、さらに試験論理回路TLCによって全ビットが
同じ論理出力であるかどうか判定される。この結果、読
み出された８ビットの試験データがすべて論理“0"であ
るとき、試験論理回路TLCは、データ入出力回路I/O及び
入出力端子DIOを介して、論理“0"の出力信号を試験装
置に送出する。読み出された８ビットの試験データがす
べて論理“1"であるとき、試験論理回路TLCは、同様に
論理“1"の出力信号を試験装置に送出する。また、読み
出された８ビットの試験データに論理“0"及び論理“1"
のデータが混在するとき、試験論理回路TLCは、入出力
端子DIOをハイインピーダンス状態とする。
第１図において、分散試験論理回路T0〜T3は、それぞ
れナンドゲート回路及びインバータ回路からなる二組の
アンド回路によって構成される。すなわち、分散試験論
理回路T0の一方のアンド回路は、ナンドゲート回路NAG1
及びインバータ回路N1によって構成され、またその他方
のアンド回路は、ナンドゲート回路NAG2及びインバータ
回路N2によって構成される。同様に、分散試験論理回路
T1〜T3の二組のアンド回路は、それぞれ二組ずつのナン
ドゲート回路NAG3〜NAG8及びインバータ回路N3〜N8によ
って構成される。
れナンドゲート回路及びインバータ回路からなる二組の
アンド回路によって構成される。すなわち、分散試験論
理回路T0の一方のアンド回路は、ナンドゲート回路NAG1
及びインバータ回路N1によって構成され、またその他方
のアンド回路は、ナンドゲート回路NAG2及びインバータ
回路N2によって構成される。同様に、分散試験論理回路
T1〜T3の二組のアンド回路は、それぞれ二組ずつのナン
ドゲート回路NAG3〜NAG8及びインバータ回路N3〜N8によ
って構成される。
分散試験論理回路T0〜T3は、それぞれ対応する２個の
メインアンプに近接して配置される。各分散試験論理回
路の２個のナンドゲート回路の二つの入力端子には、対
応する２個のメインアンプの非反転出力信号及び反転出
力信号がそれぞれ供給される。すなわち、分散試験論理
回路T0の場合を例に説明すると、分散試験論理回路T0の
ナンドゲート回路NAG1と入力端子にはメインアンプMA0
及びMA1の非反転出力信号が供給され、ナンドゲート回
路NAG2の入力端子にはメインアンプMA0及びメインアン
プMA1の反転出力信号がそれぞれ供給される。これらの
ナンドゲート回路NAG1及びNAG2の出力信号は、インバー
タ回路N1及びN2によってそれぞれ反転され、それぞれ分
散試験論理回路T0の非反転出力信号及び反転出力信号と
される。これにより、インバータ回路N1の出力信号すな
わち分散試験論理回路T0の非反転出力信号は、ナンドゲ
ート回路NAG1の二つの入力信号すなわちメインアンプMA
0及びMA1の非反転出力信号がともにハイレベルであると
き、ハイレベルとされる。このことは、メモリアレイM0
又はM1の選択された二つのメモリセルから読み出された
２ビットの試験データが、ともに論理“1"であることを
示している。同様に、インバータ回路N2の出力信号すな
わち分散試験論理回路T0の反転出力信号は、ナンドゲー
ト回路NAG2の二つの入力信号すなわちメインアンプMA0
及びMA1の反転出力信号がともにハイレベルであると
き、ハイレベルとされる。このことは、メモリアレイM0
又はM1の選択された二つのメモリセルから読み出された
２ビットの試験データが、ともに論理“0"であることを
示している。
メインアンプに近接して配置される。各分散試験論理回
路の２個のナンドゲート回路の二つの入力端子には、対
応する２個のメインアンプの非反転出力信号及び反転出
力信号がそれぞれ供給される。すなわち、分散試験論理
回路T0の場合を例に説明すると、分散試験論理回路T0の
ナンドゲート回路NAG1と入力端子にはメインアンプMA0
及びMA1の非反転出力信号が供給され、ナンドゲート回
路NAG2の入力端子にはメインアンプMA0及びメインアン
プMA1の反転出力信号がそれぞれ供給される。これらの
ナンドゲート回路NAG1及びNAG2の出力信号は、インバー
タ回路N1及びN2によってそれぞれ反転され、それぞれ分
散試験論理回路T0の非反転出力信号及び反転出力信号と
される。これにより、インバータ回路N1の出力信号すな
わち分散試験論理回路T0の非反転出力信号は、ナンドゲ
ート回路NAG1の二つの入力信号すなわちメインアンプMA
0及びMA1の非反転出力信号がともにハイレベルであると
き、ハイレベルとされる。このことは、メモリアレイM0
又はM1の選択された二つのメモリセルから読み出された
２ビットの試験データが、ともに論理“1"であることを
示している。同様に、インバータ回路N2の出力信号すな
わち分散試験論理回路T0の反転出力信号は、ナンドゲー
ト回路NAG2の二つの入力信号すなわちメインアンプMA0
及びMA1の反転出力信号がともにハイレベルであると
き、ハイレベルとされる。このことは、メモリアレイM0
又はM1の選択された二つのメモリセルから読み出された
２ビットの試験データが、ともに論理“0"であることを
示している。
分散試験論理回路T1〜T3の非反転出力信号及び反転出
力信号も、上記分散試験論理回路T0と同様な論理条件に
従って形成される。これらの分散試験論理回路T0〜T3の
非反転出力信号及び反転出力信号は、それぞれ対応する
相補信号線を介して、試験論理回路TLCに伝達される。
力信号も、上記分散試験論理回路T0と同様な論理条件に
従って形成される。これらの分散試験論理回路T0〜T3の
非反転出力信号及び反転出力信号は、それぞれ対応する
相補信号線を介して、試験論理回路TLCに伝達される。
試験論理回路TLCは、第１図に示されるように、ナン
ドゲート回路NAG9とインバータ回路N9及びナンドゲート
回路NAG10とインバータ回路N10によって構成される二組
の４入力アンド回路を含む。これらのアンド回路の入力
端子には、分散試験論理回路T0〜T3の非反転出力信号及
び反転出力信号がそれぞれ供給される。すなわち、ナン
ドゲート回路NAG9の入力端子には分散試験論理回路T0〜
T3の非反転出力信号が供給され、ナンドゲート回路NAG1
0の入力端子には分散試験論理回路T0〜T3の反転出力信
号が供給される。ナンドゲート回路NAG9の出力信号は、
インバータ回路N9によって反転される。同様に、ナンド
ゲート回路NAG10の出力信号は、インバータ回路N10によ
って反転される。
ドゲート回路NAG9とインバータ回路N9及びナンドゲート
回路NAG10とインバータ回路N10によって構成される二組
の４入力アンド回路を含む。これらのアンド回路の入力
端子には、分散試験論理回路T0〜T3の非反転出力信号及
び反転出力信号がそれぞれ供給される。すなわち、ナン
ドゲート回路NAG9の入力端子には分散試験論理回路T0〜
T3の非反転出力信号が供給され、ナンドゲート回路NAG1
0の入力端子には分散試験論理回路T0〜T3の反転出力信
号が供給される。ナンドゲート回路NAG9の出力信号は、
インバータ回路N9によって反転される。同様に、ナンド
ゲート回路NAG10の出力信号は、インバータ回路N10によ
って反転される。
インバータ回路N9の出力信号は、出力バッファBHの入
力端子に供給される。この出力バッファBHには、タイミ
ング制御回路TCからタイミング信号φｔが供給される。
試験論理回路TLCの出力バッファBHは、タイミング信号
φｔがハイレベルとされることで選択的に動作状態とさ
れ、その入力信号すなわちインバータ回路N9の出力信号
がハイレベルであるとき、相補共通入出力線の非反転信
号線CIOをハイレベルとする。つまり、出力バッファBH
の出力信号は、ナンドゲート回路NAG9の入力信号がすべ
てハイレベルであるとき、すなわちメモリアレイM0〜M7
の選択されたメモリセルから読み出された試験データが
すべて論理“1"であるときに、ハイレベルとされる。イ
ンバータ回路N9の出力信号がロウレベルとなるとき、出
力バッファBHの出力信号はタイミング信号φｔのレベル
に関係なくハイインピーダンス状態とされる。また、タ
イミング信号φｔがロウレベルとなるとき、出力バッフ
ァBHの出力信号はインバータ回路N9の出力レベルに関係
なくハイインピーダンス状態とされる。
力端子に供給される。この出力バッファBHには、タイミ
ング制御回路TCからタイミング信号φｔが供給される。
試験論理回路TLCの出力バッファBHは、タイミング信号
φｔがハイレベルとされることで選択的に動作状態とさ
れ、その入力信号すなわちインバータ回路N9の出力信号
がハイレベルであるとき、相補共通入出力線の非反転信
号線CIOをハイレベルとする。つまり、出力バッファBH
の出力信号は、ナンドゲート回路NAG9の入力信号がすべ
てハイレベルであるとき、すなわちメモリアレイM0〜M7
の選択されたメモリセルから読み出された試験データが
すべて論理“1"であるときに、ハイレベルとされる。イ
ンバータ回路N9の出力信号がロウレベルとなるとき、出
力バッファBHの出力信号はタイミング信号φｔのレベル
に関係なくハイインピーダンス状態とされる。また、タ
イミング信号φｔがロウレベルとなるとき、出力バッフ
ァBHの出力信号はインバータ回路N9の出力レベルに関係
なくハイインピーダンス状態とされる。
一方、試験論理回路TLCのインバータ回路N10の出力信
号は、出力バッファBLの入力端子に供給される。この出
力バッファBLには、同様に上記タイミング信号φｔが供
給される。試験論理回路TLCの出力バッファBLは、タイ
ミング信号φｔがハイレベルとされることで選択的に動
作状態とされ、その入力信号すなわちインバータ回路N1
0の出力信号がハイレベルであるとき、相補共通入出力
線の反転信号線▲▼をハイレベルとする。つま
り、出力バッファBLの出力信号は、ナンドゲート回路NA
G10の入力信号がすべてハイレベルであるとき、すなわ
ちメモリアレイM0〜M7の選択されたメモリセルから読み
出された試験データがすべて論理“0"であるときに、ハ
イレベルとされる。インバータ回路N10の出力信号がロ
ウレベルとなるとき、出力バッファBLの出力信号はタイ
ミング信号φｔのレベルに関係なくハイインピーダンス
状態とされる。また、タイミング信号φｔがロウレベル
となるとき、出力バッファBLの出力信号はインバータ回
路N10の出力レベルに関係なくハイインピーダンス状態
とされる。
号は、出力バッファBLの入力端子に供給される。この出
力バッファBLには、同様に上記タイミング信号φｔが供
給される。試験論理回路TLCの出力バッファBLは、タイ
ミング信号φｔがハイレベルとされることで選択的に動
作状態とされ、その入力信号すなわちインバータ回路N1
0の出力信号がハイレベルであるとき、相補共通入出力
線の反転信号線▲▼をハイレベルとする。つま
り、出力バッファBLの出力信号は、ナンドゲート回路NA
G10の入力信号がすべてハイレベルであるとき、すなわ
ちメモリアレイM0〜M7の選択されたメモリセルから読み
出された試験データがすべて論理“0"であるときに、ハ
イレベルとされる。インバータ回路N10の出力信号がロ
ウレベルとなるとき、出力バッファBLの出力信号はタイ
ミング信号φｔのレベルに関係なくハイインピーダンス
状態とされる。また、タイミング信号φｔがロウレベル
となるとき、出力バッファBLの出力信号はインバータ回
路N10の出力レベルに関係なくハイインピーダンス状態
とされる。
前述のように、データ入出力回路I/Oは、タイミング
信号φｔがハイレベルとされ試験論理回路TLCによって
相補共通入出力線の非反転信号線CIO又は反転信号線▲
▼がハイレベルとされることで、ハイレベル又は
ロウレベルの出力信号を出力する。すなわち、タイミン
グ信号φｔがハイレベルとされ相補共通入出力線の非反
転信号線CIOがハイレベルとされるとき、データ入出力
回路I/Oは入出力端子DIOを介してハイレベルの出力信号
を外部の試験装置に送出する。また、タイミング信号φ
ｔがハイレベルとされ同時に相補共通入出力線の反転信
号線▲▼がハイレベルとされるとき、データ入出
力回路I/Oは入出力端子DIOを介してロウレベルの出力信
号を外部の試験装置に送出する。タイミング信号φｔが
ハイレベルとされ、かつ相補共通入出力線CIO・▲
▼がともにハイインピーダンス状態とされるとき、デ
ータ入出力回路I/Oはその出力をハイインピーダンス状
態とする。
信号φｔがハイレベルとされ試験論理回路TLCによって
相補共通入出力線の非反転信号線CIO又は反転信号線▲
▼がハイレベルとされることで、ハイレベル又は
ロウレベルの出力信号を出力する。すなわち、タイミン
グ信号φｔがハイレベルとされ相補共通入出力線の非反
転信号線CIOがハイレベルとされるとき、データ入出力
回路I/Oは入出力端子DIOを介してハイレベルの出力信号
を外部の試験装置に送出する。また、タイミング信号φ
ｔがハイレベルとされ同時に相補共通入出力線の反転信
号線▲▼がハイレベルとされるとき、データ入出
力回路I/Oは入出力端子DIOを介してロウレベルの出力信
号を外部の試験装置に送出する。タイミング信号φｔが
ハイレベルとされ、かつ相補共通入出力線CIO・▲
▼がともにハイインピーダンス状態とされるとき、デ
ータ入出力回路I/Oはその出力をハイインピーダンス状
態とする。
これにより、ダイナミック型RAMの外部に接続される
試験装置は、多ビット試験モードによって読み出された
８ビットの試験データがすべて論理“1"又は論理“0"で
あったことを判定できる。すなわち、試験装置は、全ビ
ット論理“1"又は論理“0"の試験データを予めダイナミ
ック型RAMの全メモリセルに書き込み、次に多ビット試
験モードを実行する。このとき、ダイナミック型RAMの
出力信号が、書き込まれた試験データと同じ論理出力と
なった場合、試験装置は選択された８ビットのメモリセ
ルがすべて正常であることを判定する。また、このと
き、ダイナミック型RAMの出力信号が、書き込まれた試
験データと異なる論理出力となった場合又はハイインピ
ーダンス状態とされた場合、試験装置は選択された８ビ
ットのメモリセルのいずれかに異常があることを判定す
る。言うまでもなく、これらの試験動作は８ビット単位
で行われるため、全メモリセルを試験するための所要時
間は１ビット単位で行うときのほぼ1/8となり、高速化
される。また、前述のように、試験論理回路TLCの一部
が分散試験論理回路T0〜T3として、隣接する複数のメイ
ンアンプにそれぞれ近接して分散配置される。このた
め、各メインアンプと試験論理回路TLCの間に設けられ
る信号線の数は半減し、試験論理回路TLC付近の基板レ
イアウトが簡素化されるとともに、半導体基板のチップ
サイズを小型化することができる。
試験装置は、多ビット試験モードによって読み出された
８ビットの試験データがすべて論理“1"又は論理“0"で
あったことを判定できる。すなわち、試験装置は、全ビ
ット論理“1"又は論理“0"の試験データを予めダイナミ
ック型RAMの全メモリセルに書き込み、次に多ビット試
験モードを実行する。このとき、ダイナミック型RAMの
出力信号が、書き込まれた試験データと同じ論理出力と
なった場合、試験装置は選択された８ビットのメモリセ
ルがすべて正常であることを判定する。また、このと
き、ダイナミック型RAMの出力信号が、書き込まれた試
験データと異なる論理出力となった場合又はハイインピ
ーダンス状態とされた場合、試験装置は選択された８ビ
ットのメモリセルのいずれかに異常があることを判定す
る。言うまでもなく、これらの試験動作は８ビット単位
で行われるため、全メモリセルを試験するための所要時
間は１ビット単位で行うときのほぼ1/8となり、高速化
される。また、前述のように、試験論理回路TLCの一部
が分散試験論理回路T0〜T3として、隣接する複数のメイ
ンアンプにそれぞれ近接して分散配置される。このた
め、各メインアンプと試験論理回路TLCの間に設けられ
る信号線の数は半減し、試験論理回路TLC付近の基板レ
イアウトが簡素化されるとともに、半導体基板のチップ
サイズを小型化することができる。
以上の本実施例に示されるように、この発明を複数の
メモリアレイを有し多ビット試験モードを有するダイナ
ミック型RAM等の半導体記憶装置に適用した場合、次の
ような効果が得られる。すなわち、 （１）分散して配置される複数のメインアンプのうち隣
接する複数のメインアンプに対応する試験論理回路の一
部を、分散試験論理回路として隣接する複数のメインア
ンプにそれぞれ近接して分散配置し、各メインアンプの
出力信号を分散試験論理回路により部分的な論理演算を
行った後試験論理回路に伝達することで、各メインアン
プと試験論理回路との間の信号線数を削減できるという
効果が得られる。
メモリアレイを有し多ビット試験モードを有するダイナ
ミック型RAM等の半導体記憶装置に適用した場合、次の
ような効果が得られる。すなわち、 （１）分散して配置される複数のメインアンプのうち隣
接する複数のメインアンプに対応する試験論理回路の一
部を、分散試験論理回路として隣接する複数のメインア
ンプにそれぞれ近接して分散配置し、各メインアンプの
出力信号を分散試験論理回路により部分的な論理演算を
行った後試験論理回路に伝達することで、各メインアン
プと試験論理回路との間の信号線数を削減できるという
効果が得られる。
（２）上記（１）項により、試験論理回路周辺の基板の
レイアウトを簡素化し、効率化することができるという
効果が得られる。
レイアウトを簡素化し、効率化することができるという
効果が得られる。
（３）上記（１）項〜（２）項により、多ビット試験モ
ード機能を有するダイナミック型RAMなどが形成される
半導体基板のチップサイズを小型化できるという効果が
得られる。
ード機能を有するダイナミック型RAMなどが形成される
半導体基板のチップサイズを小型化できるという効果が
得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、分散試験論
理回路T0〜T3及び試験論理回路TLCの論理を変更するこ
とにより、メモリセルが正常（読み出しデータがすべて
論理“0"又は論理“1"）であるときに、データ入出力回
路I/Oの出力がハイレベルとされ、そうでないときに、
上記出力がロウレベルとされるようにしてもよい。ある
いは、上記分散試験論理回路T0〜T3及び試験論理回路TL
Cの論理を変更して、試験装置から期待値（書き込みデ
ータに等しく、正常なメモリセルから読み出されるべき
データ）を入力し、上記分散試験論理回路T0〜T3におい
て期待値と読み出しデータとを比較するようにしてもよ
い。このため、期待値はメインアンプMAの出力とともに
上記分散試験論理回路T0〜T3に供給される。比較結果が
一致した場合にはデータ入出力回路I/Oは期待値をその
まま出力し、不一致の場合は期待値の反転信号を出力す
るようにしてもよい。第１図の分散試験論理回路T0〜T3
及び試験論理回路TLCを負論理とし、アンド回路に代わ
ってオア回路を用いることもよいし、試験内容やその方
法は特にこの実施例によって制限されない。また、この
実施例では、分散試験論理回路T0〜T3の出力信号を直接
試験論理回路TLCに入力しているが、さらに隣接する複
数の分散試験論理回路の出力信号を同様に近接して配置
される分散試験論理回路によって部分的に論理演算した
後試験論理回路TLCに入力することで、試験論理回路TLC
に入力される信号線数をさらに削減することもよい。第
２図のダイナミック型RAMにおいて、読み出し試験モー
ド信号PTを単独に設けられない場合には、特定の外部端
子の入力レベルを例えば＋12Vのような高電圧とした
り、ロウアドレスストローブ信号▲▼，カラムア
ドレスストローブ信号▲▼及びライトイネーブル
信号▲▼を特定の時間関係とすることで多ビット試
験モードを指定するものであってもよい。さらに、メモ
リアレイの数を例えば８以上とするなど、第２図に示し
たダイナミック型RAMの具体的なブロック構成やアドレ
ス信号及び制御信号の組み合わせは、種々の実施形態を
採りうる。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、分散試験論
理回路T0〜T3及び試験論理回路TLCの論理を変更するこ
とにより、メモリセルが正常（読み出しデータがすべて
論理“0"又は論理“1"）であるときに、データ入出力回
路I/Oの出力がハイレベルとされ、そうでないときに、
上記出力がロウレベルとされるようにしてもよい。ある
いは、上記分散試験論理回路T0〜T3及び試験論理回路TL
Cの論理を変更して、試験装置から期待値（書き込みデ
ータに等しく、正常なメモリセルから読み出されるべき
データ）を入力し、上記分散試験論理回路T0〜T3におい
て期待値と読み出しデータとを比較するようにしてもよ
い。このため、期待値はメインアンプMAの出力とともに
上記分散試験論理回路T0〜T3に供給される。比較結果が
一致した場合にはデータ入出力回路I/Oは期待値をその
まま出力し、不一致の場合は期待値の反転信号を出力す
るようにしてもよい。第１図の分散試験論理回路T0〜T3
及び試験論理回路TLCを負論理とし、アンド回路に代わ
ってオア回路を用いることもよいし、試験内容やその方
法は特にこの実施例によって制限されない。また、この
実施例では、分散試験論理回路T0〜T3の出力信号を直接
試験論理回路TLCに入力しているが、さらに隣接する複
数の分散試験論理回路の出力信号を同様に近接して配置
される分散試験論理回路によって部分的に論理演算した
後試験論理回路TLCに入力することで、試験論理回路TLC
に入力される信号線数をさらに削減することもよい。第
２図のダイナミック型RAMにおいて、読み出し試験モー
ド信号PTを単独に設けられない場合には、特定の外部端
子の入力レベルを例えば＋12Vのような高電圧とした
り、ロウアドレスストローブ信号▲▼，カラムア
ドレスストローブ信号▲▼及びライトイネーブル
信号▲▼を特定の時間関係とすることで多ビット試
験モードを指定するものであってもよい。さらに、メモ
リアレイの数を例えば８以上とするなど、第２図に示し
たダイナミック型RAMの具体的なブロック構成やアドレ
ス信号及び制御信号の組み合わせは、種々の実施形態を
採りうる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるダイナミック型RA
Mに適用した場合について説明したが、それに限定され
るものではなく、例えばスタティック型RAMなど他の各
種の半導体記憶装置にも適用できる。本発明は、少なく
とも複数のメモリアレイを有しこれらの複数のメモリア
レイの機能を複数ビット単位で同時に試験するいわゆる
多ビット試験モード機能を有する半導体記憶装置に広く
適用できる。
明をその背景となった利用分野であるダイナミック型RA
Mに適用した場合について説明したが、それに限定され
るものではなく、例えばスタティック型RAMなど他の各
種の半導体記憶装置にも適用できる。本発明は、少なく
とも複数のメモリアレイを有しこれらの複数のメモリア
レイの機能を複数ビット単位で同時に試験するいわゆる
多ビット試験モード機能を有する半導体記憶装置に広く
適用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、分散して配置される複数のメインアン
プのうち隣接する複数のメインアンプに対応する試験論
理回路の一部を、分散試験論理回路としてそれぞれ隣接
する複数のメインアンプに近接して分散配置し、各メイ
ンアンプの出力信号を分散試験論理回路により部分的に
論理演算した後試験論理回路に伝達することで、各メイ
ンアンプと試験論理回路との間の信号線数を削減し、試
験論理回路周辺の基板レイアウトの簡素化とそのチップ
サイズの小型化を図ることができるものである。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、分散して配置される複数のメインアン
プのうち隣接する複数のメインアンプに対応する試験論
理回路の一部を、分散試験論理回路としてそれぞれ隣接
する複数のメインアンプに近接して分散配置し、各メイ
ンアンプの出力信号を分散試験論理回路により部分的に
論理演算した後試験論理回路に伝達することで、各メイ
ンアンプと試験論理回路との間の信号線数を削減し、試
験論理回路周辺の基板レイアウトの簡素化とそのチップ
サイズの小型化を図ることができるものである。
第１図は、この発明が適用されたダイナミック型RAMの
試験論理回路及び分散試験論理回路の一実施例を示す回
路図、 第２図は、第１図の試験論理回路及び分散試験論理回路
を含むダイナミック型RAMの一実施例を示すブロック
図、 第３図は、従来のダイナミック型RAMの一例を示すブロ
ック図である。 TLC……試験論理回路、T0〜T3……分散試験論理回路、N
AG1〜NAG10……ナンドゲート回路、N1〜N10……インバ
ータ回路、BH,BL……出力バッファ。 M0〜M7……メモリアレイ、SA0〜SA3……センスアンプ回
路、MA0〜MA7……メインアンプ、S0〜S7……接続回路、
IOS……入出力選択回路、I/O……データ入出力回路、RD
CR0〜RDCR7……ロウアドレスデコーダ、CDCR……カラム
アドレスデコーダ、RADB……ロウアドレスバッファ、AM
X……アドレスマルチプレクサ、CADB……カラムアドレ
スバッファ、REFC……リフレッシュアドレスカウンタ、
TC……タイミング制御回路。
試験論理回路及び分散試験論理回路の一実施例を示す回
路図、 第２図は、第１図の試験論理回路及び分散試験論理回路
を含むダイナミック型RAMの一実施例を示すブロック
図、 第３図は、従来のダイナミック型RAMの一例を示すブロ
ック図である。 TLC……試験論理回路、T0〜T3……分散試験論理回路、N
AG1〜NAG10……ナンドゲート回路、N1〜N10……インバ
ータ回路、BH,BL……出力バッファ。 M0〜M7……メモリアレイ、SA0〜SA3……センスアンプ回
路、MA0〜MA7……メインアンプ、S0〜S7……接続回路、
IOS……入出力選択回路、I/O……データ入出力回路、RD
CR0〜RDCR7……ロウアドレスデコーダ、CDCR……カラム
アドレスデコーダ、RADB……ロウアドレスバッファ、AM
X……アドレスマルチプレクサ、CADB……カラムアドレ
スバッファ、REFC……リフレッシュアドレスカウンタ、
TC……タイミング制御回路。
Claims (2)
- 【請求項１】複数のメモリアレイと、 上記複数のメモリアレイに対応して設けられ、複数のメ
モリセルのうち選択されたメモリセルに記憶された情報
を伝達するための複数の相補共通データ線と、 上記複数の相補共通データ線と対応して設けられる複数
のメインアンプと、 上記複数のメインアンプを、それぞれが２個以上の上記
メインアンプからなる複数のメインアンプ群と見なし、
上記メインアンプ群の出力信号が全ビット論理“0"又は
論理“1"であることを識別する複数の第１の試験論理回
路と、 上記複数の第１の試験論理回路と結合され、上記複数の
第１の試験回路の出力信号が全ビット論理“0"又は論理
“1"であることを識別する第２の試験論理回路とを有
し、 上記複数のメインアンプの出力する信号線の数よりも上
記複数の第１の試験論理回路の出力する信号線の数が少
なくされていることを特徴とする半導体記憶装置。 - 【請求項２】上記第１の試験論理回路は、対応する上記
メインアンプ群の近傍に配置されてなることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62042512A JP2523586B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体記憶装置 |
| US07/156,897 US4916700A (en) | 1987-02-27 | 1988-02-17 | Semiconductor storage device |
| KR88001941A KR960008449B1 (en) | 1987-02-27 | 1988-02-24 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62042512A JP2523586B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211198A JPS63211198A (ja) | 1988-09-02 |
| JP2523586B2 true JP2523586B2 (ja) | 1996-08-14 |
Family
ID=12638120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62042512A Expired - Lifetime JP2523586B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4916700A (ja) |
| JP (1) | JP2523586B2 (ja) |
| KR (1) | KR960008449B1 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0127680B1 (ko) * | 1987-08-07 | 1998-04-03 | 미다 가쓰시게 | 반도체 기억장치 |
| JPH01286200A (ja) * | 1988-05-12 | 1989-11-17 | Fujitsu Ltd | 半導体メモリ装置 |
| KR910001744A (ko) * | 1988-06-14 | 1991-01-31 | 미다 가쓰시게 | 반도체 기억장치 |
| GB2222461B (en) * | 1988-08-30 | 1993-05-19 | Mitsubishi Electric Corp | On chip testing of semiconductor memory devices |
| JPH02146199A (ja) * | 1988-11-28 | 1990-06-05 | Mitsubishi Electric Corp | 半導体記憶装置のテスト回路 |
| KR910005306B1 (ko) * | 1988-12-31 | 1991-07-24 | 삼성전자 주식회사 | 고밀도 메모리의 테스트를 위한 병렬리드회로 |
| KR920001081B1 (ko) * | 1989-06-10 | 1992-02-01 | 삼성전자 주식회사 | 램 테스트시 고속기록회로 |
| JP2780354B2 (ja) * | 1989-07-04 | 1998-07-30 | 富士通株式会社 | 半導体メモリ装置 |
| KR930008417B1 (ko) * | 1990-06-18 | 1993-08-31 | 삼성전자 주식회사 | 반도체 메모리 장치의 다중 비트 병렬 테스트방법 |
| US5301155A (en) * | 1990-03-20 | 1994-04-05 | Mitsubishi Denki Kabushiki Kaisha | Multiblock semiconduction storage device including simultaneous operation of a plurality of block defect determination circuits |
| JP2953737B2 (ja) * | 1990-03-30 | 1999-09-27 | 日本電気株式会社 | 複数ビット並列テスト回路を具備する半導体メモリ |
| US5675544A (en) * | 1990-06-25 | 1997-10-07 | Texas Instruments Incorporated | Method and apparatus for parallel testing of memory circuits |
| US5029133A (en) * | 1990-08-30 | 1991-07-02 | Hewlett-Packard Company | VLSI chip having improved test access |
| JPH04322000A (ja) * | 1991-04-23 | 1992-11-11 | Hitachi Ltd | 半導体記憶装置 |
| US5311520A (en) * | 1991-08-29 | 1994-05-10 | At&T Bell Laboratories | Method and apparatus for programmable memory control with error regulation and test functions |
| JPH06242181A (ja) * | 1992-11-23 | 1994-09-02 | Texas Instr Inc <Ti> | 集積回路の試験装置及び方法 |
| JPH06275100A (ja) * | 1993-03-19 | 1994-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| US5864565A (en) | 1993-06-15 | 1999-01-26 | Micron Technology, Inc. | Semiconductor integrated circuit having compression circuitry for compressing test data, and the test system and method for utilizing the semiconductor integrated circuit |
| JPH0786425A (ja) * | 1993-06-30 | 1995-03-31 | Hitachi Ltd | ダイナミック型ｒａｍ |
| US5533196A (en) * | 1994-01-31 | 1996-07-02 | Intel Corporation | Method and apparatus for testing for a sufficient write voltage level during power up of a SRAM array |
| US5386383A (en) * | 1994-02-28 | 1995-01-31 | At&T Corp. | Method and apparatus for controlling dynamic random access memory devices |
| US5883844A (en) * | 1997-05-23 | 1999-03-16 | Stmicroelectronics, Inc. | Method of stress testing integrated circuit having memory and integrated circuit having stress tester for memory thereof |
| US6079037A (en) | 1997-08-20 | 2000-06-20 | Micron Technology, Inc. | Method and apparatus for detecting intercell defects in a memory device |
| DE10105627B4 (de) * | 2000-03-20 | 2007-06-21 | International Business Machines Corp. | Mehrfachanschlussspeichereinrichtung, Verfahren und System zum Betrieb einer Mehrfachanschlussspeichereinrichtung |
| US6757209B2 (en) * | 2001-03-30 | 2004-06-29 | Intel Corporation | Memory cell structural test |
| JP5351680B2 (ja) * | 2009-09-16 | 2013-11-27 | 株式会社オリンピア | 遊技機 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4313199A (en) * | 1980-06-26 | 1982-01-26 | International Business Machines Corp. | Recirculating loop memory array fault locator |
| JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
| US4541090A (en) * | 1981-06-09 | 1985-09-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device |
| JPS59119597A (ja) * | 1982-12-27 | 1984-07-10 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
| JPS59185097A (ja) * | 1983-04-04 | 1984-10-20 | Oki Electric Ind Co Ltd | 自己診断機能付メモリ装置 |
| JPS60115099A (ja) * | 1983-11-25 | 1985-06-21 | Fujitsu Ltd | 半導体記憶装置 |
| US4654849B1 (en) * | 1984-08-31 | 1999-06-22 | Texas Instruments Inc | High speed concurrent testing of dynamic read/write memory array |
| EP0197363B1 (de) * | 1985-03-26 | 1990-05-30 | Siemens Aktiengesellschaft | Verfahren zum Betreiben eines Halbleiterspeichers mit integrierter Paralleltestmöglichkeit und Auswerteschaltung zur Durchführung des Verfahrens |
-
1987
- 1987-02-27 JP JP62042512A patent/JP2523586B2/ja not_active Expired - Lifetime
-
1988
- 1988-02-17 US US07/156,897 patent/US4916700A/en not_active Expired - Lifetime
- 1988-02-24 KR KR88001941A patent/KR960008449B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63211198A (ja) | 1988-09-02 |
| KR880010422A (ko) | 1988-10-08 |
| KR960008449B1 (en) | 1996-06-26 |
| US4916700A (en) | 1990-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2523586B2 (ja) | 半導体記憶装置 | |
| US6175532B1 (en) | Fast accessible dynamic type semiconductor memory device | |
| US5226009A (en) | Semiconductor memory device supporting cache and method of driving the same | |
| US5303192A (en) | Semiconductor memory device having information indicative of presence of defective memory cell | |
| KR920013444A (ko) | 대용량메모리 및 고속메모리의 반도체 메모리장치 | |
| US4984214A (en) | Multiplexed serial register architecture for VRAM | |
| US5925141A (en) | Semiconductor memory device with data scramble circuit | |
| JPH052873A (ja) | 半導体記憶装置 | |
| US6538952B2 (en) | Random access memory with divided memory banks and data read/write architecture therefor | |
| JPS63106998A (ja) | テスト回路を有する半導体メモリ | |
| KR980004964A (ko) | 다중 뱅크-다중 포트 메모리 및 시스템과 그를 사용하는 방법 | |
| JP2000268560A (ja) | 半導体集積回路装置 | |
| JPH07254270A (ja) | Ｄｒａｍ素子の複数のバンクを制御する方法と装置 | |
| US5267212A (en) | Random access memory with rapid test pattern writing | |
| JP3973250B2 (ja) | 半導体記憶装置 | |
| US5740179A (en) | Method and apparatus for a design for test, parallel block write operation | |
| US6452861B1 (en) | Semiconductor memory device allowing simultaneous inputting of N data signals | |
| JP2006313645A (ja) | 半導体記憶装置 | |
| JP2001273800A (ja) | 半導体集積回路 | |
| JPH02177192A (ja) | ダイナミック型半導体記憶装置 | |
| JP2006313646A (ja) | 半導体記憶装置 | |
| JP2862943B2 (ja) | 半導体メモリ装置 | |
| KR0150857B1 (ko) | 반도체기억장치 | |
| SU1211737A1 (ru) | Устройство управлени обращением к пам ти | |
| JP2006324004A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |