JP2550119B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
- H10B10/125—Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特に基板主面より上
部に形成されたMOSトランジスタを含むフリツプフロツ
プ回路から成るソフトエラーに対する耐性が高くしかも
高集積化に好適な半導体記憶装置に関する。
部に形成されたMOSトランジスタを含むフリツプフロツ
プ回路から成るソフトエラーに対する耐性が高くしかも
高集積化に好適な半導体記憶装置に関する。
従来の完全CMOS型のスタテイツク・ランダムアクセス
メモリセルは第17図の等価回路図に示すように２個のｎ
チヤネル駆動MOSトランジスタ（T1,T2）と２個のｐチヤ
ネル負荷MOSトランジスタ（T3,T4）からなるインバータ
回路をそれぞれ交差接続して成るフリツプフロツプ回路
と、このフリツプフロツプ回路の２つの記憶ノードN1,N
2に接続されているｎチヤネルの転送MOSトランジスタ
（T5,T6）で構成されており、フリツプフロツプ回路に
は電源電圧Vccと接地電位が給供されており、転送MOSト
ランジスタのドレインにはデータ線30,30′が接続され
ており、共通ゲートはワード線30となつている。このよ
うなスタテイツク型ランダムアクセスメモリセルの動作
はよく知られているように、ワード線を立ち上げ、転送
MOSトランジスタを介してデータ線から“High"または
“Low"の情報を記憶ノードに記憶させたり、逆に記憶ノ
ードの状態を読み出すことによりスタテツク記憶装置と
して機能している。なおこのようなCMOS回路を有するス
タテイツク型ランダムアクセスメモリセルは待期時はMO
Sトランジスタのリーク電流がメモリセルに流れるだけ
できわめて消費電力が低いという特徴を有している。
メモリセルは第17図の等価回路図に示すように２個のｎ
チヤネル駆動MOSトランジスタ（T1,T2）と２個のｐチヤ
ネル負荷MOSトランジスタ（T3,T4）からなるインバータ
回路をそれぞれ交差接続して成るフリツプフロツプ回路
と、このフリツプフロツプ回路の２つの記憶ノードN1,N
2に接続されているｎチヤネルの転送MOSトランジスタ
（T5,T6）で構成されており、フリツプフロツプ回路に
は電源電圧Vccと接地電位が給供されており、転送MOSト
ランジスタのドレインにはデータ線30,30′が接続され
ており、共通ゲートはワード線30となつている。このよ
うなスタテイツク型ランダムアクセスメモリセルの動作
はよく知られているように、ワード線を立ち上げ、転送
MOSトランジスタを介してデータ線から“High"または
“Low"の情報を記憶ノードに記憶させたり、逆に記憶ノ
ードの状態を読み出すことによりスタテツク記憶装置と
して機能している。なおこのようなCMOS回路を有するス
タテイツク型ランダムアクセスメモリセルは待期時はMO
Sトランジスタのリーク電流がメモリセルに流れるだけ
できわめて消費電力が低いという特徴を有している。
第18図は上記したようなスタテイツク型ランダムアク
セスメモリセルでより高密度のメモリを得るために改良
を行なつたもので例えばアイ・イー・イー・イー，トラ
ンザクシヨン オン エレクトロン デバイシーズ，ボ
リユーム イー・デイー32,ナンバー2,（1985年）第258
頁から第281頁（IEEE.Trans.Electron Devices,vol.ED
−32,No.2,1985,pp258−281）に記載されているように
フリツプフロツプ回路のｐチヤネルの負荷MOSトランジ
スタをｎチヤネルの駆動MOSトランジスタ上のポリシリ
コン膜に形成したものである。この種の装置の平面図お
よび断面図はそれぞれ第18図および第19図のようになつ
ている。すなわち第19図は第18図のＡ−Ａ′線における
断面図であるが、シリコン基板内に形成されたｎチヤネ
ルの駆動MOSトランジスタのゲート電極3bの上部および
側面は少なくとも薄い絶縁膜14で覆われており、さらに
その上部および側面にはポリシリコン膜が設けられてお
り、上記ポリシリコン膜中にｐチヤネルの負荷MOSトラ
ンジスタのソース5c,ドレイン5b,チヤネル部5dが形成さ
れている。さらに上記ｐチヤネルの負荷MOSトランジス
タのゲート電極は、チヤネル部5dの直下にあるｎチヤネ
ルの駆動MOSトランジスタのゲート電極3bと共通であ
り、上記チヤネル部5dはゲート電極3b上に形成されてお
り、薄い絶縁膜14はｐチヤネルMOSトランジスタのゲー
ト絶縁膜となつている。さらに第18図を用いて従来技術
を説明すると、まずフリツプ・フロツプ回路の駆動MOS
トランジスタは共通ソースを形成しているｎ型不純物領
域1eとドレインを形成しているｎ型不純物領域1c,1dお
よびゲート電極3b,3cにより構成されている。また、そ
れぞれのゲート電極3b,3cは接続孔2b,2aを通して互いの
ドレイン側の不純物領域に交差接続されている。さら
に、それぞれの駆動MOSトランジスタのドレインを形成
しているｎ型不純物領域1c,1dは、フリツフフロツプ回
路に接続されるｎチヤネルの転送MOSトランジスタのソ
ースと共通で、フリツプフロツプ回路の記憶ノードを構
成しており、上記転送MOSトランジスタは上記ソース不
純物領域と共通ゲート電極3aおよびドレインを形成して
いるｎ型不純物領域1a,1bにより構成されている。ま
た、上記ｎ型不純物領域1a,1bには接続孔8a,8bを介して
アルミニウム電極9a,9bに接続されている。なお、共通
ゲート電極3aはメモリ内のワード線を構成し、アルミニ
ウム電極9a,9bはデータ線をそれぞれ構成している。ま
た、ｐチヤネルの負荷MOSトランジスタのドレインを形
成しているｐ型不純物が高濃度に添加された低抵抗ポリ
シリコン膜5a,5bおよび駆動MOSトランジスタのゲート電
極3b,3c上にはそれぞれの領域が共通に露出されるよう
な接続孔8e,8fが開孔されており、アルミニウム電極9c,
9dによりポリシリコン膜5aとゲート電極3bおよびポリシ
リコン膜5bとゲート電極3cがそれぞれ接続されている。
さらにｐチヤネルの負荷MOSトランジスタのソースはｐ
型の不純物が高濃度に添加された共通の低抵抗ポリシリ
コン膜5eから成つており、電源電圧Vccが２つのｐチヤ
ネルの負荷MOSトランジスタのソースに供給されてい
る。また上記ｐチヤネルMOSトランジスタのチヤネル部5
c,5dは駆動MOSトランジスタのゲート電極3c,3d上にそれ
ぞれ配置されている。なお、MOSトランジスタを積層し
て構成し、各MOSトランジスタの間に導電層を介在させ
た集積回路の例としては特開昭60−21553号公報がある
が、該公報にはCMOSで構成された半導体記憶装置につい
ては記載されていない。
セスメモリセルでより高密度のメモリを得るために改良
を行なつたもので例えばアイ・イー・イー・イー，トラ
ンザクシヨン オン エレクトロン デバイシーズ，ボ
リユーム イー・デイー32,ナンバー2,（1985年）第258
頁から第281頁（IEEE.Trans.Electron Devices,vol.ED
−32,No.2,1985,pp258−281）に記載されているように
フリツプフロツプ回路のｐチヤネルの負荷MOSトランジ
スタをｎチヤネルの駆動MOSトランジスタ上のポリシリ
コン膜に形成したものである。この種の装置の平面図お
よび断面図はそれぞれ第18図および第19図のようになつ
ている。すなわち第19図は第18図のＡ−Ａ′線における
断面図であるが、シリコン基板内に形成されたｎチヤネ
ルの駆動MOSトランジスタのゲート電極3bの上部および
側面は少なくとも薄い絶縁膜14で覆われており、さらに
その上部および側面にはポリシリコン膜が設けられてお
り、上記ポリシリコン膜中にｐチヤネルの負荷MOSトラ
ンジスタのソース5c,ドレイン5b,チヤネル部5dが形成さ
れている。さらに上記ｐチヤネルの負荷MOSトランジス
タのゲート電極は、チヤネル部5dの直下にあるｎチヤネ
ルの駆動MOSトランジスタのゲート電極3bと共通であ
り、上記チヤネル部5dはゲート電極3b上に形成されてお
り、薄い絶縁膜14はｐチヤネルMOSトランジスタのゲー
ト絶縁膜となつている。さらに第18図を用いて従来技術
を説明すると、まずフリツプ・フロツプ回路の駆動MOS
トランジスタは共通ソースを形成しているｎ型不純物領
域1eとドレインを形成しているｎ型不純物領域1c,1dお
よびゲート電極3b,3cにより構成されている。また、そ
れぞれのゲート電極3b,3cは接続孔2b,2aを通して互いの
ドレイン側の不純物領域に交差接続されている。さら
に、それぞれの駆動MOSトランジスタのドレインを形成
しているｎ型不純物領域1c,1dは、フリツフフロツプ回
路に接続されるｎチヤネルの転送MOSトランジスタのソ
ースと共通で、フリツプフロツプ回路の記憶ノードを構
成しており、上記転送MOSトランジスタは上記ソース不
純物領域と共通ゲート電極3aおよびドレインを形成して
いるｎ型不純物領域1a,1bにより構成されている。ま
た、上記ｎ型不純物領域1a,1bには接続孔8a,8bを介して
アルミニウム電極9a,9bに接続されている。なお、共通
ゲート電極3aはメモリ内のワード線を構成し、アルミニ
ウム電極9a,9bはデータ線をそれぞれ構成している。ま
た、ｐチヤネルの負荷MOSトランジスタのドレインを形
成しているｐ型不純物が高濃度に添加された低抵抗ポリ
シリコン膜5a,5bおよび駆動MOSトランジスタのゲート電
極3b,3c上にはそれぞれの領域が共通に露出されるよう
な接続孔8e,8fが開孔されており、アルミニウム電極9c,
9dによりポリシリコン膜5aとゲート電極3bおよびポリシ
リコン膜5bとゲート電極3cがそれぞれ接続されている。
さらにｐチヤネルの負荷MOSトランジスタのソースはｐ
型の不純物が高濃度に添加された共通の低抵抗ポリシリ
コン膜5eから成つており、電源電圧Vccが２つのｐチヤ
ネルの負荷MOSトランジスタのソースに供給されてい
る。また上記ｐチヤネルMOSトランジスタのチヤネル部5
c,5dは駆動MOSトランジスタのゲート電極3c,3d上にそれ
ぞれ配置されている。なお、MOSトランジスタを積層し
て構成し、各MOSトランジスタの間に導電層を介在させ
た集積回路の例としては特開昭60−21553号公報がある
が、該公報にはCMOSで構成された半導体記憶装置につい
ては記載されていない。
上記従来技術はシリコン基板内に形成されているｎチ
ヤネルの駆動MOSトランジスタのゲート電極と積層化さ
れているｐチヤネルの負荷MOSトランジスタのゲート電
極は共有されているために、ｐチヤネルの負荷MOSトラ
ンジスタのチヤネル部は必ず駆動MOSトランジスタのゲ
ート電極上に配置しなければならない。従つてメモリセ
ルをレイアウトする場合の自由度が小さくなるために効
率的にメモリセル面積を縮小することができないことが
問題であつた。さらに、駆動MOSトランジスタのゲート
電極上に薄い絶縁膜を形成するためにはゲート電極の材
料が限定される場合があり、メモリの動作速度を速くす
るために必要なタングステンやモリブデンなどの高融点
金属やそれらのシリサイドなどの表面に薄い絶縁膜を形
成することは困難であり現実的にこれらの低抵抗材料を
使用できないという問題もあつた。また、積層化された
ｐチヤネルMOSトランジスタの駆動能力はシリコン基板
内に作成したｐチヤネルMOSトランジスタに比べて小さ
いことがこれまで報告されており、例えばポリシリコン
を用いたｐチヤネルMOSトランジスタ内のホールの易動
度は10cm2/V・Ｓ程度である。このような駆動能力の低
い負荷MOSトランジスタを有するスタテツクメモリでは
以下のような問題があつた。すなわち、メモリチツプの
封止に用いるレジン等の材料やアルミニウム等の配線材
料の中に微量に含まれているウラニウム（Ｕ）やトリウ
ム（Th）が崩壊するときに発生するα線がメモリセル内
の“High"状態にある記憶ノード部N1またはN2に入射す
ると、α線の飛程に沿つて電子−正孔対が発生し、空乏
層の電界により引き寄せられ記憶ノードN1またはN2の電
位を変動させ、この結果電位変動がフリツプフロツプの
反転に十分な値であればメモリの情報が破壊される。こ
れがソフトエラーと呼ばれる現象であり、すべてのMOS
トランジスタがシリコン基板内に形成されている従来の
完全CMOS型のスタテイツクメモリセルではｐチヤネル負
荷MOSトランジスタの駆動能力を示すホールの易動度は2
00cm2VS以上あり、記憶ノードN1またはN2の電位変動に
追従して記憶ノードN1またはN2に電流を供給することが
できた。ところが積層化されたｐチヤネルMOSトランジ
スタを用いたスタテイツクメモリセルでは前記のような
電流駆動能力が小さく、記憶ノードN1またはN2の電位変
動に対して十分な電流を記憶ノードに供給できない。ま
た、記憶ノード部N1またはN2には駆動MOSトランジスタ
のドレイン部に形成されているＰ−Ｎ接合や、ゲート容
量によりある程度の電荷が蓄えられており、記憶ノード
N1またはN2の電位変動をこの電荷の補給により回復でき
れば問題ないが、高集積化されたメモリセルではセル面
積が小さく、十分な電荷が補給できず、この結果、メモ
リセルの情報が破壊されてしまうという問題がある。
ヤネルの駆動MOSトランジスタのゲート電極と積層化さ
れているｐチヤネルの負荷MOSトランジスタのゲート電
極は共有されているために、ｐチヤネルの負荷MOSトラ
ンジスタのチヤネル部は必ず駆動MOSトランジスタのゲ
ート電極上に配置しなければならない。従つてメモリセ
ルをレイアウトする場合の自由度が小さくなるために効
率的にメモリセル面積を縮小することができないことが
問題であつた。さらに、駆動MOSトランジスタのゲート
電極上に薄い絶縁膜を形成するためにはゲート電極の材
料が限定される場合があり、メモリの動作速度を速くす
るために必要なタングステンやモリブデンなどの高融点
金属やそれらのシリサイドなどの表面に薄い絶縁膜を形
成することは困難であり現実的にこれらの低抵抗材料を
使用できないという問題もあつた。また、積層化された
ｐチヤネルMOSトランジスタの駆動能力はシリコン基板
内に作成したｐチヤネルMOSトランジスタに比べて小さ
いことがこれまで報告されており、例えばポリシリコン
を用いたｐチヤネルMOSトランジスタ内のホールの易動
度は10cm2/V・Ｓ程度である。このような駆動能力の低
い負荷MOSトランジスタを有するスタテツクメモリでは
以下のような問題があつた。すなわち、メモリチツプの
封止に用いるレジン等の材料やアルミニウム等の配線材
料の中に微量に含まれているウラニウム（Ｕ）やトリウ
ム（Th）が崩壊するときに発生するα線がメモリセル内
の“High"状態にある記憶ノード部N1またはN2に入射す
ると、α線の飛程に沿つて電子−正孔対が発生し、空乏
層の電界により引き寄せられ記憶ノードN1またはN2の電
位を変動させ、この結果電位変動がフリツプフロツプの
反転に十分な値であればメモリの情報が破壊される。こ
れがソフトエラーと呼ばれる現象であり、すべてのMOS
トランジスタがシリコン基板内に形成されている従来の
完全CMOS型のスタテイツクメモリセルではｐチヤネル負
荷MOSトランジスタの駆動能力を示すホールの易動度は2
00cm2VS以上あり、記憶ノードN1またはN2の電位変動に
追従して記憶ノードN1またはN2に電流を供給することが
できた。ところが積層化されたｐチヤネルMOSトランジ
スタを用いたスタテイツクメモリセルでは前記のような
電流駆動能力が小さく、記憶ノードN1またはN2の電位変
動に対して十分な電流を記憶ノードに供給できない。ま
た、記憶ノード部N1またはN2には駆動MOSトランジスタ
のドレイン部に形成されているＰ−Ｎ接合や、ゲート容
量によりある程度の電荷が蓄えられており、記憶ノード
N1またはN2の電位変動をこの電荷の補給により回復でき
れば問題ないが、高集積化されたメモリセルではセル面
積が小さく、十分な電荷が補給できず、この結果、メモ
リセルの情報が破壊されてしまうという問題がある。
本発明の目的は、上記従来技術の問題点を解決し、所
要面積が小さく、しかもソフトエラー耐性が高く安定な
メモリセル動作が可能なスタテイツク型ランダムアクセ
ス記憶装置を提供することにある。
要面積が小さく、しかもソフトエラー耐性が高く安定な
メモリセル動作が可能なスタテイツク型ランダムアクセ
ス記憶装置を提供することにある。
上記目的は、積層化されたｐチヤネルMOSトランジス
タを有するフリツプフロツプ回路から成るスタテツクラ
ンダムアクセスメモリセル群を含む半導体記憶装置にお
いて、積層化されている２つの負荷MOSトランジスタの
一方のゲート電極を他方のMOSトランジスタのソース、
またはドレイン上にまで延在させる、すなわち記憶ノー
ドに接続されている導電膜または電源電圧配線部の導電
膜の上部または下部まで上記ゲート電極の一部を延在さ
せ、上記導電膜と上記ゲート電極とそれらの間の絶縁膜
により形成され、しかも記憶ノードに接続された容量素
子を設けることにより達成される。
タを有するフリツプフロツプ回路から成るスタテツクラ
ンダムアクセスメモリセル群を含む半導体記憶装置にお
いて、積層化されている２つの負荷MOSトランジスタの
一方のゲート電極を他方のMOSトランジスタのソース、
またはドレイン上にまで延在させる、すなわち記憶ノー
ドに接続されている導電膜または電源電圧配線部の導電
膜の上部または下部まで上記ゲート電極の一部を延在さ
せ、上記導電膜と上記ゲート電極とそれらの間の絶縁膜
により形成され、しかも記憶ノードに接続された容量素
子を設けることにより達成される。
上記フリツプフロツプの回路の記憶ノード部に接続さ
れた容量素子は、α線が記憶ノードに照射され記憶ノー
ドの電位が変動した時に電荷を補給する。それによりフ
リツプフロツプ回路の状態が反転し、情報が破壊されて
しまうことを防止でき、高集積でしかもメモリ動作の安
定なスタテイツク型ランダムアクセスメモリセルを提供
することができる。
れた容量素子は、α線が記憶ノードに照射され記憶ノー
ドの電位が変動した時に電荷を補給する。それによりフ
リツプフロツプ回路の状態が反転し、情報が破壊されて
しまうことを防止でき、高集積でしかもメモリ動作の安
定なスタテイツク型ランダムアクセスメモリセルを提供
することができる。
以下、実施例を用い本発明をより詳しく説明する。
実施例１ 第１図（Ａ），（Ｂ）および第２図はそれぞれ本発明
によるスタテイツク型ランダムアクセスメモリの平面図
と断面図を示している。さらに、詳しく述べると第１図
（Ａ）は駆動MOSトランジスタおよび転送MOSトランジス
タおよびワード線とデータ線と接地配線の部分を示す平
面図であり、同図（Ｂ）は負荷MOSトランジスタおよび
容易素子の部分を示す平面図である。また、第２図は第
１図（Ａ），（Ｂ）のＡ−Ａ′線における断面構造を示
す図である。駆動MOSトランジスタおよび転送MOSトラン
ジスタについては従来と同様な構造である。すなわち、
第１図および第２図において、ｎチヤネルの駆動MOSト
ランジスタおよび転送MOSトランジスタはｎ型シリコン
基板10内に形成されたｐ型不純物の島領域（Ｐウエル）
11内に形成されており、それぞれのゲート電極3a,3b,3c
はいずれも第１層目の導電膜である。また、駆動MOSト
ランジスタのゲート電極3b,3cは接続孔2c,2bを介してそ
れぞれのドレイン領域1g,1dに交差接続されている。こ
こでゲート電極の材料としてはｎ型またはｐ型の不純物
が高濃度に添加されたポリシリコンやタングステン等高
融点金属、または高融点金属とシリコンの化合物（シリ
サイド）やポリシリコンとシリサイドの複合膜（ポリサ
イド膜）など公知の材料であればいずれでもよい。さら
に駆動MOSトランジスタのソース領域1e,1fはそれぞれ接
続孔2d,2eを介してゲート電極と同層の第１層目の導電
膜3dに接続されており第１層目の導電膜3dはメモリ内の
接地配線として用いられており、すべてのメモリセルに
接地電位を供給している。
によるスタテイツク型ランダムアクセスメモリの平面図
と断面図を示している。さらに、詳しく述べると第１図
（Ａ）は駆動MOSトランジスタおよび転送MOSトランジス
タおよびワード線とデータ線と接地配線の部分を示す平
面図であり、同図（Ｂ）は負荷MOSトランジスタおよび
容易素子の部分を示す平面図である。また、第２図は第
１図（Ａ），（Ｂ）のＡ−Ａ′線における断面構造を示
す図である。駆動MOSトランジスタおよび転送MOSトラン
ジスタについては従来と同様な構造である。すなわち、
第１図および第２図において、ｎチヤネルの駆動MOSト
ランジスタおよび転送MOSトランジスタはｎ型シリコン
基板10内に形成されたｐ型不純物の島領域（Ｐウエル）
11内に形成されており、それぞれのゲート電極3a,3b,3c
はいずれも第１層目の導電膜である。また、駆動MOSト
ランジスタのゲート電極3b,3cは接続孔2c,2bを介してそ
れぞれのドレイン領域1g,1dに交差接続されている。こ
こでゲート電極の材料としてはｎ型またはｐ型の不純物
が高濃度に添加されたポリシリコンやタングステン等高
融点金属、または高融点金属とシリコンの化合物（シリ
サイド）やポリシリコンとシリサイドの複合膜（ポリサ
イド膜）など公知の材料であればいずれでもよい。さら
に駆動MOSトランジスタのソース領域1e,1fはそれぞれ接
続孔2d,2eを介してゲート電極と同層の第１層目の導電
膜3dに接続されており第１層目の導電膜3dはメモリ内の
接地配線として用いられており、すべてのメモリセルに
接地電位を供給している。
またｐチヤネルの負荷MOSトランジスタは上記の駆動M
OSトランジスタや転送MOSトランジスタ上のシリコン酸
化膜（SiO2膜）などの絶縁膜14上の第２層目の導電膜に
より形成されている。すなわち、第１図（Ａ），（Ｂ）
において、フリツプフロツプ回路の一方の記憶ノードで
ある駆動MOSトランジスタのドレイン領域1gは接続孔2a,
2cを介し転送MOSトランジスタの不純物領域1cに接続さ
れているが、不純物領域1c上の絶縁膜14には接続孔4aが
開孔されており、さらに第２層目の導電膜のポリシリコ
ン膜5aが接続されている。同様にフリツプフロツプ回路
の他方の記憶ノードである駆動MOSトランジスタのドレ
イン領域1d上の絶縁膜14には接続孔4bが開孔されてお
り、第２層目の導電膜のポリシリコン膜5bが接続されて
いる。なお、第２層目の導電膜には上記負荷MOSトラン
ジスタのドレイン領域の他にチヤネル部5c,5dおよび低
抵抗ポリシリコン膜5eによる共通ソース領域が形成され
ており、低抵抗ポリシリコン膜5eには電源電圧Vccが印
加されており、２個の負荷MOSトランジスタに共通の電
源電圧を供給している。さらに、負荷MOSトランジスタ
のゲート電極は厚さ５〜50nmの薄い絶縁15上の第３層目
のｎ型またはｐ型の不純物が高濃度に添加されたポリシ
リコン膜7a,7bにより形成されている。さらに絶縁膜15
は負荷MOSトランジスタのゲート絶縁膜でありSiO2膜やS
iO2膜とSi3N4膜の複合膜や高比誘電率を有する絶縁膜な
どが用いられている。また、上記２個の負荷MOSトラン
ジスタのゲート電極である低抵抗ポリシリコン膜7a,7b
はそれぞれフリツプフロツプ回路の記憶ノードである駆
動MOSトランジスタのドレイン領域1d,1gに接続孔6a,6b
を介して交叉接続されている。
OSトランジスタや転送MOSトランジスタ上のシリコン酸
化膜（SiO2膜）などの絶縁膜14上の第２層目の導電膜に
より形成されている。すなわち、第１図（Ａ），（Ｂ）
において、フリツプフロツプ回路の一方の記憶ノードで
ある駆動MOSトランジスタのドレイン領域1gは接続孔2a,
2cを介し転送MOSトランジスタの不純物領域1cに接続さ
れているが、不純物領域1c上の絶縁膜14には接続孔4aが
開孔されており、さらに第２層目の導電膜のポリシリコ
ン膜5aが接続されている。同様にフリツプフロツプ回路
の他方の記憶ノードである駆動MOSトランジスタのドレ
イン領域1d上の絶縁膜14には接続孔4bが開孔されてお
り、第２層目の導電膜のポリシリコン膜5bが接続されて
いる。なお、第２層目の導電膜には上記負荷MOSトラン
ジスタのドレイン領域の他にチヤネル部5c,5dおよび低
抵抗ポリシリコン膜5eによる共通ソース領域が形成され
ており、低抵抗ポリシリコン膜5eには電源電圧Vccが印
加されており、２個の負荷MOSトランジスタに共通の電
源電圧を供給している。さらに、負荷MOSトランジスタ
のゲート電極は厚さ５〜50nmの薄い絶縁15上の第３層目
のｎ型またはｐ型の不純物が高濃度に添加されたポリシ
リコン膜7a,7bにより形成されている。さらに絶縁膜15
は負荷MOSトランジスタのゲート絶縁膜でありSiO2膜やS
iO2膜とSi3N4膜の複合膜や高比誘電率を有する絶縁膜な
どが用いられている。また、上記２個の負荷MOSトラン
ジスタのゲート電極である低抵抗ポリシリコン膜7a,7b
はそれぞれフリツプフロツプ回路の記憶ノードである駆
動MOSトランジスタのドレイン領域1d,1gに接続孔6a,6b
を介して交叉接続されている。
また、上記２個の負荷MOSトランジスタのゲート電極
である低抵抗ポリシリコン膜7a,7bは、互いに他方の負
荷MOSトランジスタのドレイン領域である低抵抗ポリシ
リコン膜5a,5b上、ならびにソース領域である低抵抗ポ
リシリコン5e上まで延在されており、低抵抗ポリシリコ
ン膜5a,5b,5eおよび絶縁膜15および低抵抗ポリシリコン
膜7a,7bにより容量素子が形成されており、しかもこれ
らの容量素子は接続孔4a,4b並びに6a,6bを通して第３図
の等価回路に示すようにそれぞれの記憶ノードにC1,C2,
C3,C4として接続されている。
である低抵抗ポリシリコン膜7a,7bは、互いに他方の負
荷MOSトランジスタのドレイン領域である低抵抗ポリシ
リコン膜5a,5b上、ならびにソース領域である低抵抗ポ
リシリコン5e上まで延在されており、低抵抗ポリシリコ
ン膜5a,5b,5eおよび絶縁膜15および低抵抗ポリシリコン
膜7a,7bにより容量素子が形成されており、しかもこれ
らの容量素子は接続孔4a,4b並びに6a,6bを通して第３図
の等価回路に示すようにそれぞれの記憶ノードにC1,C2,
C3,C4として接続されている。
ここで容量素子C1,C2はそれぞれ低抵抗ポリシリコン5
aと7a,5bと7bの間に形成されるものであり、２個の記憶
ノードにそれぞれ並列に接続されている。また、容量素
子C3,C4はそれぞれ低抵抗ポリシリコン5eと7a,5eと7bの
間に形成されるものであり、それぞれ記憶ノードと電源
配線の間に接続されている。
aと7a,5bと7bの間に形成されるものであり、２個の記憶
ノードにそれぞれ並列に接続されている。また、容量素
子C3,C4はそれぞれ低抵抗ポリシリコン5eと7a,5eと7bの
間に形成されるものであり、それぞれ記憶ノードと電源
配線の間に接続されている。
また、スタテイツクメモリセル内の２本のデータ線
は、転送MOSトランジスタのドレイン不純物領域1a,1bに
接続孔8a,8bを介してアルミニウム電極9a,9bが接続さ
れ、形成されている。
は、転送MOSトランジスタのドレイン不純物領域1a,1bに
接続孔8a,8bを介してアルミニウム電極9a,9bが接続さ
れ、形成されている。
なお、第４図に示すように第３層目の導電膜であるポ
リシリコン膜7aは第２層目の導電膜のポリシリコン膜5b
上に接続孔6bを開孔して接続してもよく、このようにす
ることによりメモリセルの面積がさらに微小なスタテイ
ツク型半導体記憶装置を提供することができる。
リシリコン膜7aは第２層目の導電膜のポリシリコン膜5b
上に接続孔6bを開孔して接続してもよく、このようにす
ることによりメモリセルの面積がさらに微小なスタテイ
ツク型半導体記憶装置を提供することができる。
次に第５図を用いて本実施例の製造工程について説明
する。同図（Ａ）〜（Ｆ）は本実施例によるスタテイツ
クMOSメモリセルの各製造工程における断面図であり、
第１図のＡ−Ａ′線の断面を表わしている。本実施例で
はメモリセル内に用いられているMOSトランジスタは全
てＰウエル内のｎチヤネルMOSトランジスタであり、メ
モリ周辺回路にはダブルウエルを用いた相補形MOS（CMO
S）回路を用いているが、ＰウエルまたはＮウエルの単
一ウエル構造でもよい。またシリコン基板の導電型につ
いてもｎ型でもｐ型でもよい。また、本実施例ではメモ
リセル部の製造工程について述べるが、周辺のCMOS回路
の製造工程については公知の技術を用いることができ
る。
する。同図（Ａ）〜（Ｆ）は本実施例によるスタテイツ
クMOSメモリセルの各製造工程における断面図であり、
第１図のＡ−Ａ′線の断面を表わしている。本実施例で
はメモリセル内に用いられているMOSトランジスタは全
てＰウエル内のｎチヤネルMOSトランジスタであり、メ
モリ周辺回路にはダブルウエルを用いた相補形MOS（CMO
S）回路を用いているが、ＰウエルまたはＮウエルの単
一ウエル構造でもよい。またシリコン基板の導電型につ
いてもｎ型でもｐ型でもよい。また、本実施例ではメモ
リセル部の製造工程について述べるが、周辺のCMOS回路
の製造工程については公知の技術を用いることができ
る。
まず比抵抗10Ω・cm程度のｎ型のシリコン基板10内に
ボロンのイオン打込み法と熱拡散法により不純物濃度10
15〜1017cm-2,深さ１〜10μｍのｐ型ウエル11を形成し
た後、選択酸化法によりｐ型のチヤネルストツパ層17
と、素子分離用の厚さ100〜1000nmのシリコン酸化膜
（フイールド酸）12を形成し、続いてMOSトランジスタ
の能動領域となる部分に厚さ10nm〜100nmのゲート酸化
膜13を形成する〔第５図（Ａ）〕。次に、ゲート酸化膜
13の一部にHF系のウエツトエツチングにより接続孔2bを
形成しリンが添加されたポリシリコンなどの導電膜をホ
トリソグラフイとドライエツチングにより加工し、ゲー
ト電極3a,3cを形成し、これらのゲート電極をイオン打
込みのマスクに用いヒ素等のイオン打込みと所定のアニ
ールにより深さ0.1〜0.3μｍのｎ型不純物領域1b,1dを
形成する〔第５図（Ｂ）〕。次にシリコン酸化膜（SiO2
膜）14を減圧化学気相成長法（LPCVD）により50〜1000n
mの厚さに堆積し、接続孔4bを開孔し、続いてポリシリ
コン膜５をLPCVD法により10〜500nmの厚さに堆積し、ホ
トリソグラフイとドライエツチングによりパターニング
する〔第５図（Ｃ）〕。次に厚さ５〜50nmのSiO2膜等の
絶縁膜15をLPCVD法により堆積し、ホトレジスト膜18を
イオン打込みのマスクにしてポリシリコン膜５にボロン
等のｐ型不純物のイオン打込みを打込みエネルギ10〜50
KeV、打込み量１×1014〜１×1016cm-2にて行ない、所
定のアニールを行なうことにより積層化したｐチヤネル
MOSトランジスタのソース・ドレイン領域を低抵抗ポリ
シリコン膜5b,5eに形成する。なお、絶縁膜15はポリシ
リコン膜５の表面を熱酸化して形成してもよく、また、
Si3N4膜とSiO2膜との複合膜でもよい。〔第５図
（Ｄ）〕。次に不純物領域1d上に接続孔6bをホトリソグ
ラフイとドライエツチングを用いて開孔した後、LPCVD
法を用いて絶縁膜15上にポリシリコン膜を堆積し、ポロ
ン等のｐ型不純物をイオン打込み法等により添加し、ホ
トリソグラフイとドライエツチングにより上記ｐチヤネ
ルMOSトランジスタのゲート電極および容量素子の電極
となる低抵抗ポリシリコン膜7a,7bを形成する。〔第５
図（Ｅ）〕。なお、ポリシリコンゲート電極7bをイオン
打込みのマスクにボロンイオン19を再度打込み量1014〜
1016cm-2でイオン打込みして第６図のようにゲート電極
7bと自己整合的に積層PMOSトランジスタのソース領域5e
を形成してもよい。この場合、メモリセルの等価回路は
第７図に示すようになり、それぞれの記憶ノードN1,N2
に容量素子C1,C2が接続される。このような形成プロセ
スを経ない時はゲート電極7bはボロンの高濃度添加領域
5b,5eに重なるように形成する。次に100〜1000nmの例え
ばリンを含んだシリコン酸化膜16をCVD法により堆積
し、接続孔8bをホトリソグラフイどドライエツチングを
用いて開孔し、アルミニウム電極9bを堆積し、データ線
のパターニングを行なう〔第５図（Ｆ）〕。
ボロンのイオン打込み法と熱拡散法により不純物濃度10
15〜1017cm-2,深さ１〜10μｍのｐ型ウエル11を形成し
た後、選択酸化法によりｐ型のチヤネルストツパ層17
と、素子分離用の厚さ100〜1000nmのシリコン酸化膜
（フイールド酸）12を形成し、続いてMOSトランジスタ
の能動領域となる部分に厚さ10nm〜100nmのゲート酸化
膜13を形成する〔第５図（Ａ）〕。次に、ゲート酸化膜
13の一部にHF系のウエツトエツチングにより接続孔2bを
形成しリンが添加されたポリシリコンなどの導電膜をホ
トリソグラフイとドライエツチングにより加工し、ゲー
ト電極3a,3cを形成し、これらのゲート電極をイオン打
込みのマスクに用いヒ素等のイオン打込みと所定のアニ
ールにより深さ0.1〜0.3μｍのｎ型不純物領域1b,1dを
形成する〔第５図（Ｂ）〕。次にシリコン酸化膜（SiO2
膜）14を減圧化学気相成長法（LPCVD）により50〜1000n
mの厚さに堆積し、接続孔4bを開孔し、続いてポリシリ
コン膜５をLPCVD法により10〜500nmの厚さに堆積し、ホ
トリソグラフイとドライエツチングによりパターニング
する〔第５図（Ｃ）〕。次に厚さ５〜50nmのSiO2膜等の
絶縁膜15をLPCVD法により堆積し、ホトレジスト膜18を
イオン打込みのマスクにしてポリシリコン膜５にボロン
等のｐ型不純物のイオン打込みを打込みエネルギ10〜50
KeV、打込み量１×1014〜１×1016cm-2にて行ない、所
定のアニールを行なうことにより積層化したｐチヤネル
MOSトランジスタのソース・ドレイン領域を低抵抗ポリ
シリコン膜5b,5eに形成する。なお、絶縁膜15はポリシ
リコン膜５の表面を熱酸化して形成してもよく、また、
Si3N4膜とSiO2膜との複合膜でもよい。〔第５図
（Ｄ）〕。次に不純物領域1d上に接続孔6bをホトリソグ
ラフイとドライエツチングを用いて開孔した後、LPCVD
法を用いて絶縁膜15上にポリシリコン膜を堆積し、ポロ
ン等のｐ型不純物をイオン打込み法等により添加し、ホ
トリソグラフイとドライエツチングにより上記ｐチヤネ
ルMOSトランジスタのゲート電極および容量素子の電極
となる低抵抗ポリシリコン膜7a,7bを形成する。〔第５
図（Ｅ）〕。なお、ポリシリコンゲート電極7bをイオン
打込みのマスクにボロンイオン19を再度打込み量1014〜
1016cm-2でイオン打込みして第６図のようにゲート電極
7bと自己整合的に積層PMOSトランジスタのソース領域5e
を形成してもよい。この場合、メモリセルの等価回路は
第７図に示すようになり、それぞれの記憶ノードN1,N2
に容量素子C1,C2が接続される。このような形成プロセ
スを経ない時はゲート電極7bはボロンの高濃度添加領域
5b,5eに重なるように形成する。次に100〜1000nmの例え
ばリンを含んだシリコン酸化膜16をCVD法により堆積
し、接続孔8bをホトリソグラフイどドライエツチングを
用いて開孔し、アルミニウム電極9bを堆積し、データ線
のパターニングを行なう〔第５図（Ｆ）〕。
実施例２ 本実施例は実施例１におけるスタテイツク型ランダム
アクセスメモリセルで、データ線を第２層目のアルミニ
ウムにより形成したものである。第８図は実施例による
スタテイツク型ランダムアクセスメモリセルの断面図で
ある。同図で転送MOSトランジスタの不純物領域1bには
第１層目のアルミニウム電極9bが接続孔8bを介して接続
されている。さらにデータ線を構成している第２層目の
アルミニウム電極22が平坦化された層間絶縁膜20上に形
成されており、接続孔21を介して第１層目のアルミニウ
ム電極9bと接続されている。
アクセスメモリセルで、データ線を第２層目のアルミニ
ウムにより形成したものである。第８図は実施例による
スタテイツク型ランダムアクセスメモリセルの断面図で
ある。同図で転送MOSトランジスタの不純物領域1bには
第１層目のアルミニウム電極9bが接続孔8bを介して接続
されている。さらにデータ線を構成している第２層目の
アルミニウム電極22が平坦化された層間絶縁膜20上に形
成されており、接続孔21を介して第１層目のアルミニウ
ム電極9bと接続されている。
本実施例によれば、データ線を形成している第２層目
のアルミニウム電極と下層のその他の導電膜との間の絶
縁膜の厚さを厚くすることができるため、メモリセル内
のデータ線に寄生的に生じている容量成分が小さくな
り、メモリの書き込みや読み出しの動作速度を速くする
ことができる。
のアルミニウム電極と下層のその他の導電膜との間の絶
縁膜の厚さを厚くすることができるため、メモリセル内
のデータ線に寄生的に生じている容量成分が小さくな
り、メモリの書き込みや読み出しの動作速度を速くする
ことができる。
実施例３ 本実施例は実施例１におけるスタテイツク型ラングム
アクセスメモリセルで、積層化したｐチヤネルMOSトラ
ンジスタのゲート電極や容量素子の電極として用いてい
る第３層目の導電膜をデータ線の自己整合接続部に用い
たものである。第９図および第10図はそれぞれ本実施例
によるスタテイツクメモリセルの平面図および断面図を
示すものであり、第９図（Ａ）は第１図（Ａ）と同様駆
動MOSトランジスタおよび転送MOSトランジスタおよびワ
ード線とデータ線と接地配線の部分を示しており、同図
（Ｂ）は積層ｐチヤネルMOSトランジスタとデータ線の
自己整合接続部分を示しており、第10図は第９図のＡ−
Ａ′線の断面を示している。第９図および第10図におい
て、転送MOSトランジスタのドレイン不純物領域1a,1b上
には接続孔23a,23bが開孔され第３層目のポリシリコン
膜7c,7dが接続されている。なお上記接続孔23a,23bにお
いてはゲート電極3a,3a′の表面にはシリコン酸化膜24
が形成されているために接続孔23a,23bを形成したため
にゲート電極表面が露出することはない。またゲート電
極3a,3a′の側壁は接続孔23a,23bのエツチングで形成さ
れた絶縁膜14によるサイドウオールスペーサで電気的に
絶縁されている。したがつて接続孔23a,23bはゲート電
極3a,3a′上に位置しても、これらのゲート電極とポリ
シリコン膜7c,7dは短絡することはない。一方、上記ポ
リシリコン膜7c,7dは上記ゲート電極3a,3a′の上部にま
で延在されており、アルミニウム電極9a,9bの接続孔8c,
8dを介してゲート電極3a上で上記ポリシリコン膜7c,7d
に接続されている。
アクセスメモリセルで、積層化したｐチヤネルMOSトラ
ンジスタのゲート電極や容量素子の電極として用いてい
る第３層目の導電膜をデータ線の自己整合接続部に用い
たものである。第９図および第10図はそれぞれ本実施例
によるスタテイツクメモリセルの平面図および断面図を
示すものであり、第９図（Ａ）は第１図（Ａ）と同様駆
動MOSトランジスタおよび転送MOSトランジスタおよびワ
ード線とデータ線と接地配線の部分を示しており、同図
（Ｂ）は積層ｐチヤネルMOSトランジスタとデータ線の
自己整合接続部分を示しており、第10図は第９図のＡ−
Ａ′線の断面を示している。第９図および第10図におい
て、転送MOSトランジスタのドレイン不純物領域1a,1b上
には接続孔23a,23bが開孔され第３層目のポリシリコン
膜7c,7dが接続されている。なお上記接続孔23a,23bにお
いてはゲート電極3a,3a′の表面にはシリコン酸化膜24
が形成されているために接続孔23a,23bを形成したため
にゲート電極表面が露出することはない。またゲート電
極3a,3a′の側壁は接続孔23a,23bのエツチングで形成さ
れた絶縁膜14によるサイドウオールスペーサで電気的に
絶縁されている。したがつて接続孔23a,23bはゲート電
極3a,3a′上に位置しても、これらのゲート電極とポリ
シリコン膜7c,7dは短絡することはない。一方、上記ポ
リシリコン膜7c,7dは上記ゲート電極3a,3a′の上部にま
で延在されており、アルミニウム電極9a,9bの接続孔8c,
8dを介してゲート電極3a上で上記ポリシリコン膜7c,7d
に接続されている。
本実施例によれば、データ線を形成しているアルミニ
ウム電極9a,9bの接続孔8c,8dとゲート電極3a,3a′との
レイアウト余裕をとる必要がなく、メモリセルの面積を
低減することができる。
ウム電極9a,9bの接続孔8c,8dとゲート電極3a,3a′との
レイアウト余裕をとる必要がなく、メモリセルの面積を
低減することができる。
実施例４ 本実施例は実施例１におけるスタテツク型ランダムア
クセスメモリセルで、積層化されたｐチヤネルMOSラン
ジスタのソースおよびドレイン領域上までゲート電極を
延在させてなる容量素子の構造を自己整合的に形成した
ものである。第11図は本実施例によるスタテイツクメモ
リの平面図であり、第６図と同様、ｐチヤネルMOSトラ
ンジスタと容量素子の部分を示している。同図では、ゲ
ート電極7a,7bをパターニングした後、これらをイオン
打込みのマスクにして、ボロン等のｐ型不純物のイオン
打込みを実施例１と同様な方法で行ない、さらに850〜9
50℃のアニールを10分〜100分間行なうことによりポリ
シリコン中に打込んだボロンを横方向に拡散させること
により、ソース、およびドレイン領域とゲート電極の間
にオーバーラツプ容量を形成せしめる。
クセスメモリセルで、積層化されたｐチヤネルMOSラン
ジスタのソースおよびドレイン領域上までゲート電極を
延在させてなる容量素子の構造を自己整合的に形成した
ものである。第11図は本実施例によるスタテイツクメモ
リの平面図であり、第６図と同様、ｐチヤネルMOSトラ
ンジスタと容量素子の部分を示している。同図では、ゲ
ート電極7a,7bをパターニングした後、これらをイオン
打込みのマスクにして、ボロン等のｐ型不純物のイオン
打込みを実施例１と同様な方法で行ない、さらに850〜9
50℃のアニールを10分〜100分間行なうことによりポリ
シリコン中に打込んだボロンを横方向に拡散させること
により、ソース、およびドレイン領域とゲート電極の間
にオーバーラツプ容量を形成せしめる。
本実施例によれば、積層化されたｐチヤネルMOSトラ
ンジスタのソース・ドレイン領域および容量素子の電極
の形成はゲート電極をイオン打込みのマスクに用いるこ
とによりゲート電極に対して自己整合的に形成できるの
で、製造工程が簡略化できる。
ンジスタのソース・ドレイン領域および容量素子の電極
の形成はゲート電極をイオン打込みのマスクに用いるこ
とによりゲート電極に対して自己整合的に形成できるの
で、製造工程が簡略化できる。
実施例５ 本実施例は実施例１のスタテイツク型ランダムアクセ
スメモリセルの積層化されたｐチヤネルMOSトランジス
タのソース・ドレインおよび容量素子の電極の形成を自
己整合的に行なつたものである第12図は本実施例による
スタテイツクメモリの平面図であり実施例４と同様、ｐ
チヤネルMOSトランジスタと容量素子の部分を示してい
る。同図において、不純物拡散領域25a,25bは接続孔4a,
4bを通して下層のｎチヤネルMOSトランジスタのｎ型不
純物領域と接触しているため、850℃〜950℃の温度で10
分〜100分程度のアニールを行なうことによりｎ型不純
物がポリシリコン膜5a,5b中に拡散し、ｎ型の低抵抗層
を形成している。なお、ソース領域に関しては実施例５
と同様にゲート電極に対して自己整合的に形成できる。
スメモリセルの積層化されたｐチヤネルMOSトランジス
タのソース・ドレインおよび容量素子の電極の形成を自
己整合的に行なつたものである第12図は本実施例による
スタテイツクメモリの平面図であり実施例４と同様、ｐ
チヤネルMOSトランジスタと容量素子の部分を示してい
る。同図において、不純物拡散領域25a,25bは接続孔4a,
4bを通して下層のｎチヤネルMOSトランジスタのｎ型不
純物領域と接触しているため、850℃〜950℃の温度で10
分〜100分程度のアニールを行なうことによりｎ型不純
物がポリシリコン膜5a,5b中に拡散し、ｎ型の低抵抗層
を形成している。なお、ソース領域に関しては実施例５
と同様にゲート電極に対して自己整合的に形成できる。
このようにドレイン領域がｎ型のｐチヤネルMOSトラ
ンジスタではMOSトランジスタがカツトオフした時でも
キヤリアがドレインから流れ込み、リーク電流の原因と
なるが、チヤネル部5c,5dのポリシリコンの抵抗値が十
分大きいのでメモリセルの消費電力は増大することはな
い。
ンジスタではMOSトランジスタがカツトオフした時でも
キヤリアがドレインから流れ込み、リーク電流の原因と
なるが、チヤネル部5c,5dのポリシリコンの抵抗値が十
分大きいのでメモリセルの消費電力は増大することはな
い。
本実施例によれば、容量素子の下層電極は自己整合的
に形成できるので製造工程が簡略化できる。
に形成できるので製造工程が簡略化できる。
実施例６ 本実施例は実施例１のスタテイツク型ランダムアクセ
スメモリセルで積層化されたｐチヤネルMOSトランジス
タのゲートを第２層目の厚い導電膜に形成し、ソース，
ドレイン領域を第３層目の薄い導電膜に形成するもので
ある。第13図は本実施例によるスタテイツクメモリセル
の断面図であり、同図において、第２図層目の導電膜の
厚いポリシリコン膜26a,26bは積層化されたｐチヤネルM
OSトランジスタのゲート電極であり、第３層目の導電膜
は薄いポリシリコン膜27b,27eにより形成されているソ
ース，ドレイン、およびチヤネル部27dから成つてい
る。容量素子はポリシリコン膜26bと27bおよび絶縁膜15
により形成されている。
スメモリセルで積層化されたｐチヤネルMOSトランジス
タのゲートを第２層目の厚い導電膜に形成し、ソース，
ドレイン領域を第３層目の薄い導電膜に形成するもので
ある。第13図は本実施例によるスタテイツクメモリセル
の断面図であり、同図において、第２図層目の導電膜の
厚いポリシリコン膜26a,26bは積層化されたｐチヤネルM
OSトランジスタのゲート電極であり、第３層目の導電膜
は薄いポリシリコン膜27b,27eにより形成されているソ
ース，ドレイン、およびチヤネル部27dから成つてい
る。容量素子はポリシリコン膜26bと27bおよび絶縁膜15
により形成されている。
本実施例によれば、積層化されたｐチヤネルMOSトラ
ンジスタのチヤネル部は薄いため、カツトオフ時のリー
ク電流を小さくすることができ、しかも上記チヤネル部
を形成しているポリシリコン膜は、高段差上でもドライ
エツチングによる微細加工が容易になる。
ンジスタのチヤネル部は薄いため、カツトオフ時のリー
ク電流を小さくすることができ、しかも上記チヤネル部
を形成しているポリシリコン膜は、高段差上でもドライ
エツチングによる微細加工が容易になる。
実施例７ 本実施例は実施例１におけるスタテイツク型ランダム
アクセスメモリセルで、接地配線の構造に関するもので
ある。第14図は本実施例によるスタテイツクメモリセル
の平面図を示すものであり、第15図は第14図のＡ−Ａ′
線の断面構造を示す図である。第14図および第15図にお
いて、２個の駆動MOSトランジスタのソース不純物領域1
e,1f上のSiO2膜14に開孔された接続孔34a,34bを介して
上記不純物領域1e1fと第２層目のポリシリコン膜30が接
続されており、さらにこの第２層目のポリシリコン膜30
は接地配線となつており、メモリ内の各メモリセルに接
地電位を与えている。また、第３層目のポリシリコン膜
32a,32bは積層化されたｐチヤネル負荷MOSトランジスタ
のドレイン領域であり、また第３層目のポリシリコン膜
32eは共通ソースであり上記ｐチヤネルMOSトランジスタ
のチヤネル部32c,32d上には薄い絶縁膜15を介して上記
ｐチヤネル負荷MOSトランジスタのゲート電極となる第
４層目ポリシリコン膜33a,33bが形成されている。な
お、本実施例は接地配線の方法に関するものであるか
ら、実施例２から実施例６にも同様に適用できる。ま
た、本実施例で述べられている第２層目のポリシリコン
はタングステンなどの高融点金属とシリコンの化合物
（シリサイド）およびシリサイドとポリシリコンの複合
膜などの低抵抗の導電膜でもよい。
アクセスメモリセルで、接地配線の構造に関するもので
ある。第14図は本実施例によるスタテイツクメモリセル
の平面図を示すものであり、第15図は第14図のＡ−Ａ′
線の断面構造を示す図である。第14図および第15図にお
いて、２個の駆動MOSトランジスタのソース不純物領域1
e,1f上のSiO2膜14に開孔された接続孔34a,34bを介して
上記不純物領域1e1fと第２層目のポリシリコン膜30が接
続されており、さらにこの第２層目のポリシリコン膜30
は接地配線となつており、メモリ内の各メモリセルに接
地電位を与えている。また、第３層目のポリシリコン膜
32a,32bは積層化されたｐチヤネル負荷MOSトランジスタ
のドレイン領域であり、また第３層目のポリシリコン膜
32eは共通ソースであり上記ｐチヤネルMOSトランジスタ
のチヤネル部32c,32d上には薄い絶縁膜15を介して上記
ｐチヤネル負荷MOSトランジスタのゲート電極となる第
４層目ポリシリコン膜33a,33bが形成されている。な
お、本実施例は接地配線の方法に関するものであるか
ら、実施例２から実施例６にも同様に適用できる。ま
た、本実施例で述べられている第２層目のポリシリコン
はタングステンなどの高融点金属とシリコンの化合物
（シリサイド）およびシリサイドとポリシリコンの複合
膜などの低抵抗の導電膜でもよい。
本実施例によれば、メモリセルへの接地配線の抵抗値
を低くでき、メモリセルを高速動作しても安定な動作が
可能であり、しかもメモリセル面積を縮小することがで
き、高集積に最適でしかも高速動作で誤動作のない半導
体記憶装置を提供することができる。
を低くでき、メモリセルを高速動作しても安定な動作が
可能であり、しかもメモリセル面積を縮小することがで
き、高集積に最適でしかも高速動作で誤動作のない半導
体記憶装置を提供することができる。
実施例８ 本実施例は実施例１のスタテイツク型ランダムアクセ
スメモリセルで、さらに容量素子の容量値を増やしたも
のである。第16図において積層化されたｐチヤネルMOS
トランジスタのゲート電極を形成しているポリシリコン
膜7a,7b上には絶縁膜28を介して第４層目の導電膜であ
るポリシリコン膜29が形成され、このポリシリコン膜29
を接地電位またはその他の電位に固定することによりさ
らに容量素子を形成したものである。なお、絶縁膜とし
てはSiO2膜やSiO2膜とSi3N4膜の複合膜などを用いるこ
とができる。
スメモリセルで、さらに容量素子の容量値を増やしたも
のである。第16図において積層化されたｐチヤネルMOS
トランジスタのゲート電極を形成しているポリシリコン
膜7a,7b上には絶縁膜28を介して第４層目の導電膜であ
るポリシリコン膜29が形成され、このポリシリコン膜29
を接地電位またはその他の電位に固定することによりさ
らに容量素子を形成したものである。なお、絶縁膜とし
てはSiO2膜やSiO2膜とSi3N4膜の複合膜などを用いるこ
とができる。
本実施例によれば、蓄積ノードに接続される容量素子
の容量値が増えるためα線によるソフトエラー耐性がさ
らに高くなり、信頼性の高いスタテイツク型ランダムア
クセスメモリセルを提供することができる。
の容量値が増えるためα線によるソフトエラー耐性がさ
らに高くなり、信頼性の高いスタテイツク型ランダムア
クセスメモリセルを提供することができる。
本発明によれば、積層化されたｐチヤネルMOSトラン
ジスタを有する完全CMOS型のスタテイツク型ランダムア
クセスメモリセルにおいて、容量素子を形成することに
より蓄積ノードの容量を増加することができるため、微
小なセル面積で、しかもα線によるソフトエラー耐性の
高い半導体記憶装置を提供することができる。
ジスタを有する完全CMOS型のスタテイツク型ランダムア
クセスメモリセルにおいて、容量素子を形成することに
より蓄積ノードの容量を増加することができるため、微
小なセル面積で、しかもα線によるソフトエラー耐性の
高い半導体記憶装置を提供することができる。
第１図，第６図，第９図，第11図，第12図，第14図は本
発明の一実施例の平面図、第２図，第４図，第５図，第
８図，第10図，第13図，第15図，第16図は本発明の一実
施例の断面図、第３図，第７図は本発明の一実施例の等
価回路図、第17図は本発明の一実施例の等価回路図、第
18図は従来技術の平面図，第19図は従来技術の断面図で
ある。 1a,1b,1c,1c′,1d,1e,1f,1g……ｎ型不純物領域、2a,2
b,2c,2d,2e,4a,4b,6a,6b,8a,8b,8c,8d,8e,8f,21,23a,23
b,34a,34b,35a,35b,36a,36b……接続孔、3a,3a′,3b,3
c,3d……ゲート電極、5a,5b,5e,26a,26b,39……第２層
目ポリシリコン膜、5c,5d,32c,32d……積層ｐチヤネルM
OSトランジスタのチヤネル部、7a,7b,27d,27e,32a,32b,
32e……第３層目ポリシリコン膜、9a,9b,9c,9d……第１
層目アルミニウム電極、10……シリコン基板、11,17…
…ｐ型不純物領域、12,13,14,16,20,24,39……シリコン
酸化膜、15,28……絶縁膜、18……ホトレジスト、19…
…ボロンイオン、22……第２層目アルミニウム電極、25
a,25b……ｎ型不純物領域、29,33a,33b……第４層目ポ
リシリコン膜、30,30′……データ線、31……ワード
線、T1,T2,T5,T6……ｎチヤネルMOSトランジスタ、T3,T
4……ｐチヤネルMOSトランジスタ、C1,C2,C3,C4……容
量素子、N1,N2……記憶ノード、D1,D2……シヨツトキー
接合、37a,37b,38a,38b……イオン打込み阻止領域。
発明の一実施例の平面図、第２図，第４図，第５図，第
８図，第10図，第13図，第15図，第16図は本発明の一実
施例の断面図、第３図，第７図は本発明の一実施例の等
価回路図、第17図は本発明の一実施例の等価回路図、第
18図は従来技術の平面図，第19図は従来技術の断面図で
ある。 1a,1b,1c,1c′,1d,1e,1f,1g……ｎ型不純物領域、2a,2
b,2c,2d,2e,4a,4b,6a,6b,8a,8b,8c,8d,8e,8f,21,23a,23
b,34a,34b,35a,35b,36a,36b……接続孔、3a,3a′,3b,3
c,3d……ゲート電極、5a,5b,5e,26a,26b,39……第２層
目ポリシリコン膜、5c,5d,32c,32d……積層ｐチヤネルM
OSトランジスタのチヤネル部、7a,7b,27d,27e,32a,32b,
32e……第３層目ポリシリコン膜、9a,9b,9c,9d……第１
層目アルミニウム電極、10……シリコン基板、11,17…
…ｐ型不純物領域、12,13,14,16,20,24,39……シリコン
酸化膜、15,28……絶縁膜、18……ホトレジスト、19…
…ボロンイオン、22……第２層目アルミニウム電極、25
a,25b……ｎ型不純物領域、29,33a,33b……第４層目ポ
リシリコン膜、30,30′……データ線、31……ワード
線、T1,T2,T5,T6……ｎチヤネルMOSトランジスタ、T3,T
4……ｐチヤネルMOSトランジスタ、C1,C2,C3,C4……容
量素子、N1,N2……記憶ノード、D1,D2……シヨツトキー
接合、37a,37b,38a,38b……イオン打込み阻止領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 湊 修 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭59−167051（ＪＰ，Ａ) 特開 昭60−28262（ＪＰ，Ａ)
Claims (10)
- 【請求項１】第１導電型の負荷用MOSトランジスタと第
２導電型の駆動用MOSトランジスタを直列接続してなる
第１及び第２のインバータ回路を有し、前記第１のイン
バータ回路を構成する上記負荷用MOSトランジスタと上
記駆動用MOSトランジスタのゲート電極を上記第２のイ
ンバータ回路を構成する上記負荷用MOSトランジスタと
上記駆動用MOSトランジスタのドレイン領域に接続し、
上記第２のインバータ回路を構成する上記負荷用MOSト
ランジスタと上記駆動用MOSトランジスタのゲート電極
を上記第１のインバータ回路を構成する上記負荷用MOS
トランジスタと上記駆動用MOSトランジスタのドレイン
領域に接続したフリップフロップ回路を有するメモリセ
ルを複数具備する半導体記憶装置であって、 第１導電型の第１の半導体領域を有する半導体基板と、 上記第１の半導体領域に形成された上記駆動用MOSトラ
ンジスタのソース及びドレイン領域と、 第１のゲート絶縁膜を介して上記第１の半導体領域上の
形成された上記駆動用MOSトランジスタのゲート電極
と、 上記駆動用MOSトランジスタのゲート電極を覆うように
形成された第２の絶縁膜と、 上記第２の絶縁膜上に形成され、上記負荷MOSトランジ
スタのソース領域及びドレイン領域及びチャネル領域を
構成する導電層と、 第２のゲート絶縁膜を介して上記負荷MOSトランジスタ
のチャネル領域上に形成された上記負荷MOSトランジス
タのゲート電極とを有することを特徴とする半導体記憶
装置。 - 【請求項２】第１導電型の負荷用MOSトランジスタと第
２導電型の駆動用MOSトランジスタを直列接続してなる
第１及び第２のインバータ回路を有し、前記第１のイン
バータ回路を構成する上記負荷用MOSトランジスタと上
記駆動用MOSトランジスタのゲート電極を上記第２のイ
ンバータ回路を構成する上記負荷用MOSトランジスタと
上記駆動用MOSトランジスタのドレイン領域に接続し、
上記第２のインバータ回路を構成する上記負荷用MOSト
ランジスタと上記駆動用MOSトランジスタのゲート電極
を上記第１のインバータ回路を構成する上記負荷用MOS
トランジスタと上記駆動用MOSトランジスタのドレイン
領域に接続したフリップフロップ回路を有するメモリセ
ルを複数具備する半導体記憶装置であって、 第１導電型の第１の半導体領域を有する半導体基板と、 上記第１の半導体領域に形成された上記駆動用MOSトラ
ンジスタのソース及びドレイン領域と、 第１のゲート絶縁膜を介して上記第１の半導体領域上の
形成された上記駆動用MOSトランジスタのゲート電極
と、 上記駆動用MOSトランジスタのゲート電極を覆うように
形成された第２の絶縁膜と、 上記第２の絶縁膜上に形成され、上記負荷MOSトランジ
スタのソース領域及びドレイン領域及びチャネル領域を
構成する導電層と、 第２のゲート絶縁膜を介して、上記駆動用MOSトランジ
スタのゲート電極とは別に形成された上記負荷用MOSト
ランジスタのゲート電極とを有し、 上記負荷MOSトランジスタのゲート電極と上記負荷MOSト
ランジスタのソース領域又はドレイン領域とは、平面的
に重なる領域を有することを特徴とする半導体記憶装
置。 - 【請求項３】上記負荷MOSトランジスタのゲート電極と
上記負荷MOSトランジスタのソース領域又はドレイン領
域とは平面的に重なる領域を有することにより容量素子
を形成してなることを特徴とする特許請求の範囲第２項
記載の半導体記憶装置。 - 【請求項４】上記負荷MOSトランジスタ領域及びドレイ
ン領域及びチャネル領域が形成される導電層は不純物が
導入された多結晶シリコン膜で形成され、上記ソース領
域の不純物濃度は上記チャネル領域の不純物濃度より高
いことを特徴とする特許請求の範囲第２項又は第３項記
載の半導体記憶装置。 - 【請求項５】上記負荷MOSトランジスタのゲート電極
は、上記駆動用MOSトランジスタのゲート電極の上部に
上記駆動用MOSトランジスタのゲート電極とは別に設け
られ、上記負荷用MOSトランジスタのチャネル領域とソ
ース領域又はドレイン領域とは、上記負荷用MOSトラン
ジスタのゲート電極の上部に上記上記負荷用MOSトラン
ジスタのゲート絶縁膜を介して設けられることを特徴と
する特許請求の範囲第２項乃至第４項記載の半導体記憶
装置。 - 【請求項６】上記負荷用MOSトランジスタのチャネル領
域は、上記駆動用MOSトランジスタのゲート電極の上部
に設けられ、上記負荷用MOSトランジスタのゲート電極
は、上記負荷用MOSトランジスタのチャネル領域の上部
に上記負荷用MOSトランジスタのゲート絶縁膜を介して
設けられることを特徴とする特許請求の範囲第２項乃至
第５項記載の半導体記憶装置。 - 【請求項７】上記第１のインバータ回路を構成する上記
負荷用MOSトランジスタのゲート電極は、上記第２のイ
ンバータ回路を構成する上記駆動用MOSトランジスタの
ゲート電極の上部に形成され、上記第２のインバータ回
路を構成する上記負荷用MOSトランジスタのゲート電極
は、上記第１のインバータ回路を構成する上記駆動用MO
Sと欄時すったのゲート電極の上部に形成されることを
特徴とする特許請求の範囲第２項乃至第６項記載の半導
体記憶装置。 - 【請求項８】第１導電型の負荷用MOSトランジスタと第
２導電型の駆動用MOSトランジスタを直列接続してなる
第１及び第２のインバータ回路を有し、前記第１のイン
バータ回路を構成する上記負荷用MOSトランジスタと上
記駆動用MOSトランジスタのゲート電極を上記第２のイ
ンバータ回路を構成する上記負荷用MOSトランジスタと
上記駆動用MOSトランジスタのドレイン領域に接続し、
上記第２のインバータ回路を構成する上記負荷用MOSト
ランジスタと上記駆動用MOSトランジスタのゲート電極
を上記第１のインバータ回路を構成する上記負荷用MOS
トランジスタと上記駆動用MOSトランジスタのドレイン
領域に接続したフリップフロップ回路を有するメモリセ
ルを複数具備する半導体記憶装置であって、 第１導電型の第１半導体領域を有する半導体基板と、 上記第１半導体領域に形成され、上記駆動用MOSトラン
ジスタのソース又はドレイン領域を構成する第２導電型
の第２及び第３の半導体領域と、 第１の絶縁膜を介して上記半導体基板上に形成され、上
記駆動用MOSトランジスタのゲート電極を構成する第１
の導電層と、 上記第１の導電層上に形成された第２の絶縁膜と、 上記第２の絶縁膜上に形成された第２の導電層と、 上記第２の導電層上に形成された第３の絶縁膜とを有
し、 上記負荷MOSトランジスタは上記第３の絶縁膜上に形成
され、上記負荷MOSトランジスタのゲート電極は上記第
１の導電層とは別の導電層により構成され、上記駆動用
MOSトランジスタのソース電極は上記第２の導電層に電
気的に接続されるよう構成されることを特徴とする半導
体記憶装置。 - 【請求項９】上記第２の導電層は、上記第１及び第２の
インバータ回路を構成する駆動用MOSトランジスタの両
ゲート電極上に延在するよう構成されることを特徴とす
る特許請求の範囲第８項記載の半導体記憶装置。 - 【請求項１０】上記駆動用MOSトランジスタのゲート電
極と上記負荷用MOSトランジスタのゲート電極とは、平
面的に重なる領域と重ならない領域とを有することを特
徴とする特許請求の範囲第８項又は第９項記載の半導体
記憶装置。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324094A JP2550119B2 (ja) | 1987-12-23 | 1987-12-23 | 半導体記憶装置 |
| KR1019880015295A KR960000956B1 (ko) | 1987-11-30 | 1988-11-21 | 반도체 집적회로장치 |
| US07/837,689 US5194749A (en) | 1987-11-30 | 1992-02-19 | Semiconductor integrated circuit device |
| KR1019920009387A KR960000961B1 (ko) | 1987-11-30 | 1992-05-20 | 반도체 집적회로장치 |
| KR1019920009385A KR960008864B1 (ko) | 1987-11-30 | 1992-05-30 | 반도체집적회로장치의 제조방법 |
| KR1019920009388A KR960000965B1 (ko) | 1987-11-30 | 1992-05-30 | 반도체 집적회로장치 |
| KR1019920009384A KR960000960B1 (ko) | 1987-11-30 | 1992-05-30 | 반도체 집적회로장치 |
| KR1019920009383A KR960000959B1 (ko) | 1987-11-30 | 1992-05-30 | 반도체 집적회로장치 |
| US08/028,128 US5483083A (en) | 1987-11-30 | 1993-03-09 | Semiconductor integrated circuit device |
| US08/429,882 US5619055A (en) | 1987-11-30 | 1995-04-27 | Semiconductor integrated circuit device |
| US08/470,451 US5646423A (en) | 1987-11-30 | 1995-06-06 | Semiconductor integrated circuit device |
| US08/470,452 US5700705A (en) | 1987-11-30 | 1995-06-06 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62324094A JP2550119B2 (ja) | 1987-12-23 | 1987-12-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01166554A JPH01166554A (ja) | 1989-06-30 |
| JP2550119B2 true JP2550119B2 (ja) | 1996-11-06 |
Family
ID=18162095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62324094A Expired - Fee Related JP2550119B2 (ja) | 1987-11-30 | 1987-12-23 | 半導体記憶装置 |
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| Country | Link |
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| JP (1) | JP2550119B2 (ja) |
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-
1987
- 1987-12-23 JP JP62324094A patent/JP2550119B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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