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JP3280383B2 - Ｍｏｓトランジスタ及びその製造方法 - Google Patents

Ｍｏｓトランジスタ及びその製造方法

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JP3280383B2
JP3280383B2 JP51442695A JP51442695A JP3280383B2 JP 3280383 B2 JP3280383 B2 JP 3280383B2 JP 51442695 A JP51442695 A JP 51442695A JP 51442695 A JP51442695 A JP 51442695A JP 3280383 B2 JP3280383 B2 JP 3280383B2
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Description

【発明の詳細な説明】 発明の分野 本発明は、金属−酸化物−半導体（MOS）トランジス
タに関するものであって、更に詳細には、より低いオン
抵抗を有する改良型のMOSトランジスタに関するもので
ある。
発明の背景 低オン抵抗MOSトランジスタは、電力損失が低く且つ
電流を導通させる能力が高いので望ましいものである。
縦型の二重拡散MOS（VDMOS）トランジスタからなるセル
型アレイは非常に低いオン抵抗（RON）×面積の積（Ω
・mils2）を有するように構成することが可能であるこ
とは公知である。これは、部分的には、ドレイン領域を
形成するために上部表面区域を使用することがなく、従
ってより高い密度のトランジスタを並列接続させること
を可能とし、且つトランジスタ構成体の上部表面をソー
ス金属層が実質的に被覆することが可能だからである。
大きなソース金属幅は、低い金属抵抗を与え、一方高い
密度の並列接続させたトランジスタはソース領域とドレ
インとの間に非常に低いトランジスタオン抵抗を与え
る。図８は後に詳細に説明する従来のＮチャンネルVDMO
Sトランジスタを示している。
集積回路（IC）適用の場合には、同一の基板内にＮチ
ャンネル及びＰチャンネルVDMOSトランジスタを形成す
ることは実際的ではない。更に、トランジスタの本体を
別個のバイアス電圧へ接続することが望ましい場合があ
るが、そのことはセル型VDMOSトランジスタの場合に行
うことは不可能である。ICに形成する場合にVDMOSトラ
ンジスタはその他の制限を有しており、例えば、ドレイ
ン対基板の容量が高く、且つVDMOSトランジスタを同一
の基板上のその他の回路へ相互接続させるためにドレイ
ンを基板の上部表面へ持ってくることに関連するオーバ
ーヘッドが高いことなどである。ディスクリートな装置
として形成される場合のVDMOSトランジスタは、外側の
端部を終端させることに関連する大きなオーバーヘッド
を必要とする場合があり、更に大きな寄生JFETを含み且
つ高いエピタキシャルドレイン抵抗を有する場合があ
る。
ＰチャンネルのディスクリートなVDMOSトランジスタ
を形成することは、低固有抵抗のＰ＋基板を製造する場
合の困難性、基板によるＰオートドーピングを可能とす
るためのより厚いＰエピタキシャル層の必要性、及びＰ
エピタキシャル層の固有抵抗を制御する場合の困難性に
起因して付加的な問題を発生させる。
VDMOSトランジスタの欠点がそれを使用することを阻
止する状態においては、RON×面積の積がVDMOSトランジ
スタのものほど低いものではないが、従来横型MOSトラ
ンジスタが使用されている。
図１は、オン抵抗を増加させる幾つかの原因を示すの
に役立つ従来の横型ＰチャンネルMOSトランジスタの平
面図である。図１において、Ｎ型基板10は、その上側に
比較的幅広のポリシリコンゲート12が形成されており、
該ゲートはゲート酸化物層によって基板10の上部表面か
ら絶縁されている。ゲート12は、自己整合型のソース及
びドレイン領域16−19を形成するために区域14をＰ型ド
ーパントでドーピングする間マスクとして作用する。ポ
リシリコンゲート12の上に酸化物層（例えば、１ミクロ
ン厚さ）を付着形成し（該ポリシリコンを酸化した後
に）、ソース及びドレイン領域16−19と接触するために
ウエハの表面上に後に付着形成される金属層からゲート
12を絶縁させる。
金属層を選択的にエッチング除去してソース領域16及
び18及びドレイン領域17及び19の上側に存在する金属ス
トリップを形成する。この金属ストリップは、ソース及
びドレイン領域の長さ方向に沿って離隔された接触点20
においてソース及びドレイン領域と接触する。ソース領
域16/18と接触する金属ストリップはソース電圧VSへ接
続される。同様に、ドレイン領域17/19と接触する金属
ストリップはドレイン電圧VDへ接続される。ゲート電圧
VGはポリシリコンゲート12の一端部又は両端部へ接続さ
れる。
金属ストリップに沿っての抵抗の模式的表示によて理
解されるように、金属ストリップの長さに沿っての電圧
は変化する。ソース及びドレイン領域の長さに沿っての
金属対ソース又は金属対ドレインコンタクト20が、ソー
ス及びドレイン領域をしてコンタクト20よりも大きな寸
法を有するようにさせる。コンタクト20の間隔を増加さ
せること又はコンタクト20の寸法を減少させること、特
にソース領域に沿ってその様にすることは、ソース及び
ドレイン領域の抵抗値に起因してコンタクト20の間のト
ランジスタ利得に悪影響を与える。理解されるように、
ストリップ型横型MOSトランジスタ構成を使用する場合
には、オン抵抗と、トランジスタ利得と、トランジスタ
寸法との間において多数のトレードオフ即ち利益衡量を
なさねばならない。
図１に示したトランジスタのオン抵抗を減少させるた
めに使用される一つの従来の方法は、金属ストリップの
幅を増加させ且つ金属対ソース及び金属対ドレインコン
タクト区域を増加させることであるが、このことは、ト
ランジスタの寸法を増加させ、従ってトランジスタのR
ON×面積の積を減少させるものではない。オン抵抗を減
少させるために金属ストリップをより厚手に形成するこ
とは、金属をエッチングするために複雑なドライエッチ
ング技術を必要とし、従って、製造コストを増加させ
る。
オン抵抗は非常に低いが面積を犠牲にすることによっ
てオン抵抗を低下させるものではなく且つCMOS適用にお
いて使用することの可能な新規の横型トランジスタが必
要とされている。
要約 ポリシリコンゲートメッシュを組込んだセル型トラン
ジスタ構成体が提供される。１実施例においては、ポリ
シリコン下側のシリコンがＮ型であり、一方ポリシリコ
ンによって被覆されていない露出区域はＰドーパントで
ドープされて自己整合型のＰ型ソース及びドレイン領域
を形成している。ソース及びドレイン領域の行に接触す
るために金属ストリップを使用している。
ポリシリコンメッシュにおける開口をダイヤモンド形
状（即ち、長い対角線と短い対角線とを有するもの）に
形成することによって、短い対角線の方向に配列したソ
ース及びドレイン金属ストリップはより幅広のものとさ
せることが可能であり、従って面積を増加させることな
しに且つより厚い金属を必要とすることなしにトランジ
スタのオン抵抗を減少させている。
更に、このセル型アプローチは、実効的なゲート幅
（及びソース／ドレイン面積）を増加させている。なぜ
ならば、各ダイヤモンド形状のソース及びドレイン領域
は、ソース及びドレイン領域を適切にバイアスさせるた
めに各ダイヤモンド形状のソース及びドレイン領域の中
心において単に１個の金属コンタクトが必要であるに過
ぎないように形成されるからである。
付加的な実施例においては、実際にダイヤモンド形状
の開口とする代わりに、ポリシリコンメッシュにおける
開口が内側の角度の全てが45゜の倍数であるようなプロ
ペラ形状（ダイヤモンド形状に近似している）を形成し
ている。このことは、幅広のソース及びドレイン金属ス
トリップの利点を得ながらポリシリコンゲートを製造す
ることをより簡単なものとしている。
図面の簡単な説明 図１は従来のストライプ型横型MOトランジスタの平面
図である。
図２は本発明の１実施例に基づいてメッシュゲート及
びダイヤモンド形状のソース及びドレイン領域を有する
セル型トランジスタの平面図である。
図３はトランジスタがICの一部である場合のＡ−Ａ線
に沿ってとった図２のトランジスタ構成体の一部の断面
斜視図である。
図４は図２及び３のものと類似しているが本発明の別
の実施例に基づいてプロペラ形状のソース及びドレイン
領域を有するセル型トランジスタの平面図である。
図５はトランジスタがICの一部である場合の本発明の
二重金属実施例に基づく上側に存在するソース及びドレ
イン金属層を使用するセル型トランジスタの断面斜視図
である。
図６はトランジスタがICの一部である場合のトランジ
スタの本体をバイアスするための本体コンタクト領域と
して使用された領域を示した図３のトランジスタの一部
の断面斜視図である。
図７はトランジスタがICの一部である場合の軽度にド
ープしたドレイン領域を有するセル型横型DMOSトランジ
スタを形成した本発明の別の実施例の断面斜視図であ
る。
図８は図２乃至７の横型トランジスタと同一の基板内
に形成することの可能な従来のＮチャンネルVDMOSトラ
ンジスタの断面図である。
好適実施例の詳細な説明 図２は新規なトランジスタの種々の領域及び層を示し
ている。図２におけるメッシュゲートパターンは、ソー
ス金属ストリップ及びドレイン金属ストリップを幅広の
ものとさせ従ってそれらの抵抗を減少させ且つ面積を犠
牲とすることなしにトランジスタのオン抵抗を低下させ
ると共に、セル型横型MOSトランジスタの高密度アレイ
とさせている。更に、セル型形態は、金属ストリップが
ソース及びドレイン領域と接触する箇所において失われ
るソース及びドレイン面積を最小のものとさせている。
本トランジスタの実際の平面図において、金属部分は
下側に存在する部分を隠すこととなる。図２において、
好適なトランジスタ構成体をよりよく例示するために金
属部分は透明なものとしてある。本新規なトランジスタ
を形成するために使用されるマスクは、図２の表示から
派生させることが可能である。
簡単化のために完全なトランジスタアレイは図示して
いない。本トランジスタの残部は図２に示した部分と実
質的に同一のものであるが、ソース金属プレート（ドレ
イン金属プレートではない）が種々のソース金属ストリ
ップ（後に説明する）を一体的に接続している。トラン
ジスタアレイの寸法は、事実上任意のオン抵抗及び電流
取扱い能力を達成するために選択することが可能であ
る。
図２のトランジスタを図３と関連して説明する。図３
は図２におけるＡ−Ａ線に沿ってとったトランジスタの
一部の断面図である。
１実施例における出発物質は約６Ω・cmの固有抵抗を
有するＰ型シリコン基板30（図３）である。（同様のＰ
チャンネルディスクリート装置は、約0.8Ω・cmの固有
抵抗を有するＮ型基板内に構築することが可能であ
る。）次いで、従来の技術を使用して基板30の表面上に
約10ミクロンの厚さのＮ−エピタキシャル層を成長させ
る。１実施例においては、エピタキシャル層32の固有抵
抗は約0.8Ω・cmである。このエピタキシャル層32の表
面は部分32によって図２に示してある。
Ｎ−エピタキシャル層内にトランジスタを形成する代
わりに、Ｐ型基板30内に形成したＮウエル内にＰチャン
ネルトランジスタを形成することが可能である。次い
で、Ｐ基板30内にＮチャンネルトランジスタを直接形成
してCMOS装置を形成することが可能である。
別の実施例においては、基板30をＮ型とすることが可
能である。この別の実施例においては、エピタキシャル
層を取除くことが可能であり、且つトランジスタは基板
内に直接構築するか又はドープしたＰウエル内に形成す
ることが可能である。
所望により、公知の技術を使用してＮ−エピタキシャ
ル層32と基板30の界面にＮ＋埋込み層を形成し、形成さ
れる寄生PNPバイポーラトランジスタのベータを減少さ
せることが可能である。
次いで、ゲート酸化膜34（図３）の薄い層（例えば、
500Å）をＮ−エピタキシャル層32の表面上に成長させ
る。
次いで、ゲート酸化膜34の表面上にポリシリコン層を
約5000Åの厚さに付着形成し、次いで従来のホトリソグ
ラフィ及びドライエッチング技術を使用して画定しポリ
シリコンゲート36を形成する。このポリシリコンは予め
ドーピングするか又は後のドーピングステップにおいて
ドーピングを行って導電性とさせることが可能である。
好適実施例においては、このポリシリコンは高度のＮ型
にドープさせる。図２に示した如く、ゲート36はダイヤ
モンド形状の開口を有するメッシュに類似するように形
成される。本発明の１実施例においては、ダイヤモンド
形状開口の各々は78゜及び102゜の内側角度を有してお
り、対向する78゜の角度はダイヤモンドの長い対角線と
交差し且つ対向する102゜の角度は短い対角線と交差す
る。他の実施例においては、鋭角の内側角度は約45゜乃
至85゜の範囲とすることが可能であり且つ鈍角は約135
゜乃至95゜の範囲とすることが可能である。
次いで、従来のホトリソグラフィ及びエッチングプロ
セスにおいてＰドーピングマスクを使用して、ダイヤモ
ンド形状開口内におけるエピタキシャル層32の表面及び
ポリシリコンゲート36を露出させる。次いで、例えばボ
ロンイオンなどのＰドーパントを約３×1015イオン数/c
m2のドーズ及び約35keVのエネルギにおいてウエハの露
出表面内にイオン注入させる。最適なドーズ及びエネル
ギは使用される特定の処理パラメータの詳細及び装置の
所望の動作特性に依存する。このＰドーピングステップ
期間中に露出されている図２における区域は線40内側の
区域によって示してある。このドーピングプロセス期間
中に、ゲート36はマスクとして作用しエピタキシャル層
32内のソース42及びドレイン44の領域を自己整合させ
る。このイオン注入ステップはポリシリコンが以前にド
ープされていなかった場合には、ポリシリコンゲート36
を高度に導電性のものとさせるために使用することも可
能である。イオン注入したボロンイオンは爾後の加熱ス
テップにおいて活性化され且つ拡散させることが可能で
ある。この加熱ステップは後にウエハを酸化させるため
に使用されるものと同一のステップとすることが可能で
ある。図示した如く、トランジスタアレイの周辺部周り
にガードリング（チャンネルストップ）を形成するため
にＮ＋リング41を使用することも可能である。
Ｐドーピングが後にゲート36下側に拡散によって深く
入りすぎることを防止するために、Ｐドーピングプロセ
スの前に、所望により、公知のゲート端部スペーサを形
成することが可能である。
種々のソース42及びドレイン44領域の表面における固
有抵抗を減少させるオプションとしてのステップにおい
て、ウエハの表面上に酸化物（又は、その他の適宜の物
質）からなる層を付着形成又は成長させ、次いでエッチ
バックしてソース42及びドレイン44の領域の表面を露出
させると共に、ゲート端部の周りに残存する幅狭の酸化
物部分を残させる。次いで、露出させたシリコン領域上
に耐火性金属（例えばMo,Ta,Ti,W）又は貴金属に近い金
属（Co,Ni,Pd,Pt）の薄い層をスパッタリング又は蒸着
させ次いでウエアを加熱して該金属をシリコンと反応さ
せてサリサイドを形成することによって、これらの領域
の露出表面上にサリサイド（自己整合したシリサイド）
を形成させる。
次いで、酸化物の上側に存在する残留金属を従来のエ
ッチング技術を使用して除去する。サリサイドの固有抵
抗は約５Ω／□であり、一方下側に存在するＰ＋領域の
固有抵抗は約100Ω／□とすることが可能である。この
様なサリサイド形成プロセスは公知でありその詳細な説
明は割愛する。所望により、サリサイドの形成と同時的
にゲートポリサイドを形成することも可能である。
次に、ウエハの表面上に酸化物46からなる絶縁層（約
１ミクロン厚さ）を付着形成させる。次いで、この酸化
物46の層をパターン形成し且つエッチングして酸化物46
内に種々のコンタクト開口50を形成する。これらのコン
タクト開口50は図２において黒色のスポットとして示し
てある。図３においては、これら二つのコンタクト開口
50がソース42及びドレイン44の領域に向かって下方向に
延在して示してある。
次に、公知の技術を使用してウエハの表面上に例えば
従来のアルミニウム又はアルミニウム合金層などの金属
層を付着形成する。次いで、この金属層を従来のホトリ
ソグラフィ及びエッチング技術を使用してパターン形成
し且つエッチングして、ソース金属ストリップ52及びド
レイン金属ストリップ54を形成し、それらは種々のソー
ス42及びドレイン44の領域のそれぞれの上側に存在し且
つそれらにコンタクトする。
金属層画定ステップは、更に、ゲート金属ストリップ
56を形成し、それは図２の底部に示したコンタクト開口
50を介してポリシリコンゲート36に対するコンタクトを
形成する。同様のゲート金属ストリップ（不図示）がゲ
ート36の他端部においてゲート36に対するコンタクトを
形成する。
ドレイン金属ストリップ54は大きなドレイン金属プレ
ート57で終端しており、該プレートはドレイン電圧源へ
接続している。同様に、トランジスタの反対側において
（不図示）、ソース金属プレートが全てのソース金属ス
トリップ52へ共通的に接続しており且つソース電圧へ接
続している。ソース金属プレート及びソース金属ストリ
ップ52への接続部は基本的にはドレイン金属プレート57
及びドレイン金属ストリップ54の鏡像とすることが可能
である。
ゲート金属ストリップ56は、金属延長部又はポリシリ
コン延長部の何れかを介して、ゲート電圧源（不図示）
へ接続している。
図２及び３に示した実施例においては、ゲート36の長
さＬは約３ミクロンであり、且つ種々のソース42及びド
レイン44の領域の長い対角線及び短い対角線は、それぞ
れ、約16.5ミクロン及び13.5ミクロンである。これらの
長さは、装置の必要とされる動作条件（例えば、電圧レ
ベル）に依存して修正することが可能である。ソース及
びドレイン金属ストリップ52及び54の幅は約５ミクロン
である。
開口の長い対角線を増加させ且つ短い対角線を減少さ
せることによって、ゲート36によって形成されるダイヤ
モンド形状の開口が更に細長いものとなると、隣接する
ソース42及びドレイン44の領域の中心間の分離が増加
し、一方単一のソース行における隣接するソース42領域
の中心間分離又は単一のドレイン行における隣接するド
レイン44の領域の中心間分離が減少される。しかしなが
ら、トランジスタの全体的なゲート幅及び面積は実質的
に不変のままである。隣接するソース42及びドレイン44
の領域の間の分離を増加させることによって、ソース金
属ストリップ52及びドレイン金属ストリップ54の幅を増
加させることが可能である。このストリップの幅の増加
はストリップの抵抗を減少させるが、トランジスタに必
要な面積を増加させるものではない。従って、トランジ
スタのオン抵抗は、面積を犠牲にすることなしに減少さ
れる。
更に、ソース行における隣接するソース42の領域間の
分離及びドレイン行における隣接するドレイン44の領域
間の分離が減少されると、ソース金属ストリップ52及び
ドレイン金属ストリップ54の所要長さが減少し、金属ス
トリップの本来的な固有抵抗によって発生されるオン抵
抗を減少させる。
更に、ゲート36はコンタクト開口50の各々を取囲んで
いるので、各ソース及びドレイン領域を適切にバイアス
するためにはダイヤモンド形状領域に対し単に一つの中
央のコンタクトが必要であるに過ぎない。ソース及びド
レイン領域の表面積は効率的に使用される。なぜなら
ば、これらの領域は中央金属コンタクトによってゲート
に沿い実質的に一様にバイアスされるからである。
上述した理由により、図２のアーキテクチャは、従来
のセル型トランジスタ構成又は例えば図１に示したよう
な従来のストライプ型トランジスタ構成よりもより小さ
なRON×面積の積を有するトランジスタを製造すること
を可能としている。図２のダイヤモンド形状のセル型構
成体と図１に示したものと同様の従来のストライプ構成
との間の比較によれば、ダイヤモンド形状のセル型構成
体はストライプ構成のものよりもほぼ50％良好な効率
（RON×面積の積）を有していた。
通常、45゜又はその倍数の角度を有するポリシリコン
ゲートをパターン形成することが極めて容易である。従
って、図４のゲート構成体は図２のものよりもより望ま
しいものである場合がある。なぜならば、図２における
ダイヤモンド形状の開口は、内側の角度が45゜の倍数で
あるプロペラ形状のパターンによって置換されているか
らである。
図４に示した種々のパターン形成した層及び領域は、
図２におけるものと同一の番号で符号付けしてある。な
ぜならば、この構成体は、ポリシリコンゲート36のパタ
ーンを除いて、基本的には図２の構成体と同一だからで
ある。図４に示したトランジスタの部分は本構成体の右
側においてソース金属プレート58を示しており、それは
ソース金属ストリップ52を一体的に短絡させている。図
２の構成体も図２におけるソース金属ストリップ52を一
体的に短絡させる同様のソース金属プレート58を有して
いる。図４のトランジスタ構成体の左側端部には、図２
に示したものと同様のドレイン金属プレート（不図示）
が形成されている。
図４に示した構成体を製造する方法は図２及び３に関
して説明したものと同様であり、且つその結果得られる
構成体は、ゲート36によって形成される開口がダイヤモ
ンド形状パターンではなくプロペラ形状を有していると
いうことを除いて、図３に示したものと同様である。
図４のトランジスタの実施例においては、ゲート36の
長さは約2.75ミクロンであり、長い対角線開口は約18.2
5ミクロンであり、且つ短い対角線開口は約10.25ミクロ
ンである。コンタクト開口50は約３ミクロンの幅であ
る。ソース金属ストリップ52及びドレイン金属ストリッ
プ54の幅は約7.5ミクロンである。
図２乃至４の実施例においては、ダイヤモンド形状の
開口（又は、図４における近似的なダイヤモンド形状の
開口）の長い対角線を増加させることは金属ストリップ
52及び54を所望により幅広のものとさせることを可能と
するが、中央の金属コンタクトとＰ＋ソース42又はドレ
イン44領域の遠いほうの端部との間の抵抗が不所望に増
加する。このことは該領域に沿っての電圧降下を増加さ
せ且つトランジスタの全体的な利得を低下させる。ソー
ス42及びドレイン44の領域の表面上にシリサイドを形成
することはこの抵抗を著しく減少させる。又、特定のソ
ース／ドレインドーピングレベル及び装置寸法（その他
の考慮事項の中において）、最も低いRON×面積の積を
与える最適なダイヤモンド開口形状がある。
図５は更により低いソース金属及びドレイン金属抵抗
を与える本発明の別の実施例を示している。図５のトラ
ンジスタ構成体は、ドレイン金属第一層59及びその上側
に存在するソース金属第二層60を有している。酸化物層
61（又はその他の適宜の誘電体）は金属層59及び60を絶
縁する。その他の要素は図３において同一の符号を付し
た要素と同様のものである。
図５の構成体を形成するために、ドレイン金属層59を
形成してトランジスタアレイ表面全体を被覆し、コンタ
クト開口50及び62を使用してドレイン領域44及びソース
領域42へのコンタクトを形成する。開口62を介してソー
ス領域42とコンタクト即ち接触する垂直金属支柱63の周
りからドレイン金属層59をエッチング除去し、これらの
金属支柱63をドレイン金属層59から電気的に分離させ
る。次いで、ドレイン金属層59の上に酸化物層61を付着
形成させる。
次いで、酸化物層61を貫通して開口をエッチング形成
し金属支柱63の上部を露出させる。次いで、所望によ
り、耐火性金属プラグを形成し、ソース金属層60を付着
形成する前に金属支柱63を露出する開口を部分的に充填
させる。この耐火性金属プラグはソース金属層60を金属
支柱63へコンタクトさせることをより信頼性を持って可
能とさせる。
次いで、厚いソース金属層60を付着形成してドレイン
金属層59及び酸化物61を被覆し、且つ耐火性金属プラグ
及び金属支柱63を介してソース領域42とのコンタクトを
形成する。
図５の構成は、大きな金属層59及び60の低い抵抗によ
って、図２及び４に示した構成のものよりも一層低いR
ON×面積の積を得ている。この概念は、特にサブミクロ
ンゲート技術にとって魅力のあるものである。なぜなら
ば、非常に幅狭の金属線をエッチングする必要がなく且
つ同一のウエハ上のその他のコンポーネントに対ししば
しば二重金属が既に必要とされているからである。
図６は図３のトランジスタの本体へコンタクトさせる
ことの可能な一つの態様を示している。図３に示した種
々のＰ＋ソース42及びドレイン44の領域と共に、選択し
た領域66（例えば、周辺領域）を形成してトランジスタ
の本体と同一の導電型（この場合にはＮ導電型）を有す
るものとさせる。次いで、これらのＮ＋領域66を基準電
圧へ接続してトランジスタの本体（エピタキシャル層3
2）をバイアスさせる。本体バイアス電圧がソース電圧
であるべき場合には、ソース金属ストリップ52が領域66
へコンタクトすることが可能である。第三電圧を本体を
バイアスさせるために使用すべき場合には、別個の金属
ストリップ又は金属層を使用して領域66へコンタクトさ
せる。本体をバイアスさせることは、トランジスタを４
端子モードで動作することを可能とさせる。このモード
は、しばしば、設計者にとって有用なものであり且つ図
８に示したようなVDMOSトランジスタの場合には使用可
能なものではない。
図７はセル型の横型DMOSトランジスタが形成される場
合の本発明の別の実施例を示している。ゲートメッシュ
の利点も実現されている。図７の構成体を形成するため
には、ソース領域開口の中心にＰ＋本体コンタクト68を
形成し、次いでＰ拡散を行ってゲート36の下側に延在す
る本体70を形成する。次いでＮドーピングプロセスを使
用してＮ＋ソース領域72及びＮ＋ドレイン領域74を形成
する。オプションの形態においては、Ｎ＋領域74は、点
線75によって示されているように、ゲート36から分離さ
れているものではない。別の形態においては、ゲート36
のドレイン側下側のゲート酸化物はより厚いものとさせ
一層高いブレークダウン電圧を得ることが可能である。
その結果得られる図７の横型DMOSトランジスタは比較的
高い動作電圧を受付けるために軽度にドープしたドレイ
ン（即ち、Ｎ−エピタキシャル層32）を有している。エ
ピタキシャル層32におけるＰウエル内に同様の態様でＮ
チャンネルトランジスタを構築することが可能であり、
その場合には領域75が軽度にドープしたドレイン延長部
（高いブレークダウン電圧を達成するため）であり、且
つＮ＋領域74がドレイン電極へコンタクトする。
図７に示したＮチャンネルVDMOSトランジスタは、基
板、エピタキシャル層、及び種々の領域の導電型を変え
ることによってＰチャンネル装置とすることが可能であ
る。更に、Ｐウエル内にＰチャンネルDMOS装置を形成す
ることが可能であり、その場合には、ＰウエルはＮ−エ
ピタキシャル層32の中又はＮ−基板の中に形成する。
図２−4,6,7に示した装置においては、図５に示した
二層金属技術を使用して装置のオン抵抗を更に減少させ
ることが可能である。
図２乃至７を参照して説明した結果的に得られるトラ
ンジスタはVDMOSトランジスタのものと同様の低いRON×
面積の積を有しており、このことは特にＰチャンネルVD
MOSトランジスタについていえる。これらの図２乃至７
を参照して説明した横型トランジスタの重要な利点は、
例えば図８に示したVDMOSトランジスタのようなＮチャ
ンネルVDMOSトランジスタとして同一のＮ−エピタキシ
ャル層32（又はＮ−基板）内に容易に形成することが可
能であるという点である。これらの横方向装置は、上部
表面ドレインコンタクトが必要とされる集積回路におい
て形成させることも可能である。
図８のＮチャンネルVDMOSトランジスタは、図２乃至
７に関して説明したＰチャンネル装置と同一の基板30及
びエピタキシャル層32を使用している。図８のＮチャン
ネルVDMOSトランジスタ形成するために使用したプロセ
スは、図２乃至７のトランジスタを形成するために使用
したものと互換性があり、従って同様のRON×面積の積
を有するCMOS装置を同一のウエハ上に形成することが可
能である。
VDMOSトランジスタはＮ＋埋込み層78を使用してお
り、それはエピタキシャル層32を形成する前に形成す
る。Ｎ＋埋込み層78は、ウエハの表面から埋込み層78へ
向かって下方向へ延在するＮ＋シンカを使用することに
よってウエハの表面とコンタクトさせることが可能であ
る。Ｐ＋本体コンタクト領域80は、従来のパターニング
及びドーピング技術を使用して形成することが可能であ
る。Ｐ＋本体コンタクト領域80は、後に形成される金属
層82に対するオーミック接触を可能とさせる。
Ｐ本体領域84及びＮ＋ソース領域86は、公知の技術を
使用してゲート36と自己整合させることが可能である。
絶縁性酸化物層88をゲート36上に成長させ且つ次いで付
加的な酸化物層を付着形成して、ゲート36を後に形成す
る金属層82から絶縁させる。
種々の図面を参照して横型Ｐチャンネル装置について
説明したが、該装置は種々の領域の導電型を反転させる
ことによってＮチャンネル装置として形成することも可
能である。しかしながら、Ｐチャンネル装置は、本来的
に、最大の動作電圧を制限する横型Ｎチャンネル装置に
おける公知のスナップバック現象に起因するＮチャンネ
ル反転よりも一層高い電圧で動作させることが可能であ
る。従って、図８のＮチャンネルVDMOS装置（又は軽度
にドープしたドレインを使用するその他のトランジスタ
装置）の一層高い動作電圧はCMOS適用に対する前述した
横型Ｐチャンネル装置と互換性がある。
本発明の特定の実施例について示し且つ記載したが、
当業者にとって、本発明から逸脱することなしにそのよ
り広い側面において変更及び修正を行うことが可能なも
のであり、従って、添付の請求の範囲はこれら全ての変
更及び修正が本発明の真の精神及び範囲内に入るものと
して請求の範囲内に取込まれるべきものである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リトフィン，ヘルマス アール. アメリカ合衆国，カリフォルニア 95014，クパチーノ，ウエストリン ウ エイ 998，ナンバー ２ (56)参考文献 特開 平４−165678（ＪＰ，Ａ) 特開 平２−285658（ＪＰ，Ａ) 特開 平４−111360（ＪＰ，Ａ) 実開 昭50−80364（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/80

Claims (25)

    (57)【特許請求の範囲】
  1. 【請求項１】MOSトランジスタにおいて、 上部表面を持った半導体物質、 前記半導体物質の前記上部表面の上側に存在しており且
    つそれから絶縁された導電性ゲートであって、複数個の
    実質的に同一の開口を持ったメッシュを形成しており、
    前記開口の各々が長い対角線と短い対角線とを持った引
    き延ばされたダイヤモンド形状に近似している導電性ゲ
    ート、 前記ゲート下側に位置した前記半導体物質の第一領域で
    あって、前記MOSトランジスタのチャンネル領域を形成
    するために第一導電型である第一領域、 前記メッシュにおける前記開口によって露出されている
    前記半導体物質の第二領域であって、前記MOSトランジ
    スタのソース領域及びドレイン領域を形成するために第
    二導電型であり、前記ソース領域及びドレイン領域は前
    記開口の交互の行内に位置されており、各行が前記開口
    の前記短い対角線の方向に沿っている第二領域、 前記ソース領域の第一の行の中央部分の上側に存在して
    おり且つそれと電気的に接触する物質から構成されてお
    りソース電圧へ接続される第一導電性ストリップ、 前記ソース領域の第一の行に隣接したドレイン領域の第
    二の行の中央部分の上側に存在しており且つそれと電気
    的に接触している物質からなる第二導電性ストリップ、 を有しており、前記開口の各々がダイヤモンド形状に近
    似させるために45゜のＮ倍（Ｎは１を超える整数）であ
    る内側角度を有するように形成されているトランジス
    タ。
  2. 【請求項２】請求項１において、前記短い対角線に対す
    る前記長い対角線の比が約1.2以上であるトランジス
    タ。
  3. 【請求項３】請求項１において、前記短い対角線に対す
    る前記長い対角線の比が約1.5以上であるトランジス
    タ。
  4. 【請求項４】請求項１において、前記第一導電型がＮ型
    であるトランジスタ。
  5. 【請求項５】請求項１において、前記第一導電型がＰ型
    であるトランジスタ。
  6. 【請求項６】請求項１において、前記半導体物質がエピ
    タキシャル層であるトランジスタ。
  7. 【請求項７】請求項１において、前記半導体物質が前記
    第一導電型のウエル領域であるトランジスタ。
  8. 【請求項８】請求項１において、更に、前記ゲートにお
    ける前記開口によって露出されている前記半導体物質か
    らなる第三領域を有しており、前記第三領域は前記第一
    導電型であって且つ前記MOSトランジスタの本体をバイ
    アスさせるために基準電圧へ接続しているトランジス
    タ。
  9. 【請求項９】請求項８において、前記第三領域が前記ソ
    ース領域を前記本体へ短絡させるために前記第一導電型
    の物質からなるストリップへ接続しているトランジス
    タ。
  10. 【請求項１０】請求項８において、前記第三領域が外部
    基準電圧へ接続しているトランジスタ。
  11. 【請求項１１】請求項１において、前記MOSトランジス
    タが横型二重拡散MOSトランジスタ（LDMOS）であって、
    前記半導体物質が前記第二導電型であり、且つ前記第一
    領域が前記DMOSトランジスタの本体領域であるトランジ
    スタ。
  12. 【請求項１２】請求項11において、前記第一領域が前記
    ソース領域へ短絡するために前記第一導電型の高度にド
    ープした本体コンタクト区域を有するトランジスタ。
  13. 【請求項１３】請求項11において、前記ドレイン領域が
    軽度にドープしたドレイン部分及び一層高度にドープし
    たドレイン部分を有するトランジスタ。
  14. 【請求項１４】請求項１において、前記トランジスタが
    集積回路内のその他の構成要素と相互接続されているト
    ランジスタ。
  15. 【請求項１５】請求項１において、前記トランジスタが
    ディスクリートな構成要素として形成されているトラン
    ジスタ。
  16. 【請求項１６】MOSトランジスタの製造方法において、 第一導電型の半導体物質の上部表面の内側に位置し且つ
    それから絶縁して導電性ゲートを形成し、前記導電性ゲ
    ートは複数個の実質的に同一の開口を持ったメッシュで
    あり、前記開口の各々は長い対角線と短い対角線とを持
    った引き延ばされたダイヤモンド形状に近似しており、 前記ゲート及び前記開口を第二導電型のドーパントでド
    ーピングし、その際に前記ゲートをマスクとして使用し
    て前記ゲートと自己整合した前記MOSトランジスタのソ
    ース領域及びドレイン領域を形成し、 前記ソース領域及びドレイン領域は前記開口の交互の行
    に位置されており、各行は前記開口の前記短い対角線の
    方向に沿っており、 前記ゲートの下側に存在する前記半導体物質の領域は前
    記MOSトランジスタのチャンネル領域を形成するために
    前記第一導電型であり、 前記ソース領域の第一の行の中央部分の上側に位置し且
    つそれと電気的に接触した物質からなる第一導電型スト
    リップを形成し、前記第一導電型ストリップはソース電
    圧へ接続するためのものであり、 前記ソース領域の前記第一の行に隣接したドレイン領域
    の第二の行の中央部分の上側に位置し且つそれと電気的
    に接触した物質からなる第二導電性ストリップを形成す
    る、 上記各ステップを有しており、前記開口の各々がダイヤ
    モンド形状に近似させるために45゜のＮ倍（Ｎは１を超
    える整数）である内側角度を有するように形成させるこ
    とを特徴とする方法。
  17. 【請求項１７】請求項16において、前記短い対角線に対
    する前記長い対角線の比が約1.2以上である方法。
  18. 【請求項１８】請求項16において、前記短い対角線に対
    する前記長い対角線の比が約1.5以上である方法。
  19. 【請求項１９】請求項16において、前記第一導電型がＮ
    型である方法。
  20. 【請求項２０】請求項16において、前記第一導電型がＰ
    型である方法。
  21. 【請求項２１】請求項16において、前記半導体物質がエ
    ピタキシャル層である方法。
  22. 【請求項２２】請求項16において、前記半導体物質が前
    記第一導電型のウエル領域である方法。
  23. 【請求項２３】請求項16において、更に、前記ソース領
    域及びドレイン領域の表面上にシリサイドを形成するス
    テップを有する方法。
  24. 【請求項２４】MOSトランジスタにおいて、 上部表面を持った半導体物質、 前記半導体物質の前記上部表面の上側に存在し且つそれ
    から絶縁された導電性ゲートであって、複数個の実質的
    に同一の開口を持ったメッシュを形成し、前記開口の各
    々が長い対角線と短い対角線とを持った引き延ばされた
    ダイヤモンド形状に近似している導電性ゲート、 前記ゲートの下側に位置した前記半導体物質からなる第
    一領域であって、前記MOSトランジスタのチャンネル領
    域を形成するために第一導電型である第一領域、 前記メッシュにおける前記開口によって露出されている
    前記半導体物質からなる第二領域であって、前記MOSト
    ランジスタのソース領域及びドレイン領域を形成するた
    めに第二導電型であり、前記ソース領域及びドレイン領
    域は前記開口の交互の行内に位置されている第二領域、 前記第二領域の上側に位置しており且つ前記第二領域の
    第一の行の中央部分に電気的に接触する物質からなる第
    一導電層、 前記第一導電層の上側に位置し且つそれから絶縁されて
    おり且つ前記第二領域の前記第一の行に隣接した前記第
    二領域の第二の行の中央部分に電気的に接触する第二導
    電層であって、前記第一導電層を貫通するビアを使用し
    て前記第二領域の前記第二の行と電気的に接触する第二
    導電層、 を有しており、前記開口の各々がダイヤモンド形状に近
    似させるために45゜のＮ倍（Ｎは１を超える整数）であ
    る内側角度を有するように形成されているトランジス
    タ。
  25. 【請求項２５】請求項24において、前記第一導電層がソ
    ース電圧へ接続するためのものであり且つ前記第一の行
    における前記第二領域がソース領域であり、且つ前記第
    二導電層がドレイン電圧へ接続するためのものであり且
    つ前記第二の行における前記第二領域がドレイン領域で
    あるトランジスタ。
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