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JP3141672B2 - 横型電界効果トランジスタ - Google Patents

横型電界効果トランジスタ

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JP3141672B2
JP3141672B2 JP06022930A JP2293094A JP3141672B2 JP 3141672 B2 JP3141672 B2 JP 3141672B2 JP 06022930 A JP06022930 A JP 06022930A JP 2293094 A JP2293094 A JP 2293094A JP 3141672 B2 JP3141672 B2 JP 3141672B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えば小型モータ駆動
用ＬＳＩなどに利用される横型電界効果トランジスタに
関する。
【０００２】
【従来の技術】格子点上にソース領域およびドレイン領
域を配置し、それらを囲んで網目状にゲート電極を設け
た横型電界効果トランジスタ (以下ＦＥＴと記す) は、
例えばIEEE 1922 CUSTOM IC CONFERENCE、25.7.1〜25.
7.4にSAKAMOTOらによって発表されているように低オン
抵抗のパワー用ＭＯＳＦＥＴとして知られている。図２
(a) 、(b) はｎＭＯＳＦＥＴを示し、同図(a) のＢ−Ｂ
線断面図である同図(b) に示すように、Ｎ形基板１の表
面層に形成されたＰベース領域21とＮ- ドレイン領域22
にそれぞれＮ+ ソース領域23およびＮ+ ドレイン領域24
が形成されている。ゲート電極３は、各Ｎ+ ソース領域
23とＮ- ドレイン領域24との間の表面上に、ゲート酸化
膜41を介して網目状の平面形状に形成されている。ゲー
ト電極３を覆う絶縁膜42に開けられた接触孔61で下層Al
配線51がＮ+ ソース領域23に接触し、接触孔62では下層
Al配線52がＮ+ ドレイン領域24に接触している。ソース
側配線51は絶縁膜42の上に延び、透視平面図である図２
(a) に示すように、ドレイン側配線52と間隙７を除く全
面に広がっている。この下層Al配線51を覆う層間絶縁膜
43に接触孔62の直上で開けられた貫通孔63で上層Al配線
53が下層Al配線52と接触している。図２(a) に示すよう
に、ソースおよびドレインは格子点上に交互に入れ替わ
って形成されている。図３は図２のＸ部を拡大して示し
たもので、表面はパッシベーション膜44で覆われてい
る。
【０００３】図４(a) 、(b) に示すｐＭＯＳＦＥＴ構造
では、ｎ形基板１の表面にＮ+ ソース領域25が直接、Ｐ
+ ドレイン領域26がＰ- ドレイン領域27を介して形成さ
れている。この場合、ドレイン側上層Al配線53のための
貫通孔63は、接触孔62の横上方向に形成されている。
【０００４】
【発明が解決しようとする課題】図２、図３に示す構造
では、接触孔62の直上の貫通孔63で上層配線53が下層配
線52と接触しているため、下層金属配線51の幅やその面
積が無駄なくとれ、下層金属配線51の抵抗を低減できる
という利点があるが、接触孔62形成時、接触孔62に入り
込む下層金属配線52の形状は図３のように歪んでいるた
め、その後形成する絶縁膜が、貫通孔63形成時エッチン
グされず残存し、貫通孔抵抗を大幅に増加させる危険性
がある。また、例えエッチングされたとしても、通常よ
り貫通孔63の深さは深くなり、上層金属配線53が入りこ
みにくくなり、貫通孔抵抗は大幅に増加し、最悪の場合
はドレイン側の上層金属配線53と下層金属配線52が全く
接触せず、デバイスが形成されない可能性がある。
【０００５】また、図４に示す構造では、貫通孔63は接
触孔62の横上に形成されるが、ソース・ドレイン方向に
形成されるため、その方向に直交する、ソース・ドレイ
ン間の上部における下層配線51の幅ｄが狭くなる。これ
により、下層配線抵抗が増加する。また大電流を流す
際、同じデバイスサイズで比較すると電流密度が大きく
なり、マイグレーションを引き起こし易くなる。この対
策として電流方向に対するデバイス横幅を大きくしなけ
ればならず、デバイスレイアウトの自由度が減少する。
また、半導体基板内でのデバイス周期、すなわちソース
・ドレイン間距離の微細化を進めようとしても、貫通孔
63がソース・ドレイン方向にあるため、下層金属配線、
接触孔、貫通孔のデザインルールにより、デバイス周期
は決定される。また、上記下層配線51のパターンのう
ち、幅に関して最も影響を受けるのは幅ｄであるが他の
方向でも狭くなることはいうまでもない。
【０００６】本発明の目的は、上述の問題を解決し、半
導体基板の表面層に交互に形成されたソース領域とドレ
イン領域のうちのソース領域に接続される、下層配線の
幅および面積を確保することにより下層配線抵抗を低減
し、デバイスレイアウトの自由度を向上してデバイス周
期の微細化を可能にする低オン抵抗横型ＦＥＴを提供す
ることにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体基体の表面層に交互に形成され
たソース領域およびドレイン領域と、表面を覆う絶縁膜
と、該絶縁膜に開けられ前記ソース領域および前記ドレ
イン領域にそれぞれ接触し正方格子の格子点に設けられ
た接触孔と、前記ソース領域および前記ドレイン領域の
うちいずれか一方を、前記接触孔を介して共通に接続す
る第１下層配線と、前記ソース領域および前記ドレイン
領域のうち他方に前記接触孔を介して別個に接続される
第２下層配線と、前記第１下層配線と第２下層配線とを
分離し覆う層間絶縁膜と、該層間絶縁膜に開けられ、前
記第２下層配線に接続する貫通孔と、該貫通孔を介して
前記第２下層配線を共通に接続する上層配線とを備えた
横型電界効果トランジスタにおいて、前記貫通孔を、前
記第２下層配線に接触する接続孔の直上部以外の部分で
あって、且つ、前記貫通孔と該貫通孔が接続される下層
配線の接続孔とを結ぶ方向が、前記正方格子の対角線方
向となる位置に設けるものとする。半導体基体に正六角
形の斜交格子の格子点に形成されたソース領域と、前記
斜交格子の重心位置に形成されたドレイン領域と、表面
を覆う絶縁膜と、該絶縁膜に開けられ前記ソース領域お
よび前記ドレイン領域にそれぞれ接触し、格子の格子点
に設けられた接触孔と、前記ソース領域を、前記接触孔
を介して共通に接続する第１下層配線と、前記ドレイン
領域に、前記接触孔を介して別個に接続される第２下層
配線と、前記第１下層配線と第２下層配線とを分離し覆
う層間絶縁膜と、該層間絶縁膜に開けられ、前記第２下
層配線に接続する貫通孔と、該貫通孔を介して前記第２
下層配線を共通に接続する上層配線とを備えた横型電界
効果トランジスタにおいて、前記貫通孔を、前記第２下
層配線に接触する接続孔の直上部以外の部分であって、
且つ、前記貫通孔と該貫通孔が接続される下層配線の接
続孔とを結ぶ方向が、前記六角形の頂点上の接続孔と前
記重心位置の接続孔とを結ぶ方向に対し30°の角度をな
す位置に設けることが有効である。あるいは、前記ソー
ス領域および前記ドレイン領域の配置を逆の構成とする
ことも有効である。
【０００８】
【作用】ドレイン領域への接続のための層間絶縁膜貫通
孔と接続孔とを結ぶ方向を、ソースドレイン両領域への
接触孔間を結ぶ方向と一致させないことによりソース領
域に接続される下層配線のドレイン領域側への広がりの
制約が減少し、下層配線の抵抗を高めることなくデバイ
ス周期の微細化が可能となる。これにより、デバイス面
積が縮小され、集積デバイス数の増加あるいは下層配線
抵抗の減少より低オン抵抗にできる。また、エレクトロ
マイグレーションの危険性低減によりデバイスレイアウ
トの自由度が向上する。
【０００９】
【実施例】以下、図２〜４と共通の部分に同一の符号を
付した図を引用して本発明の実施例について述べる。図
１(a) 、(b) に本発明の一実施例の横型ＤＭＯＳ構造を
示し、図(a) のＡ−Ａ線断面図である同図(b) に示すよ
うに、Ｐ基板11上にＮ埋込み層12を介して抵抗率３Ω・
cm程度で厚さ約４μｍのＮ形エピタキシャル層１が形成
されている。Ｎ層１の表面からのイオン注入により、表
面濃度1017／cm3 程度のＰベース領域21、その領域内に
Ｎ+ ソース領域23、また表面濃度1017／cm3 程度のＮド
レイン領域22、その領域内にＮ+ ドレイン領域24が形成
されている。ソース領域23とＮドレイン領域22の間の表
面は、数百Åの厚さのゲート酸化膜41で被覆され、その
上からフィールド酸化膜45の上にかけて数千Åの厚さの
多結晶シリコン層を堆積し、パターニングしてなるゲー
ト電極３が設けられている。ゲート電極３を覆う絶縁膜
42に開けられた接触孔61内でＮ+ ソース領域23とＰベー
ス領域21を短絡するソース側下層Al配線51と、同様の接
触孔62内でＮ+ ドレイン領域24に接触するドレイン側下
層Al配線52が形成されている。このＬＳＩにおけるデバ
イス周期は7.9μｍで、ソース、ドレイン接触孔61、6
2、貫通孔63、下層Al配線51、52のみ透視的平面図であ
る図１(a) に示すように、ソースおよびドレインは一辺
7.9μｍの正方格子の各格子点上に交互に形成されてい
る。ドレイン接触孔62の面積は、デザインルール最小値
の2.3μｍ2 であり、ドレイン接触孔62に、ソース−ド
レイン方向から45°の角度をなして1.2μｍの間隔で同
様にデザインルール最小値の2.3μｍ2 の面積の層間絶
縁膜43の貫通孔63が開けられている。貫通孔63を、図４
に示したようにソース−ドレイン方向に形成した場合、
接触孔61、62の面積、下層Al配線51、52のオーバーラッ
プ、下層Al配線51、52間の間隙７の寸法、貫通孔63の面
積を考慮すると、ソース・ドレイン周期は10μｍ必要で
ある。従って面積に換算して37％のデバイス面積の縮小
となる。これによりオン抵抗も同程度低減する。
【００１０】図５に示す実施例では、ソース、ドレイン
が120 °斜交格子の格子点上に形成され、６個のソース
領域への接触孔61の重心位置に１個のドレイン領域接触
孔62が存在する配置である。層間絶縁膜の貫通孔63は、
ソース−ドレイン方向から30°の角度で形成されてい
る。これにより、ソース側下層Al配線31の面積を図１に
示した実施例の場合より広くでき、ソース側下層配線抵
抗を低減できるので、低オン抵抗化を促進する。また、
マイグレーション対策上取らなければならない電流方向
に対して横方向のデバイス幅も減少するため、デバイス
レイアウトの自由度が増す。
【００１１】以上の説明および図面におけるドレイン領
域とソース領域を入れ換えても同様に本願発明の効果を
得ることは明らかである。
【００１２】
【発明の効果】本発明によれば、下層配線のドレイン領
域との接続のため接触孔の直上をはずして形成する層間
絶縁膜貫通孔を、その接触孔に対してソース領域に接触
する接触孔とを結ぶ方向と異なる方向に形成することに
より、ソース領域に接続される下層配線のソース、ドレ
イン間に広がりの制約が少なくなり、その下層配線の幅
あるいは面積を大きくできる。これによりデバイス面積
の縮小あるいはソース領域接続下層配線の幅の増大がで
きるためオン抵抗のより一層の低減が可能になる。また
デバイスレイアウトの自由度が向上し、微細化に対し有
利となる。
【図面の簡単な説明】
【図１】本発明の一実施例の横型ＦＥＴを示し、(a) は
上部構造を除いての平面図、(b) は(a) のＡ−Ａ線断面
図
【図２】従来の横型ＦＥＴの一例を示し、(a) は上部構
造を除いての平面図、(b) は(a) のＢ−Ｂ線断面図
【図３】図２のＸ部拡大図
【図４】従来の横型ＦＥＴの別の例を示し、(a) は上部
構造を除いての平面図、(b) は(a) のＣ−Ｃ線断面図
【図５】本発明の別の実施例の横型ＦＥＴの上部構造を
除いての平面図
【符号の説明】
１ Ｎ層 21 Ｐベース領域 22 Ｎドレイン領域 23 Ｎ+ ソース領域 24 Ｎ+ ドレイン領域 ３ ゲート電極 41 ゲート酸化膜 42 絶縁膜 43 層間絶縁膜 51 ソース側下層配線 52 ドレイン側下層配線 53 上層配線 61、62 接触孔 63 貫通孔 ７ 間隙
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−270329（ＪＰ，Ａ) 特開 平３−190262（ＪＰ，Ａ) 特開 平１−117340（ＪＰ，Ａ) 特開 昭62−128149（ＪＰ，Ａ) 特開 昭60−242638（ＪＰ，Ａ) 特開 平３−257969（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/82

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基体の表面層に交互に形成されたソ
    ース領域およびドレイン領域と、表面を覆う絶縁膜と、
    該絶縁膜に開けられ前記ソース領域および前記ドレイン
    領域にそれぞれ接触し正方格子の格子点に設けられた接
    触孔と、前記ソース領域および前記ドレイン領域のうち
    いずれか一方を、前記接触孔を介して共通に接続する第
    １下層配線と、前記ソース領域および前記ドレイン領域
    のうち他方に前記接触孔を介して別個に接続される第２
    下層配線と、前記第１下層配線と第２下層配線とを分離
    し覆う層間絶縁膜と、該層間絶縁膜に開けられ、前記第
    ２下層配線に接続する貫通孔と、該貫通孔を介して前記
    第２下層配線を共通に接続する上層配線とを備えた横型
    電界効果トランジスタにおいて、 前記貫通孔を、前記第２下層配線に接触する接続孔の直
    上部以外の部分であって、且つ、前記貫通孔と該貫通孔
    が接続される下層配線の接続孔とを結ぶ方向が、前記正
    方格子の対角線方向となる位置に設けたことを特徴とす
    る横型電界効果トランジスタ。
  2. 【請求項２】半導体基体に正六角形の斜交格子の格子点
    に形成されたソース領域と、前記斜交格子の重心位置に
    形成されたドレイン領域と、表面を覆う絶縁膜と、該絶
    縁膜に開けられ前記ソース領域および前記ドレイン領域
    にそれぞれ接触し、格子の格子点に設けられた接触孔
    と、前記ソース領域を、前記接触孔を介して共通に接続
    する第１下層配線と、前記ドレイン領域に、前記接触孔
    を介して別個に接続される第２下層配線と、前記第１下
    層配線と第２下層配線とを分離し覆う層間絶縁膜と、該
    層間絶縁膜に開けられ、前記第２下層配線に接続する貫
    通孔と、該貫通孔を介して前記第２下層配線を共通に接
    続する上層配線とを備えた横型電界効果トランジスタに
    おいて、 前記貫通孔を、前記第２下層配線に接触する接続孔の直
    上部以外の部分であって、且つ、前記貫通孔と該貫通孔
    が接続される下層配線の接続孔とを結ぶ方向が、前記正
    六角形の頂点上の接続孔と前記重心位置の接続孔とを結
    ぶ方向に対し30°の角度をなす位置に設けたことを特徴
    とする横型電界効果トランジスタ。
  3. 【請求項３】請求項２に記載の横型電界効果トランジス
    タにおいて、 前記ソース領域および前記ドレイン領域の配置を逆の構
    成としたことを特徴とする横型電界効果トランジスタ。
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