JP3278756B2

JP3278756B2 - 画像処理方法及び装置

Info

Publication number: JP3278756B2
Application number: JP26958292A
Authority: JP
Inventors: 征史橋本; 博久山口
Original assignee: 日本テキサス・インスツルメンツ株式会社
Priority date: 1992-09-10
Filing date: 1992-09-10
Publication date: 2002-04-30
Anticipated expiration: 2017-04-30
Also published as: DE69325487D1; DE69325487T2; EP0587443A2; EP0587443B1; US5878173A; EP0587443A3; JPH0695631A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディジタル画像処理技
術に係り、特に画像情報をブロック化して処理する方法
および装置に関する。

【０００２】

【従来の技術】ディジタル画像処理では、画像を蓄積す
るためのメモリを必要とする。図２６に、動画像圧縮技
術の一規格として知られるＭＰＥＧ（Moving Picture E
xpertGroup)に用いられる従来の画像メモリの構成を示
す。この画像メモリは、複数の汎用ＤＲＡＭ（タ゛イナミック・
ランタ゛ム・アクセス・メモリ）１００とＭＰＥＧ用インタフェース回
路１０２とで構成される。

【０００３】ＭＰＥＧでは８ピクセル（画素）×８ライ
ンのブロック単位で画像処理が行われるため、この画像
メモリには８×８のブロック単位で画像情報が書き込ま
れ、あるいは読み出される。書込みのときは、１画面分
の画像情報が８×８のブロックずつ順次入力されるよう
に規格で決められているので、各ブロックを画像情報ア
ドレス空間内のブロック位置に対応したＤＲＡＭ１００
内の記憶領域に格納すればよい。読出しのときは、入力
したブロック単位とは関係なく任意の位置にブロックと
同じサイズのエリアを指定できるようにし、さらには画
素格子の中点つまりハーフグリッドでエリアを指定でき
るようにし、そのように指定されたエリアから８×８の
画素（８ビット）を出力するように規格で決められてい
る。この規格を満たすために、指定されたエリアを含む
９×９の画素をＤＲＡＭ１００からＭＰＥＧ用インタフ
ェース回路１０２に読み出して、このインタフェース回
路１０２内でハーフペル処理（ハーフグリッドの両側の
画素の平均値を演算し、その平均値をハーフグリッド上
の画素とする処理）を行ってから、８×８の画素を出力
するようにしている。

【０００４】インタフェース回路１０２において、ＤＲ
ＡＭ制御回路１０４は各ＤＲＡＭ１００に対し、書込み
・読出しの制御、アドレスの発生、画像情報の割り振り
の制御等を行う。データレジスタ１０６には、読出時に
ＤＲＡＭ１００から上記のような指定されたエリアを含
む９ピクセル×９ラインの画像情報が取り込まれる。加
算回路１０８，１１０，１１２はハーフペル処理の演算
に使用される。データレジスタ１１４には、ハーフペル
処理を行わない場合の８×８の画素もしくはハーフペル
処理後の８×８の画素の画像情報が一時的に格納され
る。ハーフペル演算制御回路１１６は、読出時にＤＲＡ
Ｍ制御回路１０４からのエリアを指定するアドレス信号
に基づいてハーフペル処理を行うべきか否かの判断をし
た上で、データレジスタ１０６，１１４および加算回路
１０８〜１１２の動作を制御する。

【０００５】図２７は、ＤＲＡＭ１００の構成を示す。
一般のＤＲＡＭと同様に、このＤＲＡＭ１００は、多数
のメモリ・セルをマトリクス状に配列してなるメモリ・
アレイ１２０と、外部からのアドレス信号ＡＤをデコー
ドし、アドレス信号ＡＤによって指定されるメモリ・ア
レイ１２０内の記憶番地を選択するロウ・デコーダ１２
２およびカラム・デコーダ１２４と、外部からのメモリ
制御信号ＲＡＳ- ，ＣＡＳ- に応答して所定のタイミン
グ信号を各部に与えるタイミング制御回路１２６等によ
って構成される。

【０００６】

【発明が解決しようとする課題】ところで、ＭＰＥＧで
は、圧縮された動画像の画像情報を扱うため、大容量か
つ高速の画像メモリを必要とし、たとえば１つの仕様と
して４Ｍビットのメモリ容量、３５ｎｓｅｃの書込み・
読出しサイクルを要求している。上記した従来の画像メ
モリは、高速化をはかるため２５６Ｋ（×４）のＤＲＡ
Ｍを１６個並列接続して４Ｍビットのメモリを構成して
いる。しかし、ＤＲＡＭは１回のメモリアクセス毎に必
ずプリチャージを行わなくてはならず、しかもＤＲＡＭ
より読み出した画像情報について８ビットないし１０ビ
ットの加算回路を用いてハーフペル処理を行うため、３
５ｎｓｅｃのサイクルで９×９の画素の画像情報を連続
して出力することは不可能であった。

【０００７】本発明は、かかる問題点に鑑みてなされた
もので、ブロック単位の画像情報の書込み・読出しを高
速に行えるようにして、ＭＰＥＧ等の高速動作を要求さ
れる規格にも十分余裕をもって対応できるようにした画
像処理方法、情報処理装置およびハーフペル処理方法を
提供することを目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の画像処理方法は、１画面分の画像情報を
画像情報アドレス空間においてマトリクス状に複数のブ
ロックに分割し、任意のブロックと隣接する他の全ての
ブロックが前記任意のブロックとは異なるメモリ・アレ
イにそれぞれ格納されるように前記複数のブロックを複
数のメモリ・アレイに割り付けして格納し、各ブロック
に含まれる全ての画像情報を１行もしくは１列分のデー
タとして同時にメモリ・アレイに書込みまたは読出しす
る方法とした。

【０００９】本発明の情報処理装置は、各々が独立して
メモリアドレッシングの可能な複数のメモリアレイと、
情報アドレス空間においてマトリクス状に複数のブロッ
クに分割された単位分の情報を、情報アドレス空間にお
いて任意のブロックと隣接する他の全てのブロックが前
記任意のブロックとは異なるメモリアレイにそれぞれ格
納されるように、ブロック単位でいずれかの前記メモリ
アレイに割り振って書き込む書込手段と、情報アドレス
空間において前記ブロックと同一サイズで任意の位置に
定義されたエリアと少なくとも部分的に重なる１つまた
は複数の各前記ブロックに含まれる全ての情報を読み出
し、前記読み出した情報のうちから前記エリアに対応す
る情報を抽出する読出手段と、前記読出手段によって抽
出された情報についてハーフペル処理を実行するハーフ
ペル演算手段とを有する構成とした。

【００１０】本発明のハーフペル処理方法は、１画面分
の画像情報を情報アドレス空間においてマトリクス状に
複数のブロックに分割して蓄積する記憶手段より画面内
の任意の位置に指定された所定サイズのエリアに対応す
る画素を１つまたは複数のブロックにまたがって１行ま
たは１列毎に読み出すこと、前記読み出した１行または
１列分の画素を保持し、各々の画素データを下位から所
定の回数に分けて複数のビットずつ出力すること、隣接
する画素の間で前記出力された複数のビットを各桁毎に
加算すること、各桁毎の加算値を組み合わせて、所定数
の隣接する画素の平均値をとることの諸ステップを有す
る方法とした。

【００１１】

【作用】本発明の画像処理方法では、任意のブロックと
隣接する他の全てのブロックが該任意のブロックとは異
なるメモリアレイにそれぞれ格納されるように複数のブ
ロックが複数のメモリアレイに割り付けされているの
で、ブロックと同じサイズで任意の位置に読出エリアが
指定されたときは、そのエリアと少なくとも部分的に重
なる１個ないし４個のブロックのそれぞれの画像情報が
全ブロック同時に読み出され、その際に各ブロック毎に
ブロック内の全ての画像情報が１行もしくは１列分のデ
ータとして同時に読み出される。その読み出された画像
情報から読出指定エリアに対応（関係）した必要な画像
情報を抽出し、ハーフペル処理にかけることで、所要の
画素をブロック単位で出力することができる。本発明の
ハーフペル処理方法を用いると、パイプライン方式で演
算が実行されるため、所要の画素を間断なく出力するこ
とができる。

【００１２】

【実施例】以下、図１〜図２５を参照して本発明の実施
例を説明する。図１は、本発明の一実施例によるＭＰＥ
Ｇ用画像メモリの全体構成を示す。この画像メモリは４
Ｍビット容量の１チップメモリとして製作される。この
画像メモリにおける画像記憶部１０は８個の普通のメモ
リ・アレイＭＡ1 〜ＭＡ8 を並列接続したもので、各メ
モリ・アレイＭＡi は書込アドレス発生回路１２、メモ
リアレイ制御ロジック１４および読出アドレス発生回路
１６の制御の下で個別的に画像情報の書込み・読出しを
行えるようになっている。

【００１３】メモリ・アレイＭＡ1 〜ＭＡ8 の入出力端
子は、入出力バッファ１８の８個のデータレジスタＤＲ
ＥＧ1 〜ＤＲＥＧ8 にそれぞれ接続されている。各デー
タレジスタＤＲＥＧi は、書込時はシリアルイン／パラ
レルアウト型で動作し、読出時はパラレルイン／パラレ
ルアウト型で動作するレジスタであって、５１２ビット
のサイズを有し、一度に８×８の画素（各８ビット）の
画像情報を格納できるようになっている。各メモリ・ア
レイＭＡi には、それと対応するデータレジスタＤＲＥ
Ｇi を介して画像情報が８×８のブロック単位で入出力
されるようになっている。

【００１４】データレジスタＤＲＥＧ1 〜ＤＲＥＧ8 の
読出し時の出力端子は、セレクタ回路２０の８個の行セ
レクタＹＳＥＬ1 〜ＹＳＥＬ8 の入力端子にそれぞれ接
続されている。これらの行セレクタＹＳＥＬ1 〜ＹＳＥ
Ｌ8 は、いずれかのメモリ・アレイＭＡi より読み出さ
れた９×９のブロックの中から特定の１行に属する画素
を選択するものである。行セレクタＹＳＥＬ1 〜ＹＳＥ
Ｌ8 の各出力端子は列セレクタＸＳＥＬの入力端子に接
続されている。この列セレクタＸＳＥＬは行セレクタＹ
ＳＥＬ1 〜ＹＳＥＬ8 によって選択された行に属する画
素の中から当該指定エリアに対応する画素を選択するた
めのものである。

【００１５】列セレクタＸＳＥＬの出力端子は、９ピク
セル×２ビットのデータバス２２を介してハーフペル演
算回路２４の入力端子に接続されている。このハーフペ
ル演算回路２４は、８個の演算ユニットＨＰＡＬＵ1 〜
ＨＰＡＬＵ8 からなる。これらの演算ユニットＨＰＡＬ
Ｕ1 〜ＨＰＡＬＵ8 は、それぞれ第１列〜第８列のハー
フペル処理を受け持ち、並列動作する。これにより、１
行分ずつハーフペル処理が行われるようになっている。
演算ユニットＨＰＡＬＵ1 〜ＨＰＡＬＵ8 の出力端子は
データレジスタ２６の８個のレジスタＤＧ1 〜ＤＧ8 の
入力端子にそれぞれ接続され、これらレジスタＤＧ1 〜
ＤＧ8 の出力端子はデータ出力バッファ２８に共通接続
されている。データ出力バッファ２８の出力端子は８ビ
ットのデータ出力バス３０に接続されている。

【００１６】この画像メモリにおいて、画像記憶部１０
への画像情報の書込みは、書込アドレス発生回路１２お
よびメモリアレイ制御ロジック１４の制御の下で行われ
る。以下、図２〜図１０を参照して書込みについて説明
する。

【００１７】図２は、この画像メモリに蓄積される１画
面分の画像情報のアドレス空間ＭＡＳの一例を示す。図
３は、画像情報アドレス空間ＭＡＳのブロック内の画素
の配置（分布）を示す。図２に示すように、７２０ピク
セル×４８０ラインで構成される１つの画面が、画像処
理のフォーマット上、マトリクス状に９０×６０（５４
００個）のブロックＢ1,1 ，Ｂ1,2 ，…Ｂ60,90 に分割
されている。各ブロックＢi,j は、図３に示すように、
８ピクセル×８ラインの画素（各８ビット）を含んでい
る。このような画像情報アドレス空間を有する１画面分
の画像情報は、たとえばテレビ受像機の受信・復調部よ
り得られる。

【００１８】先ず、図４に示すように、第１行第１列の
ブロックＢ1,1 が入力データＤinとして第１データレジ
スタＤＲＥＧ1 にロードされる。次に、図５に示すよう
に、第１行第２列のブロックＢ1,2 が入力データＤinと
して第２データレジスタＤＲＥＧ2 にロードされる。こ
のように第２データレジスタＤＲＥＧ2 にブロックＢ1,
2 がロードされる間、先に第１データレジスタＤＲＥＧ
1 にロードされていたブロックＢ1,1 は第１メモリ・ア
レイＭＡ1 の第１行に転送される。この転送命令はメモ
リアレイ制御ロジック１４より発せられる。次に、図６
に示すように、第１行第３列のブロックＢ1,3 が入力デ
ータＤinとして第１データレジスタＤＲＥＧ1にロード
される一方、第２データレジスタＤＲＥＧ2 にロードさ
れていたブロックＢ1,2 が第２メモリ・アレイＭＡ2 の
第１行に転送される。

【００１９】このようにして、第１行のブロックＢ1,1
〜Ｂ1,90のうち、奇数列のブロックＢ1,1 ，Ｂ1,3 ，…
Ｂ1,89は第１データレジスタＤＲＥＧ1 を介して第１メ
モリ・アレイＭＡ1 に順次書き込まれ、偶数列のブロッ
クＢ1,2 ，Ｂ1,4 ，…Ｂ1,90は第２データレジスタＤＲ
ＥＧ2 を介して第２メモリ・アレイＭＡ2 に順次書き込
まれる。

【００２０】図７は、第１メモリ・アレイＭＡ1 におけ
る画像情報の配置関係を示すメモリマップである。第１
メモリ・アレイＭＡ1 の第１行（Ａ1)には、画像情報ア
ドレス空間ＭＡＳの第１行第１列のブロックＢ1,1 に含
まれる６４個の画素データ（Ｂ1,1 ａ1,1 ），（Ｂ1,1
ａ1,2 ），…（Ｂ1,1 ａ1,8 ），…（Ｂ1,1 ａ8,8 ）が
格納される。第１メモリ・アレイＭＡ1 の第２行（Ａ2)
には、画像情報アドレス空間ＭＡＳの第１行第３列のブ
ロックＢ1,3 に含まれる６４個の画素データ（Ｂ1,3 ａ
1,1 ），（Ｂ1,3 ａ1,2 ），…（Ｂ1,3 ａ1,8 ），…
（Ｂ1,3 ａ8,8 ）が格納される。このようにして、第１
メモリ・アレイＭＡ1 の第１〜第４５行には、それぞれ
第１行奇数列の４５個のブロックＢ1,1 ，Ｂ1,3 ，…Ｂ
1,89に含まれる６４個の画素データが格納される。同様
に、第２メモリ・アレイＭＡ2 の第１〜第４５行には、
それぞれ第１行偶数列の４５個のブロックＢ1,2 ，Ｂ1,
4 ，…Ｂ1,90に含まれる６４個の画素データが格納され
る。

【００２１】上記のようにして、第１行のブロックＢ1,
1 ，Ｂ1,2 ，…Ｂ1,90が第１および第２メモリ・アレイ
ＭＡ1 ，ＭＡ2 に書き込まれると、次は図８に示すよう
に、第２行のブロックＢ2,1 ，Ｂ2,2 ，…Ｂ2,90が上記
と同様な割り振り方で第３および第４メモリ・アレイＭ
Ａ3 ，ＭＡ4 に書き込まれる。つまり、第２行のブロッ
クＢ2,1 〜Ｂ2,90のうち、奇数番目のブロックＢ2,1 ，
Ｂ2,3 ，…Ｂ2,89は第３データレジスタＤＲＥＧ3 を介
して第３メモリ・アレイＭＡ3 に順次書き込まれ、偶数
番目のブロックＢ2,2 ，Ｂ2,4 ，…Ｂ2,90は第４データ
レジスタＤＲＥＧ4 を介して第４メモリ・アレイＭＡ4
に順次書き込まれる。

【００２２】第２行のブロックの書込みが終わると、次
に第３行のブロックＢ3,1 ，Ｂ3,2,…Ｂ3,90が上記と同
様な割り振り方で第５および第６データレジスタＤＲＥ
Ｇ5,ＤＲＥＧ6 を介して第５および第６メモリ・アレイ
ＭＡ5 ，ＭＡ6 に書き込まれる。そして次に、第４行の
ブロックＢ4,1 ，Ｂ4,2 ，…Ｂ4,90が上記と同様な割り
振り方で第７および第８データレジスタＤＲＥＧ7 ，Ｄ
ＲＥＧ8 を介して第７および第８メモリ・アレイＭＡ7
，ＭＡ8 に書き込まれる。

【００２３】このようにして、第１〜第４行のブロック
Ｂ1,1 ，…Ｂ4,90がそれぞれ第１〜第８メモリ・アレイ
ＭＡ1 〜ＭＡ8 に書き込まれる。次に、第５行のブロッ
クＢ5,1 ，Ｂ5,2 ，…Ｂ5,90は、それぞれ第１および第
２メモリ・アレイＭＡ1 ，ＭＡ2 に書き込まれる。図１
０に示すように、第１メモリ・アレイＭＡ1 では、第１
行の奇数列ブロックＢ1,1 ，…Ｂ1,89に続けて第５行の
奇数列ブロックＢ5,1,Ｂ5,3 ，…Ｂ5,89が順次メモリア
ドレスＡ45，Ａ46，…に格納される。第２メモリ・アレ
イＭＡ2 においては、第１行の偶数列ブロックＢ1,2 ，
…Ｂ1,90に続けて第５行の偶数列ブロックＢ5,2 ，Ｂ5,
4 ，…Ｂ5,90が順次格納される。

【００２４】上記のような割り振り方で１画面の画像情
報が８×８のブロック単位で８個のメモリ・アレイＭＡ
1 〜ＭＡ8 に書き込まれる。その結果、図１０に示すよ
うに第（４Ｎ＋１）行（Ｎ＝０，１，…１４）の奇数列
および偶数列のブロックがそれぞれ第１および第２メモ
リ・アレイＭＡ1 ，ＭＡ2 にそれぞれ１ブロック／１行
ずつ格納され、第（４Ｎ＋２）行の奇数列および偶数列
のブロックがそれぞれ第３および第４メモリ・アレイＭ
Ａ3 ，ＭＡ4 にそれぞれ１ブロック／１行ずつ格納さ
れ、第（４Ｎ＋３）行の奇数列および偶数列のブロック
がそれぞれ第５および第６メモリ・アレイＭＡ5 ，ＭＡ
6 にそれぞれ１ブロック／１行ずつ格納され、第（４Ｎ
＋４）行の奇数列および偶数列のブロックがそれぞれ第
７および第８メモリ・アレイＭＡ7 ，ＭＡ8 にそれぞれ
１ブロック／１行ずつ格納される。

【００２５】図１１は、本実施例におけるアドレスの割
り付け方法を示す。書込時のメモリアドレスは、１０ビ
ットのＸアドレス（Ｘ9 Ｘ8 …Ｘ0)と９ビットのＹアド
レス（Ｙ8 Ｙ7 …Ｙ0)とを後記のように特殊な組み合わ
せで合成した計１９ビットのアドレス信号として書込ア
ドレス発生回路１２より生成される。各アドレス値は１
つの画素データ（８ビット）に対応している。書込アド
レス発生回路１２は、アドレスカウンタを有しており、
書込リセット信号ＲＳＴＷ- に応動して動作を開始し、
クロック信号ＣＬＣＫの周期毎に１つずつ値のインクリ
メントする書込アドレス信号を生成する。メモリアレイ
制御ロジック１４は、書込アドレス発生回路１２からの
書込アドレス信号に応じて所要の指令信号を各メモリ・
アレイＭＡi および各データレジスタＤＲＥＧi に与え
る。

【００２６】このメモリアドレスのうち、Ｘアドレス
（Ｘ9 Ｘ8 …Ｘ0)およびＹアドレス（Ｙ8 Ｙ7 …Ｙ0)は
画像情報アドレス空間ＭＡＳのＸ方向およびＹ方向の番
地（座標）にそれぞれ対応している。

【００２７】画像情報アドレス空間ＭＡＳにおいてＸア
ドレスの最下位３ビット（Ｘ2 Ｘ1Ｘ0)は各ブロックＢ
i,j 内の各列の位置を表し、Ｙアドレスの最下位３ビッ
ト（Ｙ2 Ｙ1 Ｙ0 ）は各ブロックＢi,j 内の各行の位置
を表す。したがって、これらの最下位３ビットを合成し
た６ビット・アドレス（Ｙ2 Ｙ1 Ｙ0 Ｘ2 Ｘ1 Ｘ0 ）
は、各ブロックＢi,j における６４個の各画素の配置位
置を表す。本画像メモリにおいて、この６ビット・アド
レス（Ｙ2 Ｙ1 Ｙ0 Ｘ2 Ｘ1 Ｘ0 ）は、各メモリ・アレ
イＭＡi の各行に格納される６４個の各画素の位置つま
り各列の位置を表すカラム・アドレスである。

【００２８】Ｘアドレスの下から４番目のビット（Ｘ3
）は、画像情報アドレス空間ＭＡＳにおいては、奇数
列のブロックに対して“０”の値をとり、偶数列のブロ
ックに対して“１”の値をとる。本画像メモリにおい
て、このビット（Ｘ3 ）は奇数番目のメモリ・アレイＭ
Ａ1 ，ＭＡ3 ，ＭＡ5 ，ＭＡ7 に対しては“０”の値を
とり、偶数番目のメモリ・アレイＭＡ2 ，ＭＡ4 ，ＭＡ
6 ，ＭＡ8 に対して“１”の値をとる。

【００２９】Ｙアドレスの下から４番目、５番目の２ビ
ット（Ｙ4 Ｙ3 ）は、画像情報アドレス空間ＭＡＳにお
いては、第（４Ｎ＋１）行、第（４Ｎ＋２）行、第（４
Ｎ＋３）行および第（４Ｎ＋４）行（Ｎ＝０，１，…１
４）の４組の行のいずれに位置しているブロックである
かを表す。これらの２ビット（Ｙ4 Ｙ3 ）は、第（４Ｎ
＋１）行に対して（“０”“０”）の値をとり、第（４
Ｎ＋２）行に対して（“０”“１”）の値をとり、第
（４Ｎ＋３）行に対して（“１”“０”）の値をとり、
第（４Ｎ＋４）行に対しては（“１”“１”）の値をと
る。本画像メモリにおいて、これらの２ビット（Ｙ4 Ｙ
3 ）は、第１および第２メモリ・アレイＭＡ1 ，ＭＡ2
に対して（“０”“０”）の値をとり、第３および第４
メモリ・アレイＭＡ3 ，ＭＡ4 に対して（“０”
“１”）の値をとり、第５および第６メモリ・アレイＭ
Ａ5 ，ＭＡ6 に対して（“１”“０”）の値をとり、第
７および第８メモリ・アレイＭＡ7 ，ＭＡ8 に対して
（“１”“１”）の値をとる。

【００３０】Ｘアドレスの最上位６ビット（Ｘ9 Ｘ8 Ｘ
7 Ｘ6 Ｘ5 Ｘ4 ）は、画像情報アドレス空間ＭＡＳにお
いては、各奇数列のブロックの位置または各偶数列のブ
ロックの位置を表す。つまり、各行における４５個の奇
数列ブロックまたは４５個の偶数ブロックの各位置を表
す。これら各行における４５個の奇数列ブロックまたは
４５個の偶数ブロックは、いずれか１つのメモリ・アレ
イＭＡi に１ブロック／１行ずつ連続して書き込まれ
る。また、Ｙアドレスの最上位４ビット（Ｙ8 Ｙ7 Ｙ6
Ｘ5 ）は、画像情報アドレス空間ＭＡＳにおいては、第
（４Ｎ＋１）行、第（４Ｎ＋２）行、第（４Ｎ＋３）行
および第（４Ｎ＋４）行（Ｎ＝０，１，…１４）の４組
の各々における１４個の行の各位置を表す。これらの各
組における１４個の行に属するブロックは同一のメモリ
・アレイＭＡi に１ブロック／１行ずつ連続して書き込
まれる。本画像メモリにおいて、Ｘアドレスの最上位６
ビット（Ｘ9 Ｘ8 Ｘ7 Ｘ6 Ｘ5 Ｘ4 ）とＹアドレスの最
上位４ビット（Ｙ8 Ｙ7 Ｙ6Ｘ5 ）とを合わせた計１０
ビット・アドレス（Ｙ8 Ｙ7 Ｙ6 Ｙ5 Ｘ9 Ｘ8 Ｘ7 Ｘ6
Ｘ5 Ｘ4 ）は、各メモリ・アレイＭＡi の各行の位置を
表すロウ・アドレスである。

【００３１】次に、図１２〜図２５を参照して本実施例
の画像メモリにおける読出しについて説明する。読出し
はブロック単位で行われるが、書込時のマトリクス状に
分割されているブロックＢi,j と一致してもしなくても
よく、画像情報アドレス空間ＭＡＳ内の任意の位置にブ
ロックＢi,j と同じサイズ（８×８）のエリアを外部か
ら指定できるようになっている。この読出しすべきエリ
アを指定するため、画像情報アドレス空間ＭＡＳにおい
て所望のエリアの左上端の位置を表すアドレスが外部ア
ドレスＡinとして読出アドレス発生回路１６に入力され
る。また、読出開始信号ＢＲＡＳ- が読出アドレス発生
回路１６とメモリアドレス制御ロジック１４とに入力さ
れる。読出アドレス発生回路１６は、読出開始信号ＢＲ
ＡＳ- と外部アドレスＡinとを入力すると、その外部ア
ドレスＡinを基準として当該エリアの画像情報を読出す
ための所要の読出アドレス信号をクロックＣＬＣＫの周
期で発生する。メモリアレイ制御ロジック１４は、読出
アドレス発生回路１６からの読出アドレス信号に応じて
所要の指令信号を各メモリ・アレイＭＡi および各デー
タレジスタＤＲＥＧi に与える。

【００３２】図１２は、４つのブロックＢi,j ，Ｂi,j+
1 ，Ｂi+1,j ，Ｂi+1,j+1 にまたがるエリアＡＲが指定
された場合を示す。読出指定エリアＡＲのサイズは８×
８で一定であるがブロックの格子点との関係では４種類
のパターンがある。第１のパターンは、図１３に示すよ
うに、エリアＡＲの画素が各ブロックの格子点に一致す
る場合である。図示の例は、第ｉ列第ｊ行のブロックＢ
i,j 内の画素（Ｂi,jａ3,6)がエリアＡＲの左上端位置
として外部アドレス信号Ａinにより指定された場合であ
る。この場合は、４つのブロックＢi,j ，Ｂi,j+1 ，Ｂ
i+1,j ，Ｂi+1,j+1 からエリアＡＲ内の８×８の画素情
報（Ｂi,j ａ3,6)，（Ｂi,j ａ3,7)，…（Ｂi+1,j+1 ｄ
2,5)を読み出してそのまま出力すればよい。

【００３３】第２のパターンは、図１４に示すように、
読出指定エリアＡＲの画素が各ブロックのＸ格子点間の
中点つまりＸハーフグリッド上に位置する場合である。
図示の例は、第ｉ列第ｊ行のブロックＢi,j 内の画素
（Ｂi,j ａ3,6)，（Ｂi,j ａ3,7)間の中点がエリアＡＲ
の左上端位置として外部アドレス信号Ａinにより指定さ
れた場合である。この場合の外部アドレス信号Ａinは、
Ｙアドレスが整数値であり、Ｘアドレスが小数点（０．
５）の値を有している。このようなパターンに対して
は、各ブロックＢi,j ，Ｂi,j+1 ，Ｂi+1,j ，Ｂi+1,j+
1 よりエリアＡＲに包含される画素だけでなく隣接する
画素をも読み出して、Ｘ方向で隣合う各２つの画素を平
均化し、それらの平均値をエリアＡＲ内の８×８の画素
情報として出力することになる。この平均化処理はハー
フペル処理と呼ばれている。

【００３４】第３の読出パターンは、図１５に示すよう
に、指定エリアＡＲの画素が各ブロックのＹ格子点間の
中点つまりＹハーフグリッド上に位置する場合である。
図示の例は、第ｉ列第ｊ行のブロックＢi,j における画
素（Ｂi,j ａ3,6)，（Ｂi,jａ4,6)間の中点がエリアＡ
Ｒの左上端位置として外部アドレス信号Ａinにより指定
された場合である。この場合の外部アドレス信号Ａin
は、Ｘアドレスが整数値であり、Ｙアドレスが小数点
（０．５）の値を有している。このようなパターンに対
しては、各ブロックＢi,j ，Ｂi,j+1 ，Ｂi+1,j ，Ｂi+
1,j+1 よりエリアＡＲに包含される画素だけでなく隣接
する画素をも読み出して、ハーフペル処理によってＹ方
向で隣り合う各２つの画素を平均化し、それらの平均値
をエリアＡＲ内の８×８の画素情報として出力すること
になる。

【００３５】第４の読出パターンは、図１６に示すよう
に、指定エリアＡＲの画素が各ブロックのＸ格子点およ
びＹ格子点間の中点つまりＸＹハーフグリッド上に位置
する場合である。図示の例は、第ｉ列第ｊ行のブロック
Ｂi,j における４つの画素（Ｂi,j ａ3,6)，（Ｂi,j ａ
3,7)，（Ｂi,j ａ4,6)，（Ｂi,j ａ4,7)間のハーフグリ
ッドがエリアＡＲの左上端位置として外部アドレス信号
Ａinにより指定された場合である。この場合の外部アド
レス信号Ａinは、ＸアドレスおよびＹアドレスが共に小
数点（０．５）の値を有している。このようなパターン
に対しては、各ブロックＢi,j ，Ｂi,j+1 ，Ｂi+1,j ，
Ｂi+1,j+1 よりエリアＡＲに包含される画素と一緒に隣
接する画素をも読み出して、ハーフペル処理によってＹ
方向およびＹ方向の隣合う各４つの画素を平均化し、そ
れらの平均値をエリアＡＲ内の８×８の画素情報として
出力することになる。

【００３６】本実施例の画像メモリでは、上記第１〜第
４の読出パターンのいずれに対しても、図１７に示すよ
うに、隣合う４つのブロックＢi,j ，Ｂi,j+1 ，Ｂi+1,
j ，Ｂi+1,j+1 より９×９の画素情報を読み出し、その
読み出した画像情報をハーフペル演算回路２４に送るよ
うにしている。これら隣合う４つのブロックＢi,j ，Ｂ
i,j+1 ，Ｂi+1,j ，Ｂi+1,j+1 は、異なるメモリ・アレ
イに格納されており、たとえば第１、第２、第３および
第４メモリ・アレイＭＡ1 ，ＭＡ2 ，ＭＡ3 ，ＭＡ4 に
それぞれ格納されているものとする。この場合、図１７
に示す９×９の画素情報の読出しは、読出アドレス発生
回路１６およびメモリアレイ制御ロジック１４の制御の
下で、これら４つのメモリ・アレイＭＡ1 〜ＭＡ4 と、
これらに関連した４つのデータ・レジスタＤＲＥＧ1 〜
ＤＲＥＧ4 および４つの行セレクタＹＳＥＬ1 〜ＹＳＥ
Ｌ4 と、列セレクタＸＳＥＬとによって行われる。

【００３７】先ず、これら４つのメモリ・アレイＭＡ1
〜ＭＡ4 よりブロックＢi,j ，Ｂi,j+1 ，Ｂi+1,j ，Ｂ
i+1,j+1 がそれぞれ同時にデータ・レジスタＤＲＥＧ1
〜ＤＲＥＧ4 に読み出される。

【００３８】図１８に、第１メモリ・アレイＭＡ1 より
ブロックＢi,j 内の６４個の画素情報ａ1,1 ，ａ1,2 ，
…ａ1,8 ，ａ2,1 ，…ａ8,8 が並列に第１データ・レジ
スタＤＲＥＧ1 に転送される様子を示す。第１データ・
レジスタＤＲＥＧ1 に転送されたブロックＢi,j 内の６
４個の画素情報ａ1,1 ，ａ1,2 ，…ａ1,8 ，ａ2,1 ，…
ａ8,8 はそれぞれ８ビット・データである。第１データ
・レジスタＤＲＥＧ1より第１行セレクタＹＳＥＬ1 に
対しては、これら各画素情報が下位側から２ビットずつ
４回に分けて転送される。

【００３９】第１行セレクタＹＳＥＬ1 は、読出アドレ
ス発生回路１６からのＹアドレスの最下位３ビット（Ｙ
2 Ｙ1 Ｙ0 ）を受け取り、この３ビット・アドレスで指
定されたブロック内の行に位置する画素を選択する。図
１７に示す例の場合、この３ビット・アドレス（Ｙ2 Ｙ
1 Ｙ0 ）で最初に指定されるのは第３行の画素（ａ3,1
，ａ3,2 ，…ａ3,8 ）である。したがって、第１行セ
レクタＹＳＥＬ1 の８個の出力端子ｙ1 ，ｙ2 ，…ｙ8
より、ブロックＢi,j 内の第３行の８個の画素（ａ3,1
，ａ3,2 ，…ａ3,8 ）の各８ビット・データが下位側
から２ビットずつ４回に分けて列セレクタＸＳＥＬに転
送される。なお、この第１行セレクタＹＳＥＬ1 から列
セレクタＸＳＥＬへのデータ転送と同時に、第２メモリ
・アレイＭＡ2 に対応した第２行セレクタＹＳＥＬ2 で
もブロックＢi,j+1 内の第３行の８個の画素（ｂ3,1 ，
ｂ3,2 ，…ｂ3,8 ）の各８ビット・データが下位側から
２ビットずつ４回に分けて列セレクタＸＳＥＬに転送さ
れる。

【００４０】列セレクタＸＳＥＬは、読出アドレス発生
回路１６からのＸアドレスの最下位３ビット（Ｘ2 Ｘ1
Ｘ0 ）を受け取り、この３ビット・アドレスで指定され
た所定範囲内の列を選択する。図１７に示す例の場合、
この３ビットのＸアドレス（Ｘ2 Ｘ1 Ｘ0 ）はエリア左
上端の画素（Ｂi,j ａ3,6 ）の列つまり第６列を指定す
る。この場合、列セレクタＸＳＥＬは、ブロックＢi,j
については第６列以上の列の画素（ａ3,6 ，ａ3,7 ，ａ
3,8 ）を選択し、ブロックＢi,j+1 については第６列以
下の列の画素（ｂ3,1 ，ｂ3,2 ，ｂ3,3 ，ｂ3,4 ，ｂ3,
5 ，ｂ3,6 ）を選択する。次に、これら選択した９個の
画素（ａ3,6 ，ａ3,7 ，ａ3,8 ，ｂ3,1,ｂ3,2 ，ｂ3,3
，ｂ3,4 ，ｂ3,5 ，ｂ3,6 ）をそれぞれ最下位の桁側
より２ビットずつ４回に分けて９個の出力端子ｘ1 ，ｘ
2 ，…ｘ9 よりデータバス２２を介してハーフペル演算
回路２４へ出力する。

【００４１】上記のようにして、読出指定エリアＡＲに
対応した９×９の画素（図１７）のうち、先ず第１行の
各画素（ａ3,6 ，ａ3,7 ，ａ3,8 ，ｂ3,1 ，ｂ3,2 ，ｂ
3,3,ｂ3,4 ，ｂ3,5 ，ｂ3,6 ）が２ビットずつ４回に分
けて読み出される。以下、同様にして、第２行の各画素
（ａ4,6 ，ａ4,7 ，ａ4,8 ，ｂ4,1 ，ｂ4,2 ，ｂ4,3,ｂ
4,4 ，ｂ4,5 ，ｂ4,6 ）が２ビットずつ４回に分けて読
み出され、次に第３行の各画素（ａ5,6 ，ａ5,7 ，ａ5,
8 ，ｂ5,1 ，ｂ5,2 ，ｂ5,3 ，ｂ5,4 ，ｂ5,5,ｂ5,6 ）
が２ビットずつ４回に分けて読み出され、最後に第９行
の各画素（ｃ3,6 ，ｃ3,7 ，ｃ3,8 ，ｄ3,1 ，ｄ3,2 ，
ｄ3,3 ，ｄ3,4 ，ｄ3,5 ，ｄ3,6 ）が２ビットずつ４回
に分けて読み出される。

【００４２】図１９は、列セレクタＸＳＥＬに使用され
る選択回路の一例を示す。この選択回路は、３ビットの
Ｘアドレス（Ｘ2 Ｘ1 Ｘ0 ）を入力し、このアドレス
（Ｘ2Ｘ1 Ｘ0 ）の値（Ｐi)以上の全ての出力信号ＳＥi
，ＳＥi+1 ，…を“Ｈ”にする回路である。詳細は略
されているが、これはダイナミック型デコーダであり、
ＳＥ1 からＳＥ8 はスタンバイ時は“Ｌ”にプリチャー
ジされている。アクティブ時には、選択された出力（Ｚ
1 〜Ｚ8 のいずれか一個）が“Ｈ”になり、残りの非選
択出力はフローティング状態になっている。たとえば、
（Ｘ2 Ｘ1 Ｘ0）が（１１０）のとき、デコーダ３２の
出力端子ｚ6 が“Ｈ”になり、他の出力端子はフローテ
ィング状態であり、“Ｌ”を保持する。しかし、このデ
コーダ出力端子ｚ6に接続されている反転回路ＶＦ6 よ
り“Ｌ”の出力信号が得られることにより、この隣の上
位のデコーダ出力端子ｚ7 に接続されているＭＯＳトラ
ンジスタＴＲ7Aがオンし、デコーダ出力端子ｚ7 も
“Ｈ”になり、同様にしてデコーダ出力端子ｚ8 も
“Ｈ”になる。下位のデコーダ出力端子ｚ1 〜ｚ5 は全
て“Ｌ”のままである。この結果、上位３個の出力信号
ＳＥ6 〜ＳＥ8 が“Ｈ”で、下位６個の出力信号ＳＥ1
〜ＳＥ5 が“Ｌ”となる。このような選択回路によっ
て、上記のようにブロックＢi,j について第６列以上の
列の画素（ａ3,6 ，ａ3,7，ａ3,8）を選択することがで
きる。

【００４３】なお、Ｘアドレス（Ｘ2 Ｘ1 Ｘ0 ）の補数
をデコーダ３２に入力し、出力信号ＳＥ1 〜ＳＥ8 の上
位と下位を反対にすることで、Ｘアドレス（Ｘ2 Ｘ1 Ｘ
0 ）の値（Ｐi)以下の全ての出力信号ＳＥi ，ＳＥi-1
，…を“Ｈ”にすることができる。それによって、上
記のようにブロックＢi,j+1 については第６列以下の列
の画素（ｂ3,1 ，ｂ3,2 ，ｂ3,3 ，ｂ3,4 ，ｂ3,5 ，ｂ
3,6 ）を選択することができる。図２０は、列セレクタ
ＸＳＥＬに使用可能な選択回路の別の構成例を示す。こ
の図２０の選択回路はゲート回路で構成されたものであ
る。

【００４４】図２１は、列セレクタＸＳＥＬの出力端子
ｘ1 ，ｘ2 ，…ｘ9 とハーフペル演算回路２４の演算ユ
ニットＨＰＡＬＵ1 〜ＨＰＡＬＵ8 の入力端子との接続
関係を示す。列セレクタＸＳＥＬの出力端子ｘ1 ，ｘ2
の各上位ビットｘ1U，ｘ2uは第１演算ユニットＨＰＡＬ
Ｕ1 の上位ビット入力端子ＳＡU ，ＳＢU にそれぞれ接
続され、出力端子ｘ1 ，ｘ2 の各下位ビットｘ1L，ｘ2L
は第１演算ユニットＨＰＡＬＵ1 の下位ビット入力端子
ＳＡL ，ＳＢL にそれぞれ接続される。出力端子ｘ2 の
上位ビットｘ2uおよび下位ビットｘ2Lはまた、第２演算
ユニットＨＰＡＬＵ2 の一方の上位ビット入力端子ＳＡ
U および一方の下位ビット入力端子ＳＡL にもそれぞれ
接続される。第２演算ユニットＨＰＡＬＵ2 の他方の上
位ビット入力端子ＳＢU および下位ビット入力端子ＳＢ
L には、出力端子ｘ3 の上位ビットｘ3uおよび下位ビッ
トｘ3Lがそれぞれ接続される。以下、同様な仕方で他の
出力端子ｘ4 〜ｘ9 の各２ビットが他の演算ユニットＨ
ＰＡＬＵ3 〜演算ユニットＨＰＡＬＵ8 の入力端子にそ
れぞれ接続される。

【００４５】図２２は、各演算ユニットＨＰＡＬＵi の
回路構成例を示す。この演算ユニットは、一対の半加算
器４０，４２からなる第１の２桁全加算回路４４と、一
対の半加算器４６，４８からなる第２の２桁全加算回路
５０とを縦続接続し、これらの加算回路４４，５０の間
に２×５ビット・サイズのデータレジスタ５２を設けて
いる。さらに、第２の加算回路５０の出力端子は２×５
ビット・サイズのデータレジスタ５４に接続され、第１
の加算回路４４のキャリー出力端子が半加算回路５６の
一方の入力端子（Ａ）に直接接続されるとともに１ビッ
ト・サイズのレジスタ５８を介して半加算回路５６の他
方の入力端子（Ｂ）に接続されている。

【００４６】次に、図１６に示す第４の読出パターンに
対する演算ユニットＨＰＡＬＵi の動作を説明する。上
記のように、第４の読出パターンは指定エリアＡＲの画
素が各ブロックのＸ格子点およびＹ格子点間の中点つま
りＸＹハーフグリッド上に位置する場合であり、この場
合のハーフペル処理はＹ方向およびＹ方向の隣合う各４
つの画素を平均化し、それらの平均値をエリアＡＲ内の
８×８の画素情報として出力することである。図１６に
示すような８×８の出力ブロックにおいて、第１列の平
均値画素たとえば（ａ3,6 ＋ａ3,7 ＋ａ4,6 ＋ａ4,7 ）
／４は第１の演算ユニットＨＰＡＬＵ1 で生成され、第
２列の平均値画素たとえば（ａ3,7 ＋ａ3,8 ＋ａ4,7 ＋
ａ4,8 ）／４は第２の演算ユニットＨＰＡＬＵ2 で生成
され、第８列の平均値画素たとえば（ｂ3,5 ＋ｂ3,6 ＋
ｂ4,5 ＋ｂ4,6 ）／４は第８の演算ユニットＨＰＡＬＵ
8 で生成される。

【００４７】以下、図２２および図２３を参照して第１
の演算ユニットＨＰＡＬＵ1 の動作について説明する。
第１のクロックサイクルＴ1 において、第１の加算回路
４４の下位ビット用半加算器４０の両入力端子（Ａ）,
(Ｂ）にはＡＮＤゲート６０，６２を介して画素ａ3,6
，ａ3,7 の最下位桁のビットａ3,6(1)，ａ3,7(1)がそ
れぞれ入力される。半加算器４０は、それらのビットａ
3,6(1)，ａ3,7(1)を加算し、和の値を出力端子（Ｓ）よ
り出力し、キャリーが発生した場合はキャリー出力端子
（Ｃ0)よりキャリーを出力する。この和はデータレジス
タ５２に格納され、キャリーは上位ビット用半加算器４
２のキャリー入力端子（Ｃi)に与えられる。一方、上位
ビット用半加算器４２の両入力端子（Ａ），（Ｂ）には
ＡＮＤゲート６４，６６を介して画素ａ3,6 ，ａ3,7 の
下から２番目の桁のビットａ3,6(2)，ａ3,7(2)がそれぞ
れ入力される。半加算器４２は、それらのビットａ3,6
(2)，ａ3,7(2)とキャリーとを加算し、和の値を出力端
子（Ｓ）より出力し、キャリーが発生した場合はキャリ
ー出力端子（Ｃ0)よりキャリーを出力する。この和の値
はデータレジスタ５２に格納される。キャリーはレジス
タ７０に格納され、次の演算時にこのレジスタ７０から
ＡＮＤゲート６８を介して半加算器４０のキャリー入力
端子（Ｃi)に与えられる。

【００４８】第２のクロックサイクルＴ2 において、第
１の加算回路４４の下位ビット用半加算器４０の両入力
端子（Ａ），（Ｂ）にはＡＮＤゲート６０，６２を介し
て画素ａ3,6 ，ａ3,7 の下から３番目の桁のビットａ3,
6(3)，ａ3,7(3)がそれぞれ入力される。半加算器４０
は、それらのビットａ3,6(3)，ａ3,7(3)と先の下位２桁
のビットａ3,6(1,2)，ａ3,7(1,2)の加算で発生したキャ
リーとを加算し、その和の値を出力端子（Ｓ）より出力
するとともに、キャリーが発生した場合はキャリー出力
端子（Ｃ0)よりキャリーを出力する。この和はデータレ
ジスタ５２にＦＩＦＯ方式で格納され、キャリーは上位
ビット用半加算器４２のキャリー入力端子（Ｃi)に与え
られる。一方、上位ビット用半加算器４２の両入力端子
（Ａ），（Ｂ）にはＡＮＤゲート６４，６６を介して画
素ａ3,6 ，ａ3,7 の下から４番目の桁のビットａ3,6
(4)，ａ3,7(4)がそれぞれ入力される。半加算器４２
は、それらのビットａ3,6(4)，ａ3,7(4)を加算し、和の
値を出力端子（Ｓ）より出力し、キャリーが発生した場
合はキャリー出力端子（Ｃ0)よりキャリーを出力する。
この和はデータレジスタ５２にＦＩＦＯ方式で格納され
る。キャリーはレジスタ７０に格納され、次の演算時に
このレジスタ７０からＡＮＤゲート６８を介して半加算
器４０のキャリー入力端子（Ｃi)に与えられる。

【００４９】上記のようにして、サイクルＴ3 では画素
ａ3,6 ，ａ3,7 の下から５番目のビットａ3,6(5)，ａ3,
7(5)および６番目の桁のビットａ3,6(6)，ａ3,7(6)がそ
れぞれ加算され、サイクルＴ4 では画素ａ3,6 ，ａ3,7
の下から７番目のビットａ3,6(7)，ａ3,7(7)および８番
目の桁（最上位）のビットａ3,6(8)，ａ3,7(8)がそれぞ
れ加算される。その結果、画素ａ3,6 ，ａ3,7 の和の値
（８ビット）はデータレジスタ５２に下位から２ビット
ずつＦＩＦＯ方式で格納され、最後の２桁の加算でレジ
スタ７０に出力されたキャリーは制御信号ＣＴＬ5 のタ
イミングでレジスタ５８に転送される。

【００５０】以上のようにして、Ｘ方向で隣合う２つの
画素ａ3,6 ，ａ3,7 の加算が４つのサイクルＴ1 〜Ｔ4
にわたって実行される。次に、第１の演算ユニットＨＰ
ＡＬＵ1 には、列セレクタＸＳＥＬより読出エリアＡＲ
に対応する９×９ブロックの中の第２行第１列および第
２列の画素ａ4,6 ，ａ4,7 が下位の桁から２ビットずつ
４回に分けて入力されてくる。

【００５１】先ず、サイクルＴ5 では、半加算器４０で
画素ａ4,6 ，ａ4,7 の最下位桁のビットａ4,6(1)，ａ4,
7(1)が加算されると同時に、半加算器４２で画素ａ4,6
，ａ4,7 の下から２番目の桁のビットａ4,6(2)，ａ4,7
(2)が加算される。これらの半加算器４０，４２より出
力された画素ａ4,6 ，ａ4,7 の最下位２ビットの和（ａ
4,6 (1) ＋ａ4,7(1)），（ａ4,6 (2) ＋ａ4,7(2)）は、
ＦＩＦＯ方式でデータレジスタ５２に格納されると同時
に、ＡＮＤゲート７２，７４を介して第２の加算回路５
０の半加算回路４６，４８のそれぞれの一方の入力端子
（Ｂ）に入力される。

【００５２】半加算回路４６の他方の入力端子（Ａ）に
は、データレジスタ５２より第１行の画素ａ3,6 ，ａ3,
7 の最下位ビットの和（ａ3,6 (1) ＋ａ3,7(1)）が与え
られる。半加算回路４６は、両入力（ａ4,6 (1) ＋ａ4,
7(1)），（ａ3,6 (1) ＋ａ3,7(1)）を加算し、その和の
値を出力端子（Ｓ）より出力するとともに、キャリーが
発生したときはそれをキャリー出力端子（Ｃ0)より出力
する。この和の値はデータレジスタ５４にＦＩＦＯ方式
でロードされる。キャリーは、半加算器４８のキャリー
入力端子（Ｃi ）に入力される。半加算回路４８の他方
の入力端子（Ａ）には、データレジスタ５２より第１行
の画素ａ3,6 ，ａ3,7 の下から２番目の桁のビットの和
（ａ3,6 (2) ＋ａ3,7(2)）が与えられる。半加算回路４
８は両入力（ａ4,6 (2) ＋ａ4,7(2)），（ａ3,6 (2) ＋
ａ3,7(2)）を加算し、その和の値を出力端子（Ｓ）より
出力し、キャリーが発生したときはそれをキャリー出力
端子（Ｃ0)より出力する。この和の値はデータレジスタ
５４にＦＩＦＯ方式でロードされる。キャリーは、レジ
スタ７８にロードされ、次のサイクルでこのレジスタ７
８からＡＮＤゲート７６を介して半加算器４６のキャリ
ー入力端子（Ｃi)に与えられる。

【００５３】次のサイクルＴ6 において、第１の加算回
路４４では、第２行の画素ａ4,6 ，ａ4,7 の下から３番
目の桁のビットａ4,6(3)，ａ4,7(3)および下から４番目
の桁のビットａ4,6(4)，ａ4,7(4)がそれぞれ加算され
る。第２の加算回路５０では、第１の加算回路４４で得
られた第２行の画素ａ4,6 ，ａ4,7 の下から３番目の桁
のビットの和（ａ4,6 (3) ＋ａ4,7(3)）および下から４
番目の桁のビットの和（ａ4,6 (4) ＋ａ4,7(4)）に、デ
ータレジスタ５２からの第１行の画素ａ3,6 ，ａ3,7 の
下から３番目の桁のビットの和（ａ3,6 (3) ＋ａ3,7
(3)）および下から４番目の桁のビットの和（ａ3,6 (4)
＋ａ3,7(4)）がそれぞれ加算される。第２の加算回路
５０で得られた４個の画素ａ3,6 ，ａ3,7 ，ａ4,6 ，ａ
4,7 の下から３番目および４番目のビットの和はデータ
レジスタ５４にＦＩＦＯ方式でロードされる。

【００５４】同様にして、第２の加算回路５０より、サ
イクルＴ7 では４個の画素ａ3,6 ，ａ3,7 ，ａ4,6 ，ａ
4,7 の下から５番目および６番目のビットの和が得ら
れ、サイクルＴ8 では４個の画素ａ3,6 ，ａ3,7 ，ａ4,
6 ，ａ4,7 の下から７番目および８番目のビットの和が
得られ、それらの和は逐次データレジスタ５４にロード
される。サイクルＴ8 では、第１の加算回路４４の上位
ビット用半加算器４２より発生されたキャリーが、半加
算器５６の入力端子（Ａ）に入力されるとともにレジス
タ５８にロードされる。この時、レジスタ５８の出力側
には、先にサイクルＴ4 でロードされた画素ａ3,6 ，ａ
3,7 の加算結果のキャリーが保持されている。そして、
次のサイクルＴ9 で、半加算器５６は、画素ａ3,6 ，ａ
3,7 の加算結果のキャリーと画素ａ4,6 ，ａ4,7 の加算
結果のキャリーとを加算し、その和およびキャリーはデ
ータレジスタ５４にロードされる。この結果、データレ
ジスタ５４には、読出指定エリアＡＲの左上端のハーフ
グリッドを囲む４個の画素ａ3,6 ，ａ3,7 ，ａ4,6 ，ａ
4,7 の和（１０ビット）が格納される。このデータレジ
スタ５４のデータを２ビットだけシフトすることで、こ
の和を４で割り算した値、つまり平均値画素（ａ3,6 ＋
ａ3,7 ＋ａ4,6 ＋ａ4,7 ）／４が得られ、この平均値画
素のデータがデータレジスタ２６の第１レジスタＤＧ1
に送られる。

【００５５】そして、一定時間が経過してサイクルＴ13
に入ると、第１の演算ユニットＨＰＡＬＵ1 には、列セ
レクタＸＳＥＬより読出エリアＡＲに対応する９×９ブ
ロックの中の第３行第１列および第２列の画素ａ5,6 ，
ａ5,7 が下位の桁から２ビットずつ４回に分けて入力さ
れてくる。第１の加算回路４４では、上記と同様な動作
により、これらの画素ａ5,6 ，ａ5,7 を下位から１サイ
クル毎に２ビットずつ計４つのサイクルＴ13〜Ｔ16にわ
たって加算する。一方、第２の加算回路５０では、上記
と同様な動作により、これらの画素ａ5,6 ，ａ5,7 の和
とデータレジスタ５２に保持されている画素ａ4,6 ，ａ
4,7 の和とを下位から１サイクル毎に２ビットずつ計４
つのサイクルＴ13〜Ｔ16にわたって加算する。そして、
サイクルＴ17で、半加算器５６が、画素ａ4,6 ，ａ4,7
の加算結果のキャリーと画素ａ5,6 ，ａ5,7 の加算結果
のキャリーとを加算し、データレジスタ５４には読出指
定エリアＡＲの第２行第１列のハーフグリッドを囲む４
個の画素ａ4,6 ，ａ4,7 ，ａ5,6 ，ａ5,7 の和（１０ビ
ット）が格納され、このデータレジスタ５４から平均値
画素（ａ4,6 ＋ａ4,7 ＋ａ5,6 ＋ａ5,7 ）／４がデータ
レジスタ２６の第１レジスタＤＧ1 に送られる。

【００５６】以上、第１の演算ユニットＨＰＡＬＵ1 の
動作について説明したが、他の演算ユニットＨＰＡＬＵ
2 〜ＨＰＡＬＵ8 も第１の演算ユニットＨＰＡＬＵ1 と
同時（並列的）に動作して、それぞれ８×８の出力ブロ
ックにおける第２列〜第８列の平均値画素を生成する。
図２４は、ハーフペル演算回路２４における８個の演算
ユニットＨＰＡＬＵ1 〜ＨＰＡＬＵ8 の並列動作の様子
を示す。また、図２５は、１つの読出指定エリアＡＲに
ついて８×８の画素を出力した後、すぐに次の読出指定
エリアＡＲに対する処理が各演算ユニットＨＰＡＬＵi
で開始される様子を示している。なお、データレジスタ
２６よりデータ出力バッファ２８に対しては、第１レジ
スタＤＧ1 から順に第８レジスタＤＧ8 まで１平均値画
素（８ビット）／１サイクルずつ８サイクルにわたって
８個の平均値画素が連続的に出力され、それが一巡する
と、同様の転送動作が繰り返され、次の行の８個の平均
値画素が間断なく連続的に出力される。なお、図２２の
演算ユニットにおいて、制御信号ＣＴＬ1 ，ＣＴＬ2 ，
ＣＴＬ4 はハーフペル処理の要・不要、内容に応じて選
択的に“Ｈ”、“Ｌ”の値をとる。たとえば、図１３の
読出パターンに対してはＣＴＬ1 が“Ｈ”で、ＣＴＬ2
，ＣＴＬ4 がそれぞれ“Ｌ”となり、図１４の読出パ
ターンに対してはＣＴＬ1 ，ＣＴＬ2 がそれぞれ“Ｈ”
で、ＣＴＬ4 が“Ｌ”となり、図１５の読出パターンに
対してはＣＴＬ1 ，ＣＴＬ4 がそれぞれ“Ｈ”でＣＴＬ
2 が“Ｌ”となる。図１６の読出パターンに対しては、
ＣＴＬ1,ＣＴＬ2 ，ＣＴＬ4 が共に“Ｈ”となる。

【００５７】このように、本実施例の画像メモリでは、
任意の位置に指定された読出エリアＡＲの画像情報を８
×８のサイズで読み出すときは、そのエリアに関係する
１〜４個の各独立したメモリ・アレイより各ブロックＢ
i.j の画像情報を一括して各データレジスタＤＲＥＧi
に読み出し、データレジスタＤＲＥＧi から先はパイプ
ライン方式で所要の画素を２ビットずつハーフペル演算
回路２４の各演算ユニットＨＰＡＬＵi に送り、各演算
ユニットＨＰＡＬＵi では入力した２つの画素を下位か
ら２ビットずつ加算すると同時に、この和と前の行の２
つの画素の和の対応する２ビットの和とを加算し、結果
的に４サイクルで４個の８ビット画素の加算・平均化を
行い、各サイクル毎に間断なく平均値画素を出力するよ
うにしている。したがって、クロックサイクルを３５ｎ
ｓｅｃに選んでも、十分余裕をもって９×９の画素をハ
ーフペル処理して８×８の画素として出力することが可
能である。

【００５８】なお、上述した実施例では８個のメモリ・
アレイＭＡ1 〜ＭＡ8 を用いたが、この個数に必然的な
意味はなく、たとえば４個のメモリ・アレイＭＡ1 〜Ｍ
Ａ4でも可能である。要は、任意のブロックと隣接する
他の全てのブロックが該任意のブロックとは異なるメモ
リ・アレイにそれぞれ格納されるように複数たとえば８
０×６０のブロックを複数のメモリ・アレイに割り付け
して格納するように構成すればよい。また、本発明によ
る画像メモリは、ＭＰＥＧ以外の用途にも適用可能であ
る。たとえば、書込は８×８ブロック単位で行わずに１
行単位で行い、読出しを上記のように８×８のサイズで
任意の位置から読み出せるようにすることも可能であ
る。また、上述した実施例では、ハーフペル演算回路の
各演算ユニットを下位から２ビットずつ加算するように
構成したが、たとえば下位から４ビットずつ加算するよ
うに構成することも可能である。

【００５９】

【発明の効果】以上説明したように、本発明によれば、
ブロック単位の画像情報の書込み・読出しを高速に行え
るので、ＭＰＥＧ等の高速動作を要求される規格にも十
分余裕をもって対応することができる。

【図面の簡単な説明】

【図１】本発明の一実施例によるＭＰＥＧ用画像メモリ
の全体構成を示すブロック図である。

【図２】実施例の画像メモリに蓄積される１画面分の画
像情報のアドレス空間ＭＡＳの一例を示す図である。

【図３】図２の画像情報アドレス空間ＭＡＳのブロック
内の画素の配置（分布）を示す図である。

【図４】実施例において、入力された第１行第１列のブ
ロックＢ1,1 が第１メモリ・アレイＭＡ1 に対応した第
１データレジスタＤＲＥＧ1 にロードされる様子を示す
図である。

【図５】実施例において、入力された第１行第２列のブ
ロックＢ1,2 が第２メモリ・アレイＭＡ2 に対応した第
２データレジスタＤＲＥＧ2 にロードされる一方で、第
１データレシスタＤＲＥＧ1 から第１メモリ・アレイＭ
Ａ1 に第１行第１列のブロックＢ1,1 が転送される様子
を示す図である。

【図６】実施例において、入力された第１行第３列のブ
ロックＢ1,3 が第１データレジスタＤＲＥＧ1 にロード
される一方で、第２データレシスタＤＲＥＧ2 から第２
メモリ・アレイＭＡ2 に第１行第２列のブロックＢ1,2
が転送される様子を示す図である。

【図７】実施例において第１メモリ・アレイＭＡ1 にお
ける画像情報の配置関係を示す図である。

【図８】実施例において、入力された第２行のブロック
Ｂ2,1 ，Ｂ2,2 ，…が第３および第４メモリ・アレイＭ
Ａ3 ，ＭＡ4 に所定の割り振りで書き込まれる様子を示
す図である。

【図９】実施例において、画像情報アドレス空間の第
（４Ｎ＋１）行奇数列のブロックが第１メモリ・アレイ
ＭＡ1 に割り振られて書き込まれる様子を示す図であ
る。

【図１０】実施例において、画像情報アドレス空間の全
てのブロックが第１〜第８メモリ・アレイＭＡ1 〜ＭＡ
8 に所定の割り振りで書き込まれた様子を示す図であ
る。

【図１１】実施例におけるアドレスの割り付け方法を示
す図である。

【図１２】実施例において、４つのブロックＢi,j ，Ｂ
i,j+1 ，Ｂi+1,j ，Ｂi+1,j+1 にまたがるエリアＡＲが
指定された場合を示す図である。

【図１３】読出指定エリアの第１のパターンを示す図で
ある。

【図１４】読出指定エリアの第２のパターンを示す図で
ある。

【図１５】読出指定エリアの第３のパターンを示す図で
ある。

【図１６】読出指定エリアの第４のパターンを示す図で
ある。

【図１７】実施例において、第１〜第４の読出パターン
に対して、メモリ・アレイより読み出される９×９の画
素のパターンを示す図である。

【図１８】実施例において第１メモリ・アレイＭＡ1 か
ら第ｉ行第ｊ列のブロックＢi,jの各画素データが読み
出される様子を示す図である。

【図１９】実施例における列セレクタＸＳＥＬに使用可
能な選択回路の一構成例を示す回路図である。

【図２０】実施例において列セレクタＸＳＥＬに使用可
能な選択回路の別の構成例を示す回路図である。

【図２１】実施例において列セレクタＸＳＥＬの出力端
子とハーフペル演算回路２４の各演算ユニットの入力端
子との接続関係を示す図である。

【図２２】実施例におけるハーフペル演算回路２４の各
演算ユニットの回路構成を示す回路図である。

【図２３】実施例においてハーフペル演算回路２４の第
１の演算ユニットＨＰＡＬＵ1 の動作を説明するための
タイミング図である。

【図２４】実施例においてハーフペル演算回路２４の第
１〜第８の演算ユニットＨＰＡＬＵ1 〜ＨＰＡＬＵ8 が
並列的に動作する様子を示すタイミング図である。

【図２５】実施例において、１つの読出指定エリアの読
出動作から別の読出指定エリアの読出動作に切り替わる
時の演算ユニットの動作を示すタイミング図である。

【図２６】ＭＰＥＧ用の従来の画像メモリの構成を示す
ブロック図である。

【図２７】従来の画像メモリで使用するＤＲＡＭの典型
的な構成を示す図である。

【符号の説明】

１０画像記憶部ＭＡ1 〜ＭＡ8 メモリ・アレイ１２書込アドレス発生回路１４メモリアレイ制御ロジック１６読出アドレス発生回路１８入出力バッファＤＲＥＧ1 〜ＤＲＥＧ8 データレジスタ２０セレクタ回路ＤＳＥＬ1 〜ＹＳＥＬ8 行セレクタＸＳＥＬ列セレクタ２２データバス２４ハーフペル演算回路ＨＰＡＬＵ1 〜ＨＰＡＬＵ8 演算ユニット２６データレジスタＤＧ1 〜ＤＧ8 レジスタ

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 - 5/42 G06T 1/60 G06T 9/00 H04N 7/32

Claims

(57)【特許請求の範囲】

【請求項１】１画面分の画像情報を画像情報アドレス
空間においてマトリクス状に複数のブロックに分割し、
任意のブロックと隣接する他の全てのブロックが前記任
意のブロックとは異なるメモリ・アレイにそれぞれ格納
されるように前記複数のブロックを複数のメモリ・アレ
イに割り付けして格納し、各ブロックに含まれる全ての画像情報を１行もしくは１
列分のデータとして同時にメモリ・アレイに書込みまた
は読出しする画像処理方法。
【請求項２】１画面分の画像情報を画像情報アドレス
空間においてマトリクス状に複数のブロックに分割し、
任意のブロックと隣接する他の全てのブロックが前記任
意のブロックとは異なるメモリ・アレイにそれぞれ格納
されるように前記複数のブロックを複数のメモリ・アレ
イに割り付けして格納し、画像情報アドレス空間において前記ブロックと同一サイ
ズで任意の位置に定義されたエリアと少なくとも部分的
に重なる１つまたは複数の前記ブロックに含まれる全て
の画像情報を読み出し、前記読み出された画像情報のうちから前記エリアに対応
する画像情報を抽出し、前記抽出された画像情報についてハーフペル処理を行う
画像処理方法。
【請求項３】各ブロックに含まれる全ての画像情報を
１行もしくは１列分のデータとして同時にメモリ・アレ
イに書込みまたは読出しする請求項２に記載の画像処理
方法。
【請求項４】各々が独立してメモリアクセスの可能な
複数のメモリ・アレイと、情報アドレス空間においてマトリクス状に複数のブロッ
クに分割された単位分の情報を、情報アドレス空間にお
いて任意のブロックと隣接する他の全てのブロックが前
記任意のブロックとは異なるメモリ・アレイにそれぞれ
格納されるように、ブロック単位でいずれかの前記メモ
リ・アレイに割り振って書き込む書込手段と、情報アドレス空間において前記ブロックと同一サイズで
任意の位置に指定されたエリアと少なくとも部分的に重
なる１つまたは複数の前記ブロックに含まれる全ての情
報を読み出し、前記読み出した情報のうちから前記エリ
アに対応する情報を抽出する読出手段と、前記読出手段によって抽出された情報についてハーフペ
ル処理を行うハーフペル演算手段とを有する情報処理装
置。
【請求項５】１画面分の画像情報を情報アドレス空間
においてマトリクス状に複数のブロックに分割して蓄積
する記憶手段より画面内の任意の位置に指定された所定
サイズのエリアに対応する画素を１つまたは複数のブロ
ックにまたがって１行または１列毎に読み出すこと、前記読み出した１行または１列分の画素を保持し、各々
の画素データを下位から所定の回数に分けて複数のビッ
トずつ出力すること、隣接する画素の間で前記出力された複数のビットを各桁
毎に加算すること、各桁毎の加算値を組み合わせて、所定数の隣接する画素
の平均値をとることの諸ステップを有するハーフペル処
理方法。