JP3259769B2 - 薄膜集積素子 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
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- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
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Description
【０００１】
【発明の属する技術分野】本発明は、液晶プロジェクタ
ーなどの液晶表示装置に使用される薄膜集積素子に関
し、特に駆動回路薄膜トランジスタと画素薄膜トランジ
スタとを同一基板上に同時に形成した一体型薄膜集積素
子に関する。
ーなどの液晶表示装置に使用される薄膜集積素子に関
し、特に駆動回路薄膜トランジスタと画素薄膜トランジ
スタとを同一基板上に同時に形成した一体型薄膜集積素
子に関する。
【０００２】
【従来の技術】近年、壁掛けＴＶや投射型ＴＶ、あるい
は、ＯＡ機器用ディスプレイとして液晶パネルを用いた
各種表示装置の開発が行われている。液晶パネルの中で
もアクティブ素子である薄膜トランジスタを液晶表示装
置に組み込んだアクティブマトリックス液晶ディスプレ
イは、走査線数が増加してもコントラストや応答速度が
低下しない等の利点から、高品位のＯＡ機器用表示装置
やハイビジョン用表示装置を実現する上で有力であり、
液晶プロジェクションなどの投射型液晶ディスプレイに
おいては、大画面表示が容易に得られる。
は、ＯＡ機器用ディスプレイとして液晶パネルを用いた
各種表示装置の開発が行われている。液晶パネルの中で
もアクティブ素子である薄膜トランジスタを液晶表示装
置に組み込んだアクティブマトリックス液晶ディスプレ
イは、走査線数が増加してもコントラストや応答速度が
低下しない等の利点から、高品位のＯＡ機器用表示装置
やハイビジョン用表示装置を実現する上で有力であり、
液晶プロジェクションなどの投射型液晶ディスプレイに
おいては、大画面表示が容易に得られる。
【０００３】中でも、アモルファスシリコン（ａ−Ｓ
ｉ）またはポリシリコン（ｐ−Ｓｉ）を用いた薄膜トラ
ンジスタ（ＴＦＴ）をスイッチング素子としてマトリク
ス上に配した液晶表示装置（ＴＦＴ−ＬＣＤ）は、表示
品位が高く、低消費電力であるため、その開発が盛んに
行われている。
ｉ）またはポリシリコン（ｐ−Ｓｉ）を用いた薄膜トラ
ンジスタ（ＴＦＴ）をスイッチング素子としてマトリク
ス上に配した液晶表示装置（ＴＦＴ−ＬＣＤ）は、表示
品位が高く、低消費電力であるため、その開発が盛んに
行われている。
【０００４】特に、ｐ−Ｓｉを用いたＴＦＴは、ａ−Ｓ
ｉを用いたＴＦＴよりも移動度が１０倍から１００倍程
度高いため、その利点を利用して画素スイッチング素子
だけでなく、周辺駆動回路にもｐ−Ｓｉを用いた画素Ｔ
ＦＴと駆動回路ＴＦＴを同一基板上に同時に形成する駆
動回路一体型ＴＦＴ−ＬＣＤが提案され、実用に供され
ている。
ｉを用いたＴＦＴよりも移動度が１０倍から１００倍程
度高いため、その利点を利用して画素スイッチング素子
だけでなく、周辺駆動回路にもｐ−Ｓｉを用いた画素Ｔ
ＦＴと駆動回路ＴＦＴを同一基板上に同時に形成する駆
動回路一体型ＴＦＴ−ＬＣＤが提案され、実用に供され
ている。
【０００５】ｐ−ＳｉをＴＦＴ−ＬＣＤに用いる際の課
題として、画素ＴＦＴにおいては、入射光による影響は
もちろんのこと、レンズなどの光学系からの反射光によ
っても画素ＴＦＴのチャネル部において光励起により発
生するオフ時のリーク電流が問題となっている。
題として、画素ＴＦＴにおいては、入射光による影響は
もちろんのこと、レンズなどの光学系からの反射光によ
っても画素ＴＦＴのチャネル部において光励起により発
生するオフ時のリーク電流が問題となっている。
【０００６】従来、画素ＴＦＴのチャネル部への光入射
を阻止するため、ＴＦＴの上下に遮光膜を形成すること
が提案されている。
を阻止するため、ＴＦＴの上下に遮光膜を形成すること
が提案されている。
【０００７】又、画素ＴＦＴの基板側に遮光膜を形成し
た場合であっても、ドレイン電圧が高くなるとドレイン
電界により粒界トラップとしてのリーク電流が増加する
という問題も一般的に知られている。これを抑制するた
めにＴＦＴのチャネル領域とソース領域との間及び／又
はチャネル領域とドレイン領域との間にオフセット領域
を設け、不純物イオンをソース領域及びドレイン領域よ
りも低い濃度で注入したＬＤＤ（Lightly Doped Drai
n）領域と称される領域を形成することが提案されてい
る。たとえば、特開平９−２１３９６２号公報には、ゲ
ート電極よりも寸法が大きい遮光膜上にシリコン層を形
成後、ネガレジストを塗布して、基板裏面から露光し、
遮光膜をマスクとして第１のレジストパターンを形成
し、その開口部から露出しているシリコン層を薄膜化し
てチャネル領域及びオフセット領域（ＬＤＤ領域）とな
る領域のみを薄膜化し、ゲート電極を形成後、ポジレジ
ストを塗布して基板裏面から露光し、遮光膜をマスクと
して第２のレジストパターンを形成し、これをマスクと
してイオン注入してソース領域、ドレイン領域及びオフ
セット領域を遮光膜と自己整合的に形成する方法が開示
されている。
た場合であっても、ドレイン電圧が高くなるとドレイン
電界により粒界トラップとしてのリーク電流が増加する
という問題も一般的に知られている。これを抑制するた
めにＴＦＴのチャネル領域とソース領域との間及び／又
はチャネル領域とドレイン領域との間にオフセット領域
を設け、不純物イオンをソース領域及びドレイン領域よ
りも低い濃度で注入したＬＤＤ（Lightly Doped Drai
n）領域と称される領域を形成することが提案されてい
る。たとえば、特開平９−２１３９６２号公報には、ゲ
ート電極よりも寸法が大きい遮光膜上にシリコン層を形
成後、ネガレジストを塗布して、基板裏面から露光し、
遮光膜をマスクとして第１のレジストパターンを形成
し、その開口部から露出しているシリコン層を薄膜化し
てチャネル領域及びオフセット領域（ＬＤＤ領域）とな
る領域のみを薄膜化し、ゲート電極を形成後、ポジレジ
ストを塗布して基板裏面から露光し、遮光膜をマスクと
して第２のレジストパターンを形成し、これをマスクと
してイオン注入してソース領域、ドレイン領域及びオフ
セット領域を遮光膜と自己整合的に形成する方法が開示
されている。
【０００８】一方、駆動回路ＴＦＴにおいては、光学系
からの反射光による影響はさほど無いが、耐圧確保の観
点から画素ＴＦＴと同様にＬＤＤ構造をチャネルのソー
ス・ドレイン領域近傍に設けることが一般的に行われて
いる。このような耐圧確保のためのＬＤＤ構造は、一般
的にはｎ型ＴＦＴのみ必要でｐ型はＬＤＤ構造を用いず
とも耐圧確保は可能である。しかし、電圧条件等によっ
てはｐ型ＴＦＴでも必要になってくる。しかしこの時、
ＬＤＤの形成をｎ型ＴＦＴに１回、ｐ型ＴＦＴ用に１回
実施する必要があり、工程が煩雑化するため、一般的に
はこの方法は用いられていないが、デバイス設計などに
はこの方法が有利である。
からの反射光による影響はさほど無いが、耐圧確保の観
点から画素ＴＦＴと同様にＬＤＤ構造をチャネルのソー
ス・ドレイン領域近傍に設けることが一般的に行われて
いる。このような耐圧確保のためのＬＤＤ構造は、一般
的にはｎ型ＴＦＴのみ必要でｐ型はＬＤＤ構造を用いず
とも耐圧確保は可能である。しかし、電圧条件等によっ
てはｐ型ＴＦＴでも必要になってくる。しかしこの時、
ＬＤＤの形成をｎ型ＴＦＴに１回、ｐ型ＴＦＴ用に１回
実施する必要があり、工程が煩雑化するため、一般的に
はこの方法は用いられていないが、デバイス設計などに
はこの方法が有利である。
【０００９】従来のｐ−Ｓｉを用いた駆動回路一体型Ｌ
ＣＤの製造工程を図面を参照して説明する。なお、ここ
ではプロジェクタ応用として遮光膜付きのＴＦＴＬＣＤ
について、しかもｎ型画素ＴＦＴ，ｐ型回路ＴＦＴの両
方にＬＤＤ構造ＴＦＴを採用する場合について説明す
る。
ＣＤの製造工程を図面を参照して説明する。なお、ここ
ではプロジェクタ応用として遮光膜付きのＴＦＴＬＣＤ
について、しかもｎ型画素ＴＦＴ，ｐ型回路ＴＦＴの両
方にＬＤＤ構造ＴＦＴを採用する場合について説明す
る。
【００１０】図６、７は従来の駆動回路一体型ＬＣＤの
製造工程を説明するための概略工程断面図である。ま
ず、ガラスなどの透明絶縁性基板１上にＷＳｉなどの材
料をスパッタ法で成膜し下部遮光膜２を形成する（図６
（ａ））。更に基板全面に絶縁膜３（ＳｉＯ2：０．５
〜１μｍ厚）を積層し、その上にアモルファスシリコン
（ａ−Ｓｉ）膜４を低圧ＣＶＤ法（ＬＰＣＶＤ）によ
り、例えば１００ｎｍ程度成膜する。ａ−Ｓｉ膜４は更
にエキシマレーザーを室温で例えば出力４００ｍＪで照
射することで結晶化を行い、ポリシリコン化する（図６
（ｂ））。
製造工程を説明するための概略工程断面図である。ま
ず、ガラスなどの透明絶縁性基板１上にＷＳｉなどの材
料をスパッタ法で成膜し下部遮光膜２を形成する（図６
（ａ））。更に基板全面に絶縁膜３（ＳｉＯ2：０．５
〜１μｍ厚）を積層し、その上にアモルファスシリコン
（ａ−Ｓｉ）膜４を低圧ＣＶＤ法（ＬＰＣＶＤ）によ
り、例えば１００ｎｍ程度成膜する。ａ−Ｓｉ膜４は更
にエキシマレーザーを室温で例えば出力４００ｍＪで照
射することで結晶化を行い、ポリシリコン化する（図６
（ｂ））。
【００１１】このようにして形成されたｐ−Ｓｉ層を画
素ＴＦＴ及び回路ＴＦＴの形成される部位にアイランド
状ｐ−Ｓｉ５にパターニングする（図６（ｃ））。
素ＴＦＴ及び回路ＴＦＴの形成される部位にアイランド
状ｐ−Ｓｉ５にパターニングする（図６（ｃ））。
【００１２】次に、画素ＴＦＴのソース・ドレイン領域
８形成のため、ｎ型不純物としてリン（Ｐ）７をイオン
注入する。その際、回路ＴＦＴ用のｐ型ＴＦＴは全面を
フォトレジスト（ＰＲ）６で覆っておく。又、画素ＴＦ
Ｔのチャネル部上にも同様にＰＲ６を成膜し、選択的に
画素ＴＦＴのソース・ドレイン領域８を形成する（図６
（ｄ））。
８形成のため、ｎ型不純物としてリン（Ｐ）７をイオン
注入する。その際、回路ＴＦＴ用のｐ型ＴＦＴは全面を
フォトレジスト（ＰＲ）６で覆っておく。又、画素ＴＦ
Ｔのチャネル部上にも同様にＰＲ６を成膜し、選択的に
画素ＴＦＴのソース・ドレイン領域８を形成する（図６
（ｄ））。
【００１３】次に、全面にゲート酸化膜９としてＳｉＯ
2を１００ｎｍ程度成膜し、ゲート電極１０としてｎ+−
Ｓｉ及びＷＳｉをそれぞれ１００ｎｍずつ成膜する。そ
の後フォトリソ工程によりゲート電極形状にパターニン
グする（図６（ｅ））。
2を１００ｎｍ程度成膜し、ゲート電極１０としてｎ+−
Ｓｉ及びＷＳｉをそれぞれ１００ｎｍずつ成膜する。そ
の後フォトリソ工程によりゲート電極形状にパターニン
グする（図６（ｅ））。
【００１４】次に、画素ＴＦＴ及び回路ＴＦＴのＬＤＤ
領域にＴＦＴのゲート電極１０をマスクに、画素ＴＦＴ
用にリンなどのｎ型不純物イオンを、回路ＴＦＴ用にボ
ロンなどのｐ型不純物イオンをそれぞれ５×１０12〜１
０14atom/cm2程度の濃度で注入し、ＬＤＤ領域１１を形
成する。更に回路ＴＦＴのＬＤＤ領域及び画素ＴＦＴを
ＰＲなどでマスクした後、ｐ型不純物をイオン注入して
回路用のｐ型ＴＦＴのソース・ドレイン領域１２を形成
する（図７（ａ））。その後、不純物領域活性化のた
め、５５０℃でアニールし、更に水素プラズマ処理を実
施して、チャネル領域中のダングリングボンドを水素に
より終端する。
領域にＴＦＴのゲート電極１０をマスクに、画素ＴＦＴ
用にリンなどのｎ型不純物イオンを、回路ＴＦＴ用にボ
ロンなどのｐ型不純物イオンをそれぞれ５×１０12〜１
０14atom/cm2程度の濃度で注入し、ＬＤＤ領域１１を形
成する。更に回路ＴＦＴのＬＤＤ領域及び画素ＴＦＴを
ＰＲなどでマスクした後、ｐ型不純物をイオン注入して
回路用のｐ型ＴＦＴのソース・ドレイン領域１２を形成
する（図７（ａ））。その後、不純物領域活性化のた
め、５５０℃でアニールし、更に水素プラズマ処理を実
施して、チャネル領域中のダングリングボンドを水素に
より終端する。
【００１５】ついで、レジストを除去後、第１の層間絶
縁膜１３としてＳｉＯ2を４００ｎｍ程度成膜し、各Ｔ
ＦＴのソース・ドレイン領域及びゲート電極へ通ずるコ
ンタクトホール１４の形成を実施し、コンタクト埋め込
み及び配線電極１５形成のため、スパッタ法でＡｌ膜を
成膜し、配線電極形状にエッチングを施す（図７
（ｂ））。
縁膜１３としてＳｉＯ2を４００ｎｍ程度成膜し、各Ｔ
ＦＴのソース・ドレイン領域及びゲート電極へ通ずるコ
ンタクトホール１４の形成を実施し、コンタクト埋め込
み及び配線電極１５形成のため、スパッタ法でＡｌ膜を
成膜し、配線電極形状にエッチングを施す（図７
（ｂ））。
【００１６】更にＰＣＶＤ法にて第２の層間絶縁膜１６
として窒化シリコン（ＳｉＮ）膜を４００ｎｍ程度成膜
し、ドライエッチングにてコンタクトホール１４を形成
し、ブラックマトリックス用Ａｌ膜を５００ｎｍ厚に成
膜し、エッチングして図示のブラックマトリックス１７
を形成する（図７（ｃ））。
として窒化シリコン（ＳｉＮ）膜を４００ｎｍ程度成膜
し、ドライエッチングにてコンタクトホール１４を形成
し、ブラックマトリックス用Ａｌ膜を５００ｎｍ厚に成
膜し、エッチングして図示のブラックマトリックス１７
を形成する（図７（ｃ））。
【００１７】最後に、第３の層間絶縁膜１８としてＳｉ
ＮをＰＣＶＤ法にて成膜し、画素電極を形成するための
コンタクトホール１９を形成し、スパッタ法にてインジ
ウム−スズ酸化膜（ＩＴＯ）を選択的に形成し、画素電
極２０を形成する（図７（ｄ））。
ＮをＰＣＶＤ法にて成膜し、画素電極を形成するための
コンタクトホール１９を形成し、スパッタ法にてインジ
ウム−スズ酸化膜（ＩＴＯ）を選択的に形成し、画素電
極２０を形成する（図７（ｄ））。
【００１８】
【発明が解決しようとする課題】上記従来技術では、回
路耐圧の確保と画素ＴＦＴのリーク低減という２つの条
件を両立して満足するＬＤＤ構造形成工程が必要であ
り、ｎ，ｐ型共にＬＤＤ構造を用いる場合には、ＬＤＤ
形成工程が２回必要である。又、ＬＤＤ構造作製のた
め、低ドーズの制御が必要であるが、ｐ−Ｓｉでの低ド
ーズ制御は極めて困難であり、特性バラツキの大きな要
因となっていた。
路耐圧の確保と画素ＴＦＴのリーク低減という２つの条
件を両立して満足するＬＤＤ構造形成工程が必要であ
り、ｎ，ｐ型共にＬＤＤ構造を用いる場合には、ＬＤＤ
形成工程が２回必要である。又、ＬＤＤ構造作製のた
め、低ドーズの制御が必要であるが、ｐ−Ｓｉでの低ド
ーズ制御は極めて困難であり、特性バラツキの大きな要
因となっていた。
【００１９】又、ＬＤＤの耐圧条件等はｐ−Ｓｉの膜質
によっても変動し、一旦形成されたＬＤＤ構造では、こ
の耐圧条件の変動に追従することはできず、このような
変動が起こる場合には不十分である。
によっても変動し、一旦形成されたＬＤＤ構造では、こ
の耐圧条件の変動に追従することはできず、このような
変動が起こる場合には不十分である。
【００２０】なお、特開平５−９０５８６号公報には、
ＭＯＳ型薄膜トランジスタのゲート電極側とチャネル層
側の少なくとも一方に、絶縁膜を隔ててサブゲート電極
を形成した薄膜トランジスタが開示されており、サブゲ
ート電極に対してドレイン電圧と同電位か、０Ｖからド
レイン電圧までの所定の電位を印加してドレインオフセ
ットの電界を制御することで、リーク電流を低減し、オ
ン電流を増加させることができることが記載されてい
る。このように、サブゲート電極を形成することで、Ｌ
ＤＤ構造を形成せずともドレインオフセットの電界の制
御は可能であるが、液晶プロジェクターなどの用途に使
用する場合には、前記したように光学系からの反射光に
よる光リークの対策も必要であり、サブゲート電極に遮
光膜の機能を兼ねさせるよう形成するとチャネル部全面
を覆うように形成することとなり、サブゲート電極に印
加する電圧がトランジスタのしきい値を超えてしまって
は、トランジスタとして機能できず、リーク電流の低
減、オン電流の増加にも自ずと限界が生じている。従っ
て、遮光膜を別途形成する必要がある。
ＭＯＳ型薄膜トランジスタのゲート電極側とチャネル層
側の少なくとも一方に、絶縁膜を隔ててサブゲート電極
を形成した薄膜トランジスタが開示されており、サブゲ
ート電極に対してドレイン電圧と同電位か、０Ｖからド
レイン電圧までの所定の電位を印加してドレインオフセ
ットの電界を制御することで、リーク電流を低減し、オ
ン電流を増加させることができることが記載されてい
る。このように、サブゲート電極を形成することで、Ｌ
ＤＤ構造を形成せずともドレインオフセットの電界の制
御は可能であるが、液晶プロジェクターなどの用途に使
用する場合には、前記したように光学系からの反射光に
よる光リークの対策も必要であり、サブゲート電極に遮
光膜の機能を兼ねさせるよう形成するとチャネル部全面
を覆うように形成することとなり、サブゲート電極に印
加する電圧がトランジスタのしきい値を超えてしまって
は、トランジスタとして機能できず、リーク電流の低
減、オン電流の増加にも自ずと限界が生じている。従っ
て、遮光膜を別途形成する必要がある。
【００２１】従って、本発明の目的は、ＬＤＤ構造を形
成せずとも遮光、特に光学系からの反射光の遮光、リー
ク電流の低減並びにトランジスタ耐圧の向上が可能で、
又、その製造工程も簡略であり、プロセスマージンの拡
大の図れる薄膜集積素子を提供することにある。
成せずとも遮光、特に光学系からの反射光の遮光、リー
ク電流の低減並びにトランジスタ耐圧の向上が可能で、
又、その製造工程も簡略であり、プロセスマージンの拡
大の図れる薄膜集積素子を提供することにある。
【００２２】
【課題を解決するための手段】本発明者は、上記課題を
解決するべく鋭意検討した結果、ＴＦＴのチャネル領域
下部に遮光と同時にサブゲート電極としての機能を有す
る電極層とチャネル領域との配置を改良することによ
り、遮光性を確保した上で、ＬＤＤ構造を形成すること
なく、リーク電流、耐圧特性が改善され、又、チャネル
部でのオン動作を阻害しない薄膜トランジスタ構造が提
供できることを見いだした。
解決するべく鋭意検討した結果、ＴＦＴのチャネル領域
下部に遮光と同時にサブゲート電極としての機能を有す
る電極層とチャネル領域との配置を改良することによ
り、遮光性を確保した上で、ＬＤＤ構造を形成すること
なく、リーク電流、耐圧特性が改善され、又、チャネル
部でのオン動作を阻害しない薄膜トランジスタ構造が提
供できることを見いだした。
【００２３】すなわち本発明は、透明絶縁性基板上に形
成された遮光膜と、該遮光膜上に絶縁膜を介して形成さ
れた薄膜トランジスタとを有する薄膜集積素子におい
て、前記遮光膜は、導電性の材料により前記薄膜トラン
ジスタのチャネル領域の幅よりも広く形成され、前記薄
膜トランジスタのオフセット領域に対してサブゲート電
極として機能し、且つ、前記遮光膜と前記チャネル領域
の中心近傍との距離（ｂ）は、前記遮光膜とオフセット
領域との距離（ａ）の５倍以上であることを特徴とする
薄膜集積素子に関するものである。
成された遮光膜と、該遮光膜上に絶縁膜を介して形成さ
れた薄膜トランジスタとを有する薄膜集積素子におい
て、前記遮光膜は、導電性の材料により前記薄膜トラン
ジスタのチャネル領域の幅よりも広く形成され、前記薄
膜トランジスタのオフセット領域に対してサブゲート電
極として機能し、且つ、前記遮光膜と前記チャネル領域
の中心近傍との距離（ｂ）は、前記遮光膜とオフセット
領域との距離（ａ）の５倍以上であることを特徴とする
薄膜集積素子に関するものである。
【００２４】
【発明の実施の形態】図面を参照して本発明について説
明する。図１（ａ）及び（ｂ）は、本発明の実施形態の
概略を示す断面図である。
明する。図１（ａ）及び（ｂ）は、本発明の実施形態の
概略を示す断面図である。
【００２５】図１（ａ）では、下部遮光膜２は、透明絶
縁性基板１に形成された凹断面形状の段差部内壁面全面
及び段差部周辺近傍に連続して形成されており、前記段
差部の凹部底面上方にＴＦＴのｐ−Ｓｉ５からなるチャ
ネル領域中心が位置するようにＴＦＴが形成されてい
る。又、図１（ｂ）では、下部遮光膜２は、透明絶縁性
基板１上に平板状に形成されており、該遮光膜２上に形
成された凸断面形状の絶縁膜３頂部にＴＦＴのチャネル
領域中心部が位置するように形成されている。
縁性基板１に形成された凹断面形状の段差部内壁面全面
及び段差部周辺近傍に連続して形成されており、前記段
差部の凹部底面上方にＴＦＴのｐ−Ｓｉ５からなるチャ
ネル領域中心が位置するようにＴＦＴが形成されてい
る。又、図１（ｂ）では、下部遮光膜２は、透明絶縁性
基板１上に平板状に形成されており、該遮光膜２上に形
成された凸断面形状の絶縁膜３頂部にＴＦＴのチャネル
領域中心部が位置するように形成されている。
【００２６】ここで、下部遮光膜２とチャネル領域中心
部までの距離ｂは下部遮光膜２とチャネル領域との最短
距離ａの少なくとも５倍となるように形成する。なお、
上限については特に規定はなく、トランジスタの特性及
び設計条件により適宜最適となるよう設定すればよい。
部までの距離ｂは下部遮光膜２とチャネル領域との最短
距離ａの少なくとも５倍となるように形成する。なお、
上限については特に規定はなく、トランジスタの特性及
び設計条件により適宜最適となるよう設定すればよい。
【００２７】本発明者の検討によれば、例えば、最短距
離ａが１００ｎｍ程度である場合、１０Ｖ程度電圧が印
加できれば効果が得られる。また、その場合、チャネル
領域中央部では、トランジスタのしきい値電圧以下であ
る１Ｖと以下とする必要があり、距離ｂは距離ａの５倍
以上、例えば、前記のａが１００ｎｍの場合は、５００
ｎｍ以上とすることで、チャネル中央部にかかる電圧を
低減することができ、トランジスタのオン動作に影響を
与えることはない。
離ａが１００ｎｍ程度である場合、１０Ｖ程度電圧が印
加できれば効果が得られる。また、その場合、チャネル
領域中央部では、トランジスタのしきい値電圧以下であ
る１Ｖと以下とする必要があり、距離ｂは距離ａの５倍
以上、例えば、前記のａが１００ｎｍの場合は、５００
ｎｍ以上とすることで、チャネル中央部にかかる電圧を
低減することができ、トランジスタのオン動作に影響を
与えることはない。
【００２８】また、下部遮光膜２の幅は、ＴＦＴのチャ
ネル領域の幅よりも広く形成する必要がある。チャネル
領域の幅よりも狭いと遮光効果が得られない。なお、前
述の駆動回路一体型ＴＦＴでは、画素ＴＦＴでは遮光は
重要であり、この要件を満たす必要があるが、回路ＴＦ
Ｔでは、遮光は特に必要とはされないので、この限りで
はない。
ネル領域の幅よりも広く形成する必要がある。チャネル
領域の幅よりも狭いと遮光効果が得られない。なお、前
述の駆動回路一体型ＴＦＴでは、画素ＴＦＴでは遮光は
重要であり、この要件を満たす必要があるが、回路ＴＦ
Ｔでは、遮光は特に必要とはされないので、この限りで
はない。
【００２９】遮光膜の厚みは、使用する材料により光透
過特性が種々異なるため、一概に規定することはできな
いが、例えば、遮光膜にタングステンシリサイド（ＷＳ
ｉ）を使用する場合には、１６０ｎｍ以上の厚みに形成
するのが好ましい。要は十分な遮光効果が得られる膜厚
であればよいが、あまり厚すぎても素子自体が厚膜化し
てしまうため、所望の設計条件により最適となるよう決
定すればよい。
過特性が種々異なるため、一概に規定することはできな
いが、例えば、遮光膜にタングステンシリサイド（ＷＳ
ｉ）を使用する場合には、１６０ｎｍ以上の厚みに形成
するのが好ましい。要は十分な遮光効果が得られる膜厚
であればよいが、あまり厚すぎても素子自体が厚膜化し
てしまうため、所望の設計条件により最適となるよう決
定すればよい。
【００３０】下部遮光膜２の最短距離ａに対面するチャ
ネル領域は、ゲート電極に対していわゆるオフセット領
域となる部分である。もちろん、ゲート電極がオフセッ
ト領域にかかる従来公知のゲートオーバーラップ構造で
あってもよい。図１に示した例では、ソース・ドレイン
領域の両方の領域に隣接するオフセット領域に対面する
例を示しているが、十分な遮光効果が得られれば、ドレ
イン側オフセット領域のみを対面するように形成しても
よい。
ネル領域は、ゲート電極に対していわゆるオフセット領
域となる部分である。もちろん、ゲート電極がオフセッ
ト領域にかかる従来公知のゲートオーバーラップ構造で
あってもよい。図１に示した例では、ソース・ドレイン
領域の両方の領域に隣接するオフセット領域に対面する
例を示しているが、十分な遮光効果が得られれば、ドレ
イン側オフセット領域のみを対面するように形成しても
よい。
【００３１】図１（ａ）に示す例では、ガラス基板１に
形成する段差部の形状として、矩形形状で形成している
が、これに限定されるものではなく、台形状、多角形状
等、いずれの形状でも可能である。製造しやすさの点か
らは、図示の矩形状とするのが好ましい。
形成する段差部の形状として、矩形形状で形成している
が、これに限定されるものではなく、台形状、多角形状
等、いずれの形状でも可能である。製造しやすさの点か
らは、図示の矩形状とするのが好ましい。
【００３２】また、図１（ｂ）に示される例において
も、段差部の形状は図示の台形状に限定されるものでは
なく、矩形状、多角形状等いずれの形状も可能である。
も、段差部の形状は図示の台形状に限定されるものでは
なく、矩形状、多角形状等いずれの形状も可能である。
【００３３】また、駆動回路一体型ＴＦＴにおいては、
画素ＴＦＴについては、上記構成とするが、回路ＴＦＴ
についてはサブゲート電極として作用する部分、つま
り、オフセット領域に対面する面にのみ形成すれば良
く、チャネル中心部にかかる場合は、画素ＴＦＴと同様
に形成してもよい。
画素ＴＦＴについては、上記構成とするが、回路ＴＦＴ
についてはサブゲート電極として作用する部分、つま
り、オフセット領域に対面する面にのみ形成すれば良
く、チャネル中心部にかかる場合は、画素ＴＦＴと同様
に形成してもよい。
【００３４】更に、あまり実用的ではないが、画素ＴＦ
Ｔ側と回路ＴＦＴ側とを、それぞれ図１（ａ）の形状と
図１（ｂ）の形状として、組み合わせて使用することも
可能である。また、画素ＴＦＴ側に形成される遮光膜と
回路ＴＦＴ側に形成されるサブゲート電極とは同一の材
料で同時に形成することが好ましいが、それぞれ別材料
で別途形成することも可能である。
Ｔ側と回路ＴＦＴ側とを、それぞれ図１（ａ）の形状と
図１（ｂ）の形状として、組み合わせて使用することも
可能である。また、画素ＴＦＴ側に形成される遮光膜と
回路ＴＦＴ側に形成されるサブゲート電極とは同一の材
料で同時に形成することが好ましいが、それぞれ別材料
で別途形成することも可能である。
【００３５】
【実施例】以下、実施例を挙げて本発明を具体的に説明
するが、本発明はこれらの実施例のみに限定されるもの
ではない。なお、以下の実施例においては、画素ＴＦＴ
をｎ型に、回路ＴＦＴとしてｎ型、ｐ型を用いるＣＭＯ
Ｓ構造で形成する場合について説明する。
するが、本発明はこれらの実施例のみに限定されるもの
ではない。なお、以下の実施例においては、画素ＴＦＴ
をｎ型に、回路ＴＦＴとしてｎ型、ｐ型を用いるＣＭＯ
Ｓ構造で形成する場合について説明する。
【００３６】実施例１ 図２、３を参照して、本発明の第１の実施例について説
明する。なお、以下の説明において、図中、右側に画素
ＴＦＴを、左側に回路ｐ型ＴＦＴを形成するものとす
る。回路ｎ型ＴＦＴについては回路ｐ型ＴＦＴの図中手
前あるいは奥に形成するものとし、ここでは図示してい
ない。後述する実施例２においても同様である。また、
回路ＴＦＴ側に形成されるサブゲート電極について、以
下の説明では画素ＴＦＴ側に形成される下部遮光膜と同
一材料で同時に形成しているため、便宜上、区別してい
ない。
明する。なお、以下の説明において、図中、右側に画素
ＴＦＴを、左側に回路ｐ型ＴＦＴを形成するものとす
る。回路ｎ型ＴＦＴについては回路ｐ型ＴＦＴの図中手
前あるいは奥に形成するものとし、ここでは図示してい
ない。後述する実施例２においても同様である。また、
回路ＴＦＴ側に形成されるサブゲート電極について、以
下の説明では画素ＴＦＴ側に形成される下部遮光膜と同
一材料で同時に形成しているため、便宜上、区別してい
ない。
【００３７】まず図２（ａ）に示すように、ガラス基板
１などの透明絶縁性基板上の各ＴＦＴ形成予定部位に深
さ５００ｎｍの段差１ａを形成する。次に基板面全面に
ＷＳｉなどの材料をスパッタ法で成膜し、エッチングし
てそれぞれ下部遮光膜２を形成する。更に基板全面に絶
縁膜３（ＳｉＯ2：０．５〜１μｍ厚）を積層し表面を
平坦化する（図２（ｂ））。平坦化後、段差周辺部の下
部遮光膜２上の絶縁膜厚みは約１００ｎｍであり、段差
部底に形成された下部遮光膜上の絶縁膜厚みは約６００
ｎｍとなる。その上にアモルファスシリコン（ａ−Ｓ
ｉ）膜４を低圧ＣＶＤ法（ＬＰＣＶＤ）により、例えば
１００ｎｍ程度成膜する。ａ−Ｓｉ膜４は更にエキシマ
レーザーを室温で例えば出力４００ｍＪで照射すること
で結晶化を行い、ポリシリコン化する（図２（ｃ））。
１などの透明絶縁性基板上の各ＴＦＴ形成予定部位に深
さ５００ｎｍの段差１ａを形成する。次に基板面全面に
ＷＳｉなどの材料をスパッタ法で成膜し、エッチングし
てそれぞれ下部遮光膜２を形成する。更に基板全面に絶
縁膜３（ＳｉＯ2：０．５〜１μｍ厚）を積層し表面を
平坦化する（図２（ｂ））。平坦化後、段差周辺部の下
部遮光膜２上の絶縁膜厚みは約１００ｎｍであり、段差
部底に形成された下部遮光膜上の絶縁膜厚みは約６００
ｎｍとなる。その上にアモルファスシリコン（ａ−Ｓ
ｉ）膜４を低圧ＣＶＤ法（ＬＰＣＶＤ）により、例えば
１００ｎｍ程度成膜する。ａ−Ｓｉ膜４は更にエキシマ
レーザーを室温で例えば出力４００ｍＪで照射すること
で結晶化を行い、ポリシリコン化する（図２（ｃ））。
【００３８】このようにして形成されたｐ−Ｓｉ層を画
素ＴＦＴ及び回路ＴＦＴの形成される部位にアイランド
状ｐ−Ｓｉ５にパターニングし、まず、画素ＴＦＴのソ
ースドレイン領域８を形成するため、ｎ型不純物として
リン（Ｐ）イオン７を、例えば、１×１０15〜５×１０
15ａｔｏｍ／ｃｍ2のドーズ量で注入する。その際、回
路ｐ型ＴＦＴ用のｐ−Ｓｉ５は全面をフォトレジスト
（ＰＲ）６で覆っておく。又、画素ＴＦＴのチャネル部
上にも同様にＰＲ６を成膜し、選択的に画素ＴＦＴのソ
ース・ドレイン領域８を形成する（図２（ｄ））。な
お、回路ｎ型ＴＦＴはこの工程で同時にソース・ドレイ
ン領域を形成することができる。
素ＴＦＴ及び回路ＴＦＴの形成される部位にアイランド
状ｐ−Ｓｉ５にパターニングし、まず、画素ＴＦＴのソ
ースドレイン領域８を形成するため、ｎ型不純物として
リン（Ｐ）イオン７を、例えば、１×１０15〜５×１０
15ａｔｏｍ／ｃｍ2のドーズ量で注入する。その際、回
路ｐ型ＴＦＴ用のｐ−Ｓｉ５は全面をフォトレジスト
（ＰＲ）６で覆っておく。又、画素ＴＦＴのチャネル部
上にも同様にＰＲ６を成膜し、選択的に画素ＴＦＴのソ
ース・ドレイン領域８を形成する（図２（ｄ））。な
お、回路ｎ型ＴＦＴはこの工程で同時にソース・ドレイ
ン領域を形成することができる。
【００３９】次に、全面にゲート酸化膜９としてＳｉＯ
2を１００ｎｍ程度成膜し、ゲート電極１０としてｎ+−
Ｓｉ及びＷＳｉをそれぞれ１００ｎｍずつ成膜する。そ
の後フォトリソ工程によりゲート電極形状にパターニン
グする（図２（ｅ））。
2を１００ｎｍ程度成膜し、ゲート電極１０としてｎ+−
Ｓｉ及びＷＳｉをそれぞれ１００ｎｍずつ成膜する。そ
の後フォトリソ工程によりゲート電極形状にパターニン
グする（図２（ｅ））。
【００４０】次に図３（ａ）に示すように、回路ｐ型Ｔ
ＦＴのソース・ドレイン領域１２を形成するため、回路
ｐ型ＴＦＴのチャネル領域上、回路ｎ型ＴＦＴ及び画素
ＴＦＴのソース・ドレイン領域を含む活性層全面を覆う
ようにＰＲ６を形成し、ｐ型不純物として、例えばボロ
ン（Ｂ）イオンを１×１０15〜５×１０15ａｔｏｍ／ｃ
ｍ2のドーズ量でイオン注入する。その後、５５０℃で
アニールし、更に水素プラズマ処理を実施して、チャネ
ル領域中のダングリングボンドを水素により終端する。
ＦＴのソース・ドレイン領域１２を形成するため、回路
ｐ型ＴＦＴのチャネル領域上、回路ｎ型ＴＦＴ及び画素
ＴＦＴのソース・ドレイン領域を含む活性層全面を覆う
ようにＰＲ６を形成し、ｐ型不純物として、例えばボロ
ン（Ｂ）イオンを１×１０15〜５×１０15ａｔｏｍ／ｃ
ｍ2のドーズ量でイオン注入する。その後、５５０℃で
アニールし、更に水素プラズマ処理を実施して、チャネ
ル領域中のダングリングボンドを水素により終端する。
【００４１】ついで、レジストを除去後、第１の層間絶
縁膜１３としてＳｉＯ2を４００ｎｍ程度成膜し、各Ｔ
ＦＴのソース・ドレイン領域及びゲート電極へ通ずるコ
ンタクトホール１４の形成を実施し、コンタクト埋め込
み及び配線電極１５形成のため、スパッタ法でＡｌ膜を
成膜し、配線電極形状にエッチングを施す（図３
（ｂ））。
縁膜１３としてＳｉＯ2を４００ｎｍ程度成膜し、各Ｔ
ＦＴのソース・ドレイン領域及びゲート電極へ通ずるコ
ンタクトホール１４の形成を実施し、コンタクト埋め込
み及び配線電極１５形成のため、スパッタ法でＡｌ膜を
成膜し、配線電極形状にエッチングを施す（図３
（ｂ））。
【００４２】更にＰＣＶＤ法にて第２の層間絶縁膜１６
として窒化シリコン（ＳｉＮ）膜を４００ｎｍ程度成膜
し、ドライエッチングにてコンタクトホール１４を形成
し、ブラックマトリックス用Ａｌ膜を５００ｎｍ厚に成
膜し、エッチングして図３（ｃ）に示すようにブラック
マトリックス１７を形成する。
として窒化シリコン（ＳｉＮ）膜を４００ｎｍ程度成膜
し、ドライエッチングにてコンタクトホール１４を形成
し、ブラックマトリックス用Ａｌ膜を５００ｎｍ厚に成
膜し、エッチングして図３（ｃ）に示すようにブラック
マトリックス１７を形成する。
【００４３】最後に、第３の層間絶縁膜１８としてＳｉ
ＮをＰＣＶＤ法にて成膜し、画素電極を形成するための
コンタクトホール１９を形成し、スパッタ法にてインジ
ウム−スズ酸化膜（ＩＴＯ）を選択的に形成し、画素電
極２０を形成する（図３（ｄ））。
ＮをＰＣＶＤ法にて成膜し、画素電極を形成するための
コンタクトホール１９を形成し、スパッタ法にてインジ
ウム−スズ酸化膜（ＩＴＯ）を選択的に形成し、画素電
極２０を形成する（図３（ｄ））。
【００４４】なお、下部遮光膜２には不図示のコンタク
トを介して電圧を印加できるようにしておき、サブゲー
ト電極として機能するようにしておく。
トを介して電圧を印加できるようにしておき、サブゲー
ト電極として機能するようにしておく。
【００４５】以上の製造方法ではｎ型の不純物ドーピン
グ工程をゲート電極形成前に行っているが、ゲート電極
形成後に行うこともできる。
グ工程をゲート電極形成前に行っているが、ゲート電極
形成後に行うこともできる。
【００４６】このように形成した薄膜集積素子におい
て、下部遮光膜２に例えば１０Ｖの電圧を印加してオン
動作させる場合、チャネル領域中央部近傍では約１０分
の１の電位、すなわち、１Ｖ程度しか作用しなくなる。
つまり、オフセット領域に対しては下部遮光膜がサブゲ
ート電極として機能し、チャネル領域中央部近傍ではサ
ブゲート電極としての機能はない。結果として、トラン
ジスタのオン動作を阻害することなく、オフセット領域
の制御が可能となる。
て、下部遮光膜２に例えば１０Ｖの電圧を印加してオン
動作させる場合、チャネル領域中央部近傍では約１０分
の１の電位、すなわち、１Ｖ程度しか作用しなくなる。
つまり、オフセット領域に対しては下部遮光膜がサブゲ
ート電極として機能し、チャネル領域中央部近傍ではサ
ブゲート電極としての機能はない。結果として、トラン
ジスタのオン動作を阻害することなく、オフセット領域
の制御が可能となる。
【００４７】実施例２ 本発明の第２の実施例について図４及び図５を参照して
説明する。
説明する。
【００４８】まず、ガラス基板上に、例えばＷＳｉ膜を
１６０ｎｍ程度に成膜し、各ＴＦＴ用の遮光膜パターン
にパターニングする（図４（ａ））。続いて、各遮光膜
上に高さ２μｍ程度の凸部３１を酸化膜で選択的に形成
し（図４（ｂ））、更にこの上にＣＶＤ法により絶縁膜
３としてＳｉＯ2膜を５００ｎｍ程度の膜厚で全面に形
成して段差部３２を形成する（図４（ｃ））。
１６０ｎｍ程度に成膜し、各ＴＦＴ用の遮光膜パターン
にパターニングする（図４（ａ））。続いて、各遮光膜
上に高さ２μｍ程度の凸部３１を酸化膜で選択的に形成
し（図４（ｂ））、更にこの上にＣＶＤ法により絶縁膜
３としてＳｉＯ2膜を５００ｎｍ程度の膜厚で全面に形
成して段差部３２を形成する（図４（ｃ））。
【００４９】次に全面にＬＰＣＶＤ法によりａ−Ｓｉ膜
４を例えば１００ｎｍ程度成膜する。ａ−Ｓｉ膜４は更
にエキシマレーザーを室温で例えば出力４００ｍＪで照
射することで結晶化を行い、ポリシリコン化する（図４
（ｄ））。
４を例えば１００ｎｍ程度成膜する。ａ−Ｓｉ膜４は更
にエキシマレーザーを室温で例えば出力４００ｍＪで照
射することで結晶化を行い、ポリシリコン化する（図４
（ｄ））。
【００５０】このようにして形成されたｐ−Ｓｉ層４を
画素ＴＦＴ及び回路ＴＦＴの形成される部位にアイラン
ド状ｐ−Ｓｉ５にパターニングする（図４（ｅ））。
画素ＴＦＴ及び回路ＴＦＴの形成される部位にアイラン
ド状ｐ−Ｓｉ５にパターニングする（図４（ｅ））。
【００５１】続いて、画素ＴＦＴのソースドレイン領域
８を形成するため、ｎ型不純物としてリン（Ｐ）イオン
７を、例えば、１×１０15〜５×１０15ａｔｏｍ／ｃｍ
2のドーズ量で注入する。その際、回路ｐ型ＴＦＴ用の
ｐ−Ｓｉ５は全面をフォトレジスト（ＰＲ）６で覆って
おく。又、画素ＴＦＴのチャネル部上にも同様にＰＲ６
を成膜し、選択的に画素ＴＦＴのソース・ドレイン領域
８を形成する（図５（ａ））。なお、回路ｎ型ＴＦＴは
この工程で同時にソース・ドレイン領域を形成すること
ができる。
８を形成するため、ｎ型不純物としてリン（Ｐ）イオン
７を、例えば、１×１０15〜５×１０15ａｔｏｍ／ｃｍ
2のドーズ量で注入する。その際、回路ｐ型ＴＦＴ用の
ｐ−Ｓｉ５は全面をフォトレジスト（ＰＲ）６で覆って
おく。又、画素ＴＦＴのチャネル部上にも同様にＰＲ６
を成膜し、選択的に画素ＴＦＴのソース・ドレイン領域
８を形成する（図５（ａ））。なお、回路ｎ型ＴＦＴは
この工程で同時にソース・ドレイン領域を形成すること
ができる。
【００５２】次に、全面にゲート酸化膜９としてＳｉＯ
2を１００ｎｍ程度成膜し、ゲート電極１０としてｎ+−
Ｓｉ及びＷＳｉをそれぞれ１００ｎｍずつ成膜する。そ
の後フォトリソ工程によりゲート電極形状にパターニン
グする（図５（ｂ））。
2を１００ｎｍ程度成膜し、ゲート電極１０としてｎ+−
Ｓｉ及びＷＳｉをそれぞれ１００ｎｍずつ成膜する。そ
の後フォトリソ工程によりゲート電極形状にパターニン
グする（図５（ｂ））。
【００５３】次に図５（ｃ）に示すように、回路ｐ型Ｔ
ＦＴのソース・ドレイン領域１２を形成するため、回路
ｐ型ＴＦＴのチャネル領域上、回路ｎ型ＴＦＴ及び画素
ＴＦＴのソース・ドレイン領域を含む活性層全面を覆う
ようにＰＲ６を形成し、ｐ型不純物として、例えばボロ
ン（Ｂ）イオンを１×１０15〜５×１０15ａｔｏｍ／ｃ
ｍ2のドーズ量でイオン注入する。その後、５５０℃で
アニールし、更に水素プラズマ処理を実施して、チャネ
ル領域中のダングリングボンドを水素により終端する。
ＦＴのソース・ドレイン領域１２を形成するため、回路
ｐ型ＴＦＴのチャネル領域上、回路ｎ型ＴＦＴ及び画素
ＴＦＴのソース・ドレイン領域を含む活性層全面を覆う
ようにＰＲ６を形成し、ｐ型不純物として、例えばボロ
ン（Ｂ）イオンを１×１０15〜５×１０15ａｔｏｍ／ｃ
ｍ2のドーズ量でイオン注入する。その後、５５０℃で
アニールし、更に水素プラズマ処理を実施して、チャネ
ル領域中のダングリングボンドを水素により終端する。
【００５４】ついで、レジストを除去後、第１の層間絶
縁膜１３としてＳｉＯ2を４００ｎｍ程度成膜し、各Ｔ
ＦＴのソース・ドレイン領域及びゲート電極へ通ずるコ
ンタクトホール１４の形成を実施し、コンタクト埋め込
み及び配線電極１５形成のため、スパッタ法でＡｌ膜を
成膜し、配線電極形状にエッチングを施す（図５
（ｄ））。
縁膜１３としてＳｉＯ2を４００ｎｍ程度成膜し、各Ｔ
ＦＴのソース・ドレイン領域及びゲート電極へ通ずるコ
ンタクトホール１４の形成を実施し、コンタクト埋め込
み及び配線電極１５形成のため、スパッタ法でＡｌ膜を
成膜し、配線電極形状にエッチングを施す（図５
（ｄ））。
【００５５】その後、実施例１と同様にして、第２の層
間絶縁膜、ブラックマトリクス、第３の層間絶縁膜、画
素電極の形成を行って薄膜集積素子を形成する。
間絶縁膜、ブラックマトリクス、第３の層間絶縁膜、画
素電極の形成を行って薄膜集積素子を形成する。
【００５６】この例では、下部遮光膜２上に形成するそ
の断面が凸面形状の段差部３２を絶縁膜により形成し、
該段差部３２の頂部にチャネル領域中心が位置するよう
に形成することで、下部遮光膜２からチャネル中心まで
の距離を、ソース・ドレイン近傍までの距離の５倍以上
に形成することができる。
の断面が凸面形状の段差部３２を絶縁膜により形成し、
該段差部３２の頂部にチャネル領域中心が位置するよう
に形成することで、下部遮光膜２からチャネル中心まで
の距離を、ソース・ドレイン近傍までの距離の５倍以上
に形成することができる。
【００５７】以上、実施例では画素ＴＦＴとしてｎ型、
回路ＴＦＴとしてｎ型、ｐ型の両者を用いるＣＭＯＳ構
造で形成する方法を中心に述べてきたが、すべてｎ型Ｔ
ＦＴで構成する場合、画素ＴＦＴも含めてすべてｐ型Ｔ
ＦＴで構成する場合、あるいは画素ＴＦＴとしてｎ型、
ｐ型の両者を用いる場合でも本発明は有効であり、いず
れの場合でも、ＴＦＴ構造の導電型を変更するのみで、
基本的な構造は同じである。
回路ＴＦＴとしてｎ型、ｐ型の両者を用いるＣＭＯＳ構
造で形成する方法を中心に述べてきたが、すべてｎ型Ｔ
ＦＴで構成する場合、画素ＴＦＴも含めてすべてｐ型Ｔ
ＦＴで構成する場合、あるいは画素ＴＦＴとしてｎ型、
ｐ型の両者を用いる場合でも本発明は有効であり、いず
れの場合でも、ＴＦＴ構造の導電型を変更するのみで、
基本的な構造は同じである。
【００５８】以上の製造方法ではｎ型の不純物ドーピン
グ工程をゲート電極形成前に行っているが、ゲート電極
形成後に行うこともできる。
グ工程をゲート電極形成前に行っているが、ゲート電極
形成後に行うこともできる。
【００５９】
【発明の効果】以上説明したように、本発明によれば、
下部遮光膜をチャネル領域全面を遮光するように形成
し、下部遮光膜とＴＦＴのチャネル領域中心までの距離
を下部遮光膜とＴＦＴのオフセット領域までの距離の５
倍以上とすることにより、該遮光膜がオフセット領域に
対してはサブゲート電極として作用する一方、チャネル
領域中心近傍に対してはほとんど電界を与えないため、
十分な遮光効果が得られ、ＬＤＤ構造に代えてオフセッ
ト領域を電気的に制御できるサブゲート電極が形成でき
るため、リーク電流の低減はもちろん、回路ＴＦＴにお
いては、トランジスタ耐圧の向上も可能となる。
下部遮光膜をチャネル領域全面を遮光するように形成
し、下部遮光膜とＴＦＴのチャネル領域中心までの距離
を下部遮光膜とＴＦＴのオフセット領域までの距離の５
倍以上とすることにより、該遮光膜がオフセット領域に
対してはサブゲート電極として作用する一方、チャネル
領域中心近傍に対してはほとんど電界を与えないため、
十分な遮光効果が得られ、ＬＤＤ構造に代えてオフセッ
ト領域を電気的に制御できるサブゲート電極が形成でき
るため、リーク電流の低減はもちろん、回路ＴＦＴにお
いては、トランジスタ耐圧の向上も可能となる。
【図１】本発明の作用を説明する概略断面図である。
【図２】本発明の一実施例になる薄膜集積素子の製造工
程を説明する工程断面図である。
程を説明する工程断面図である。
【図３】図２の薄膜集積素子の製造工程に続く工程を説
明する工程断面図である。
明する工程断面図である。
【図４】本発明の他の実施例になる薄膜集積素子の製造
工程を説明する工程断面図である。
工程を説明する工程断面図である。
【図５】図４の薄膜集積素子の製造工程に続く工程を説
明する工程断面図である。
明する工程断面図である。
【図６】従来の薄膜集積素子の製造工程を説明する工程
断面図である。
断面図である。
【図７】図６の薄膜集積素子の製造工程に続く工程を説
明する工程断面図である。
明する工程断面図である。
１ ガラス基板 １ａ 凹部 ２ 下部遮光膜 ３ 絶縁膜 ４ ａ−Ｓｉ膜 ５ アイランド状ｐ−Ｓｉ ６ フォトレジスト ７ Ｐイオン ８ ソース・ドレイン領域（画素ＴＦＴ） ９ ゲート酸化膜 １０ ゲート電極 １１ ＬＤＤ領域 １２ ソース・ドレイン領域（回路ＴＦＴ） １３ 第１の層間絶縁膜 １４ コンタクトホール １５ Ａｌ配線 １６ 第２の層間絶縁膜 １７ ブラックマトリクス １８ 第３の層間絶縁膜 １９ コンタクトホール ２０ 画素電極 ２１ 駆動回路ＴＦＴ ２２ 画素ＴＦＴ ３１ 凸部 ３２ 段差部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２６Ｃ ６１８Ｃ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 G02F 1/1368 H01L 21/336
Claims (11)
- 【請求項１】 透明絶縁性基板上に形成された遮光膜
と、該遮光膜上に絶縁膜を介して形成された薄膜トラン
ジスタとを有する薄膜集積素子において、前記遮光膜
は、導電性の材料により前記薄膜トランジスタのチャネ
ル領域の幅よりも広く形成され、前記薄膜トランジスタ
のオフセット領域に対してサブゲート電極として機能
し、且つ、前記遮光膜と前記チャネル領域の中心近傍と
の距離（ｂ）は、前記遮光膜とオフセット領域との距離
（ａ）の５倍以上であることを特徴とする薄膜集積素
子。 - 【請求項２】 前記遮光膜は、透明絶縁性基板に形成さ
れた凹断面形状の段差部内壁面全面及び段差部周辺近傍
に連続して形成されており、前記段差部の凹部底面上方
に前記薄膜トランジスタのチャネル領域中心が位置する
ことを特徴とする請求項１に記載の薄膜集積素子。 - 【請求項３】 前記遮光膜は、透明絶縁性基板上に平板
状に形成されており、該遮光膜上に形成された凸断面形
状の絶縁膜頂部に前記薄膜トランジスタのチャネル領域
中心が位置する事を特徴とする請求項１に記載の薄膜集
積素子。 - 【請求項４】 前記遮光膜は、タングステンシリサイド
より形成されてなり、少なくとも１６０ｎｍの膜厚に形
成されていることを特徴とする請求項１乃至３のいずれ
か１項に記載の薄膜集積素子。 - 【請求項５】 画素電極へのスイッチングを行う画素薄
膜トランジスタ、該画素薄膜トランジスタを駆動制御す
る駆動回路薄膜トランジスタ、及び少なくとも画素薄膜
トランジスタと透明絶縁性基板との間に遮光膜とを有す
る薄膜集積素子において、前記遮光膜は、導電性の材料
により前記薄膜トランジスタのチャネル領域の幅よりも
広く形成され、前記薄膜トランジスタのオフセット領域
に対してサブゲート電極として機能し、前記駆動回路薄
膜トランジスタと透明絶縁性基板間に少なくとも駆動回
路薄膜トランジスタのオフセット領域に対面するサブゲ
ート電極を有し、前記画素薄膜トランジスタ側に形成さ
れる前記遮光膜と前記画素薄膜トランジスタのチャネル
領域の中心近傍との距離（ｂ）は、前記遮光膜とオフセ
ット領域との距離（ａ）の５倍以上であることを特徴と
する薄膜集積素子。 - 【請求項６】 前記遮光膜は、透明絶縁性基板に形成さ
れた凹断面形状の段差部内壁面全面及び段差部周辺近傍
に連続して形成されており、前記段差部の凹部底面上方
に前記画素薄膜トランジスタのチャネル領域中心が位置
することを特徴とする請求項５に記載の薄膜集積素子。 - 【請求項７】 前記駆動回路薄膜トランジスタ側に形成
されるサブゲート電極が、透明絶縁性基板に形成された
凹断面形状の段差部内壁面及び段差部周辺近傍に連続し
て形成されており、前記段差部の凹部底面に形成される
サブゲート電極と前記駆動回路薄膜トランジスタのチャ
ネル領域中心近傍との距離（ｂ）は、前記段差部周辺近
傍に形成されるサブゲート電極とオフセット領域との距
離（ａ）の５倍以上であることを特徴とする請求項６に
記載の薄膜集積素子。 - 【請求項８】 前記遮光膜は、透明絶縁性基板上に平板
状に形成されており、該遮光膜上に形成された凸断面形
状の絶縁膜段差部頂部に前記画素薄膜トランジスタのチ
ャネル領域中心が位置し、該絶縁膜段差部周辺部にオフ
セット領域が位置する事を特徴とする請求項５に記載の
薄膜集積素子。 - 【請求項９】 前記駆動回路薄膜トランジスタ側に形成
されるサブゲート電極が、透明絶縁性基板上に平板状に
形成されており、該サブゲート電極上に形成された凸断
面形状の絶縁膜頂部に前記駆動回路薄膜トランジスタの
チャネル領域中心が位置し、該絶縁膜段差部周辺部にオ
フセット領域が位置し、前記サブゲート電極と前記駆動
回路薄膜トランジスタのチャネル領域中心との距離
（ｂ）は、サブゲート電極とオフセット領域との距離
（ａ）の５倍以上であることを特徴とする請求項８に記
載の薄膜集積素子。 - 【請求項１０】 前記遮光膜は、タングステンシリサイ
ドより形成されてなり、少なくとも１６０ｎｍの膜厚に
形成されていることを特徴とする請求項５乃至９のいず
れか１項に記載の薄膜集積素子。 - 【請求項１１】 前記画素薄膜トランジスタ側の遮光膜
と駆動回路薄膜トランジスタ側のサブゲート電極が同一
材料で同時に形成されたものであることを特徴とする請
求項５乃至１０のいずれか１項に記載の薄膜集積素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34042798A JP3259769B2 (ja) | 1998-11-30 | 1998-11-30 | 薄膜集積素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34042798A JP3259769B2 (ja) | 1998-11-30 | 1998-11-30 | 薄膜集積素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000164882A JP2000164882A (ja) | 2000-06-16 |
| JP3259769B2 true JP3259769B2 (ja) | 2002-02-25 |
Family
ID=18336864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34042798A Expired - Lifetime JP3259769B2 (ja) | 1998-11-30 | 1998-11-30 | 薄膜集積素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259769B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4692699B2 (ja) * | 2000-12-07 | 2011-06-01 | 日本電気株式会社 | アクティブマトリクス型液晶表示装置 |
| WO2014128990A1 (ja) * | 2013-02-19 | 2014-08-28 | 独立行政法人産業技術総合研究所 | 相変化チャネルトランジスタ及びその駆動方法 |
-
1998
- 1998-11-30 JP JP34042798A patent/JP3259769B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000164882A (ja) | 2000-06-16 |
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