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JP3131982B2 - 半導体装置、半導体メモリ及び半導体装置の製造方法 - Google Patents

半導体装置、半導体メモリ及び半導体装置の製造方法

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Publication number
JP3131982B2
JP3131982B2 JP02220905A JP22090590A JP3131982B2 JP 3131982 B2 JP3131982 B2 JP 3131982B2 JP 02220905 A JP02220905 A JP 02220905A JP 22090590 A JP22090590 A JP 22090590A JP 3131982 B2 JP3131982 B2 JP 3131982B2
Authority
JP
Japan
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film
hydrogen
semiconductor device
tion
hydrogen barrier
Prior art date
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Application number
JP02220905A
Other languages
English (en)
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JPH04102367A (ja
Inventor
計廣 竹中
晃 藤沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Priority to DE69124994T priority patent/DE69124994T2/de
Priority to PCT/JP1991/001105 priority patent/WO1992003849A1/ja
Priority to EP91914601A priority patent/EP0514547B1/en
Publication of JPH04102367A publication Critical patent/JPH04102367A/ja
Priority to US08/238,802 priority patent/US5523595A/en
Priority to JP30057099A priority patent/JP3362712B2/ja
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置及びその製造方法に関し、特
に、PZT（Pb（TixZry）O3）などの強誘電体膜を用いた
キャパシタ構造を有する半導体メモリにおける保護膜構
造及びその成膜法に関するものである。
〔従来の技術〕
従来、強誘電体を用いたストレージ・キャパシタ構造
を有する半導体不揮発性メモリ・セルは、例えば第６図
に示す構造を備えている。このメモリ・セルは、単一の
転送ゲート・トランジスタ（MOSトランジスタ）Ｔに強
誘電体膜を用いたストレージ・キャパシタ（コンデン
サ）Ｃを直列接続したものである。転送ゲート・トラン
ジスタＴは、ｐ型半導体基板１の上にゲート絶縁膜２を
介して形成されて多結晶シリコン・ゲート３と、この多
結晶シリコン・ゲート３をマスクとしてｐ型半導体基板
１の表面側にセルフアラインで形成された高濃度ｎ型領
域たるソース・ドレイン領域4,5とから構成されてい
る。なお、ソース・ドレイン領域４はビット線に、多結
晶シリコン・ゲート３はワード線にそれぞれ接続されて
いる。一方、ストレージ・キャパシタＣはフィールド酸
化膜たるLOCOS（局所酸化膜）６上に構成されている。L
OCOS6,多結晶シリコン・ゲート３の上には、例えばCVD
によりSiO2又はスパッタ法によるSiNの第１の層間絶縁
膜７が形成され、この層間絶縁膜７のうちLOCOS6の真上
にスパッタ法で白金（Pt）の下部平板電極８が形成され
る。この下部平板電極８上の一部にはスパッタ法又は塗
布法により強誘電体たるPZT（Pb（TixZry）O3）の誘電
体膜９が形成され、またこの誘電体膜９の上にはスパッ
タ法で白金の上部平板電極10が形成される。次に、第１
の層間絶縁膜７の上には例えばCVDによるSiO2又はスパ
ッタ法によるSiNの第２の層間絶縁膜11が形成され、こ
の層間絶縁膜11の上にスパッタ法によりAl配線が形成さ
れる。Al配線12aはソース・ドレイン領域５と上部平板
電極10とをコンタクト穴を介して導通させるセル内部配
線で、Al配線12bは下部平板電極８と図示しないパッド
部とを導通させる接地配線である。なお、第６図には示
されていないが、多結晶シリコン・ゲート３に導通する
ワード線及びソース・ドレイン領域４に導通するビット
線は上記Al配線と同一層に形成されている。Al配線12a,
12bの上にはスパッタ法によるSiNのパッシベーション膜
13が形成されている。
〔発明が解決しようとする課題〕
誘電体膜９に使用される強誘電体たるPZT（Pb（TixZr
y）O3）は電界に対してヒステリシス曲線を持ち、書き
込み電圧を取り除くと、残留分極を保持し続けるため、
上述のような不揮発性メモリとして利用されたり、また
比誘電率が約1000程度の値でSiO2膜と比較して２桁以上
も大きいので、ダイナミックRAMのキャパシタとしても
利用される。
しかしながら、水素に晒されると残留分極の値が減少
してしまい、記憶機能に必要な２値論理の幅（マージ
ン）が狭くなる。また比誘電率の値も低下する。このよ
うな特性劣化は歩留りの低下を招くので、誘電体膜９の
形成工程の後においては水素を誘電体膜９に晒さないよ
うな成膜法に顧慮する必要がある。
プラズマCVD法によるSiNや常圧又は減圧CVD法によるS
iO2の形成にあっては成膜中水素雰囲気にあるため、こ
れらの膜を誘電体膜９の上部に形成すると、水素が誘電
体膜９へ侵入し、その特性を劣化させてしまうので、こ
れらの成膜法を採用することはできない。そこで、上記
従来の不揮発性メモリの構造においては、第２の層間絶
縁膜11とパッシベーション膜13はスパッタ法の成膜によ
るSiN膜とされる。これは水素不放出の工程による成膜
だからである。一方、パッシベーション膜13は本来的に
耐湿性の緻密な膜質が要求されるが、スパッタ法による
SiN膜は膜質の稠密性に欠け、耐湿性に劣るので、パッ
シベーション膜としては不向きである。
本発明は上記問題点を解決するものであり、その課題
は、強誘電体膜の上部にこの強誘電体膜への水素侵入を
防止する成膜法を採用することにより、残留分極及び比
誘電率の高い強誘電体膜を要素とする半導体装置及びそ
の製造方法を提供することにある。
〔課題を解決するための手段〕
本発明は、強誘電体膜を要素とする半導体装置におい
て、該要素の上部において少なくとも該要素を覆う範囲
に、TiON膜からなる水素バリア膜を具有することを特徴
とする。TiON膜の成膜法としては、TiN膜の酸素雰囲気
でのプラズマ処理又は熱処理、窒素及び酸素雰囲気中で
のTiターゲットによるスパッタ法やTiONのスパッタ法で
ある。TiONは酸素含有率が小さいときは導電性で、酸素
含有率が大きいときは絶縁性である。また酸素含有率の
高いTiON膜は水素阻止能が高くなる。
この水素バリア膜の上に直接又は層間絶縁膜を介して
腐食防止膜（プラズマCVD法によるSiNや常圧又は減圧CV
D法によるSiO2など）を被着させた構造も採用される。
〔作用〕
TiON膜からなる水素バリア膜を強誘電体膜の上部に覆
うと、強誘電体膜の形成後において、プロセス中で発生
する水素の当該強誘電体膜の侵入を防止することがで
き、残留分極や比誘電率の低下を回避できる。それ故、
残留分極や比誘電率の高い強誘電体膜を有する半導体装
置を得ることができる。TiON膜の上部に腐食防止膜を形
成した構造においては、TiON膜の腐食を防止できる。こ
の腐食防止膜は膜質の緻密性を必要とするので、主にCV
D法による成膜で、水素放出の成膜法に依らざる得な
い。しかし、下層には水素バリア膜たるTiON膜が存在す
るので、強誘電体膜への水素侵入の問題は発生しない。
上記の製造方法は汎用的な手段であるが、水素バリア
膜として絶縁性（酸素含有率が大）のTiON膜を成膜する
場合には、上述の腐食防止膜の成膜工程を削減できる。
〔実施例〕
次に、本発明の実施例を添付図面に基づいて説明す
る。
第１実施例 第１図は本発明の第１実施例に係る半導体メモリの構
造を示す断面図である。
ｐ型半導体基板１の表面には熱酸化によるゲート絶縁
膜２とMOSのアクティブ領域を区画形成すべき厚い酸化
膜のLOCOS（局所酸化膜）６が形成される。転送トラン
ジスタＴはゲート絶縁膜２を介して形成された多結晶シ
リコン・ゲート３と、この多結晶シリコン・ゲート３を
マスクとしてｐ型半導体基板１の表面側にセルフアライ
ンで形成された高濃度ｎ型領域たるソース・ドレイン領
域4,5とから構成されている。一方、ストレージ・キャ
パシタＣはフィールド酸化膜たるLOCOS（局所酸化膜）
６上に構成されている。
先ず、LOCOS6,多結晶シリコン・ゲート３の上にはCVD
により緻密な第１の層間絶縁膜（SiO2又はSiN）７が全
面形成される。次に、この層間絶縁膜７のうちLOCOS6の
真上にスパッタ法で白金（Pt）の下部平板電極８が形成
される。次に、この下部平板電極８上の一部にはスパッ
タ法又は塗布法による強誘電体たるPZT（Pb（TixZry）O
3）の誘電体膜９が形成される。また次に、この誘電体
膜９の上にはスパッタ法で白金の上部平板電極10が形成
され、ストレージ・キャパシタＣが得られる。
次に、第１の層間絶縁膜７の上にはスパッタ法による
SiNの第２の層間絶縁膜（下部層間絶縁膜）11が形成さ
れる。そして、ソース・ドレイン領域5,上部平板電極1
0,下部平板電極８の部位にはコンタクト穴が窓明けされ
る。
次に、この層間絶縁膜11の上にはスパッタ法によりAl
配線が形成される。Al配線12aはソース・ドレイン領域
５と上部平板電極10とをコンタクト穴を介して導通させ
るセル内部配線で、Al配線12bは下部平板電極８と図示
しないパッド部とを導通させる接地配線である。なお、
第１図には示されていないが、多結晶シリコン・ゲート
３に導通するワード線及びソース・ドレイン領域４に導
通するビット線は上記Al配線と同一層に形成されてい
る。
次に、Al配線12a,12bの上にはスパッタ法によるSiNの
第３の層間絶縁膜（上部層間絶縁膜）13′が形成されて
いる。勿論、この工程中では水素不放出であることか
ら、誘電体膜９の特性劣化の問題は発生しない。第３の
層間絶縁膜13′の膜質は緻密性に欠けるがので、パッシ
ベーション膜としての意義は少なく、後述するように、
導電性で耐湿性の水素バリア膜４とAl配線12a,12bとの
層間絶縁膜たる意義を有する。
次に、第３の層間絶縁膜13′の上にスパッタ法でTiN
膜を耐湿性の水素バリア膜14として形成する。この成膜
過程においては水素の発生がないため、誘電体膜９の特
性劣化の問題は発生しない。本発明者は水素バリア膜14
としてこのTiN膜が好適であるを見出した。一般に半導
体技術においてTiN膜はシリコンとAlのバリアメタルと
して知られているが、このTiN膜は緻密性に富み、導電
性の膜であるため、耐湿性で水素非透過性の保護膜であ
ると共に、電磁シールド機能をも果たす。この窒化チタ
ン（TiN;チタンナイトライド）は酸化して酸素侵入型の
TiONとなり易い。酸素含有率の高いTiONは水素非透過性
がより高くなり、水素バリア膜として優れている。した
がって、この水素バリア膜膜14としてはTiON膜であって
も良い。TiON膜の成膜法としては次のいずれかの方法を
採用する。
TiN膜の酸素雰囲気でのプラズマ処理法 TiN膜の酸素雰囲気での熱処理法 N2,O2雰囲気中でのTiターゲットによるスパッタ法 TiONのスパッタ法 なお、水素バリア膜が酸素含有率の高いTiONである場
合には、導電性でないから層間絶縁膜13′の形成は不要
である。
ところで、水素バリア膜14はTiN膜又TiON膜であるの
で、一般に導電性を有しているが、酸素侵入型のTiONは
酸素含有率が小なるときは導電性を帯び、酸素含有率が
大なるときは絶縁性となる。
第２実施例 第２図は本発明の第２実施例に係る半導体メモリの構
造を示す断面図である。なお、第２図において第１図に
示す部分と同一部分には同一参照符号を付し、その説明
は省略する。
この実施例においては、水素バリア膜14の上にプラズ
マCVD法によるSiN膜や常圧又は減圧CVD法によるSiO2膜
の腐食防止膜15を形成する。この膜は緻密性に富み湿気
の浸透を阻止するので、水素バリア膜14の腐食を防止す
ることができる。プラズマCVD法によるSiN膜や常圧又は
減圧CVD法によるSiO2膜の成膜法は、水素の発生又は水
素雰囲気中でのプロセスであるが、その水素侵入は既に
形成された水素バリア膜14によって阻止されるため、誘
電体膜９への影響を惹起させることはない。
第３実施例 第３図は本発明の第３実施例に係る半導体メモリの構
造を示す断面図である。なお、第３図において第２図に
示す部分と同一部分には同一参照符号を付し、その説明
は省略する。
この第３実施例の第２実施例に対して異なる点は、Ti
N膜又はTiON膜の水素バリア膜14′の形成領域をストレ
ージ・キャパシタ構造を覆う範囲に限定したところにあ
る。水素バリア膜14′の意義は、耐湿性のあることはも
ちろんのこと、その成膜中では水素不放出性で且つ水素
非透過性であれば良い。水素バリア膜14′の上に形成す
るプラズマCVD法によるSiN膜や常圧又は減圧CVD法によ
りSiO2膜の腐食防止膜15は、その成膜中に水素の発生を
招くが、積層構造の下層へ水素が侵入しても誘電体膜９
へ到達しないよう水素バリア膜14′が水素侵入を遮蔽す
れば充分である。水素バリア膜14′はストレージ・キャ
パシタ構造を覆う範囲で水素の侵入を遮蔽する。横方向
からの水素の侵入到達距離が長いことから殆ど問題とは
ならない。
ところで、第１実施例や第２実施例において、全面的
に形成される水素バリア膜14がTiN膜や酸素含有率の小
なるTiON膜の場合は導電性を有するので、Al配線12bと
同一層に形成されるパッド部とこれに接続すべきボンデ
ィング・ワイヤとの接続方法について検討する必要があ
る。一般的な接続方法を第４図に示す。先ず、第４図
（Ａ）に示すように、第２の層間絶縁膜11の上にAlパッ
ド部12cをAl配線12bと同一層で形成した後、第３の層間
絶縁膜13′，導電性の水素バリア膜14及び腐食防止膜15
を順次形成し、次に、第４図（Ｂ）に示す如く、Alパッ
ド部12cの真上の３層をエッチング処理で除去してコン
タクト穴16を形成してから、第４図（Ｃ）に示すよう
に、ボンディング・ワイヤ17をAlパッド部12cの露出領
域に対し圧着する。かかる接続法によれば、ボンディン
グ・ワイヤ17の圧着によってAlパッド部12cのみならず
コンタクト穴の側壁に望む導電性の水素バリア膜14にも
ボンディング・ワイヤ17が導通してしまう。これは他の
ボンディング・ワイヤとのショートを引き起こす。
第５図は、上記問題点を解決するため、パッド部とボ
ンディング・ワイヤとの改善接続方法を示す工程図であ
る。
先ず、第５図（Ａ）に示すように、第２の層間絶縁膜
11の上にAlパッド部12cをAl配線12bと同一層で形成し、
この上に第２の層間絶縁膜13′及び導電性の水素バリア
膜14を順次形成する。
次に、第５図（Ｂ）に示す如く、腐食防止膜15の形成
の前に、Alパッド部12cの真上の２層をエッチング処理
で除去して窓明け部16aを形成して一旦Alパッド部12cを
露出させる。その露出領域をＸとする。
次に、第５図（Ｃ）に示すように、上記露出領域Ｘを
も含めて水素バリア膜14の上に腐食防止膜15′を形成す
る。ここでは、コンタクト穴16a内の腐食防止膜15′で
覆われる。
次に、第５図（Ｄ）に示すように、Alパッド部12cの
真上の１層の腐食防止膜15をエッチング処理で除去して
コンタクト穴16bを形成する。Alパッド部12c表面に形成
すべき露出領域の広さ範囲Ｙは上記露出領域の広さ範囲
Ｘに比して狭く設定する。
次に、第５図（Ｅ）に示すように、ボンディング・ワ
イヤ17をAlパッド部12cの露出領域Ｙに対し圧着する。
このような接続方法を採用すると、ボンディング・ワ
イヤ17がAlパッド部12cにのみ導通し、導電性の水素バ
リア膜14には導通しない。水素バリア膜14とボンディン
グ・ワイヤ17とは腐食防止膜15で絶縁されているからで
ある。なお、Alパッド部12cとボンディング・ワイヤ17
との接続に限らず、Alパッド部12cとバンプとの接続、A
l配線と上層のAlの接続（スルーホール接続）にも上記
接続方法を適用できる。
〔発明の効果〕 以上説明したように、本発明は、強誘電体膜を要素と
する半導体装置において、強誘電体膜の上部にTiON膜か
らなる水素バリア膜を形成した点に特徴を有するもので
ある。従って以下の効果を奏する。
TiON膜の形成自体が水素を発生しないので、強誘電
体膜への水素侵入の影響がない。またTiON膜の形成後に
水素放出性の成膜法が使用された場合や水素雰囲気に半
導体装置自身が置かれた場合でもTiON膜がその水素の侵
入を阻止する。従って、強誘電体膜の残留分極や比誘電
率の低下を回避できる。
TiON膜の上に腐食防止膜を形成した構造を採用する
と、TiON膜の腐食を防止できることは勿論、その腐食防
止膜の形成が水素放出性の成膜法による場合であって
も、強誘電体膜への水素の侵入の問題は生じさせない。
絶縁性のあるTiON膜を耐湿性の水素バリア膜として
形成した場合には、水素阻止能が高い構造を得ることが
できる。また層間絶縁膜も削減することができる。
【図面の簡単な説明】
第１図は本発明の第１実施例に係る半導体メモリの構造
を示す断面図である。 第２図は本発明の第２実施例に係る半導体メモリの構造
を示す断面図である。 第３図は本発明の第３実施例に係る半導体メモリの構造
を示す断面図である。 第４図（Ａ）乃至（Ｃ）は同半導体メモリにおけるパッ
ド部とボンディング・ワイヤとの一般的な接続方法を示
す工程図である。 第５図（Ａ）乃至（Ｅ）は同半導体メモリにおけるパッ
ド部とボンディング・ワイヤとの改善された接続方法を
示す工程図である。 第６図は従来における半導体メモリの構造の一例を示す
断面図である。 〔符号の説明〕 １……ｐ型半導体基板 ２……ゲート絶縁膜 ３……多結晶シリコン・ゲート 4,5……高濃度ｎ型のソース・ドレイン領域 ６……LOCOS（局所酸化膜） ７……第１の層間絶縁膜 ８……白金の下部平板電極 ９……強誘電体たるPZT（Pb（TixZry）O3）の誘電体膜 10……白金の上部平板電極 11……第２の層間絶縁膜 12a,12b……Al配線 12c……Alパッド部 13′……第３の層間絶縁膜 14,14′……水素バリア膜（スパッタ法等によるTiN膜や
TiON膜） 15……腐食防止膜 16a……窓明け部 16b……コンタクト穴 17……ボンディング・ワイヤ Ｔ……転送トランジスタ Ｃ……ストレージ・キャパシタ X,Y……露出領域の広さ範囲
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−265524（ＪＰ，Ａ) 特開 平１−241860（ＪＰ，Ａ) 特開 昭63−28069（ＪＰ，Ａ) 特開 平２−184079（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 21/314 H01L 21/318 H01L 21/822 H01L 27/04 H01L 27/10

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】強誘電体膜を要素とする半導体装置におい
    て、該要素の上部において少なくとも該要素を覆う範囲
    に、TiON膜からなる水素バリア膜を具有することを特徴
    とする半導体装置。
  2. 【請求項２】請求項１に記載の半導体装置において、前
    記水素バリア膜の上部にはこれを覆う腐食防止膜を具有
    することを特徴とする半導体装置。
  3. 【請求項３】請求項２に記載の半導体装置において、前
    記腐食防止膜はSiN膜であることを特徴とする半導体装
    置。
  4. 【請求項４】請求項１乃至３のいずれかに記載の半導体
    装置を用いた半導体メモリ。
  5. 【請求項５】強誘電体膜を要素とする半導体装置の製造
    方法において、該強誘電体膜を形成した後に水素不放出
    性の成膜法により層間絶縁膜を形成する工程と、該要素
    の上部で少なくとも該要素を覆う範囲に、水素不放出性
    の成膜法により水素バリア膜であるTiON膜を形成する工
    程と、を有することを特徴とする半導体装置の製造方
    法。
  6. 【請求項６】請求項５に記載の半導体装置の製造方法に
    おいて、前記TiON膜の形成工程の後、該TiON膜の上に腐
    食防止膜を覆う工程、を有することを特徴とする半導体
    装置の製造方法。
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